CN110168728B - 具有沉积的半导体插塞的三维存储器件及其形成方法 - Google Patents

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Abstract

提供了3D存储器件和用于形成所述3D存储器件的制造方法的实施例。一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过所述存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。

Description

具有沉积的半导体插塞的三维存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面加工和制造技术变得更具挑战性，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及外围器件，所述外围器件用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。
发明内容
文中公开了具有沉积的半导体插塞的3D存储器件及其形成方法的实施例。
在一个示例中，一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。
在另一示例中，一种3D存储器件包括衬底、存储堆叠体和存储器串。所述存储堆叠体包括所述衬底之上的多个存储叠层，每一存储叠层包括多个交错导体层和电介质层。所述存储器串包括垂直延伸穿过所述存储堆叠体的多个存储器子串，每一存储叠层具有各自的存储器子串。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。
在又一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在底部牺牲层之上形成具有多个交错牺牲层和电介质层的电介质叠层。然后，形成延伸穿过所述电介质叠层和底部牺牲层并接触所述衬底的存储器串。形成延伸穿过电介质叠层和底部牺牲层以接触衬底的支撑柱。此外，在所述电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，形成穿过所述电介质叠层延伸到衬底中的源极结构。
在再一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在所述底部牺牲层之上形成具有多个第一交错牺牲层和电介质层的第一电介质叠层。形成延伸穿过所述第一电介质叠层和底部牺牲层并接触衬底的第一存储器串。之后，在所述第一电介质叠层之上形成具有多个第二交错牺牲层和电介质层的第二电介质叠层。形成延伸穿过所述第二电介质叠层并且与所述第一存储器串导电连接的第二存储器串。在所述第一电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，利用多个导体替代所述多个第一牺牲层和第二牺牲层，以形成第一存储叠层和第二存储叠层。形成穿过所述第一存储叠层和第二存储叠层延伸到衬底中的源极结构。
附图说明
被并入本文并形成说明书的一部分的附图示出了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D存储器件的截面图。
图2A–2I示出了根据本公开的一些实施例处于示例性制造过程的各个阶段的示例性3D存储器件的截面图。
图3示出了根据本公开的一些实施例用于形成存储器串的示例性制造过程。
图4A–4B均示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成衬底。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在所述顶表面和所述底表面处。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以表示给定量的值，该给定量的值例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体器件，从而使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
在一些3D存储器件中，例如，在3D NAND存储器件中，通常在存储器串的一端形成半导体插塞。所述半导体插塞在与围绕其形成的栅极导体层相结合时起着晶体管的沟道的作用。在采用先进技术制造例如具有96级或更多级的3D NAND存储器件时，通常使用双叠层架构，所述双叠层架构需要去除牺牲层(例如，多晶硅)，所述牺牲层填充下叠层中的位于所述半导体插塞之上的下沟道孔的。所述半导体插塞往往是通过在衬底上生长位于沟道孔的下部的半导体(例如，硅)而形成的选择性外延生长(SEG)结构。在形成存储器串时，所述SEG结构导电连接至存储器串的半导体沟道和衬底中的重P阱。对3D存储器件的“擦除”操作以福勒-诺德海姆(FN)隧穿为基础。
SEG结构的制造可能在3D存储器件当中带来问题。例如，由于诸如沟道孔的蚀刻轮廓以及SEG结构的生长条件的因素的原因，SEG结构的厚度可能在不同存储器串中可能存在变化。SEG结构的生长可能对沟道孔和/或支撑柱状孔的图案加载敏感。这些可能引起存储器串的阈值电压发生变化。而且，在形成SEG结构之前对沟道孔的底部进行蚀刻以露出衬底可能对沟道孔以及在沟道孔的侧壁上沉积的层造成损伤。在3D存储器件具有堆叠到一起的不止一个存储叠层时，如果相邻存储叠层中的半导体沟道未精确对准，所述损伤可能加剧。也就是说，具有SEG结构的多叠层存储器件往往需要相邻存储叠层中的半导体沟道具有高对准精确度(例如，小的上叠层对下叠层套刻)，从而避免或者减少在SEG结构的形成过程中对沟道的侧壁造成损伤。
为了避免由SEG结构引起的此类问题，一些3D存储器件具有“无SEG”结构。在这些存储器件中，半导体沟道的下部往往导电连接至掩埋在存储叠层和衬底之间的源极。所述3D存储器件的“擦除”操作主要基于由栅诱导漏极泄露(即，GIDL)电流所引发的对多数载流子的消除。半导体沟道中的多数载流子(例如，空穴)的迁移率可能受到源极线中的少数载流子(例如，电子)的影响，从而导致通过所述半导体沟道形成的存储单元中的“擦除”操作具有较慢速度。在具有堆叠到一起的不止一个存储叠层的3D存储器件当中，速度甚至可能比单堆叠存储器件还慢。
根据本公开的各种实施例提供了在保持存储器串与衬底中的重阱之间的连接的同时无需SEG的3D存储器件(即，“无SEG”结构)。本公开的3D存储器件可以不具有处于存储器串的下部的SEG结构。相反，所述3D存储器件包括通过在沟道孔的底部沉积半导体材料而形成的半导体插塞。为了形成所述半导体插塞，可以在存储叠层和衬底之间形成底部牺牲层。可以在底部牺牲层内形成插塞开口，从而在形成沟道孔之后露出衬底。可以将半导体材料沉积到所述插塞开口中，并且可以采用适当电介质材料替代剩余的底部牺牲层。所述半导体插塞的顶表面可以低于存储叠层的底部导体层的顶表面，所述底部导体层可以接触所述半导体沟道并且起着底部选择栅电极的作用。可以相较于半导体沟道单独形成支撑柱(例如，在单独的制造过程当中)。
所公开的结构和方法相对于现有结构和方法可以具有几个好处。例如，可以通过将底部牺牲层(例如，蚀刻停止层)转化成电介质层或者采用电介质层替代底部牺牲层而形成起着底部选择栅电介质层的作用的底部电介质层。这样做可以使在半导体插塞的制造过程中对沟道孔的损伤(由插塞开口的蚀刻导致的)降至最低，从而允许形成具有更加均匀的厚度的半导体插塞，并因而提高存储单元的阈值电压的均匀度。对于具有多个存储叠层的3D存储器件而言，对相邻存储叠层的半导体沟道之间的对准的套刻控制可以更容易。通过使用所公开的结构和方法，能够将半导体沟道连接至衬底中的重阱，同时能够使“擦除”操作基于FN隧穿，从而保持“擦除”操作的速度。
图1示出了根据本公开的一些实施例的存储器件100(例如，3D存储器件)的截面图。存储器件100可以包括存储堆叠体104，所述存储堆叠体104包括多个存储叠层。为了便于举例说明，在图1中示出并描述了两个存储叠层104A和104B。图2A-2I示出了根据本公开的一些实施例的一个存储叠层(例如，104A)的制造过程。图3示出了根据本公开的一些实施例具有处于存储叠层(例如，104A)中的半导体插塞的存储器串的制造过程。图4A是根据本公开的一些实施例图2A-2I所示的制造过程的流程图。图4B示出了根据本公开的一些实施例用于形成双叠层存储器件(例如，存储器件100)的制造过程的流程图。
如图1中所示，存储器件100包括衬底102、衬底102之上的底部电介质层118以及底部电介质层118之上的存储堆叠体104。存储堆叠体104可以包括沿垂直于衬底102的顶表面的方向(例如，垂直方向或者z方向)堆叠到一起的两个存储叠层104A(例如，下存储叠层)和104B(例如，上存储叠层)。每一存储叠层(例如，104A或104B)可以包括沿平行于衬底102的顶表面的方向(例如，横向或者x-y平面)延伸的多个交错电介质层110a和导体层110b。底部电介质层118的厚度(例如，沿垂直方向)可以是大约10nm到大约50nm，例如，20nm和50nm之间(例如，15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm，下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。
存储堆叠体104可以包括多个存储器串108，每一存储器串108垂直延伸穿过存储堆叠体104和底部电介质层118，以连接至衬底102，所述衬底102包括导电连接至存储器串108的重掺杂区，例如，位于衬底102的顶部部分处的重P阱(图1中未示出)。存储器串108可以包括多个(例如，两个)存储器子串(例如，108-1和108-2)，每一存储器子串延伸穿过相应的存储叠层(例如，104A和104B)。相邻的存储器子串(例如，108-1和108-2)可以沿垂直方向(例如，存储器串108的延伸方向)对准，并且可以通过沟道插塞108f导电连接，沟道插塞108f包括诸如金属或掺杂半导体材料(例如，多晶硅)的导电材料。存储器串108可以包括位于存储器串108的上部的顶部沟道插塞112、顶部沟道插塞112中的顶部掺杂区114以及位于存储器串108的下部的半导体插塞108g。顶部沟道插塞112和顶部掺杂区114可以形成与其他器件/电路(例如，外围器件)的导电连接。半导体插塞108g可以形成与衬底102中的重掺杂区的导电连接。存储器串108可以包括沟道结构，所述沟道结构包括从侧壁向存储器串108的中心依次布置的阻挡层108a、存储层108b、隧穿层108c、半导体层108d(例如，又称为半导体沟道108d)和电介质芯108e。可以在所述半导体层中形成导电连接至所述半导体插塞108g和顶部沟道插塞112的半导体沟道(未示出)，以便在存储器件100工作时进行载流子传输。
存储堆叠体104还可以包括穿过存储堆叠体104和底部电介质层118垂直延伸到衬底102中的源极结构106。源极结构106可以包括掺杂半导体区106a、穿过存储堆叠体104延伸并且覆盖导体层110b的绝缘结构106b、以及在绝缘结构106b中延伸并且导电连接至掺杂半导体区106a的源极导体106c。源极结构106还可以包括位于源极导体106c的上部当中的源极插塞116，其用于导电连接至其他器件/电路(例如，外围器件)。
存储器件100可以是单片式3D存储器件的部分。术语“单片式”是指3D存储器件的部件(例如，外围器件和存储阵列器件)都形成在单个衬底上。对于单片式3D存储器件而言，由于外围器件加工和存储阵列器件加工的卷积的原因，制造将面临额外的限制。例如，存储阵列器件(例如，存储器串)的制造受到已经形成到或者将要形成到同一衬底上的外围器件的热预算的限制。
或者，存储器件100可以是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，外围器件和存储阵列器件)可以分别在不同的衬底上形成，并且然后例如以面对面的方式对其进行键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于有助于存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)被倒装并且朝着存储阵列器件(例如，存储器串)向下以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底102)被倒装并且朝着外围器件(未示出)朝下以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件在外围器件之上。存储阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后端工艺(BEOL)互连可以形成在被减薄的存储阵列器件衬底的背面上。
衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施例中，衬底102是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的减薄衬底(例如，半导体层)。在一些实施例中，衬底102包括位于衬底102的上部中并且接触存储器串108的重掺杂区，例如，重P阱。
在一些实施例中，存储器件100是NAND闪速存储器件，其中，存储单元是以在衬底102之上垂直延伸的存储器串108(例如，存储器串)的阵列的形式提供的。存储阵列器件可以包括延伸穿过多个对的存储器串108，所述多个对中的每一个包括导体层110b和电介质层110a(本文称为“导体层/电介质层对”)。所堆叠的导体层/电介质层对在文中又被称为“存储堆叠体”104。存储堆叠体104中的导体层/电介质层对的数量(例如，32、64、96或128个)决定着存储器件100中的存储单元的数量。存储堆叠体104可以包括多个交错导体层110b和电介质层110a。存储堆叠体104中的导体层110b和电介质层110a可以在竖直方向上交替设置。导体层110b可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层110a可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。下存储叠层104A和上存储叠层104B的每者当中的导体层/电介质层对的数量可以是相同的或者不同的。
如图1中所示，存储器串108可以包括垂直延伸穿过存储堆叠体104的沟道结构。沟道结构可以包括以半导体材料(例如，作为半导体沟道108d)和电介质材料(作为阻挡层108a、存储层108b和隧穿层108c)填充的沟道孔。在一些实施例中，半导体沟道108d包括硅，例如非晶硅、多晶硅或单晶硅。所述沟道结构的剩余空间可以部分地或者全部以包括电介质材料(例如，氧化硅)的电介质芯108e填充。沟道结构可以具有圆柱形状(例如，柱形形状)。根据一些实施例，电介质芯108e、半导体沟道108d、隧穿层108c、存储层108b和阻挡层108a按此顺序从柱的中间向柱的外表面径向布置。隧穿层108c可以包括氧化硅、氮氧化硅或其任何组合。存储层108b可以包括氮化硅、氮氧化硅或其任何组合。阻挡层108a可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，隧穿层108c/存储层108b/阻挡层108a可以包括氧化硅/氮氧化硅/氧化硅(ONO)复合层。
在一些实施例中，存储堆叠体104中的导体层110b(每者是字线的部分)起着存储器串108中的存储单元的栅极导体的作用。导体层110b可以包括多个存储单元的多个控制栅，并且可以作为终止于存储堆叠体104的边缘的字线横向延伸(例如，在存储堆叠体104的阶梯结构当中)。在一些实施例中，存储器串108中的存储单元晶体管包括由W制成的栅极导体(例如，与沟道结构邻接的导体层110b的部分)、包括钛/氮化钛(Ti/TiN)或者钽/氮化钽(Ta/TaN)的粘合层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)以及包括多晶硅的沟道结构。在一些实施例中，底部导体层110b(例如，最接近衬底102的导体层110b)可以起着底部选择栅的作用，并且可以与沟道结构(例如，存储器串108)相交并接触。
在一些实施例中，存储器串108进一步包括位于存储器串108的下部当中(例如，处于其下端)的半导体插塞108g。如文中所使用的，在衬底102被置于存储器件100的最低平面中时，部件(例如，存储器串108)的“上端”是在y方向上离衬底102较远的一端，部件(例如，存储器串108)的“下端”是在y方向上离衬底102较近的一端。半导体插塞108g可以包括在任何适当方向上沉积到衬底102上的半导体材料(例如，多晶硅)。应当理解，在一些实施例中，半导体插塞108g包括非晶硅。在一些实施例中，半导体插塞108g的顶表面例如沿垂直方向低于底部导体层110b的顶表面。半导体插塞108g可以起着受存储器串108的源极选择栅控制的沟道的作用。在一些实施例中，导体层110b(例如，底部导体层110b)与存储器串108相交并且接触。
在一些实施例中，存储器串108进一步包括位于存储器串108的上部当中(例如，位于其上端)的顶部沟道插塞112。顶部沟道插塞112可以与半导体沟道108d的上端接触。顶部沟道插塞112可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，顶部沟道插塞112包括填充有作为粘合层的Ti/TiN或Ta/TaN以及作为导体的钨的开口。通过在存储器件100的制造期间覆盖沟道结构的上端，顶部沟道插塞112能够起着蚀刻停止层的作用，以防止蚀刻到沟道结构中填充的电介质，例如，氧化硅和氮化硅。在一些实施例中，顶部沟道插塞112还起着存储器串108的漏极的作用。在一些实施例中，当顶部沟道插塞112包括多晶硅时，在顶部沟道插塞112中形成顶部掺杂区114，以提高导电性。
如图1中所示，源极结构106可以垂直延伸穿过存储堆叠体104，并且可以导电连接至衬底。掺杂半导体区106a可以导电连接至重掺杂区/阱(例如，衬底102中的重P阱，未示出)，使得源极导体106c能够导电连接至存储器串108。源极导体106c可以包括任何适当导电材料，例如，W、Co、Al、Cu、多晶硅和/或硅化物。绝缘结构106b可以包括任何适当电介质材料，例如，氧化硅。在一些实施例中，当源极导体106c包括多晶硅时，在源极导体106c的上部当中形成源极插塞116(例如，掺杂区)，以提高源极导体106c相对于其他器件/电路的导电性。
图2A–2I示出了用于形成下存储叠层的示例性制造过程，图3示出了在图2A–2I所示的结构当中形成具有“无SEG”半导体插塞的存储器串的示例性制造过程。图4A示出了用于形成下存储叠层的示例性方法400的流程图。图4B示出了用于形成存储器件100的示例性方法450的流程图。现在将参考图2A–2I和图3中所示的结构描述所述制造过程。应当理解，方法400和450中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图2A–2I、图3、图4A和图4B所示的顺序执行的。
如图4A中所示，在所述过程的开始处，在衬底之上形成底部牺牲层并且在所述底部牺牲层之上形成电介质叠层。所述电介质叠层包括多个交错牺牲层和电介质层(操作402和操作404)。图2A–2C示出了对应结构。
如图2A中所示，可以在衬底202之上形成初始底部牺牲层206，并且可以在初始底部牺牲层206之上形成初始电介质叠层204。在一些实施例中，衬底202可以是硅衬底，其包括多个掺杂阱，例如，所述掺杂阱位于衬底202的上部。例如，所述掺杂阱可以包括重P阱(HVPW)、深N阱(DNW)和重N阱(HVNW)，如图2A中所示。在一些实施例中，HVPW位于形成在所述电介质叠层中后续形成的存储器串之下。在一些实施例中，所述各掺杂阱可以是通过对衬底202执行相应的离子注入工艺而形成的。
在一些实施例中，初始底部牺牲层206包括不同于初始电介质叠层204的牺牲层的材料的适当材料。初始底部牺牲层206的材料可以相对于初始电介质叠层204具有充分高的蚀刻选择性。在一些实施例中，初始底部牺牲层206起着停止对初始电介质叠层204的蚀刻的蚀刻停止层的作用。在一些实施例中，初始底部牺牲层206包括W、Co、Al和Cu中的一者或多者。初始底部牺牲层206可以是通过任何适当沉积工艺形成的，例如，溅射、电子束蒸镀、化学气相沉积(CVD)和/或物理气相沉积(PVD)。任选地，初始底部牺牲层206可以被平坦化(例如，通过凹陷蚀刻和/或化学机械抛光(CMP))，以确保要形成于其上的初始电介质叠层204的期望平坦度。
初始电介质叠层204可以包括第一多个交错初始电介质层210a和初始牺牲层210b。初始牺牲层210b及其相应的初始电介质层210a(例如，处于其上或其下的电介质层210a)在本文中可以合起来被称为“初始电介质层对”。初始电介质层210a和初始牺牲层210b可以被交替沉积到初始底部牺牲层206上，以形成初始电介质叠层204。在一些实施例中，每一初始电介质层210a包括一层氧化硅，并且每一初始牺牲层210b包括一层氮化硅。在一些实施例中，每一初始电介质层210a和每一初始牺牲层210b沿垂直方向具有在标称上相同的厚度。初始底部牺牲层206的厚度可以相似或者处于相似范围(例如，处于10nm和70nm之间)。在一些实施例中，初始电介质层210a、初始电介质层210b和初始底部牺牲层206的厚度可以具有在标称上相同的厚度。初始电介质叠层204可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、原子层沉积(ALD)或其任何组合。在一些实施例中，初始底部牺牲层206和初始电介质叠层204覆盖衬底202上的HVPW的区域。
如图2B中所示，可以在初始底部牺牲层206之上形成电介质叠层214。电介质叠层214可以是通过(例如)沿垂直方向和横向方向重复地蚀刻初始电介质层对形成的。在一些实施例中，可以在初始电介质叠层204的顶表面之上图案化出蚀刻掩模，例如，光致抗蚀剂层(未示出)。可以沿横向(沿平行于横向/x-y平面的各种方向)和垂直方向重复地修整(蚀刻)所述蚀刻掩模，从而露出初始电介质叠层204的部分。可以执行适当的各向同性蚀刻工艺(例如，湿法蚀刻)，从而沿各方向重复地去除初始电介质叠层204的露出部分。在一些实施例中，初始底部牺牲层206起着蚀刻停止层的作用，因而初始电介质叠层204的蚀刻速率显著高于初始底部牺牲层206的蚀刻速率。在完成对初始电介质叠层204的蚀刻时，可以在初始底部牺牲层206之上形成电介质叠层214。在一些实施例中，电介质叠层214包括阶梯结构。初始电介质层对可以被蚀刻为形成每者包括电介质层220a和牺牲层220b的电介质层对。
如图2C中所示，初始底部牺牲层206的通过电介质叠层214露出的部分可以被去除，以形成底部牺牲层216并露出衬底202。对初始底部牺牲层206的露出部分的去除可以包括任何适当的蚀刻工艺，例如，湿法蚀刻或湿法清洗工艺。之后，在衬底202和电介质叠层214之上沉积电介质填充材料，并对其进行平坦化，以形成电介质填充结构222。
返回参考图4A，形成存储器串。存储器串延伸穿过所述电介质叠层和底部牺牲层并接触衬底(操作406)。图2D和图2E示出了对应的结构。
如图2D中所示，可以形成延伸穿过电介质叠层214的多个开口230(例如，沟道孔)，从而露出底部牺牲层216，可以在开口230的侧壁上依次沉积阻挡材料层230a、存储材料层230b、隧穿材料层230c和半导体材料层230d。由于底部牺牲层216起着蚀刻停止层的作用，因而开口230的底表面可以露出底部牺牲层216。开口230可以是在使用位于电介质叠层214之上露出对应于开口230的区域的图案化蚀刻掩模的情况下通过适当蚀刻工艺形成的。在一些实施例中，所述蚀刻工艺包括干法蚀刻。可以执行任何适当沉积工艺，例如，CVD、PVD、ALD和/或溅射，以沉积阻挡材料层230a、存储材料层230b、隧穿材料层230c和半导体材料层230d。
如图2E中所示，存储器串240可以是由开口230以及沉积在开口230内的沟道形成层(例如，230a、230b、230c和230d)形成的。存储器串240可以包括从开口230的侧壁到中心依次布置的阻挡层240a、存储层240b、隧穿层240c、半导体层240d和电介质芯240e。存储器串240还可以包括处于这些层之上并导电连接至这些层的沟道插塞240f以及位于存储器串240的底部并且导电连接至这些层和衬底202的半导体插塞240g。在一些实施例中，存储器串240与存储器子串108-1类似或相同。下文将结合图3详细描述存储器串240的制造过程。
参考图4A，形成支撑柱。支撑柱延伸穿过所述电介质叠层和底部牺牲层，从而接触衬底(操作408)。图2F和2G示出了对应结构。
如图2F中所示，形成延伸穿过电介质叠层214、电介质填充结构222和底部电介质层216从而接触衬底202的多个支撑柱252。支撑柱252包括延伸穿过电介质叠层214、电介质填充结构222和底部电介质层216从而露出衬底202的柱孔以及填充在所述柱孔中的柱材料(例如，诸如氧化硅的电介质材料)。在一些实施例中，支撑柱252的横向尺寸(例如，直径)小于存储器串240的横向尺寸(例如，直径)。可以利用露出对应于柱孔的区域的图案化蚀刻掩模通过执行适当蚀刻工艺(例如，干法蚀刻)形成支撑柱252。在一些实施例中，初始缝隙结构256是通过与形成柱孔的相同的蚀刻工艺形成的。初始缝隙结构256可以延伸穿过电介质叠层214、电介质填充结构222和底部电介质层216，以露出衬底202。可以采用诸如CVD、PVD和/或ALD的任何适当沉积工艺沉积适当的电介质材料，从而向上填满所述柱孔。可以在初始缝隙结构256的底部表面和侧壁之上以及电介质叠层214上沉积柱填充电介质材料层254。
返回参考图4A，采用位于电介质叠层和衬底之间的初始底部电介质层替代底部牺牲层(操作410)。图2G示出了对应结构。
如图2G中所示，可以去除初始缝隙结构256的侧壁和底部表面上的柱填充电介质材料254的部分，从而露出衬底202以及底部电介质层216的剩余部分(即从初始缝隙结构256的形成当中保留下来的底部电介质层216的部分)。之后，可以去除底部电介质层216的剩余部分。可以在电介质叠层214和衬底202之间形成初始底部电介质层266。在一些实施例中，初始底部电介质层266填充电介质叠层214与衬底202之间的空间，并且形成了位于初始缝隙结构256的底部的层。
可以通过采用保护层覆盖电介质叠层214的顶表面并执行适当蚀刻工艺来去除初始缝隙结构256的侧壁和底部表面上的柱填充电介质材料254的部分而去除初始缝隙结构256的侧壁和底部表面上的柱填充电介质材料254的部分。在一些实施例中，所述保护层包括聚合物，并且所述蚀刻工艺包括干法蚀刻。
可以执行适当的湿法蚀刻，以去除底部牺牲层216。在一些实施例中，相对于电介质叠层214和支撑柱252，所述湿法蚀刻对底部牺牲层216具有充分高的蚀刻选择性，因而几乎不会在初始缝隙结构256(或者电介质叠层214)的侧壁上形成损伤。在一些实施例中，在去除底部牺牲层216之后，支撑柱252保持穿过电介质填充结构222和电介质叠层通往衬底202。也就是说，支撑柱252可以在底部牺牲层216的蚀刻期间以及之后支撑衬底202上的电介质叠层214。
在去除底部牺牲层216之后，在电介质叠层214和衬底202之间形成初始底部电介质层266。初始底部电介质层266可以是通过适当工艺形成的，例如，“自然氧化物”法、“原位水汽生成(ISSG)氧化”法和硅烷氧化法中的一者或多者。在一些实施例中，自然氧化物法包括涉及氧气和衬底202的氧化过程，其用以沿垂直方向形成衬底202的自然氧化物(例如，氧化硅)，直到以所述自然氧化物填充了通过底部牺牲层216的去除形成的空间为止。在一些实施例中，ISSG氧化法包括涉及氢气、氧气和衬底202的热氧化过程，其用以沿垂直方向形成氧化硅，直至通过底部牺牲层216的去除形成的空间。在一些实施例中，硅烷氧化法包括涉及硅烷(SiH4)和氧气的反应气体的热氧化过程，其用以沿垂直方向形成氧化硅，直至通过底部牺牲层216的去除形成的空间。在一些实施例中，初始底部电介质层266可以沿衬底202的顶表面在电介质叠层214之下延伸。
返回参考图4A，源极结构被形成为穿过电介质叠层延伸到衬底中(操作412)。图2H和2I示出了对应结构。
如图2H中所示，可以形成初始存储叠层274。初始存储叠层274可以包括延伸穿过初始存储叠层274并且露出初始底部电介质层266的缝隙结构276、在所述缝隙结构276的侧壁上横向延伸的多个凹陷导体层270b以及在HVPW的位于缝隙结构276之下的部分当中的掺杂半导体区278。在一些实施例中，采用横向延伸的多个导体层替代电介质叠层214的牺牲层220b，并且可以通过对在初始缝隙结构256中露出的导体层执行凹陷蚀刻而形成缝隙结构276。在一些实施例中，执行适当蚀刻工艺(例如，湿法蚀刻)，以去除牺牲层220b，从而在初始缝隙结构256的侧壁上形成多个横向凹陷，并且执行适当的沉积工艺(例如，CVD、PVD、ALD和/或溅射)，以沉积填充所述横向凹陷的导电材料并形成多个导体层。所述导体层206包括W、Co、Al和Cu中的一者或多者。在一些实施例中，可以在沉积位于相邻电介质层220a之间的导体层之前形成包括Ti和/或TiN的粘结层，以提高导体层与相邻电介质层220b之间的粘附。可以对所述导体层执行凹陷蚀刻，以形成多个凹陷导体层270b。
通过蚀刻电介质叠层214的导体层的与初始缝隙结构256的侧壁邻接的部分形成多个凹陷导体层270b以及与缝隙结构276的侧壁邻接的多个凹陷276a。在一些实施例中，通过对整个初始缝隙结构256的各导体层施加蚀刻剂从而彻底地去除各导体层的沿初始缝隙结构256的侧壁的部分，并且进一步蚀刻各横向凹陷中的各导体层的部分而形成凹陷276a。可以形成凹陷导体层270b、缝隙结构276和初始存储叠层274。可以通过蚀刻速率(例如，基于蚀刻剂温度和浓度)和/或蚀刻时间控制凹陷276a的尺寸。凹陷导体层270b接下来起着存储器件200的栅极线的作用。
在形成凹陷导体层270b之前或之后，可以通过对经由缝隙结构276露出的初始底部电介质层266的部分执行离子注入工艺而形成掺杂半导体区278。掺杂半导体区278接下来可以起着所围绕的存储器串240的公共源极的作用。掺杂半导体区278可以通过HVPW导电连接至所围绕的存储器串240。
如图2I中所示，在缝隙结构276中形成源极结构286，并且能够形成存储叠层284。源极结构286可以包括沿缝隙结构276的侧壁的绝缘结构286b(例如间隔体)，绝缘结构286b用以覆盖凹陷导体层270b并且对存储堆叠体的各凹陷导体层270b进行电分隔。在一些实施例中，绝缘结构286b包括使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的薄膜沉积工艺中的一者或多者沿缝隙结构276的侧壁以及在凹陷276a中形成的电介质材料。绝缘结构286b可以包括单层电介质材料或者电介质材料的复合层，例如，氧化硅和氮化硅。通过以绝缘结构286b覆盖缝隙结构276的侧壁以及填充凹陷276a，能够通过绝缘结构286b对存储叠层284的各凹陷导体层270b(例如，栅极线)电分隔。
在绝缘结构286b中形成贯穿缝隙结构276的初始底部电介质层的源极接触部286a。源极接触部286a可以与掺杂半导体区278接触，并且可以通过掺杂半导体区278导电连接至所围绕的存储器串240。可以执行适当蚀刻工艺(例如，干法蚀刻)，以去除初始底部电介质层266的部分，从而露出掺杂半导体区278。可以通过在绝缘结构286b之上沉积适当导电材料形成源极接触部286a。所述导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合中的一者或多者，其使用了诸如ALD、CVD、PVD、任何其他适当工艺或其组合的一项或多项薄膜沉积工艺。源极接触部286a可以充当电连接至所围绕的存储器串240的沟道结构的阵列公共源极(ACS)接触部。由此能够在受到多个存储器串240围绕的缝隙结构276中形成包括绝缘结构286b和源极接触部286a的源极结构286。在一些实施例中，能够执行平坦化工艺(例如，CMP和/或凹陷蚀刻)，以去除任何多余的形成源极接触部286a的导电材料和/或形成绝缘结构286b的电介质材料。能够在存储叠层284之上形成绝缘帽盖层288。在一些实施例中，绝缘帽盖层288为将要在存储叠层284之上形成的其他器件/结构(例如，另一存储叠层)提供基础。
图3示出了根据一些实施例用于形成具有半导体插塞240g的存储器串240的操作A-H。为了便于举例说明，在操作A-E中将隧穿材料层和半导体材料层(即，230c和230d)示为一个单层，并且在操作F-H中将隧穿层240c和半导体层240d示为一个单层。在一些实施例中，在隧穿材料层230c之上沉积半导体材料层230d，并且半导体层240d位于隧穿层240c之上。
如图3中所示，在操作A中，可以在电介质叠层214的开口230的侧壁之上依次沉积沟道形成层，例如阻挡材料层230a、存储材料层230b、隧穿材料层230c和半导体材料层230d。在操作B中，可以形成穿过所述阻挡材料层、存储材料层、隧穿材料层和半导体材料层(即230a、230b、230c和230d)从而露出底部牺牲层216的初始插塞开口234a。可以执行适当干法蚀刻工艺，以去除所述沟道形成层的部分。在操作C中，可以形成插塞开口234。可以通过扩大或者扩展初始插塞开口234a从而垂直以及横向去除围绕初始插塞开口234a的材料来形成插塞开口234。插塞开口234可以穿过底部牺牲层216，并且能够露出底部牺牲层216下的HVPW。在一些实施例中，执行适当蚀刻工艺(例如，湿法蚀刻)，以去除所述阻挡材料层、存储材料层、隧穿材料层和半导体材料层(即230a、230b、230c和230d)的下部，以及底部牺牲层216的处于初始插塞开口234a下的部分。所述蚀刻工艺可以是各向同性的，从而能够垂直地以及横向地去除围绕初始插塞开口234a的材料，直到达到插塞开口234的预期尺寸和/或露出HVPW为止。在一些实施例中，插塞开口234位于所述阻挡材料层、存储材料层、隧穿材料层和半导体材料层(即230a、230b、230c和230d)之下，并露出衬底202的HVPW。在一些实施例中，插塞开口234的侧壁横向扩展到阻挡材料层230a内。在一些实施例中，插塞开口234的顶表面低于初始底部牺牲层210b的顶表面(即，所述牺牲层直接位于底部牺牲层216之上并与之接触)。在操作D中，另一半导体材料层(例如，多晶硅)可以沉积于半导体材料层230d之上并填充插塞开口234。可以形成半导体插塞240g。可以采用任何适当的沉积工艺(例如，CVD、PVD、ALD和/或溅射)来形成半导体插塞240g。任选地，所述沉积工艺可以在半导体插塞240g中形成空气隙246。半导体插塞240g可以导电连接至半导体材料层230d和HVPW。
在操作E中，可以采用诸如CVD、PVD、ALD和/或溅射的任何适当沉积方法来沉积电介质芯材料层230e，从而填充开口230。在操作F当中，可以执行适当平坦化工艺(例如，CMP和/或凹陷蚀刻)，以去除电介质芯材料层230e以及半导体材料层230d和由隧穿材料层230c，使得能够露出存储材料层230b。在操作G中，可以通过(例如)适当蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)去除所述存储材料层、隧穿材料层、半导体材料层和电介质芯材料层(即230b、230c、230d和230e)的上部，以形成沟道插塞开口，并且沉积导体材料层232，以填充所述沟道插塞开口。可以使用诸如CVD、PVD、ALD和/或溅射的任何适当沉积方法沉积导体材料层232。然后，被蚀刻的存储材料层、隧穿材料层、半导体材料层和电介质芯材料层(即230b、230c、230d和230e)可以形成存储层240b、隧穿层240c、半导体层240d和电介质芯240e。阻挡材料层230a可以形成阻挡层240a。在操作H中，可以执行平坦化工艺(例如，CMP和/或凹陷蚀刻)，以去除电介质叠层214之上的导电材料232的部分，从而形成沟道插塞240f。可以形成包括阻挡层240a、存储层240b、隧穿层240c、半导体层240d、沟道插塞240f和半导体插塞240g的存储器串240。可以沉积覆盖存储器串240的绝缘材料层。可以执行平坦化工艺(例如，CMP和/或凹陷蚀刻)，以去除所述绝缘材料的多余部分，并在电介质叠层214之上形成绝缘帽盖层244。
图4B示出了根据一些实施例用于形成具有沿垂直方向堆叠的多个存储叠层的示例性3D存储器件(例如，存储器件100)的流程图。为了便于举例说明，将描述具有下存储叠层(例如，第一存储叠层)和上存储叠层(例如，第二存储叠层)的存储器件100的制造过程作为示例。图2A–2I以及图4A中描述的操作示出了由第一电介质叠层214形成下存储叠层104A(例如，第一存储叠层)的制造过程。图4B中描述的操作示出了由第二电介质叠层形成上存储叠层104B(例如，第二存储叠层)的制造过程。在所述上存储叠层之上形成更多存储叠层的操作将与形成所述下存储叠层和上存储叠层的过程类似，这里不再重复。如本文所使用的，下存储叠层和上存储叠层可以均被称为存储器件100的存储叠层，并且每一存储叠层中的存储器串(例如，108-1和108-2)可以均被称为存储器子串。
在所述制造过程的开始，在操作452和操作454中，可以在衬底之上形成底部牺牲层，并且可以在底部牺牲层之上形成具有多个交错的牺牲层和电介质层的第一电介质叠层。所述制造过程可以与图2A–2C所示的制造过程类似或相同。在一些实施例中，制造接下来形成第一存储叠层104A的第一电介质叠层。在操作456中，可以形成穿过第一电介质叠层和底部牺牲层延伸并且接触衬底的第一存储器串。所述制造过程可以与图2D-2E以及图3所示的制造过程类似或相同。在一些实施例中，第一存储器串(例如，存储器子串)对应于存储器子串108-1，并且包括位于上部的沟道插塞(例如，108f)、位于下部并导电连接至衬底的半导体插塞108g、以及导电连接至半导体插塞108g和沟道插塞108f的半导体沟道。
在操作458中，可以在所述第一电介质叠层之上形成具有多个第二交错牺牲层和电介质层的第二电介质叠层。所述第二电介质叠层的形成可以与所述第一电介质叠层的形成相同或类似。在一些实施例中，制造接下来形成第二存储叠层104B的第二电介质叠层。在操作460中，可以形成延伸穿过第二电介质叠层并且与第一存储器串连接的第二存储器串。在一些实施例中，第二存储器串对应于存储器子串108-2，其沿垂直方向与存储器子串108-1对准。所述制造过程可以与图2D–2E所示的制造过程类似或相同。与图2D-2E所示的制造过程的不同之处在于，在第二存储叠层104B中不形成半导体插塞，并且第二存储器串的半导体沟道导电连接至第一存储器串的沟道插塞。
在操作462中，可以采用位于第一电介质叠层和衬底之间的底部电介质层替代底部牺牲层。所述制造过程可以与图2F–2G所示的制造过程类似或相同。在一些实施例中，形成延伸穿过第一电介质叠层和第二电介质叠层从而露出衬底的初始缝隙结构，例如，其用于底部牺牲层的替换和后续操作。在操作464中，可以形成穿过所述第一存储叠层和第二存储叠层延伸到衬底中的源极结构。在一些实施例中，在形成所述源极结构之前采用多个导体层替代所述多个第一牺牲层和第二牺牲层。所述第一电介质叠层和第二电介质叠层可以分别形成第一存储叠层(例如，104A)和第二存储叠层(例如，104B)。形成导体层、第一存储叠层、第二存储叠层以及源极结构的制造过程可以与图2H-2I所示的制造过程类似或相同。在一些实施例中，通过适当的离子注入以及/或者在沟道插塞和源极导体的凹陷部分中沉积导电材料而分别在沟道插塞(例如，112)和源极插塞116的上部当中形成顶部掺杂区(例如，114)和/或源极插塞(例如，116)。
在一些实施例中，一种3D存储器件包括衬底、存储叠层和存储器串。存储叠层包括衬底上的多个交错导体层和电介质层。存储器串垂直延伸穿过存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。
在一些实施例中，存储器串包括在存储器串的下部连接至衬底的半导体插塞。
在一些实施例中，半导体插塞的顶表面低于底部导体层的顶表面。
在一些实施例中，所述半导体插塞是沉积的多晶硅插塞。
在一些实施例中，存储器串包括沿存储器串的侧壁的半导体沟道，所述半导体沟道沿存储器串延伸，以接触所述半导体插塞。
在一些实施例中，所述3D存储器件还包括位于存储叠层和衬底之间的底部电介质层。所述半导体插塞可以位于底部电介质层中，并且所述底部电介质层具有处于大约10nm到大约50nm之间的范围内的厚度。
在一些实施例中，所述3D存储器件还包括延伸穿过所述存储叠层和所述底部电介质层从而接触所述衬底的支撑柱。
在一些实施例中，所述支撑柱的横向直径小于存储器串的横向直径，并且利用氧化硅填充所述支撑柱。
在一些实施例中，所述3D存储器件还包括穿过所述存储叠层延伸到衬底中的源极结构。所述源极结构可以包括衬底中的掺杂半导体区、所述掺杂半导体区以及所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体。所述源极导体可以与所述掺杂半导体区电连接并且通过所述绝缘结构与所述多个导体层绝缘。
在一些实施例中，一种3D存储器件包括衬底、存储堆叠体和存储器串。所述存储堆叠体包括衬底之上的多个存储叠层，每一存储叠层包括多个交错导体层和电介质层。存储器串包括垂直延伸穿过所述存储堆叠体的多个存储器子串，每一存储叠层具有各自的存储器子串。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。
在一些实施例中，所述存储器串包括在存储器串的下部连接至衬底的半导体插塞。
在一些实施例中，半导体插塞的顶表面低于底部导体层的顶表面。
在一些实施例中，所述半导体插塞包括沉积的多晶硅插塞。
在一些实施例中，存储器串包括沿存储器串的侧壁的半导体沟道，所述半导体沟道沿存储器串延伸，以接触所述半导体插塞。
在一些实施例中，所述3D存储器件还包括位于所述存储堆叠体和衬底之间的底部电介质层。所述半导体插塞可以位于底部电介质层中，并且底部电介质层具有处于大约10nm到大约50nm之间的范围内的厚度。
在一些实施例中，相邻存储叠层的存储器子串沿存储器串的延伸方向彼此对准并且通过沟道插塞连接，所述沟道插塞具有导电材料。
在一些实施例中，所述3D存储器件还包括穿过所述存储堆叠体和所述底部电介质层延伸到衬底中的源极结构。所述源极结构可以包括衬底中的掺杂半导体区、所述掺杂半导体区以及所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体。所述源极导体可以电连接至所述掺杂半导体区并且通过所述绝缘结构与所述多个导体层绝缘。
在一些实施例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在底部牺牲层之上形成具有多个交错牺牲层和电介质层的电介质叠层。然后，形成延伸穿过所述电介质叠层和底部牺牲层并接触衬底的存储器串。形成延伸穿过电介质叠层和底部牺牲层以接触衬底的支撑柱。此外，在所述电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，形成穿过所述电介质叠层延伸到衬底中的源极结构。
在一些实施例中，形成底部牺牲层包括在衬底上的所述电介质叠层之上沉积一层蚀刻停止材料。所述蚀刻停止材料可以不同于所述多个牺牲层的材料。
在一些实施例中，沉积该层蚀刻停止材料包括沉积钨、钴、铝或铜中的至少其中之一。
在一些实施例中，形成存储器串包括下述操作。首先，形成延伸穿过所述电介质叠层从而露出底部牺牲层的开口。在所述开口的下部形成半导体插塞，所述半导体插塞延伸穿过所述底部牺牲层并且接触衬底。形成沿所述开口的侧壁延伸并且接触所述半导体插塞的半导体沟道。之后，在所述半导体沟道之上形成与所述半导体沟道接触的沟道插塞。
在一些实施例中，形成所述半导体插塞和形成所述半导体沟道包括下述操作。首先，在所述开口的侧壁之上依次沉积阻挡材料层、存储材料层、隧穿材料层和半导体材料层。在所述存储材料层、所述隧穿材料层和所述半导体材料层下方形成穿过所述底部牺牲层从而露出衬底的插塞开口。在所述半导体材料层之上形成另一半导体材料层，以填充所述插塞开口。之后，沉积电介质芯材料，以填充所述开口。对所述电介质叠层进行平坦化，以去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的顶部部分。所述电介质芯材料层、半导体材料层、隧穿材料层和存储材料层的上部被去除，从而在所述电介质芯材料层、半导体材料层、隧穿材料层和存储材料层之上形成沟道插塞开口。沉积导电材料层，以填充所述沟道插塞开口，从而分别形成电介质芯、半导体层、隧穿层、存储层和阻挡层。之后，对导电材料层进行平坦化，以形成沟道插塞。
在一些实施例中，形成插塞开口包括形成穿过阻挡材料层、存储材料层、隧穿材料层和半导体材料层从而露出底部牺牲层的初始插塞开口。初始插塞开口的横向尺寸可以小于插塞开口的横向尺寸。形成插塞开口还包括通过扩大初始插塞开口而去除所述阻挡材料层、存储材料层、隧穿材料层和半导体材料层的下部以及底部牺牲层的部分，以露出衬底，使得所述插塞开口位于所述存储材料层、隧穿材料层和半导体材料层之下并露出衬底。
在一些实施例中，形成初始插塞开口包括执行干法蚀刻工艺，以去除所述阻挡材料层、存储材料层、隧穿材料层和半导体材料层的部分，从而露出底部牺牲层；扩大初始插塞开口包括执行湿法蚀刻工艺，从而提高初始插塞开口的横向尺寸和垂直尺寸。
在一些实施例中，形成支撑柱包括形成延伸穿过电介质叠层和底部牺牲层从而露出衬底的柱形开口，并沉积电介质材料以填充所述柱形开口。
在一些实施例中，利用底部电介质层替代底部牺牲层包括在形成柱状开口的同一操作中形成延伸穿过所述电介质叠层和底部牺牲层以露出衬底的缝隙结构，去除沉积于所述缝隙结构之上的电介质材料以露出底部牺牲层和衬底以及去除底部牺牲层。此外，替代底部牺牲层还可以包括在所述电介质叠层和衬底之间形成底部电介质层。
在一些实施例中，底部牺牲层的去除包括湿法蚀刻工艺。
在一些实施例中，底部电介质层的形成包括下述操作中的至少其中之一。一项操作包括通过使衬底氧化而得到衬底的自然氧化物，所述衬底包括硅。另一操作包括使用氧气和氢气执行原位水汽生成氧化工艺。另一操作包括使用氧气和硅烷气体执行硅烷氧化反应。
在一些实施例中，所述3D存储器件还包括在去除沉积于所述缝隙结构之上的电介质材料之后利用多个导体层替代所述多个牺牲层。
在一些实施例中，形成源极结构包括下述操作。首先，对所述缝隙结构的侧壁上露出的多个导体层执行凹陷蚀刻。执行离子注入，从而在衬底中形成位于所述缝隙结构的底部并且位于底部电介质层之下的掺杂半导体区。之后，形成覆盖所述缝隙结构的侧壁上露出的多个导体层的绝缘结构。在底部电介质层中形成露出所述掺杂半导体区的底部开口。之后，形成在所述绝缘结构中延伸并且接触所述掺杂半导体区的源极导体。
在一些实施例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在底部牺牲层之上形成具有多个第一交错牺牲层和电介质层的第一电介质叠层。形成延伸穿过所述第一电介质叠层和底部牺牲层并接触衬底的第一存储器串。之后，可以在所述第一电介质叠层之上形成具有多个第二交错牺牲层和电介质层的第二电介质叠层。形成延伸穿过所述第二电介质叠层并且与所述第一存储器串导电连接的第二存储器串。在所述第一电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，采用多个导体替代所述多个第一牺牲层和第二牺牲层，以形成第一存储叠层和第二存储叠层。形成穿过所述第一存储叠层和第二存储叠层延伸到衬底中的源极结构。
在一些实施例中，形成底部牺牲层包括在衬底上的所述第一电介质叠层之上沉积一层蚀刻停止材料。所述蚀刻停止材料可以不同于所述多个牺牲层的材料。
在一些实施例中，沉积所述一层蚀刻停止材料包括沉积钨、钴、铝或铜中的至少其中之一。
在一些实施例中，形成所述第一存储器串包括下述操作。形成延伸穿过所述第一电介质叠层从而露出底部牺牲层的第一开口。之后，在所述第一开口的下部形成半导体插塞，所述半导体插塞延伸穿过所述底部牺牲层并且接触衬底。之后，形成沿所述第一开口的侧壁延伸并且接触所述半导体插塞的第一半导体沟道。在所述第一半导体沟道之上形成与所述第一半导体沟道接触的第一沟道插塞。
在一些实施例中，形成所述半导体插塞和形成所述第一半导体沟道包括下述操作。首先，在所述第一开口的侧壁之上依次沉积阻挡材料层、存储材料层、隧穿材料层和半导体材料层。在所述存储材料层、隧穿材料层和半导体材料层之下形成穿过所述底部牺牲层从而露出衬底的插塞开口。在所述半导体材料层之上形成另一半导体材料层，以填充所述插塞开口。之后，沉积电介质芯材料，以填充所述第一开口。对所述第一电介质叠层进行平坦化，以去除所述电介质芯材料层、半导体材料层、隧穿材料层和存储材料层的顶部部分。所述电介质芯材料层、半导体材料层、隧穿材料层和存储材料层的上部被去除，从而在所述电介质芯材料层、半导体材料层、隧穿材料层和存储材料层之上形成沟道插塞开口。沉积导电材料层，以填充所述沟道插塞开口，从而分别形成所述电介质芯、半导体层、隧穿层、存储层和阻挡层。之后，对导电材料层进行平坦化，以形成沟道插塞。
在一些实施例中，形成插塞开口包括形成穿过阻挡材料层、存储材料层、隧穿材料层和半导体材料层从而露出底部牺牲层的初始插塞开口，所述初始插塞开口的横向尺寸小于所述插塞开口的横向尺寸。形成插塞开口还可以包括通过扩大初始插塞开口而去除所述阻挡材料层、存储材料层、隧穿材料层和半导体材料层的下部以及底部牺牲层的部分，以露出衬底，使得所述插塞开口位于所述存储材料层、隧穿材料层和半导体材料层之下并露出衬底。
在一些实施例中，形成第二电介质叠层包括：在第一电介质叠层之上形成经平坦化的绝缘帽盖层；以及在第一电介质叠层之上沉积多个第二交错牺牲层和电介质层。
在一些实施例中，形成所述第二存储器串包括：形成延伸穿过所述第二电介质叠层从而露出所述第一沟道插塞的第二开口；形成沿所述第二开口的侧壁延伸并且接触所述第一沟道插塞的第二半导体沟道；以及在所述第二半导体沟道之上形成与所述第二半导体沟道接触的第二沟道插塞。
在一些实施例中，利用底部电介质层替代所述底部牺牲层包括：形成延伸穿过所述第一电介质叠层和所述第二电介质叠层以及所述底部牺牲层从而露出所述衬底的缝隙结构；去除所述底部牺牲层；以及形成位于所述第一电介质叠层和所述衬底之间的底部电介质层。
在一些实施例中，所述底部牺牲层的去除包括湿法蚀刻工艺。
在一些实施例中，所述底部电介质层的形成包括下述操作中的至少其中之一。一项操作包括通过使衬底氧化而形成衬底的自然氧化物，所述衬底具有硅。另一操作包括使用氢气和氧气执行原位水汽生成氧化工艺。另一操作包括使用氧气和硅烷气体执行硅烷氧化反应。
在一些实施例中，形成源极结构包括下述操作。首先，对所述缝隙结构的侧壁上露出的多个导体层执行凹陷蚀刻。执行离子注入，从而在所述衬底中形成位于所述缝隙结构的底部的掺杂半导体区。之后，形成覆盖所述缝隙结构的侧壁上露出的多个导体层的绝缘结构。在底部电介质层中形成露出所述掺杂半导体区的底部开口。形成在所述绝缘结构中延伸并且接触所述掺杂半导体区的源极导体。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，发明内容和摘要部分并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物进行限定。

Claims (36)

1.一种三维存储器件，包括：
衬底；
存储叠层，所述存储叠层包括所述衬底上的多个交错导体层和电介质层；以及
存储器串，所述存储器串垂直延伸穿过所述存储叠层，
其中，所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触，
其中，所述存储器串在其内部包括在所述存储器串的下部连接至所述衬底的半导体插塞，
其中，所述半导体插塞的顶表面低于所述底部导体层的顶表面，
其中，所述半导体插塞是沉积的多晶硅插塞。
2.根据权利要求1所述的三维存储器件，其中，所述存储器串包括沿所述存储器串的侧壁的半导体沟道，所述半导体沟道沿所述存储器串延伸，以接触所述半导体插塞。
3.根据权利要求1或2所述的三维存储器件，还包括位于所述存储叠层和所述衬底之间的底部电介质层，其中，所述半导体插塞位于所述底部电介质层中，并且所述底部电介质层具有处于10nm到50nm的范围内的厚度。
4.根据权利要求3所述的三维存储器件，还包括延伸穿过所述存储叠层和所述底部电介质层以接触所述衬底的支撑柱。
5.根据权利要求4所述的三维存储器件，其中，所述支撑柱的横向直径小于所述存储器串的横向直径，并且利用氧化硅填充所述支撑柱。
6.根据权利要求1或2所述的三维存储器件，还包括穿过所述存储叠层延伸到所述衬底中的源极结构，其中，所述源极结构包括所述衬底中的掺杂半导体区、所述掺杂半导体区和所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体，所述源极导体与所述掺杂半导体区电连接并且通过所述绝缘结构与所述多个导体层绝缘。
7.一种三维存储器件，包括：
衬底；
存储堆叠体，所述存储堆叠体包括所述衬底之上的多个存储叠层，每个存储叠层包括多个交错导体层和电介质层；以及
存储器串，所述存储器串具有垂直延伸穿过所述存储堆叠体的多个存储器子串，每个存储叠层具有各自的存储器子串，
其中，所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触，
其中，所述存储器串在其内部包括在所述存储器串的下部连接至所述衬底的半导体插塞，
其中，所述半导体插塞的顶表面低于所述底部导体层的顶表面，
其中，所述半导体插塞包括沉积的多晶硅插塞。
8.根据权利要求7所述的三维存储器件，其中，所述存储器串包括沿所述存储器串的侧壁的半导体沟道，所述半导体沟道沿所述存储器串延伸，以接触所述半导体插塞。
9.根据权利要求7或8所述的三维存储器件，还包括位于所述存储堆叠体和所述衬底之间的底部电介质层，其中，所述半导体插塞位于所述底部电介质层中，并且所述底部电介质层具有处于10nm到50nm的范围内的厚度。
10.根据权利要求7或8所述的三维存储器件，其中，相邻存储叠层的存储器子串沿所述存储器串的延伸方向彼此对准并且通过沟道插塞连接，所述沟道插塞包括导电材料。
11.根据权利要求9所述的三维存储器件，还包括穿过所述存储堆叠体和所述底部电介质层延伸到所述衬底中的源极结构，其中，所述源极结构包括所述衬底中的掺杂半导体区、所述掺杂半导体区和所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体，所述源极导体与所述掺杂半导体区电连接并且通过所述绝缘结构与所述多个导体层绝缘。
12.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成底部牺牲层；
在所述底部牺牲层之上形成包括多个交错牺牲层和电介质层的电介质叠层；
形成延伸穿过所述电介质叠层和所述底部牺牲层并且接触所述衬底的存储器串；
形成延伸穿过所述电介质叠层和所述底部牺牲层以接触所述衬底的支撑柱；
在所述电介质叠层和所述衬底之间利用底部电介质层替代所述底部牺牲层；以及
形成穿过所述电介质叠层延伸到所述衬底中的源极结构。
13.根据权利要求12所述的方法，其中，形成所述底部牺牲层包括在所述衬底上沉积一层蚀刻停止材料，所述蚀刻停止材料不同于所述多个牺牲层的材料。
14.根据权利要求13所述的方法，其中，沉积所述一层蚀刻停止材料包括沉积钨、钴、铝或铜中的至少其中之一。
15.根据权利要求12-14中的任一项所述的方法，其中，形成所述存储器串包括：
形成延伸穿过所述电介质叠层从而露出所述底部牺牲层的开口；
在所述开口的下部形成半导体插塞，所述半导体插塞延伸穿过所述底部牺牲层并且接触所述衬底；
形成沿所述开口的侧壁延伸并且接触所述半导体插塞的半导体沟道；以及
在所述半导体沟道之上形成与所述半导体沟道接触的沟道插塞。
16.根据权利要求15所述的方法，其中，形成所述半导体插塞以及形成所述半导体沟道包括：
在所述开口的侧壁之上依次沉积阻挡材料层、存储材料层、隧穿材料层和半导体材料层；
在所述存储材料层、所述隧穿材料层和所述半导体材料层之下形成穿过所述底部牺牲层从而露出所述衬底的插塞开口；
在所述半导体材料层之上形成另一半导体材料层，以填充所述插塞开口；
沉积电介质芯材料，以填充所述开口；
对所述电介质叠层进行平坦化，以去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的顶部部分；
去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的上部，从而在所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层之上形成沟道插塞开口；
沉积导电材料层，以填充所述沟道插塞开口，从而分别形成电介质芯、半导体层、隧穿层、存储层和阻挡层；以及
对所述的导电材料层进行平坦化，以形成所述沟道插塞。
17.根据权利要求16所述的方法，其中，形成所述插塞开口包括：
形成穿过所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层从而露出所述底部牺牲层的初始插塞开口，所述初始插塞开口的横向尺寸小于所述插塞开口的横向尺寸；以及
通过扩大所述初始插塞开口而去除所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层的下部以及所述底部牺牲层的部分，以露出所述衬底，使得所述插塞开口位于所述存储材料层、所述隧穿材料层和所述半导体材料层之下并且露出所述衬底。
18.根据权利要求17所述的方法，其中，
形成所述初始插塞开口包括执行干法蚀刻工艺，以去除所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层的部分从而露出所述底部牺牲层；以及
扩大所述初始插塞开口包括执行湿法蚀刻工艺，以增大所述初始插塞开口的横向尺寸和垂直尺寸。
19.根据权利要求12-14中的任一项所述的方法，其中，形成所述支撑柱包括：
形成延伸穿过所述电介质叠层和所述底部牺牲层从而露出所述衬底的柱状开口；以及
沉积电介质材料，以填充所述柱状开口。
20.根据权利要求19所述的方法，其中，利用底部电介质层替代所述底部牺牲层包括：
在形成所述柱状开口的同一操作中形成延伸穿过所述电介质叠层和所述底部牺牲层从而露出所述衬底的缝隙结构；
去除沉积于所述缝隙结构之上的所述电介质材料，从而露出所述底部牺牲层和所述衬底；
去除所述底部牺牲层；以及
形成位于所述电介质叠层和所述衬底之间的底部电介质层。
21.根据权利要求20所述的方法，其中，所述底部牺牲层的去除包括湿法蚀刻工艺。
22.根据权利要求20或21所述的方法，其中，所述底部电介质层的形成包括下述操作中的至少其中之一：
通过使所述衬底氧化而形成所述衬底的自然氧化物，所述衬底包括硅；
使用氧气和氢气执行原位水汽生成氧化工艺；或者
使用氧气和硅烷气体执行硅烷氧化反应。
23.根据权利要求20或21所述的方法，还包括在去除沉积于所述缝隙结构之上的所述电介质材料之后利用多个导体层替代所述多个牺牲层。
24.根据权利要求23所述的方法，其中，形成源极结构包括：
对所述缝隙结构的侧壁上露出的所述多个导体层执行凹陷蚀刻；
执行离子注入，从而在所述衬底中形成位于所述缝隙结构的底部并且位于底部电介质层之下的掺杂半导体区；
形成覆盖所述缝隙结构的侧壁上露出的所述多个导体层的绝缘结构；
在所述底部电介质层中形成露出所述掺杂半导体区的底部开口；以及
形成在所述绝缘结构中延伸并且接触所述掺杂半导体区的源极导体。
25.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成底部牺牲层；
在所述底部牺牲层之上形成包括多个第一交错牺牲层和电介质层的第一电介质叠层；
形成延伸穿过所述第一电介质叠层和所述底部牺牲层并且接触所述衬底的第一存储器串；
在所述第一电介质叠层之上形成包括多个第二交错牺牲层和电介质层的第二电介质叠层；
形成延伸穿过所述第二电介质叠层并且与所述第一存储器串导电连接的第二存储器串；
在所述第一电介质叠层和所述衬底之间利用底部电介质层替代所述底部牺牲层；
采用多个导体替代所述多个第一牺牲层和第二牺牲层，以形成第一存储叠层和第二存储叠层；以及
形成穿过所述第一存储叠层和所述第二存储叠层延伸到衬底中的源极结构。
26.根据权利要求25所述的方法，其中，形成所述底部牺牲层包括在所述衬底上沉积一层蚀刻停止材料，所述蚀刻停止材料不同于所述多个牺牲层的材料。
27.根据权利要求26所述的方法，其中，沉积所述一层蚀刻停止材料包括沉积钨、钴、铝或铜中的至少其中之一。
28.根据权利要求25-27中的任一项所述的方法，其中，形成所述第一存储器串包括：
形成延伸穿过所述第一电介质叠层从而露出所述底部牺牲层的第一开口；
在所述第一开口的下部形成半导体插塞，所述半导体插塞延伸穿过所述底部牺牲层并且接触所述衬底；
形成沿所述第一开口的侧壁延伸并且接触所述半导体插塞的第一半导体沟道；以及
在所述第一半导体沟道之上形成与所述第一半导体沟道接触的第一沟道插塞。
29.根据权利要求28所述的方法，其中，形成所述半导体插塞以及形成所述第一半导体沟道包括：
在所述第一开口的侧壁之上依次沉积阻挡材料层、存储材料层、隧穿材料层和半导体材料层；
在所述存储材料层、所述隧穿材料层和所述半导体材料层之下形成穿过所述底部牺牲层从而露出所述衬底的插塞开口；
在所述半导体材料层之上形成另一半导体材料层，以填充所述插塞开口；
沉积电介质芯材料，以填充所述第一开口；
对所述第一电介质叠层进行平坦化，以去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的顶部部分；
去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的上部，从而在所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层之上形成沟道插塞开口；
沉积导电材料层，以填充所述沟道插塞开口，从而分别形成电介质芯、半导体层、隧穿层、存储层和阻挡层；以及
对所述导电材料层进行平坦化，以形成所述沟道插塞。
30.根据权利要求29所述的方法，其中，形成所述插塞开口包括：
形成穿过所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层从而露出所述底部牺牲层的初始插塞开口，所述初始插塞开口的横向尺寸小于所述插塞开口的横向尺寸；以及
通过扩大所述初始插塞开口而去除所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层的下部以及所述底部牺牲层的部分，以露出所述衬底，使得所述插塞开口位于所述存储材料层、所述隧穿材料层和所述半导体材料层之下并露出所述衬底。
31.根据权利要求28所述的方法，其中，形成第二电介质叠层包括：
在所述第一电介质叠层之上形成经平坦化的绝缘帽盖层；以及
在所述第一电介质叠层之上沉积多个第二交错牺牲层和电介质层。
32.根据权利要求31所述的方法，其中，形成所述第二存储器串包括：
形成延伸穿过所述第二电介质叠层从而露出所述第一沟道插塞的第二开口；
形成沿所述第二开口的侧壁延伸并且接触所述第一沟道插塞的第二半导体沟道；以及
在所述第二半导体沟道之上形成与所述第二半导体沟道接触的第二沟道插塞。
33.根据权利要求25-27中的任一项所述的方法，其中，利用底部电介质层替代所述底部牺牲层包括：
形成延伸穿过所述第一电介质叠层和所述第二电介质叠层以及所述底部牺牲层从而露出所述衬底的缝隙结构；
去除所述底部牺牲层；以及
形成位于所述第一电介质叠层和所述衬底之间的底部电介质层。
34.根据权利要求33所述的方法，其中，所述底部牺牲层的去除包括湿法蚀刻工艺。
35.根据权利要求33所述的方法，其中，所述底部电介质层的形成包括下述操作中的至少其中之一：
通过使所述衬底氧化而形成所述衬底的自然氧化物，所述衬底包括硅；
使用氢气和氧气执行原位水汽生成氧化工艺；或者
使用氧气和硅烷气体执行硅烷氧化反应。
36.根据权利要求33所述的方法，其中，形成源极结构包括：
对所述缝隙结构的侧壁上露出的所述多个导体层执行凹陷蚀刻；
执行离子注入，从而在所述衬底中形成位于所述缝隙结构的底部的掺杂半导体区；
形成覆盖所述缝隙结构的侧壁上露出的所述多个导体层的绝缘结构；
在所述底部电介质层中形成露出所述掺杂半导体区的底部开口；以及
形成在所述绝缘结构中延伸并且接触所述掺杂半导体区的源极导体。
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