TW202038443A - 具有沉積的半導體插塞的立體記憶體元件及其形成方法 - Google Patents

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Abstract

提供了3D記憶體元件和用於形成所述3D記憶體元件的製造方法的實施例。一種3D記憶體元件包括一基底、一儲存疊層和一記憶體串。所述儲存疊層包括所述基底上的多個交錯導體層和介電層。所述記憶體串垂直延伸穿過所述儲存疊層。所述多個交錯導體層和介電層的一底部導體層可以與所述記憶體串相交並與之接觸。

Description

具有沉積的半導體插塞的立體記憶體元件及其形成方法
本發明的實施例涉及立體（3D）記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程使平面儲存單元縮小到了更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面加工和製造技術變得更具挑戰性，而且成本更加高昂。結果，平面儲存單元的儲存密度接近上限。
3D儲存架構能夠解決平面儲存單元中的密度限制。3D儲存架構包括記憶體陣列以及週邊元件，所述週邊元件用於控制至記憶體陣列的信號以及控制來自記憶體陣列的信號。
文中公開了具有沉積的半導體插塞的3D記憶體元件及其形成方法的實施例。
在一個示例中，一種3D記憶體元件包括基底、儲存疊層和記憶體串。所述儲存疊層包括所述基底上的多個交錯導體層和介電層。所述記憶體串垂直延伸穿過儲存疊層。所述多個交錯導體層和介電層的底部導體層可以與所述記憶體串相交並與之接觸。
在另一示例中，一種3D記憶體元件包括基底、儲存堆疊體和記憶體串。所述儲存堆疊體包括所述基底之上的多個儲存疊層，每一儲存疊層包括多個交錯導體層和介電層。所述記憶體串包括垂直延伸穿過所述儲存堆疊體的多個記憶體子串，每一儲存疊層具有各自的記憶體子串。所述多個交錯導體層和介電層的底部導體層可以與所述記憶體串相交並與之接觸。
在又一示例中，一種用於形成3D記憶體元件的方法包括下述操作步驟。首先，在基底之上形成底部犧牲層。在底部犧牲層之上形成具有多個交錯犧牲層和介電層的介電疊層。然後，形成延伸穿過所述介電疊層和底部犧牲層並接觸所述基底的記憶體串。形成延伸穿過介電疊層和底部犧牲層以接觸基底的支撐柱。此外，在所述介電疊層和基底之間利用底部介電層替代所述底部犧牲層。之後，形成穿過所述介電疊層延伸到基底中的源極結構。
在再一示例中，一種用於形成3D記憶體元件的方法包括下述操作步驟。首先，在基底之上形成底部犧牲層。在所述底部犧牲層之上形成具有多個第一交錯犧牲層和介電層的第一介電疊層。形成延伸穿過所述第一介電疊層和底部犧牲層並接觸基底的第一記憶體串。之後，在所述第一介電疊層之上形成具有多個第二交錯犧牲層和介電層的第二介電疊層。形成延伸穿過所述第二介電疊層並且與所述第一記憶體串導電性連接的第二記憶體串。在所述第一介電疊層和基底之間利用底部介電層替代所述底部犧牲層。之後，利用多個導體替代所述多個第一犧牲層和第二犧牲層，以形成第一儲存疊層和第二儲存疊層。形成穿過所述第一儲存疊層和第二儲存疊層延伸到基底中的源極結構。
儘管討論了具體的配置和排列，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和排列。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是各個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法來理解術語。例如，至少部分取決於上下文，如本文所使用的術語“一個或多個”可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，例如“一”、“一個”或“所述”等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解的是，本發明中的“在……上”、“在……上方”和“在……之上”的含義應以最寬泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且“在……上方”或“在……之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且還可以包括其間沒有中間特徵或層的“在某物上方”或“在某物之上”的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用例如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作步驟中的不同取向。設備可以以其他方式定向（旋轉90度或在其他取向上）並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成基底。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸，或者其範圍可以小於下層或上層結構的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的任何一對水平平面之間或在所述頂表面和所述底表面處。層可以水平、垂直和/或沿著錐形表面延伸。基底可以是層，基底可以在其中包括一層或多層，和/或基底可以在其上、上方和/或其下具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸部層（其中形成有互連線和/或過孔接觸部）以及一個或多個介電層。
如本文所使用的，術語“標稱/標稱上”是指在產品或製程的設計階段期間設定的部件或​​製程操作步驟的特性或參數的期望值或目標值、以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起的。如本文所使用的，術語“大約”表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“大約”可以表示給定量的值，該給定量的值例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中稱為“記憶體串”，例如NAND記憶體串）的半導體元件，進而使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”表示標稱上垂直於基底的橫向表面。
在一些3D記憶體元件中，例如，在3D NAND記憶體元件中，通常在記憶體串的一端形成半導體插塞。所述半導體插塞在與圍繞其形成的閘極導體層相結合時作為電晶體的溝道的作用。在採用先進技術製造例如具有96級或更多級的3D NAND記憶體元件時，通常使用雙疊層架構，所述雙疊層架構需要去除犧牲層（例如，多晶矽），所述犧牲層填充下疊層中的位於所述半導體插塞之上的下溝道孔。所述半導體插塞往往是透過在基底上生長位於溝道孔的下部的半導體（例如，矽）而形成的選擇性磊晶生長（SEG）結構。在形成記憶體串時，所述SEG結構導電性連接至記憶體串的半導體溝道和基底中的重P井。對3D記憶體元件的“擦除”操作步驟以福勒-諾德海姆穿隧（Fowler-Nordheim Tunneling，FN Tunneling）為基礎。
SEG結構的製造可能在3D記憶體元件當中帶來問題。例如，由於例如溝道孔的蝕刻輪廓以及SEG結構的生長條件的因素的原因，SEG結構的厚度可能在不同記憶體串中可能存在變化。SEG結構的生長可能對溝道孔和/或支撐柱狀孔的圖案載入敏感。這些可能引起記憶體串的閾值電壓發生變化。而且，在形成SEG結構之前對溝道孔的底部進行蝕刻以曝露出基底可能對溝道孔以及在溝道孔的側壁上沉積的層造成損傷。在3D記憶體元件具有堆疊到一起的不止一個儲存疊層時，如果相鄰儲存疊層中的半導體溝道未精確對準，所述損傷可能更劇烈。也就是說，具有SEG結構的多疊層記憶體元件往往需要相鄰儲存疊層中的半導體溝道具有高對準精確度（例如，小的上疊層對下疊層疊對），進而避免或者減少在SEG結構的形成過程中對溝道的側壁造成損傷。
為了避免由SEG結構引起的此類問題，一些3D記憶體元件具有“無SEG”結構。在這些記憶體元件中，半導體溝道的下部往往導電性連接至掩埋在儲存疊層和基底之間的源極。所述3D記憶體元件的“擦除”操作步驟主要基於由閘極誘導汲極洩露（即，gate induced drain leakage，GIDL）電流所引發的對多數載流子的消除。半導體溝道中的多數載流子（例如，空穴）的遷移率可能受到源極線中的少數載流子（例如，電子）的影響，進而導致透過所述半導體溝道形成的儲存單元中的“擦除”操作步驟具有較慢速度。在具有堆疊到一起的不止一個儲存疊層的3D記憶體元件當中，速度甚至可能比單堆疊記憶體元件還慢。
根據本發明的各種實施例提供了在保持記憶體串與基底中的重井之間的連接的同時無需SEG的3D記憶體元件（即，“無SEG”結構）。本發明的3D記憶體元件可以不具有處於記憶體串的下部的SEG結構。相反，所述3D記憶體元件包括透過在溝道孔的底部沉積半導體材料而形成的半導體插塞。為了形成所述半導體插塞，可以在儲存疊層和基底之間形成底部犧牲層。可以在底部犧牲層內形成插塞開口，進而在形成溝道孔之後曝露出基底。可以將半導體材料沉積到所述插塞開口中，並且可以採用適當介電材料替代剩餘的底部犧牲層。所述半導體插塞的頂表面可以低於儲存疊層的底部導體層的頂表面，所述底部導體層可以接觸所述半導體溝道並且作為底部選擇閘電極的作用。可以相較於半導體溝道單獨形成支撐柱（例如，在單獨的製造過程當中）。
所公開的結構和方法相對於現有結構和方法可以具有幾個好處。例如，可以透過將底部犧牲層（例如，蝕刻停止層）轉化成介電層或者採用介電層替代底部犧牲層而形成作為底部選擇閘極介電層的作用的底部介電層。這樣做可以使在半導體插塞的製造過程中對溝道孔的損傷（由插塞開口的蝕刻導致的）降至最低，進而允許形成具有更加均勻的厚度的半導體插塞，並因而提高儲存單元的閾值電壓的均勻度。對於具有多個儲存疊層的3D記憶體元件而言，對相鄰儲存疊層的半導體溝道之間的對準的疊對控制可以更容易。透過使用所公開的結構和方法，能夠將半導體溝道連接至基底中的重井，同時能夠使“擦除”操作步驟基於FN穿隧，進而保持“擦除”操作步驟的速度。
圖1示出了根據本發明的一些實施例的記憶體元件100（例如，3D記憶體元件）的截面圖。記憶體元件100可以包括儲存堆疊體104，所述儲存堆疊體104包括多個儲存疊層。為了便於舉例說明，在圖1中示出並描述了兩個儲存疊層104A和儲存疊層104B。圖2A-2I示出了根據本發明的一些實施例的一個儲存疊層（例如，104A）的製造過程。圖3示出了根據本發明的一些實施例具有處於儲存疊層（例如，104A）中的半導體插塞的記憶體串的製造過程。圖4A是根據本發明的一些實施例圖2A-2I所示的製造過程的流程圖。圖4B示出了根據本發明的一些實施例用於形成雙疊層記憶體元件（例如，記憶體元件100）的製造過程的流程圖。
如圖1中所示，記憶體元件100包括基底102、基底102之上的底部介電層118以及底部介電層118之上的儲存堆疊體104。儲存堆疊體104可以包括沿垂直於基底102的頂表面的方向（例如，垂直方向或者z方向）堆疊到一起的兩個儲存疊層104A（例如，下儲存疊層）和儲存疊層104B（例如，上儲存疊層）。每一儲存疊層（例如，104A或104B）可以包括沿平行於基底102的頂表面的方向（例如，橫向或者x-y平面）延伸的多個交錯介電層110a和導體層110b。底部介電層118的厚度（例如，沿垂直方向）可以是大約10nm到大約50nm，例如，20nm和50nm之間（例如，15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm，下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內）。
儲存堆疊體104可以包括多個記憶體串108，每一記憶體串108垂直延伸穿過儲存堆疊體104和底部介電層118，以連接至基底102，所述基底102包括導電性連接至記憶體串108的重摻雜區，例如，位於基底102的頂部部分處的重P井（圖1中未示出）。記憶體串108可以包括多個（例如，兩個）記憶體子串（例如，108-1和108-2），每一記憶體子串延伸穿過相應的儲存疊層（例如，104A和104B）。相鄰的記憶體子串（例如，108-1和108-2）可以沿垂直方向（例如，記憶體串108的延伸方向）對準，並且可以透過溝道插塞108f導電性連接，溝道插塞108f包括例如金屬或摻雜半導體材料（例如，多晶矽）的導電材料。記憶體串108可以包括位於記憶體串108的上部的頂部溝道插塞112、頂部溝道插塞112中的頂部摻雜區114以及位於記憶體串108的下部的半導體插塞108g。頂部溝道插塞112和頂部摻雜區114可以形成與其他元件/電路（例如，週邊元件）的導電性連接。半導體插塞108g可以形成與基底102中的重摻雜區的導電性連接。記憶體串108可以包括溝道結構，所述溝道結構包括從側壁向記憶體串108的中心依次排列的阻擋層108a、儲存層108b、穿隧層108c、半導體層108d（例如，又稱為半導體溝道108d）和介電芯108e。可以在所述半導體層中形成導電性連接至所述半導體插塞108g和頂部溝道插塞112的半導體溝道（未示出），以便在記憶體元件100工作時進行載流子傳輸。
儲存堆疊體104還可以包括穿過儲存堆疊體104和底部介電層118垂直延伸到基底102中的源極結構106。源極結構106可以包括摻雜半導體區106a、穿過儲存堆疊體104延伸並且覆蓋導體層110b的絕緣結構106b、以及在絕緣結構106b中延伸並且導電性連接至摻雜半導體區106a的源極導體106c。源極結構106還可以包括位於源極導體106c的上部當中的源極插塞116，其用於導電性連接至其他元件/電路（例如，週邊元件）。
記憶體元件100可以是單片式3D記憶體元件的部分。術語“單片式”是指3D記憶體元件的部件（例如，週邊元件和儲存陣列元件）都形成在單個基底上。對於單片式3D記憶體元件而言，由於週邊元件加工和儲存陣列元件加工的卷積的原因，製造將面臨額外的限制。例如，儲存陣列元件（例如，記憶體串）的製造受到已經形成到或者將要形成到同一基底上的週邊元件的熱預算的限制。
或者，記憶體元件100可以是非單片式3D記憶體元件的部分，在非單片式3D記憶體元件中，部件（例如，週邊元件和儲存陣列元件）可以分別在不同的基底上形成，並且然後例如以面對面的方式對其進行鍵合。在一些實施例中，儲存陣列元件基底（例如，基底102）保持為鍵合的非單片3D記憶體元件的基底，並且週邊元件（例如，包括用於有助於記憶體元件100的操作步驟的任何適當的數位、類比和/或混合信號週邊電路，例如頁緩衝器、解碼器和鎖存器；未示出）被倒裝並且朝著儲存陣列元件（例如，記憶體串）向下以用於混合鍵合。應當理解，在一些實施例中，儲存陣列元件基底（例如，基底102）被倒裝並且朝著週邊元件（未示出）朝下以用於混合鍵合，使得在鍵合的非單片3D記憶體元件中，儲存陣列元件在週邊元件之上。儲存陣列元件基底（例如，基底102）可以是減薄的基底（其不是鍵合的非單片3D記憶體元件的基底），並且非單片3D記憶體元件的後端製程（BEOL）互連可以形成在被減薄的儲存陣列元件基底的背面上。
基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或者任何其他適當材料。在一些實施例中，基底102是透過打磨、蝕刻、化學機械拋光（CMP）或其任何組合被減薄的減薄基底（例如，半導體層）。在一些實施例中，基底102包括位於基底102的上部中並且接觸記憶體串108的重摻雜區，例如，重P井。
在一些實施例中，記憶體元件100是NAND快閃記憶體元件，其中，儲存單元是以在基底102之上垂直延伸的記憶體串108（例如，記憶體串）的陣列的形式提供的。儲存陣列元件可以包括延伸穿過多個對的記憶體串108，所述多個對中的每一個包括導體層110b和介電層110a（本文稱為“導體層/介電層對”）。所堆疊的導體層/介電層對在文中又被稱為“儲存堆疊體”104。儲存堆疊體104中的導體層/介電層對的數量（例如，32、64、96或128個）決定著記憶體元件100中的儲存單元的數量。儲存堆疊體104可以包括多個交錯導體層110b和介電層110a。儲存堆疊體104中的導體層110b和介電層110a可以在垂直方向上交替設置。導體層110b可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。介電層110a可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。下儲存疊層104A和上儲存疊層104B的每一個當中的導體層/介電層對的數量可以是相同的或者不同的。
如圖1中所示，記憶體串108可以包括垂直延伸穿過儲存堆疊體104的溝道結構。溝道結構可以包括以半導體材料（例如，作為半導體溝道108d）和介電材料（作為阻擋層108a、儲存層108b和穿隧層108c）填充的溝道孔。在一些實施例中，半導體溝道108d包括矽，例如非晶矽、多晶矽或單晶矽。所述溝道結構的剩餘空間可以部分地或者全部以包括介電材料（例如，氧化矽）的介電芯108e填充。溝道結構可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，介電芯108e、半導體溝道108d、穿隧層108c、儲存層108b和阻擋層108a按此順序從柱的中間向柱的外表面徑向排列。穿隧層108c可以包括氧化矽、氮氧化矽或其任何組合。儲存層108b可以包括氮化矽、氮氧化矽或其任何組合。阻擋層108a可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或其任何組合。在一個示例中，穿隧層108c/儲存層108b/阻擋層108a可以包括氧化矽/氮氧化矽/氧化矽（ONO）複合層。
在一些實施例中，儲存堆疊體104中的導體層110b（每一個都是字元線的部分）作為記憶體串108中的儲存單元的閘極導體的作用。導體層110b可以包括多個儲存單元的多個控制閘極，並且可以作為終止於儲存堆疊體104的邊緣的字元線橫向延伸（例如，在儲存堆疊體104的階梯結構當中）。在一些實施例中，記憶體串108中的儲存單元電晶體包括由W製成的閘極導體（例如，與溝道結構鄰接的導體層110b的部分）、包括鈦/氮化鈦（Ti/TiN）或者鉭/氮化鉭（Ta/TaN）的粘合層（未示出）、由高k介電材料製成的閘極介電層（未示出）以及包括多晶矽的溝道結構。在一些實施例中，底部導體層110b（例如，最接近基底102的導體層110b）可以作為底部選擇閘極的作用，並且可以與溝道結構（例如，記憶體串108）相交並接觸。
在一些實施例中，記憶體串108進一步包括位於記憶體串108的下部當中（例如，處於其下端）的半導體插塞108g。如文中所使用的，在基底102被置於記憶體元件100的最低平面中時，部件（例如，記憶體串108）的“上端”是在y方向上離基底102較遠的一端，部件（例如，記憶體串108）的“下端”是在y方向上離基底102較近的一端。半導體插塞108g可以包括在任何適當方向上沉積到基底102上的半導體材料（例如，多晶矽）。應當理解，在一些實施例中，半導體插塞108g包括非晶矽。在一些實施例中，半導體插塞108g的頂表面例如沿垂直方向低於底部導體層110b的頂表面。半導體插塞108g可以作為受記憶體串108的源極選擇閘極控制的溝道的作用。在一些實施例中，導體層110b（例如，底部導體層110b）與記憶體串108相交並且接觸。
在一些實施例中，記憶體串108進一步包括位於記憶體串108的上部當中（例如，位於其上端）的頂部溝道插塞112。頂部溝道插塞112可以與半導體溝道108d的上端接觸。頂部溝道插塞112可以包括半導體材料（例如，多晶矽）或導電材料（例如，金屬）。在一些實施例中，頂部溝道插塞112包括填充有作為粘合層的Ti/TiN或Ta/TaN以及作為導體的鎢的開口。透過在記憶體元件100的製造期間覆蓋溝道結構的上端，頂部溝道插塞112能夠作為蝕刻停止層的作用，以防止蝕刻到溝道結構中填充的介電層，例如，氧化矽和氮化矽。在一些實施例中，頂部溝道插塞112還作為記憶體串108的汲極的作用。在一些實施例中，當頂部溝道插塞112包括多晶矽時，在頂部溝道插塞112中形成頂部摻雜區114，以提高導電性。
如圖1中所示，源極結構106可以垂直延伸穿過儲存堆疊體104，並且可以導電性連接至基底。摻雜半導體區106a可以導電性連接至重摻雜區/井（例如，基底102中的重P井，未示出），使得源極導體106c能夠導電性連接至記憶體串108。源極導體106c可以包括任何適當導電材料，例如，W、Co、Al、Cu、多晶矽和/或矽化物。絕緣結構106b可以包括任何適當介電材料，例如，氧化矽。在一些實施例中，當源極導體106c包括多晶矽時，在源極導體106c的上部當中形成源極插塞116（例如，摻雜區），以提高源極導體106c相對於其他元件/電路的導電性。
圖2A–2I示出了用於形成下儲存疊層的示例性製造過程，圖3示出了在圖2A–2I所示的結構當中形成具有“無SEG”半導體插塞的記憶體串的示例性製造過程。圖4A示出了用於形成下儲存疊層的示例性方法400的流程圖。圖4B示出了用於形成記憶體元件100的示例性方法450的流程圖。現在將參考圖2A–2I和圖3中所示的結構描述所述製造過程。應當理解，方法400和450中所示的操作步驟並不具有排他性，也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。此外，所述操作步驟中的一些可以是同時執行的或者可以是按照不同於圖2A–2I、圖3、圖4A和圖4B所示的循序執行的。
如圖4A中所示，在所述過程的開始處，在基底之上形成底部犧牲層並且在所述底部犧牲層之上形成介電疊層。所述介電疊層包括多個交錯犧牲層和介電層（操作步驟402和操作步驟404）。圖2A–2C示出了對應結構。
如圖2A中所示，可以在基底202之上形成初始底部犧牲層206，並且可以在初始底部犧牲層206之上形成初始介電疊層204。在一些實施例中，基底202可以是矽基底，其包括多個摻雜井，例如，所述摻雜井位於基底202的上部。例如，所述摻雜井可以包括重P井（HVPW）、深N井（DNW）和重N井（HVNW），如圖2A中所示。在一些實施例中，HVPW位於形成在所述介電疊層中後續形成的記憶體串之下。在一些實施例中，所述各摻雜井可以是透過對基底202執行相應的離子注入製程而形成的。
在一些實施例中，初始底部犧牲層206包括不同於初始介電疊層204的犧牲層的材料的適當材料。初始底部犧牲層206的材料可以相對於初始介電疊層204具有足夠高的蝕刻選擇性。在一些實施例中，初始底部犧牲層206作為停止對初始介電疊層204的蝕刻的蝕刻停止層的作用。在一些實施例中，初始底部犧牲層206包括W、Co、Al和Cu中的一者或多者。初始底部犧牲層206可以是透過任何適當沉積製程形成的，例如，濺射、電子束蒸鍍、化學氣相沉積（CVD）和/或物理氣相沉積（PVD）。任選地，初始底部犧牲層206可以被平坦化（例如，透過凹陷蝕刻和/或化學機械拋光（CMP）），以確保要形成於其上的初始介電疊層204的期望平坦度。
初始介電疊層204可以包括第一多個交錯初始介電層210a和初始犧牲層210b。初始犧牲層210b及其相應的初始介電層210a（例如，處於其上或其下的介電層210a）在本文中可以合起來被稱為“初始介電層對”。初始介電層210a和初始犧牲層210b可以被交替沉積到初始底部犧牲層206上，以形成初始介電疊層204。在一些實施例中，每一初始介電層210a包括一層氧化矽，並且每一初始犧牲層210b包括一層氮化矽。在一些實施例中，每一初始介電層210a和每一初始犧牲層210b沿垂直方向具有在標稱上相同的厚度。初始底部犧牲層206的厚度可以相似或者處於相似範圍（例如，處於10nm和70nm之間）。在一些實施例中，初始介電層210a、初始介電層210b和初始底部犧牲層206的厚度可以具有在標稱上相同的厚度。初始介電疊層204可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（原子層沉積(ALD)）或其任何組合。在一些實施例中，初始底部犧牲層206和初始介電疊層204覆蓋基底202上的HVPW的區域。
如圖2B中所示，可以在初始底部犧牲層206之上形成介電疊層214。介電疊層214可以是透過（例如）沿垂直方向和橫向方向重複地蝕刻初始介電層對形成的。在一些實施例中，可以在初始介電疊層204的頂表面之上圖案化出蝕刻遮罩，例如，光阻層（未示出）。可以沿橫向（沿平行於橫向/x-y平面的各種方向）和垂直方向重複地修整（蝕刻）所述蝕刻遮罩，進而曝露出初始介電疊層204的部分。可以執行適當的各向同性蝕刻製程（例如，濕式蝕刻），進而沿各方向重複地去除初始介電疊層204的曝露出部分。在一些實施例中，初始底部犧牲層206作為蝕刻停止層的作用，因而初始介電疊層204的蝕刻速率顯著高於初始底部犧牲層206的蝕刻速率。在完成對初始介電疊層204的蝕刻時，可以在初始底部犧牲層206之上形成介電疊層214。在一些實施例中，介電疊層214包括階梯結構。初始介電層對可以被蝕刻為形成每一個包括介電層220a和犧牲層220b的介電層對。
如圖2C中所示，初始底部犧牲層206的透過介電疊層214曝露出的部分可以被去除，以形成底部犧牲層216並曝露出基底202。對初始底部犧牲層206的曝露出部分的去除可以包括任何適當的蝕刻製程，例如，濕式蝕刻或濕式清洗製程。之後，在基底202和介電疊層214之上沉積介電填充材料，並對其進行平坦化，以形成介電填充結構222。
返回參考圖4A，形成記憶體串。記憶體串延伸穿過所述介電疊層和底部犧牲層並接觸基底（操作步驟406）。圖2D和圖2E示出了對應的結構。
如圖2D中所示，可以形成延伸穿過介電疊層214的多個開口230（例如，溝道孔），進而曝露出底部犧牲層216，可以在開口230的側壁上依次沉積阻擋材料層230a、儲存材料層230b、穿隧材料層230c和半導體材料層230d。由於底部犧牲層216作為蝕刻停止層的作用，因而開口230的底表面可以曝露出底部犧牲層216。開口230可以是在使用位於介電疊層214之上曝露出對應於開口230的區域的圖案化蝕刻遮罩的情況下透過適當蝕刻製程形成的。在一些實施例中，所述蝕刻製程包括乾式蝕刻。可以執行任何適當沉積製程，例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和/或濺射，以沉積阻擋材料層230a、儲存材料層230b、穿隧材料層230c和半導體材料層230d。
如圖2E中所示，記憶體串240可以是由開口230以及沉積在開口230內的溝道形成層（例如，230a、230b、230c和230d）形成的。記憶體串240可以包括從開口230的側壁到中心依次排列的阻擋層240a、儲存層240b、穿隧層240c、半導體層240d和介電芯240e。記憶體串240還可以包括處於這些層之上並導電性連接至這些層的溝道插塞240f以及位於記憶體串240的底部並且導電性連接至這些層和基底202的半導體插塞240g。在一些實施例中，記憶體串240與記憶體子串108-1類似或相同。下文將結合圖3詳細描述記憶體串240的製造過程。
參考圖4A，形成支撐柱。支撐柱延伸穿過所述介電疊層和底部犧牲層，進而接觸基底（操作步驟408）。圖2F和2G示出了對應結構。
如圖2F中所示，形成延伸穿過介電疊層214、介電填充結構222和底部介電層216進而接觸基底202的多個支撐柱252。支撐柱252包括延伸穿過介電疊層214、介電填充結構222和底部介電層216進而曝露出基底202的柱孔以及填充在所述柱孔中的柱材料（例如，例如氧化矽的介電材料）。在一些實施例中，支撐柱252的橫向尺寸（例如，直徑）小於記憶體串240的橫向尺寸（例如，直徑）。可以利用曝露出對應於柱孔的區域的圖案化蝕刻遮罩透過執行適當蝕刻製程（例如，乾式蝕刻）形成支撐柱252。在一些實施例中，初始縫隙結構256是透過與形成柱孔的相同的蝕刻製程形成的。初始縫隙結構256可以延伸穿過介電疊層214、介電填充結構222和底部介電層216，以曝露出基底202。可以採用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）和/或原子層沉積(ALD)的任何適當沉積製程沉積適當的介電材料，進而向上填滿所述柱孔。可以在初始縫隙結構256的底部表面和側壁之上以及介電疊層214上沉積柱填充介電材料層254。
返回參考圖4A，利用位於介電疊層和基底之間的初始底部介電層替代底部犧牲層（操作步驟410）。圖2G示出了對應結構。
如圖2G中所示，可以去除初始縫隙結構256的側壁和底部表面上的柱填充介電材料層254的部分，進而曝露出基底202以及底部介電層216的剩餘部分（即從初始縫隙結構256的形成當中保留下來的底部介電層216的部分）。之後，可以去除底部介電層216的剩餘部分。可以在介電疊層214和基底202之間形成初始底部介電層266。在一些實施例中，初始底部介電層266填充介電疊層214與基底202之間的空間，並且形成了位於初始縫隙結構256的底部的層。
可以透過採用保護層覆蓋介電疊層214的頂表面並執行適當蝕刻製程，來去除初始縫隙結構256的側壁和底部表面上的柱填充介電材料254的部分，進而去除初始縫隙結構256的側壁和底部表面上的柱填充介電材料254的部分。在一些實施例中，所述保護層包括聚合物，並且所述蝕刻製程包括乾式蝕刻。
可以執行適當的濕式蝕刻，以去除底部犧牲層216。在一些實施例中，相對於介電疊層214和支撐柱252，所述濕式蝕刻對底部犧牲層216具有足夠高的蝕刻選擇性，因而幾乎不會在初始縫隙結構256（或者介電疊層214）的側壁上形成損傷。在一些實施例中，在去除底部犧牲層216之後，支撐柱252保持穿過介電填充結構222和介電疊層通往基底202。也就是說，支撐柱252可以在底部犧牲層216的蝕刻期間以及之後支撐基底202上的介電疊層214。
在去除底部犧牲層216之後，在介電疊層214和基底202之間形成初始底部介電層266。初始底部介電層266可以是透過適當製程形成的，例如，“自然氧化物”法、“原位水汽生成（ISSG）氧化”法和矽烷氧化法中的一者或多者。在一些實施例中，自然氧化物法包括涉及氧氣和基底202的氧化過程，其用以沿垂直方向形成基底202的自然氧化物（例如，氧化矽），直到以所述自然氧化物填充了透過底部犧牲層216的去除形成的空間為止。在一些實施例中，ISSG氧化法包括涉及氫氣、氧氣和基底202的熱氧化過程，其用以沿垂直方向形成氧化矽，直至透過底部犧牲層216的去除形成的空間。在一些實施例中，矽烷氧化法包括涉及矽烷（SiH4 ）和氧氣的反應氣體的熱氧化過程，其用以沿垂直方向形成氧化矽，直至透過底部犧牲層216的去除形成的空間。在一些實施例中，初始底部介電層266可以沿基底202的頂表面在介電疊層214之下延伸。
返回參考圖4A，源極結構被形成為穿過介電疊層延伸到基底中（操作步驟412）。圖2H和2I示出了對應結構。
如圖2H中所示，可以形成初始儲存疊層274。初始儲存疊層274可以包括延伸穿過初始儲存疊層274並且曝露出初始底部介電層266的縫隙結構276、在所述縫隙結構276的側壁上橫向延伸的多個凹陷導體層270b以及在HVPW的位於縫隙結構276之下的部分當中的摻雜半導體區278。在一些實施例中，採用橫向延伸的多個導體層替代介電疊層214的犧牲層220b，並且可以透過對在初始縫隙結構256中曝露出的導體層執行凹陷蝕刻而形成縫隙結構276。在一些實施例中，執行適當蝕刻製程（例如，濕式蝕刻），以去除犧牲層220b，進而在初始縫隙結構256的側壁上形成多個橫向凹陷，並且執行適當的沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和/或濺射），以沉積填充所述橫向凹陷的導電材料並形成多個導體層。所述導體層206包括W、Co、Al和Cu中的一者或多者。在一些實施例中，可以在沉積位於相鄰介電層220a之間的導體層之前形成包括Ti和/或TiN的粘結層，以提高導體層與相鄰介電層220a之間的黏著。可以對所述導體層執行凹陷蝕刻，以形成多個凹陷導體層270b。
透過蝕刻介電疊層214的導體層的與初始縫隙結構256的側壁鄰接的部分形成多個凹陷導體層270b以及與縫隙結構276的側壁鄰接的多個凹陷276a。在一些實施例中，透過對整個初始縫隙結構256的各導體層施加蝕刻劑進而徹底地去除各導體層的沿初始縫隙結構256的側壁的部分，並且進一步蝕刻各橫向凹陷中的各導體層的部分而形成凹陷276a。可以形成凹陷導體層270b、縫隙結構276和初始儲存疊層274。可以透過蝕刻速率（例如，基於蝕刻劑溫度和濃度）和/或蝕刻時間控制凹陷276a的尺寸。凹陷導體層270b接下來作為記憶體元件200的閘極線的作用。
在形成凹陷導體層270b之前或之後，可以透過對經由縫隙結構276曝露出的初始底部介電層266的部分執行離子注入製程而形成摻雜半導體區278。摻雜半導體區278接下來可以作為所圍繞的記憶體串240的公共源極的作用。摻雜半導體區278可以透過HVPW導電性連接至所圍繞的記憶體串240。
如圖2I中所示，在縫隙結構276中形成源極結構286，並且能夠形成儲存疊層284。源極結構286可以包括沿縫隙結構276的側壁的絕緣結構286b（例如側壁子），絕緣結構286b用以覆蓋凹陷導體層270b並且對儲存堆疊體的各凹陷導體層270b進行電性隔離。在一些實施例中，絕緣結構286b包括使用例如原子層沉積(ALD)、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的薄膜沉積製程中的一者或多者沿縫隙結構276的側壁以及在凹陷276a中形成的介電材料。絕緣結構286b可以包括單層介電材料或者介電材料的複合層，例如，氧化矽和氮化矽。透過以絕緣結構286b覆蓋縫隙結構276的側壁以及填充凹陷276a，能夠透過絕緣結構286b對儲存疊層284的各凹陷導體層270b（例如，閘極線）電性隔離。
在絕緣結構286b中形成貫穿縫隙結構276的初始底部介電層的源極接觸部286a。源極接觸部286a可以與摻雜半導體區278接觸，並且可以透過摻雜半導體區278導電性連接至所圍繞的記憶體串240。可以執行適當蝕刻製程（例如，乾式蝕刻），以去除初始底部介電層266的部分，進而曝露出摻雜半導體區278。可以透過在絕緣結構286b之上沉積適當導電材料形成源極接觸部286a。所述導電材料可以包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合中的一者或多者，其使用了例如原子層沉積(ALD)、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其組合的一項或多項薄膜沉積製程。源極接觸部286a可以充當電性連接至所圍繞的記憶體串240的溝道結構的陣列公共源極（ACS）接觸部。由此能夠在受到多個記憶體串240圍繞的縫隙結構276中形成包括絕緣結構286b和源極接觸部286a的源極結構286。在一些實施例中，能夠執行平坦化製程（例如，CMP和/或凹陷蝕刻），以去除任何多餘的形成源極接觸部286a的導電材料和/或形成絕緣結構286b的介電材料。能夠在儲存疊層284之上形成絕緣帽蓋層288。在一些實施例中，絕緣帽蓋層288為將要在儲存疊層284之上形成的其他元件/結構（例如，另一儲存疊層）提供基礎。
圖3示出了根據一些實施例用於形成具有半導體插塞240g的記憶體串240的操作步驟A-H。為了便於舉例說明，在操作步驟A-E中將穿隧材料層和半導體材料層（即，230c和230d）示為一個單層，並且在操作步驟F-H中將穿隧層240c和半導體層240d示為一個單層。在一些實施例中，在穿隧材料層230c之上沉積半導體材料層230d，並且半導體層240d位於穿隧層240c之上。
如圖3中所示，在操作步驟A中，可以在介電疊層214的開口230的側壁之上依次沉積溝道形成層，例如阻擋材料層230a、儲存材料層230b、穿隧材料層230c和半導體材料層230d。在操作步驟B中，可以形成穿過所述阻擋材料層、儲存材料層、穿隧材料層和半導體材料層（即230a、230b、230c和230d）進而曝露出底部犧牲層216的初始插塞開口234a。可以執行適當乾式蝕刻製程，以去除所述溝道形成層的部分。在操作步驟C中，可以形成插塞開口234。可以透過擴大或者擴展初始插塞開口234a進而垂直以及橫向去除圍繞初始插塞開口234a的材料來形成插塞開口234。插塞開口234可以穿過底部犧牲層216，並且能夠曝露出底部犧牲層216下的HVPW。在一些實施例中，執行適當蝕刻製程（例如，濕式蝕刻），以去除所述阻擋材料層、儲存材料層、穿隧材料層和半導體材料層（即230a、230b、230c和230d）的下部，以及底部犧牲層216的處於初始插塞開口234a下的部分。所述蝕刻製程可以是各向同性的，進而能夠垂直地以及橫向地去除圍繞初始插塞開口234a的材料，直到達到插塞開口234的預期尺寸和/或曝露出HVPW為止。在一些實施例中，插塞開口234位於所述阻擋材料層、儲存材料層、穿隧材料層和半導體材料層（即230a、230b、230c和230d）之下，並曝露出基底202的HVPW。在一些實施例中，插塞開口234的側壁橫向擴展到阻擋材料層230a內。在一些實施例中，插塞開口234的頂表面低於初始底部犧牲層210b的頂表面（即，所述犧牲層直接位於底部犧牲層216之上並與之接觸）。在操作步驟D中，另一半導體材料層（例如，多晶矽）可以沉積於半導體材料層230d之上並填充插塞開口234。可以形成半導體插塞240g。可以採用任何適當的沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和/或濺射）來形成半導體插塞240g。任選地，所述沉積製程可以在半導體插塞240g中形成空氣隙246。半導體插塞240g可以導電性連接至半導體材料層230d和HVPW。
在操作步驟E中，可以採用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和/或濺射的任何適當沉積方法來沉積介電芯材料層230e，進而填充開口230。在操作步驟F當中，可以執行適當平坦化製程（例如，CMP和/或凹陷蝕刻），以去除介電芯材料層230e以及半導體材料層230d和由穿隧材料層230c，使得能夠曝露出儲存材料層230b。在操作步驟G中，可以透過（例如）適當蝕刻製程（例如，乾式蝕刻和/或濕式蝕刻）去除所述儲存材料層、穿隧材料層、半導體材料層和介電芯材料層（即230b、230c、230d和230e）的上部，以形成溝道插塞開口，並且沉積導體材料層232，以填充所述溝道插塞開口。可以使用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和/或濺射的任何適當沉積方法沉積導體材料層232。然後，被蝕刻的儲存材料層、穿隧材料層、半導體材料層和介電芯材料層（即230b、230c、230d和230e）可以形成儲存層240b、穿隧層240c、半導體層240d和介電芯240e。阻擋材料層230a可以形成阻擋層240a。在操作步驟H中，可以執行平坦化製程（例如，CMP和/或凹陷蝕刻），以去除介電疊層214之上的導體材料層232的部分，進而形成溝道插塞240f。可以形成包括阻擋層240a、儲存層240b、穿隧層240c、半導體層240d、溝道插塞240f和半導體插塞240g的記憶體串240。可以沉積覆蓋記憶體串240的絕緣材料層。可以執行平坦化製程（例如，CMP和/或凹陷蝕刻），以去除所述絕緣材料的多餘部分，並在介電疊層214之上形成絕緣帽蓋層244。
圖4B示出了根據一些實施例用於形成具有沿垂直方向堆疊的多個儲存疊層的示例性3D記憶體元件（例如，記憶體元件100）的流程圖。為了便於舉例說明，將描述具有下儲存疊層（例如，第一儲存疊層）和上儲存疊層（例如，第二儲存疊層）的記憶體元件100的製造過程作為示例。圖2A–2I以及圖4A中描述的操作步驟示出了由第一介電疊層214形成下儲存疊層104A（例如，第一儲存疊層）的製造過程。圖4B中描述的操作步驟示出了由第二介電疊層形成上儲存疊層104B（例如，第二儲存疊層）的製造過程。在所述上儲存疊層之上形成更多儲存疊層的操作步驟將與形成所述下儲存疊層和上儲存疊層的過程類似，這裡不再重複。如本文所使用的，下儲存疊層和上儲存疊層可以均被稱為記憶體元件100的儲存疊層，並且每一儲存疊層中的記憶體串（例如，108-1和108-2）可以均被稱為記憶體子串。
在所述製造過程的開始，在操作步驟452和操作步驟454中，可以在基底之上形成底部犧牲層，並且可以在底部犧牲層之上形成具有多個交錯的犧牲層和介電層的第一介電疊層。所述製造過程可以與圖2A–2C所示的製造過程類似或相同。在一些實施例中，製造接下來形成第一儲存疊層104A的第一介電疊層。在操作步驟456中，可以形成穿過第一介電疊層和底部犧牲層延伸並且接觸基底的第一記憶體串。所述製造過程可以與圖2D-2E以及圖3所示的製造過程類似或相同。在一些實施例中，第一記憶體串（例如，記憶體子串）對應於記憶體子串108-1，並且包括位於上部的溝道插塞（例如，108f）、位於下部並導電性連接至基底的半導體插塞108g、以及導電性連接至半導體插塞108g和溝道插塞108f的半導體溝道。
在操作步驟458中，可以在所述第一介電疊層之上形成具有多個第二交錯犧牲層和介電層的第二介電疊層。所述第二介電疊層的形成可以與所述第一介電疊層的形成相同或類似。在一些實施例中，製造接下來形成第二儲存疊層104B的第二介電疊層。在操作步驟460中，可以形成延伸穿過第二介電疊層並且與第一記憶體串連接的第二記憶體串。在一些實施例中，第二記憶體串對應於記憶體子串108-2，其沿垂直方向與記憶體子串108-1對準。所述製造過程可以與圖2D–2E所示的製造過程類似或相同。 與圖2D-2E所示的製造過程的不同之處在於，在第二儲存疊層104B中不形成半導體插塞，並且第二記憶體串的半導體溝道導電性連接至第一記憶體串的溝道插塞。
在操作步驟462中，可以利用位於第一介電疊層和基底之間的底部介電層替代底部犧牲層。所述製造過程可以與圖2F–2G所示的製造過程類似或相同。在一些實施例中，形成延伸穿過第一介電疊層和第二介電疊層進而曝露出基底的初始縫隙結構，例如，其用於底部犧牲層的替換和後續操作步驟。在操作步驟464中，可以形成穿過所述第一儲存疊層和第二儲存疊層延伸到基底中的源極結構。在一些實施例中，在形成所述源極結構之前採用多個導體層替代所述多個第一犧牲層和第二犧牲層。所述第一介電疊層和第二介電疊層可以分別形成第一儲存疊層（例如，104A）和第二儲存疊層（例如，104B）。形成導體層、第一儲存疊層、第二儲存疊層以及源極結構的製造過程可以與圖2H-2I所示的製造過程類似或相同。在一些實施例中，透過適當的離子注入以及/或者在溝道插塞和源極導體的凹陷部分中沉積導電材料而分別在溝道插塞（例如，112）和源極插塞116的上部當中形成頂部摻雜區（例如，114）和/或源極插塞（例如，116）。
在一些實施例中，一種3D記憶體元件包括基底、儲存疊層和記憶體串。儲存疊層包括基底上的多個交錯導體層和介電層。記憶體串垂直延伸穿過儲存疊層。所述多個交錯導體層和介電層的底部導體層可以與所述記憶體串相交並與之接觸。
在一些實施例中，記憶體串包括在記憶體串的下部連接至基底的半導體插塞。
在一些實施例中，半導體插塞的頂表面低於底部導體層的頂表面。
在一些實施例中，所述半導體插塞是沉積的多晶矽插塞。
在一些實施例中，記憶體串包括沿記憶體串的側壁的半導體溝道，所述半導體溝道沿記憶體串延伸，以接觸所述半導體插塞。
在一些實施例中，所述3D記憶體元件還包括位於儲存疊層和基底之間的底部介電層。所述半導體插塞可以位於底部介電層中，並且所述底部介電層具有處於大約10nm到大約50nm之間的範圍內的厚度。
在一些實施例中，所述3D記憶體元件還包括延伸穿過所述儲存疊層和所述底部介電層進而接觸所述基底的支撐柱。
在一些實施例中，所述支撐柱的橫向直徑小於記憶體串的橫向直徑，並且利用氧化矽填充所述支撐柱。
在一些實施例中，所述3D記憶體元件還包括穿過所述儲存疊層延伸到基底中的源極結構。所述源極結構可以包括基底中的摻雜半導體區、所述摻雜半導體區以及所述多個導體層之上的絕緣結構、以及所述絕緣結構中的源極導體。所述源極導體可以與所述摻雜半導體區電性連接並且透過所述絕緣結構與所述多個導體層絕緣。
在一些實施例中，一種3D記憶體元件包括基底、儲存堆疊體和記憶體串。所述儲存堆疊體包括基底之上的多個儲存疊層，每一儲存疊層包括多個交錯導體層和介電層。記憶體串包括垂直延伸穿過所述儲存堆疊體的多個記憶體子串，每一儲存疊層具有各自的記憶體子串。所述多個交錯導體層和介電層的底部導體層可以與所述記憶體串相交並與之接觸。
在一些實施例中，所述記憶體串包括在記憶體串的下部連接至基底的半導體插塞。
在一些實施例中，半導體插塞的頂表面低於底部導體層的頂表面。
在一些實施例中，所述半導體插塞包括沉積的多晶矽插塞。
在一些實施例中，記憶體串包括沿記憶體串的側壁的半導體溝道，所述半導體溝道沿記憶體串延伸，以接觸所述半導體插塞。
在一些實施例中，所述3D記憶體元件還包括位於所述儲存堆疊體和基底之間的底部介電層。所述半導體插塞可以位於底部介電層中，並且底部介電層具有處於大約10nm到大約50nm之間的範圍內的厚度。
在一些實施例中，相鄰儲存疊層的記憶體子串沿記憶體串的延伸方向彼此對準並且透過溝道插塞連接，所述溝道插塞具有導電材料。
在一些實施例中，所述3D記憶體元件還包括穿過所述儲存堆疊體和所述底部介電層延伸到基底中的源極結構。所述源極結構可以包括基底中的摻雜半導體區、所述摻雜半導體區以及所述多個導體層之上的絕緣結構、以及所述絕緣結構中的源極導體。所述源極導體可以電性連接至所述摻雜半導體區並且透過所述絕緣結構與所述多個導體層絕緣。
在一些實施例中，一種用於形成3D記憶體元件的方法包括下述操作步驟。首先，在基底之上形成底部犧牲層。在底部犧牲層之上形成具有多個交錯犧牲層和介電層的介電疊層。然後，形成延伸穿過所述介電疊層和底部犧牲層並接觸基底的記憶體串。形成延伸穿過介電疊層和底部犧牲層以接觸基底的支撐柱。此外，在所述介電疊層和基底之間利用底部介電層替代所述底部犧牲層。之後，形成穿過所述介電疊層延伸到基底中的源極結構。
在一些實施例中，形成底部犧牲層包括在基底上的所述介電疊層之上沉積一層蝕刻停止材料。所述蝕刻停止材料可以不同於所述多個犧牲層的材料。
在一些實施例中，沉積該層蝕刻停止材料包括沉積鎢、鈷、鋁或銅中的至少其中之一。
在一些實施例中，形成記憶體串包括下述操作步驟。首先，形成延伸穿過所述介電疊層進而曝露出底部犧牲層的開口。在所述開口的下部形成半導體插塞，所述半導體插塞延伸穿過所述底部犧牲層並且接觸基底。形成沿所述開口的側壁延伸並且接觸所述半導體插塞的半導體溝道。之後，在所述半導體溝道之上形成與所述半導體溝道接觸的溝道插塞。
在一些實施例中，形成所述半導體插塞和形成所述半導體溝道包括下述操作步驟。首先，在所述開口的側壁之上依次沉積阻擋材料層、儲存材料層、穿隧材料層和半導體材料層。在所述儲存材料層、所述穿隧材料層和所述半導體材料層下方形成穿過所述底部犧牲層進而曝露出基底的插塞開口。在所述半導體材料層之上形成另一半導體材料層，以填充所述插塞開口。之後，沉積介電芯材料，以填充所述開口。對所述介電疊層進行平坦化，以去除所述介電芯材料層、所述半導體材料層、所述穿隧材料層和所述儲存材料層的頂部部分。所述介電芯材料層、半導體材料層、穿隧材料層和儲存材料層的上部被去除，進而在所述介電芯材料層、半導體材料層、穿隧材料層和儲存材料層之上形成溝道插塞開口。沉積導電材料層，以填充所述溝道插塞開口，進而分別形成介電芯、半導體層、穿隧層、儲存層和阻擋層。之後，對導電材料層進行平坦化，以形成溝道插塞。
在一些實施例中，形成插塞開口包括形成穿過阻擋材料層、儲存材料層、穿隧材料層和半導體材料層進而曝露出底部犧牲層的初始插塞開口。初始插塞開口的橫向尺寸可以小於插塞開口的橫向尺寸。形成插塞開口還包括透過擴大初始插塞開口而去除所述阻擋材料層、儲存材料層、穿隧材料層和半導體材料層的下部以及底部犧牲層的部分，以曝露出基底，使得所述插塞開口位於所述儲存材料層、穿隧材料層和半導體材料層之下並曝露出基底。
在一些實施例中，形成初始插塞開口包括執行乾式蝕刻製程，以去除所述阻擋材料層、儲存材料層、穿隧材料層和半導體材料層的部分，進而曝露出底部犧牲層；擴大初始插塞開口包括執行濕式蝕刻製程，進而提高初始插塞開口的橫向尺寸和垂直尺寸。
在一些實施例中，形成支撐柱包括形成延伸穿過介電疊層和底部犧牲層進而曝露出基底的柱形開口，並沉積介電材料以填充所述柱形開口。
在一些實施例中，利用底部介電層替代底部犧牲層包括在形成柱狀開口的同一操作步驟中形成延伸穿過所述介電疊層和底部犧牲層以曝露出基底的縫隙結構，去除沉積於所述縫隙結構之上的介電材料以曝露出底部犧牲層和基底以及去除底部犧牲層。此外，替代底部犧牲層還可以包括在所述介電疊層和基底之間形成底部介電層。
在一些實施例中，底部犧牲層的去除包括濕式蝕刻製程。
在一些實施例中，底部介電層的形成包括下述操作步驟中的至少其中之一：一項操作步驟包括透過使基底氧化而得到基底的自然氧化物，所述基底包括矽。另一操作步驟包括使用氧氣和氫氣執行原位水汽生成氧化製程。另一操作步驟包括使用氧氣和矽烷氣體執行矽烷氧化反應。
在一些實施例中，所述3D記憶體元件還包括在去除沉積於所述縫隙結構之上的介電材料之後利用多個導體層替代所述多個犧牲層。
在一些實施例中，形成源極結構包括下述操作步驟。首先，對所述縫隙結構的側壁上曝露出的多個導體層執行凹陷蝕刻。執行離子注入，進而在基底中形成位於所述縫隙結構的底部並且位於底部介電層之下的摻雜半導體區。之後，形成覆蓋所述縫隙結構的側壁上曝露出的多個導體層的絕緣結構。在底部介電層中形成曝露出所述摻雜半導體區的底部開口。之後，形成在所述絕緣結構中延伸並且接觸所述摻雜半導體區的源極導體。
在一些實施例中，一種用於形成3D記憶體元件的方法包括下述操作步驟。首先，在基底之上形成底部犧牲層。在底部犧牲層之上形成具有多個第一交錯犧牲層和介電層的第一介電疊層。形成延伸穿過所述第一介電疊層和底部犧牲層並接觸基底的第一記憶體串。之後，可以在所述第一介電疊層之上形成具有多個第二交錯犧牲層和介電層的第二介電疊層。形成延伸穿過所述第二介電疊層並且與所述第一記憶體串導電性連接的第二記憶體串。在所述第一介電疊層和基底之間利用底部介電層替代所述底部犧牲層。之後，採用多個導體替代所述多個第一犧牲層和第二犧牲層，以形成第一儲存疊層和第二儲存疊層。形成穿過所述第一儲存疊層和第二儲存疊層延伸到基底中的源極結構。
在一些實施例中，形成底部犧牲層包括在基底上的所述第一介電疊層之上沉積一層蝕刻停止材料。所述蝕刻停止材料可以不同於所述多個犧牲層的材料。
在一些實施例中，沉積所述一層蝕刻停止材料包括沉積鎢、鈷、鋁或銅中的至少其中之一。
在一些實施例中，形成所述第一記憶體串包括下述操作步驟。形成延伸穿過所述第一介電疊層進而曝露出底部犧牲層的第一開口。之後，在所述第一開口的下部形成半導體插塞，所述半導體插塞延伸穿過所述底部犧牲層並且接觸基底。之後，形成沿所述第一開口的側壁延伸並且接觸所述半導體插塞的第一半導體溝道。在所述第一半導體溝道之上形成與所述第一半導體溝道接觸的第一溝道插塞。
在一些實施例中，形成所述半導體插塞和形成所述第一半導體溝道包括下述操作步驟。首先，在所述第一開口的側壁之上依次沉積阻擋材料層、儲存材料層、穿隧材料層和半導體材料層。在所述儲存材料層、穿隧材料層和半導體材料層之下形成穿過所述底部犧牲層進而曝露出基底的插塞開口。在所述半導體材料層之上形成另一半導體材料層，以填充所述插塞開口。之後，沉積介電芯材料，以填充所述第一開口。對所述第一介電疊層進行平坦化，以去除所述介電芯材料層、半導體材料層、穿隧材料層和儲存材料層的頂部部分。所述介電芯材料層、半導體材料層、穿隧材料層和儲存材料層的上部被去除，進而在所述介電芯材料層、半導體材料層、穿隧材料層和儲存材料層之上形成溝道插塞開口。沉積導電材料層，以填充所述溝道插塞開口，進而分別形成所述介電芯、半導體層、穿隧層、儲存層和阻擋層。之後，對導電材料層進行平坦化，以形成溝道插塞。
在一些實施例中，形成插塞開口包括形成穿過阻擋材料層、儲存材料層、穿隧材料層和半導體材料層進而曝露出底部犧牲層的初始插塞開口，所述初始插塞開口的橫向尺寸小於所述插塞開口的橫向尺寸。形成插塞開口還可以包括透過擴大初始插塞開口而去除所述阻擋材料層、儲存材料層、穿隧材料層和半導體材料層的下部以及底部犧牲層的部分，以曝露出基底，使得所述插塞開口位於所述儲存材料層、穿隧材料層和半導體材料層之下並曝露出基底。
在一些實施例中，形成第二介電疊層包括：在第一介電疊層之上形成經平坦化的絕緣帽蓋層；以及在第一介電疊層之上沉積多個第二交錯犧牲層和介電層。
在一些實施例中，形成所述第二記憶體串包括：形成延伸穿過所述第二介電疊層進而曝露出所述第一溝道插塞的第二開口；形成沿所述第二開口的側壁延伸並且接觸所述第一溝道插塞的第二半導體溝道；以及在所述第二半導體溝道之上形成與所述第二半導體溝道接觸的第二溝道插塞。
在一些實施例中，利用底部介電層替代所述底部犧牲層包括：形成延伸穿過所述第一介電疊層和所述第二介電疊層以及所述底部犧牲層進而曝露出所述基底的縫隙結構；去除所述底部犧牲層；以及形成位於所述第一介電疊層和所述基底之間的底部介電層。
在一些實施例中，所述底部犧牲層的去除包括濕式蝕刻製程。
在一些實施例中，所述底部介電層的形成包括下述操作步驟中的至少其中之一。一項操作步驟包括透過使基底氧化而形成基底的自然氧化物，所述基底具有矽。另一操作步驟包括使用氫氣和氧氣執行原位水汽生成氧化製程。另一操作步驟包括使用氧氣和矽烷氣體執行矽烷氧化反應。
在一些實施例中，形成源極結構包括下述操作步驟。首先，對所述縫隙結構的側壁上曝露出的多個導體層執行凹陷蝕刻。執行離子注入，進而在所述基底中形成位於所述縫隙結構的底部的摻雜半導體區。之後，形成覆蓋所述縫隙結構的側壁上曝露出的多個導體層的絕緣結構。在底部介電層中形成曝露出所述摻雜半導體區的底部開口。形成在所述絕緣結構中延伸並且接觸所述摻雜半導體區的源極導體。
對特定實施例的上述說明將完全地展現本發明的一般性質，使得他人在不需要過度實驗和不脫離本發明一般概念的情況下，能夠透過運用本領域技術範圍內的知識容易地對此類特定實施例的各種應用進行修改和/或調整。因此，根據本文呈現的教導和指導，此類調整和修改旨在處於本文所公開實施例的等同物的含義和範圍之內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，所以本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當執行其指定功能和關係即可。
發明內容和摘要部分可以闡述發明人構思的本發明的一個或多個，但未必所有示範性實施例，因此，發明內容和摘要部分並非意在透過任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍書及其等同物進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體元件 102:基底 104:儲存堆疊體 104A:儲存疊層 104B:儲存疊層 106:源極結構 106a:摻雜半導體區 106b:絕緣結構 106c:源極導體 108:記憶體串 108-1:記憶體子串 108-2:記憶體子串 108a:阻擋層 108b:儲存層 108c:穿隧層 108d:半導體層(半導體溝道) 108e:介電芯 108f:溝道插塞 108g:半導體插塞 110a:介電層 110b:導體層 112:頂部溝道插塞 114:頂部摻雜區 116:源極插塞 118:底部介電層 202:基底 204:初始介電疊層 206:初始底部犧牲層 210a:初始介電層 210b:初始犧牲層 214:介電疊層 (第一介電疊層) 216:底部犧牲層 220a:介電層 220b:犧牲層 222:介電填充結構 230:開口 230a:材料層 230b:儲存材料層 230c:穿隧材料層 230d:半導體材料層 230e:介電芯材料層 232:導體材料層 234:插塞開口 234a:初始插塞開口 240:記憶體串 240a:阻擋層 240b:儲存層 240c:穿隧層 240d:半導體層 240e:介電芯 240f:溝道插塞 240g:半導體插塞 244:絕緣帽蓋層 246:空氣隙 252:支撐柱 254:介電材料層 256:初始縫隙結構 266:初始底部介電層 270b:凹陷導體層 274:初始儲存疊層 276:縫隙結構 276a:凹陷 278:摻雜半導體區 284:儲存疊層 286:源極結構 286a:源極接觸部 286b:絕緣結構 288:絕緣帽蓋層 400:方法 402:操作步驟 404:操作步驟 406:操作步驟 408:操作步驟 410:操作步驟 412:操作步驟 450:方法 452:操作步驟 454:操作步驟 456:操作步驟 458:操作步驟 460:操作步驟 462:操作步驟 464:操作步驟
被併入本文並形成說明書的一部分的附圖示出了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 圖1示出了根據本發明的一些實施例的示例性3D記憶體元件的截面圖。 圖2A–圖2I示出了根據本發明的一些實施例處於示例性製造過程的各個階段的示例性3D記憶體元件的截面圖。 圖3示出了根據本發明的一些實施例用於形成記憶體串的示例性製造過程。 圖4A–圖4B均示出了根據本發明的一些實施例用於形成3D記憶體元件的示例性方法的流程圖。 將參考附圖來描述本發明的實施例。
202:基底
220a:介電層
240:記憶體串
244:絕緣帽蓋層
252:支撐柱
266:初始底部介電層
270b:凹陷導體層
278:摻雜半導體區
284:儲存疊層
286:源極結構
286a:源極接觸部
286b:絕緣結構
288:絕緣帽蓋層

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 一基底； 一儲存疊層，所述儲存疊層包括所述基底上的多個交錯導體層和介電層；以及 一記憶體串，所述記憶體串垂直延伸穿過所述儲存疊層， 其中，所述多個交錯導體層和介電層的一底部導體層與所述記憶體串相交並與之接觸。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述記憶體串包括在所述記憶體串的下部連接至所述基底的一半導體插塞。
  3. 根據申請專利範圍第2項所述的3D記憶體元件，其中，所述半導體插塞的一頂表面低於所述底部導體層的一頂表面。
  4. 根據申請專利範圍第3項所述的3D記憶體元件，其中，所述半導體插塞是一沉積的多晶矽插塞。
  5. 根據申請專利範圍第4項所述的3D記憶體元件，其中，所述記憶體串包括沿所述記憶體串的一側壁的一半導體溝道，所述半導體溝道沿所述記憶體串延伸，以接觸所述半導體插塞。
  6. 根據申請專利範圍第5項所述的3D記憶體元件，還包括位於所述儲存疊層和所述基底之間的一底部介電層，其中，所述半導體插塞位於所述底部介電層中，並且所述底部介電層具有介於大約10nm到大約50nm的範圍內的厚度。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，還包括延伸穿過所述儲存疊層和所述底部介電層以接觸所述基底的一支撐柱。
  8. 根據申請專利範圍第7項所述的3D記憶體元件，其中，所述支撐柱的一橫向直徑小於所述記憶體串的一橫向直徑，並且利用氧化矽填充所述支撐柱。
  9. 一種立體（3D）記憶體元件，包括： 一基底； 一儲存堆疊體，所述儲存堆疊體包括所述基底之上的多個儲存疊層，各個儲存疊層包括多個交錯導體層和介電層；以及 一記憶體串，所述記憶體串具有垂直延伸穿過所述儲存堆疊體的多個記憶體子串，各個儲存疊層具有各自的記憶體子串， 其中，所述多個交錯導體層和介電層的一底部導體層與所述記憶體串相交並與之接觸。
  10. 根據申請專利範圍第9項所述的3D記憶體元件，其中，所述記憶體串包括在所述記憶體串的一下部連接至所述基底的一半導體插塞。
  11. 根據申請專利範圍第10項所述的3D記憶體元件，其中，所述半導體插塞的一頂表面低於所述底部導體層的一頂表面。
  12. 根據申請專利範圍第11項所述的3D記憶體元件，其中，所述半導體插塞包括一沉積的多晶矽插塞。
  13. 根據申請專利範圍第12項所述的3D記憶體元件，其中，所述記憶體串包括沿所述記憶體串的一側壁的一半導體溝道，所述半導體溝道沿所述記憶體串延伸，以接觸所述半導體插塞。
  14. 根據申請專利範圍第13項所述的3D記憶體元件，還包括位於所述儲存堆疊體和所述基底之間的一底部介電層，其中，所述半導體插塞位於所述底部介電層中，並且所述底部介電層具有介於大約10nm到大約50nm的範圍內的厚度。
  15. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一基底之上形成一底部犧牲層； 在所述底部犧牲層之上形成包括多個交錯的犧牲層和介電層的一介電疊層； 形成延伸穿過所述介電疊層和所述底部犧牲層並且接觸所述基底的一記憶體串； 形成延伸穿過所述介電疊層和所述底部犧牲層以接觸所述基底的一支撐柱； 在所述介電疊層和所述基底之間利用一底部介電層替代所述底部犧牲層；以及 形成穿過所述介電疊層延伸到所述基底中的一源極結構。
  16. 根據申請專利範圍第15項所述的方法，其中，形成所述底部犧牲層包括在所述基底上的所述介電疊層之上沉積一層蝕刻停止材料，所述蝕刻停止材料不同於所述多個犧牲層的材料，沉積所述一層蝕刻停止材料包括沉積鎢、鈷、鋁或銅中的至少其中之一。
  17. 根據申請專利範圍第15項所述的方法，其中，形成所述記憶體串包括： 形成延伸穿過所述介電疊層進而曝露出所述底部犧牲層的一開口； 在所述開口的一下部形成一半導體插塞，所述半導體插塞延伸穿過所述底部犧牲層並且接觸所述基底； 在所述開口的一側壁之上依次沉積一阻擋材料層、一儲存材料層、一穿隧材料層和一半導體材料層； 在所述儲存材料層、所述穿隧材料層和所述半導體材料層之下形成穿過所述底部犧牲層進而曝露出所述基底的一插塞開口； 在所述半導體材料層之上形成另一半導體材料層，以填充所述插塞開口； 沉積一介電芯材料，以填充所述開口； 對所述介電疊層進行一平坦化步驟，以去除所述介電芯材料層、所述半導體材料層、所述穿隧材料層和所述儲存材料層的一頂部部分； 去除所述介電芯材料層、所述半導體材料層、所述穿隧材料層和所述儲存材料層的一上部，進而在所述介電芯材料層、所述半導體材料層、所述穿隧材料層和所述儲存材料層之上形成一溝道插塞開口； 沉積一導電材料層，以填充所述溝道插塞開口，進而分別形成一介電芯、一半導體層、一穿隧層、一儲存層和一阻擋層；以及 對所述導電材料層進行另一平坦化步驟，以形成所述溝道插塞。
  18. 根據申請專利範圍第17項所述的方法，其中，形成所述插塞開口包括： 執行一乾式蝕刻製程，以去除所述阻擋材料層、所述儲存材料層、所述穿隧材料層和所述半導體材料層的部分，進而曝露出所述底部犧牲層以形成穿過所述阻擋材料層、所述儲存材料層、所述穿隧材料層和所述半導體材料層進而曝露出所述底部犧牲層的一初始插塞開口，所述初始插塞開口的一橫向尺寸小於所述插塞開口的一橫向尺寸；以及 執行一濕式蝕刻製程，以增大所述初始插塞開口的所述橫向尺寸和一垂直尺寸，進而去除所述阻擋材料層、所述儲存材料層、所述穿隧材料層和所述半導體材料層的下部以及所述底部犧牲層的部分，以曝露出所述基底，使得所述插塞開口位於所述儲存材料層、所述穿隧材料層和所述半導體材料層之下並且曝露出所述基底。
  19. 根據申請專利範圍第15項所述的方法，其中，利用所述底部介電層替代所述底部犧牲層包括： 在形成一柱狀開口的同一操作步驟中形成延伸穿過所述介電疊層和所述底部犧牲層進而曝露出所述基底的一縫隙結構； 去除沉積於所述縫隙結構之上的所述介電材料，進而曝露出所述底部犧牲層和所述基底； 去除所述底部犧牲層；以及 形成位於所述介電疊層和所述基底之間的所述底部介電層。
  20. 根據申請專利範圍第19項所述的方法，其中， 所述底部犧牲層的去除步驟包括一濕式蝕刻製程； 所述底部介電層的形成包括下述操作步驟中的至少其中之一： 透過使所述基底氧化而形成所述基底的一自然氧化物，所述基底包括矽； 使用氧氣和氫氣執行一原位水汽生成氧化製程；或者 使用氧氣和矽烷氣體執行一矽烷氧化反應。
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