TWI699877B - 形成三維記憶體元件的閘極結構的方法 - Google Patents

形成三維記憶體元件的閘極結構的方法 Download PDF

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Abstract

本公開提供了一種用於形成3D記憶體元件的閘極結構的方法。該方法包括：在基底上形成交替介電疊層；形成多個狹縫，每個狹縫垂直穿過交替介電疊層並沿水平方向延伸；通過多個狹縫去除交替介電疊層中的多個犧牲層，以形成多個溝槽；在每個溝槽中形成導電層；在所述狹縫的側壁上形成第一隔離層以覆蓋所述導電層，防止所述導電層被氧化；在第一隔離層的表面上形成第二隔離層，第二隔離層的材料與第一隔離層的材料不同；以及將導電材料沉積到狹縫中以形成多個導電壁，導電壁與導電層絕緣。

Description

形成三維記憶體元件的閘極結構的方法
本公開的實施例涉及三維(3D)記憶體元件及其製作方法。
通過改進製程技術、電路設計、編程算法和製造方法，可以將平面記憶胞縮放到更小的尺寸。然而，隨著記憶胞的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶胞的存儲密度接近上限。
3D記憶體架構可以解決平面記憶胞中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的周邊元件。
本文公開了用於形成3D記憶體元件的閘極結構的方法的實施例。
以下所公開的一種形成三維(3D)NAND記憶體元件的方法，包括：在基底上形成包括多個介電層對的交替介電疊層，所述多個介電層對中的每一個包括第一介電層和與第一介電層不同的第二介電層；形成多個狹縫，每個狹縫垂直穿過交替介電疊層並沿水平方向延伸；通過多個狹縫去除所述交替介電疊層中的多個第二介電層，以形成多個溝槽；在所述多個溝槽的每一個中形成導電層；在所述多個狹縫的側壁上形成第一隔離層以覆蓋所述導電層，以防止所述導電層被氧化；在所述第一隔離層的表面上形成第二隔離層，所述第二隔離層的材料與所述第一隔離層的材料不同；以及將導電材料沉積到所述狹縫中以形成多個導電壁，其中所述多個導電壁與所述導電層絕緣。
在一些實施例中，所述多個介電層對中的每一個由厚度在約10nm至 約150nm範圍內的氧化矽層和厚度在約10nm至約150nm範圍內的氮化矽層形成。
在一些實施例中，該方法還包括：形成多個通道結構，每個通道結構垂直穿透所述交替介電疊層；其中，所述多個狹縫中的每個狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，該方法還包括：在形成所述多個狹縫之後，在狹縫下方的基底中形成多個摻雜區域，以使每個導電壁與相應的摻雜區域接觸。
在一些實施例中，該方法還包括：形成包括矽、氮化矽、氧氮化矽或氧化鋁的膜，作為所述第一隔離層，該膜的厚度在約0.1nm至約10nm的範圍內。
在一些實施例中，該方法還包括：形成矽膜作為所述第一隔離層；形成氧化矽膜作為所述第二隔離層；以及在形成所述第二隔離層的過程中，將至少一部分所述矽膜氧化成氧化矽。
在一些實施例中，形成所述多個通道結構包括：形成垂直延伸穿過所述交替介電疊層的通道孔；在通道孔的側壁上形成功能層；以及形成覆蓋功能層側壁的通道層。
在一些實施例中，形成所述功能層包括：在所述通道孔的側壁上形成阻擋層，用於阻擋電荷的流出；在所述阻擋層的表面上形成存儲層，用於在3D記憶體元件的操作期間存儲電荷；以及在所述存儲層的表面上形成隧道層，用於隧穿電荷。
在一些實施例中，該方法還包括：在所述多個溝槽中形成所述導電層之前，在所述多個溝槽中形成絕緣層。
在一些實施例中，形成所述絕緣層包括：形成覆蓋所述多個第一介電層的頂表面和底表面以及由所述多個溝槽暴露的功能層的外側壁部分的第一絕緣子層；以及形成厚度在約1nm至約10nm範圍內的第二絕緣子層，以覆蓋所述第一絕緣子層。
在一些實施例中，通過沉積包括氧化鋁的第一材料來形成所述第一絕緣子層；以及通過沉積包括氮化鈦的第二材料形成所述第二絕緣子層。
在一些實施例中，該方法還包括：在形成所述絕緣層之前，進行磷酸漂洗製程以清潔所述多個溝槽，其中所述磷酸漂洗製程的漂洗溫度在約100℃至約200℃的範圍內，並且所述磷酸漂洗過程的漂洗時間為約10分鐘至約100分鐘。
在一些實施例中，形成所述導電層包括：用導電材料填充所述多個溝槽；以及去除部分所述導電材料以形成多個分離的閘極，多個分離的閘極中的每一個位於相應的溝槽中。
在一些實施例中，形成所述第一隔離層包括：進行多原子層化學氣相沉積製程或原子層沉積製程以形成所述第一隔離層。
在一些實施例中，形成所述第一隔離層包括：形成所述第一隔離層以覆蓋所述多個狹縫的側壁、所述絕緣層的暴露表面和所述導電層的暴露表面。
在一些實施例中，形成所述第一隔離層包括：形成具有多個凹槽的所述第一隔離層，每個凹槽對應於分離的閘極。
在一些實施例中，形成所述交替介電疊層包括：在垂直方向上形成厚度大於1000nm的所述交替介電疊層。
在一些實施例中，形成所述多個導電壁包括：將包括鎢的材料沉積到所述多個狹縫中以形成所述多個導電壁。
本公開的另一方面提供了一種三維(3D)NAND記憶體元件，包括：一交替介電/導電疊層，包括在一基底上的多個介電/導電層對，所述多個介電/導電層對中的每一個包括一介電層和一導電層；多個狹縫，每個狹縫垂直穿過所述交替介電/導電疊層並沿水平方向延伸；一第一隔離層，在所述多個狹縫的側壁上，以覆蓋所述導電層，防止所述導電層被氧化；一第二隔離層，在所述 第一隔離層表面上，所述第二隔離層的材料與所述第一隔離層的材料不同；以及一導電壁，在每個所述狹縫中被所述第二隔離層包夾，其中所述導電壁與所述交替介電/導電疊層的導電層絕緣。
在一些實施例中，每個所述介電層是氧化矽層，其厚度在約10nm至約150nm的範圍內；每個所述導電層是鎢層，其厚度在約10nm至約150nm的範圍內；以及所述導電壁包括鎢。
在一些實施例中，該元件還包括：多個通道結構，每個通道結構垂直穿透所述交替介電/導電疊層；其中，所述多個狹縫中的每個狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，該元件還包括：在所述狹縫下方的所述基底中的多個摻雜區域，其中所述導電壁與每個狹縫中的對應摻雜區域接觸。
在一些實施例中，所述第一隔離層是包括矽、氮化矽、氮氧化矽或氧化鋁的膜；以及所述第二隔離層是氧化矽膜。
在一些實施例中，所述第一隔離層的厚度在約0.1nm至約10nm的範圍內。
在一些實施例中，所述多個通道結構中的每一個包括：一通道孔，垂直延伸穿過所述交替介電/導電疊層；一功能層，位於所述通道孔的側壁上；以及一通道層，覆蓋所述功能層的側壁。
在一些實施例中，所述功能層包括：一阻擋層，位於所述通道孔的側壁上，用以阻擋電荷的流出；一存儲層，位於所述阻擋層的表面上，用以在所述3D記憶體元件的操作期間存儲電荷；以及一隧道層，位於所述存儲層的表面上，用於隧穿電荷。
在一些實施例中，該元件還包括：一絕緣層，位於每個所述介電層和每個所述導電層之間。
在一些實施例中，所述絕緣層位於所述導電層和所述功能層之間。
在一些實施例中，所述絕緣層包括：一第一絕緣子層，覆蓋所述多個介電層的頂表面和底表面以及所述功能層的外側壁部分；以及一第二絕緣子層，覆蓋所述第一絕緣子層，且其厚度範圍為約1nm至約10nm。
在一些實施例中，所述第一絕緣子層包括氧化鋁；以及所述第二絕緣子層包括氮化鈦。
在一些實施例中，所述第一隔離層具有多個凹槽，每個凹槽對應於夾在兩個介電層之間的導電層。
在一些實施例中，所述交替介電/導電疊層具有至少64個介電/導電層對，並且在垂直方向上具有大於1000nm的厚度。
透過本公開的詳細說明、申請專利範圍和附圖，本領域技術人員可以理解本公開的其他方面。
100:基底
200:交替介電疊層
210:第一介電層
212:頂表面
214:底表面
220:第二介電層
300:通道孔
310:功能層
312:阻擋層
314:存儲層
316:隧道層
320:通道層
330:填充結構
400:狹縫
410:溝槽
510:第一絕緣子層
520:第二絕緣子層
530:導電層
540:閘極
600:第一隔離層
700:第二隔離層
800:導電壁
S2、S4、S6、S8、S10、S12、S14、S16、S18:步驟
所附圖式已併入本文中並構成說明書的一部分，其例示出了本公開所揭露的實施例，並且與詳細說明一起進一步用於解釋本公開所揭露的原理，足以使所屬領域的技術人員能夠製作及使用本公開所揭露的內容。
圖1示出了根據一些製造方法的示例性3D記憶體元件的剖面示意圖。
圖2示出了根據本公開的一些實施例的用於形成3D記憶體元件的閘極結構的示例性方法的流程圖。
圖3A-3G示出了根據本公開的一些實施例在圖2所示方法的某些製造階段的示例性3D記憶體元件的剖面示意圖。
以下，將參考附圖描述本公開的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。
根據本公開的各種實施例提供一種後閘極製程，用於形成3D記憶體元件的閘極結構。在所公開的方法中，在形成多層閘極結構之後，並且在狹縫的側壁上形成隔離層(例如，氧化矽層)之前，可以形成額外的隔離層(例如，矽膜)以覆蓋暴露的多層閘極結構的表面，防止多層閘極結構的暴露表面在氧化矽層的沉積期間被氧化。如此，可以消除多層閘極結構與狹縫中的導電壁之間的漏電。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。
通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在...上”、“在...上方”和“在...之上”的含 義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加或通過其它方式“設置後續材料的材料。可以對基底自身進行圖案化。設置於基底上(例如，頂部)的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，及/或可以在其上、其上方及/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成接觸、互連線及/或通孔)和一個或複數個介電層。
如本文使用的，術語“名義/名義上”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“約”指可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有記憶胞電晶體的垂直取向的串(在本文中稱為“記憶體串”，例如NAND串)的半導體元件，以使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直”意味著名義上垂直於基底的橫向表面。
圖1示出了根據一些製造方法的示例性3D記憶體元件的剖面示意圖。在一些製造方法中，後閘極(gate-last)製程可以包括沉積多個氮化矽層作為虛設閘極層。形成多個氧化矽層以隔離多個虛設閘極層。通過蝕刻製程形成多個狹縫。通過蝕刻多個氮化矽層以去除虛設閘極層來形成多個水平溝槽。通過金屬沉積製程形成多層閘極結構。進行進一步的蝕刻製程以分離多個金屬閘極。在多個狹縫的側壁上形成氧化矽層。並且在每個狹縫中設置金屬壁作為陣列共用源極(ACS)，並且形成金屬接觸。
在一些製造方法中，在後續形成氧化矽層的沉積製程過程中，金屬閘極容易被氧化而產生金屬晶鬚。如圖1所示，所產生的金屬晶鬚可能生長在靠近ACS側壁上的氧化矽層，或者甚至穿透ACS側壁上的氧化矽層，導致金屬閘極與狹縫中的金屬壁之間的漏電。也就是說，現有的製造方法可能導致產品故障。
因此，本公開提供了用於形成3D記憶體元件的閘極結構的後閘極製程。在所公開的後閘極製程中，可以在金屬閘極和狹縫側壁上的氧化矽層之間形成具有適中厚度的矽膜。此矽膜可作為保護層，有效防止金屬閘極被氧化成 晶鬚而直接與狹縫中的金屬壁接觸，從而確保產品的正常功能。
圖2示出了根據本公開的一些實施例的用於形成3D記憶體元件的閘極結構的示例性方法的流程圖。圖3A-3G示出了根據本公開的一些實施例在圖2所示方法的某些製造階段的示例性3D記憶體元件的剖面示意圖。
如圖2所示，該方法開始於步驟S2，其中在基底上形成交替介電疊層。在一些實施例中，基底可以是具有任何合適結構的任何合適的半導體基底，例如單晶單層基底、多晶矽(polysilicon)單層基底、多晶矽和金屬多層基底等。
如圖3A所示，包括多個介電層對的交替介電疊層200可以形成在基底100上。交替介電疊層200的每個介電層對可以包括第一介電層210和第二介電層220的交替疊層，其中第二介電層220不同於第一介電層210。在一些實施例中，第一介電層210可以用作絕緣層，第二介電層220可以用作犧牲層，其將在後續製程中被去除。
多個第一介電層210和第二介電層220在與基底100的表面平行的橫向方向上延伸。在一些實施例中，交替介電疊層200中具有較不同材料和不同厚度製成的介電層對更多的層。交替介電疊層200可以通過一種或多種薄膜沉積製程形成，包括但不限於，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。
在一些實施例中，交替介電疊層200可包括多個氧化物/氮化物層對。每個介電層對包括一層的氧化矽210和一層的氮化矽220。多個氧化物/氮化物層對在本文中也稱為“交替氧化物/氮化物疊層”。即，在交替介電疊層200中，多個氧化物層210和多個氮化物層220在垂直方向上交替。換句話說，除了給定的交替氧化物/氮化物疊層的頂層和底層之外，每個其他氧化物層210可以被兩個相鄰的氮化物層220夾在中間，並且每個氮化物層220可以被兩個相鄰的氧化物層210夾在中間。
氧化物層210可各自具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在約10nm至約150nm的範圍內。類似地，氮化物層220可各自具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在約10nm至約150nm的範圍內。在一些實施例中，交替介電疊層200的總厚度可以大於1000nm。
應注意，在本公開中，氧化物層210和/或氮化物層220可包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，氮化物層可以是氮化矽層。
交替介電疊層200可包括任何合適層數的氧化物層210和氮化物層220。在一些實施例中，交替介電疊層200中的氧化物層210和氮化物層220的總層數等於或大於64。也就是說，氧化物/氮化物層對的數目可以等於或大於32。在一些實施例中，交替氧化物/氮化物疊層包括比氧化物/氮化物層對更多的且具有不同材料和/或厚度的氧化物層或氮化物層。例如，交替介電疊層200中的底層和頂層可以是氧化物層210。
如圖2所示，該方法進行到步驟S4，其中可以在交替介電疊層中形成多個通道結構。每個通道結構可包括垂直延伸穿過交替介電疊層200的通道孔300、通道孔300的側壁上的功能層310，以及功能層和填充結構330之間的通道層320。所述多通道結構可以在交替介電疊層200中排列成陣列。例如，多個通道結構的數量可以是1、22、32、...、(1+n)2，其中n是大於1的整數。
I在一些實施例中，形成通道結構的製造工藝包括形成垂直延伸穿過交替介電疊層200的通道孔300。通道孔300可以具有高深寬比，並且可以通過蝕刻交替介電疊層200以及隨後的清潔過程來形成。形成通道孔300的蝕刻製程可以 是濕蝕刻、乾蝕刻或其組合。
在一些實施例中，在通道孔300的側壁上形成功能層310的製造工藝。功能層可以是複合介電層，例如，阻擋層312、存儲層314和隧道層316的組合。所述功能層310，包括阻擋層312、存儲層314和隧道層316，可以通過一種或多種薄膜沉積製程形成，例如，ALD、CVD、PVD、任何其他合適的製程，或者其任何組合。
如圖3B所示，阻擋層312可以形成在存儲層314和通道孔300的側壁之間。阻擋層312可以用於阻擋電荷的流出。在一些實施例中，阻擋層312可以是氧化矽層或氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，阻擋層312包括高介電常數(高k)介電質(例如，氧化鋁)。在一些實施例中，阻擋層312的厚度可以在約3nm至約20nm的範圍內。
存儲層314可以形成在隧道層316和阻擋層312之間。來自通道層的電子或空穴可以通過隧道層316隧穿到存儲層314。存儲層314可以存儲用於記憶操作的電荷(電子或空穴)。存儲層314中的電荷的存儲或移除可以影響半導體通道的開/關狀態和/或傳導。存儲層314可包括一個或多個材料膜，包括但不限於，氮化矽、氮氧化矽、氧化矽和氮化矽的組合，或其任何組合。在一些實施例中，存儲層314可包括通過使用一種或多種沉積製程形成的氮化物層。在一些實施例中，存儲層314的厚度可以在約3nm至約20nm的範圍內。
隧道層316可以形成在存儲層314的側壁上。隧道層316可以用於隧穿電荷(電子或空穴)。隧穿層316可包括介電材料，包括但不限於，氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，隧道層130可以是通過使用沉積製程形成的氧化物層。在一些實施例中，隧穿層316的厚度可以在約3nm至約20nm的範圍內。
在一些實施例中，形成通道結構的製造工藝還包括形成覆蓋功能層 310的側壁的通道層320。在一些實施例中，通道層320可以是通過薄膜沉積製程，例如ALD、CVD、PVD或任何其他合適的製程，形成的非晶矽層或多晶矽層。在一些實施例中，通道層320的厚度可以在約5nm至20nm的範圍內。
在一些實施例中，形成通道結構的製造工藝還包括形成填充結構330以覆蓋通道層320並填充通道孔310。在一些實施例中，填充結構330可以是通過使用任何合適的沉積，例如，ALD、CVD、PVD等，形成的氧化物層。在一些實施例中，填充結構330可包括一個或多個氣隙。
如圖2所示，該方法進行到步驟S6，其中可以在交替介電疊層中形成多個狹縫。如圖3C所示，每個狹縫400可以垂直地穿透交替介電疊層200，並且在兩個通道結構陣列之間基本上以直線延伸。可以通過在交替介電疊層200上方形成遮罩層並使用例如光學微影對遮罩層進行圖案化來形成多個狹縫400，以於圖案化的遮罩層中形成與多個狹縫對應的開口。再進行合適的蝕刻製程，例如，乾蝕刻和/或濕蝕刻，以去除由開口暴露的交替介電疊層200的部分，直到多個狹縫顯露出基底100。可以在形成多個狹縫之後去除遮罩層。
如圖2所示，該方法進行到步驟S8，其中可以去除交替介電疊層200中的第二介電層220以形成多個溝槽410。多個溝槽410可以在水平方向上延伸，並且可以用作在後續製程中形成的多層閘極結構的空間。應注意，這裡使用的術語“水平/水平地”意味著名義上平行於基底橫向表面。
如上所述，交替介電疊層200中的第二介電層220用作犧牲層，並且通過使用任何合適的蝕刻製程(例如，等向性乾蝕刻或濕蝕刻)來去除。蝕刻製程可以在第二介電層220的材料對第一介電層210的材料上具有足夠高的的蝕刻選擇性，使得蝕刻製程對第一介電層210的影響最小。等向性乾蝕刻和/或濕蝕刻可以在各個方向上去除第二介電層220，以暴露每個第一介電層210的頂表面和底表面。如此，即可在第一介電層210之間形成多個水平溝槽410。
在一些實施例中，第二介電層220包括氮化矽，且等向性乾蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一種或多種。等向性乾蝕刻的射頻(RF)功率可低於約100W，偏壓可低於約10V。在一些實施例中，第二介電層220包括氮化矽，且濕蝕刻的蝕刻劑包括磷酸。
在移除第二介電層220之後，可以通過使用任何合適的清潔製程來清潔多個狹縫400和多個溝槽410。例如，可以進行磷酸漂洗製程以去除溝槽410的內壁上的雜質。在一些實施例中，漂洗溫度可以在約100℃至約200℃的範圍內，並且漂洗時間可以在約10分鐘至約100分鐘的範圍內。在清潔製程之後，第一介電層210的頂表面212和底表面214以及最初被第二介電層220圍繞的功能層310的外側壁部分可以通過多個溝槽410被暴露出來。
如圖2所示，該方法進行到步驟S10，其中可以在各個溝槽410中形成絕緣層。絕緣層可以用作閘極介電層，用於使後續製程形成的相應字元線(即，閘極)與相鄰的第一介電層210絕緣。
在一些實施例中，可以通過將水平溝槽410填充一種或多種合適的絕緣材料來形成絕緣層，如圖3C所示。例如，可以利用一種或多種合適的沉積製程，如CVD、PVD和/或ALD，將一種或多種絕緣材料沉積到水平溝槽410中。在一些實施例中，凹陷蝕刻和/或化學機械平坦化(CMP)可用於去除多個溝槽410外部的過量絕緣材料。
所述一種或多種絕緣材料可包括能提供電絕緣功能的任何合適的材料。例如，所述一種或多種絕緣材料可包括氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鈦等，和/或其任何合適的組合。在一些實施例中，多個絕緣層可具有不同的絕緣材料。
在一些實施例中，絕緣層可具有層壓結構。例如，如圖3D所示，絕緣層可包括覆蓋第一介電層210的頂表面212和底表面214以及由多個溝槽410暴 露的功能層310的外側壁部分的第一絕緣子層510。絕緣層可以進一步包括覆蓋第一絕緣子層510的表面的第二絕緣子層520。在一些實施例中，第一絕緣子層510可以包括高介電常數(高k)介電質(例如，氧化鋁)，第二絕緣子層520可以包括氮化鈦作為膠層，以防止後續閘極層剝離。
在一些其他實施例中，絕緣層可以是單一膜結構。例如，絕緣層可以包括覆蓋第一介電層210的頂表面212和底表面214以及被多個溝槽410暴露的功能層310的外側壁部分的單個高k介電層(例如，氮化鈦膜)。氮化鈦膜的厚度可以在約1nm至約10nm的範圍內。
如圖2所示，該方法進行到步驟S12，其中可以在各個溝槽410中形成多層閘極結構。可以通過用合適的閘極金屬材料填充水平溝槽410來形成多層閘極結構。如圖3D所示，閘極金屬材料可以填充每個水平溝槽410，以形成覆蓋絕緣層的導電層530。導電層530可以為隨後形成的字元線(即閘極)提供基體材料。
閘極金屬材料可包括任何合適的導電材料，例如，鎢、鋁、銅、鈷或其任何組合，用於形成字元線(即閘極)。可以使用適當的沉積方法諸如CVD、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或ALD將閘極材料沉積到水平溝槽230中。在一些實施例中，導電層530包括通過CVD形成的鎢。
在一些實施例中，在形成多個導電層530之後，部分的多個導電層530可以被去除。在一些實施例中，為了確保多個閘極之間的絕緣，可以執行凹陷蝕刻以去除在多個溝槽410外部並且靠近多個狹縫400的部分的多個導電層530。如此，可以在每個溝槽410中形成導電層530的凹陷，如圖3E所示。多個導電層530的剩餘部分可以形成多層閘極結構，其包括多個閘極540，每個閘極540被絕緣層夾在中間。
如圖2所示，該方法進行到步驟S14，其中可以在多個狹縫400的側壁 上形成第一隔離層。如圖3F所示，第一隔離層600可以覆蓋狹縫400的側壁、絕緣層的暴露表面以及多個閘極540的暴露表面。第一隔離層600可以用於防止多個閘極540在隨後的過程中被氧化。在一些實施例中，第一隔離層600的厚度可以在約0.1nm至約10nm的範圍內。
第一隔離層600可以通過沉積一材料，包括但不限於，矽(例如，多晶矽、單晶矽或非晶矽)、氮化矽、氮氧化矽、氧化鋁和/或其任何組合來形成。沉積製程可以是CVD、濺射、PVD、MOCVD，低壓化學氣相沉積(LPCVD)、多原子層化學氣相沉積(PLCVD)和/或ALD。由於第一隔離層600在多個導電層的凹陷蝕刻製程之後形成並且具有相對小的厚度，所以第一隔離層600還包括與多個閘極540對應的多個凹槽，如圖3F所示。
如圖2所示，該方法進行到步驟S16，其中可以在多個狹縫400的側壁上形成第二隔離層。如圖3G所示，第二隔離層700可以覆蓋第一隔離層600。第二隔離層700可以用於在多個閘極540和在後續製程中形成的導電壁800之間提供電性絕緣。第二隔離層700可以通過合適的沉積製程和隨後的蝕刻製程來形成。例如，可以進行諸如濺射、PVD、MOCVD、低壓化學氣相沉積(LPCVD)和/或ALD等的沉積製程以形成第二隔離層700。第二隔離層的材料700可以包括與第一隔離層600的材料不同的任何合適的絕緣材料，例如氧化矽等。
應注意的是，在一實施例中，第一隔離層600是矽膜，第二隔離層700是氧化矽膜。在這種情況下，在形成氧化矽膜的沉積製程期間，部分或全部矽膜可被氧化成氧化矽。因此，第一隔離層600的部分或全部可以被轉換為第二隔離層700。也就是說，形成的氧化矽層可以覆蓋每個狹縫400的側壁、絕緣層的表面和每個溝槽410中的金屬閘極。
在形成第一隔離層600和第二隔離層700之後，可以進行蝕刻製程以去除每個狹縫400的底部處部分的第一隔離層600和第二隔離層700，以暴露基底 100。如此，第二隔離層700可以形成在多個狹縫400的側壁上。
如圖2所示，該方法進行到步驟S18，其中可以在各個狹縫400中形成導電壁。如圖3G所示，導電壁800可以夾在每個狹縫400中的第二隔離層700之間。在一些實施例中，導電壁800可以通過沉積任何合適的導電材料形成，例如金屬材料，包括鎢、鋁、銅、多晶矽、矽化金屬和/或其任何組合。可以使用諸如CVD、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或ALD等合適沉積方法將導電材料沉積到狹縫400中。在一些實施例中，導電壁800包括通過CVD形成的鎢。
在一些實施例中，在形成導電壁800之前，可以藉由例如通過狹縫400的離子佈植和/或熱擴散在每個狹縫400下方的基底100中形成摻雜區域(圖中未示出)。在形成多個導電壁800之後，每個導電壁800的下端可以與相應的摻雜區域接觸。應當理解，根據一些實施例，摻雜區域可以在較早的製造階段中形成，例如，在形成多層閘極結構之前。
因此，在根據本公開的一些實施例中提供了用於形成3D記憶體元件的閘極結構的方法。在所公開的方法中，在形成多層閘極結構之後，並且在狹縫的側壁上形成氧化矽層之前，可以形成矽膜以覆蓋多層閘極結構的暴露表面以防止多層閘極結構暴露的表面在沉積氧化矽層期間被氧化。如此，可以消除多層閘極結構與狹縫中的導電壁之間的漏電，並且可以提高3D記憶體元件的產品良率。
用於形成3D記憶體元件的閘極結構的方法可以包括：在基底上形成包括多個介電層對的交替介電疊層，所述多個介電層對中的每一個包括第一介電層和與第一介電層不同的第二介電層；形成多個狹縫，每個狹縫垂直穿過交替介電疊層並沿水平方向延伸；通過多個狹縫去除所述交替介電疊層中的多個第二介電層，以形成多個溝槽；在所述多個溝槽的每一個中形成導電層；在所 述多個狹縫的側壁上形成第一隔離層以覆蓋所述導電層，以防止所述導電層被氧化；在第一隔離層的表面上形成第二隔離層，第二隔離層的材料與第一隔離層的材料不同；以及將導電材料沉積到所述狹縫中以形成多個導電壁，其中所述多個導電壁與所述導電層絕緣。
在一些實施例中，所述多個介電層對中的每一個由厚度在約10nm至約150nm範圍內的氧化矽層和厚度在約10nm至約150nm範圍內的氮化矽層形成。
在一些實施例中，該方法還包括：形成多個通道結構，每個通道結構垂直穿透所述交替介電疊層；其中，所述多個狹縫中的每個狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，該方法還包括：在形成所述多個狹縫之後，在狹縫下方的基底中形成多個摻雜區域，以使每個導電壁與相應的摻雜區域接觸。
在一些實施例中，該方法還包括：形成包括矽、氮化矽、氧氮化矽或氧化鋁的膜，作為所述第一隔離層，該膜的厚度在約0.1nm至約10nm的範圍內。
在一些實施例中，該方法還包括：形成矽膜作為所述第一隔離層；形成氧化矽膜作為所述第二隔離層；以及在形成所述第二隔離層的過程中，將至少一部分所述矽膜氧化成氧化矽。
在一些實施例中，形成所述多個通道結構包括：形成垂直延伸穿過所述交替介電疊層的通道孔；在通道孔的側壁上形成功能層；以及形成覆蓋功能層側壁的通道層。
在一些實施例中，形成所述功能層包括：在所述通道孔的側壁上形成阻擋層，用於阻擋電荷的流出；在所述阻擋層的表面上形成存儲層，用於在3D記憶體元件的操作期間存儲電荷；以及在所述存儲層的表面上形成隧道層，用於隧穿電荷。
在一些實施例中，該方法還包括：在所述多個溝槽中形成所述導電 層之前，在所述多個溝槽中形成絕緣層。
在一些實施例中，形成所述絕緣層包括：形成覆蓋所述多個第一介電層的頂表面和底表面以及由所述多個溝槽暴露的功能層的外側壁部分的第一絕緣子層；以及形成厚度在約1nm至約10nm範圍內的第二絕緣子層，以覆蓋第一絕緣子層。
在一些實施例中，通過沉積包括氧化鋁的第一材料來形成第一絕緣子層；以及通過沉積包括氮化鈦的第二材料形成第二絕緣子層。
在一些實施例中，該方法還包括：在形成所述絕緣層之前，進行磷酸漂洗製程以清潔所述多個溝槽，其中所述磷酸漂洗製程的漂洗溫度在約100℃至約200℃的範圍內，並且所述磷酸漂洗過程的漂洗時間為約10分鐘至約100分鐘。
在一些實施例中，形成所述導電層包括：用導電材料填充所述多個溝槽；以及去除部分所述導電材料以形成多個分離的閘極，多個分離的閘極中的每一個位於相應的溝槽中。
在一些實施例中，形成所述第一隔離層包括：進行多原子層化學氣相沉積製程或原子層沉積製程以形成所述第一隔離層。
在一些實施例中，形成所述第一隔離層包括：形成所述第一隔離層以覆蓋所述多個狹縫的側壁、所述絕緣層的暴露表面和所述導電層的暴露表面。
在一些實施例中，形成所述第一隔離層包括：形成具有多個凹槽的所述第一隔離層，每個凹槽對應於分離的閘極。
在一些實施例中，形成所述交替介電疊層包括：在垂直方向上形成厚度大於1000nm的所述交替介電疊層。
在一些實施例中，形成所述多個導電壁包括：將包括鎢的材料沉積到所述多個狹縫中以形成所述多個導電壁。
本公開的另一方面提供了一種三維(3D)NAND記憶體元件，包括：一交替介電/導電疊層，包括在一基底上的多個介電/導電層對，所述多個介電/導電層對中的每一個包括一介電層和一導電層；多個狹縫，每個狹縫垂直穿過所述交替介電/導電疊層並沿水平方向延伸；一第一隔離層，在所述多個狹縫的側壁上，以覆蓋所述導電層，防止所述導電層被氧化；一第二隔離層，在所述第一隔離層表面上，所述第二隔離層的材料與所述第一隔離層的材料不同；以及一導電壁，在每個所述狹縫中被所述第二隔離層包夾，其中所述導電壁與所述交替介電/導電疊層的導電層絕緣。
在一些實施例中，每個所述介電層是氧化矽層，其厚度在約10nm至約150nm的範圍內；每個所述導電層是鎢層，其厚度在約10nm至約150nm的範圍內；以及所述導電壁包括鎢。
在一些實施例中，該元件還包括：多個通道結構，每個通道結構垂直穿透所述交替介電/導電疊層；其中，所述多個狹縫中的每個狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，該元件還包括：在所述狹縫下方的所述基底中的多個摻雜區域，其中所述導電壁與每個狹縫中的對應摻雜區域接觸。
在一些實施例中，所述第一隔離層是包括矽、氮化矽、氮氧化矽或氧化鋁的膜；以及所述第二隔離層是氧化矽膜。
在一些實施例中，所述第一隔離層的厚度在約0.1nm至約10nm的範圍內。
在一些實施例中，所述多個通道結構中的每一個包括：一通道孔，垂直延伸穿過所述交替介電/導電疊層；一功能層，位於所述通道孔的側壁上；以及一通道層，覆蓋所述功能層的側壁。
在一些實施例中，所述功能層包括：一阻擋層，位於所述通道孔的 側壁上，用以阻擋電荷的流出；一存儲層，位於所述阻擋層的表面上，用以在所述3D記憶體元件的操作期間存儲電荷；以及一隧道層，位於所述存儲層的表面上，用於隧穿電荷。
在一些實施例中，該元件還包括：一絕緣層，位於每個所述介電層和每個所述導電層之間。
在一些實施例中，所述絕緣層位於所述導電層和所述功能層之間。
在一些實施例中，所述絕緣層包括：一第一絕緣子層，覆蓋所述多個介電層的頂表面和底表面以及所述功能層的外側壁部分；以及一第二絕緣子層，覆蓋所述第一絕緣子層，且其厚度範圍為約1nm至約10nm。
在一些實施例中，所述第一絕緣子層包括氧化鋁；以及所述第二絕緣子層包括氮化鈦。
在一些實施例中，所述第一隔離層具有多個凹槽，每個凹槽對應於夾在兩個介電層之間的導電層。
在一些實施例中，所述交替介電/導電疊層具有至少64個介電/導電層對，並且在垂直方向上具有大於1000nm的厚度。
對特定實施例的上述說明將完全地展現本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義 了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
600:第一隔離層
700:第二隔離層
800:導電壁

Claims (18)

  1. 一種形成3D記憶體元件的閘極結構的方法，包含：在一基底上形成包括多個介電層對的交替介電疊層，各個所述多個介電層對包括一第一介電層和與所述第一介電層不同的一第二介電層；形成多個狹縫，各個所述多個狹縫垂直穿過所述交替介電疊層並沿一水平方向延伸；通過所述多個狹縫去除所述交替介電疊層中的所述第二介電層，以形成多個溝槽；在各個所述多個溝槽中形成一導電層；沿著所述多個狹縫的側壁上形成一矽膜作為一第一隔離層以覆蓋所述第一介電層和所述導電層，防止所述導電層被氧化；在所述第一隔離層的表面上形成一氧化矽膜作為一第二隔離層其中在形成所述第二隔離層的過程中，將至少一部分所述矽膜氧化成氧化矽；以及將一導電材料沉積到所述多個狹縫中以形成多個導電壁，其中所述多個導電壁與所述導電層絕緣。
  2. 如請求項1所述的方法，其中另包含：在形成所述多個狹縫之後，在所述多個狹縫下方的所述基底中形成多個摻雜區域，以使各個所述導電壁與相應的所述摻雜區域接觸。
  3. 如請求項1所述的方法，其中所述第一隔離層的厚度在約0.1nm至約10nm的範圍內。
  4. 如請求項1所述的方法，其中另包含：在所述多個溝槽中形成所述導電層之前，在所述多個溝槽中形成一絕緣層。
  5. 如請求項4所述的方法，其中形成所述絕緣層包括：形成覆蓋所述多個第一介電層的頂表面和底表面以及由所述多個溝槽暴露的功能層的外側壁部分的一第一絕緣子層；以及形成厚度在約1nm至約10nm範圍內的一第二絕緣子層，以覆蓋所述第一絕緣子層。
  6. 如請求項5所述的方法，其中另包含：通過沉積包括氧化鋁的第一材料來形成所述第一絕緣子層；以及通過沉積包括氮化鈦的第二材料形成所述第二絕緣子層。
  7. 如請求項4所述的方法，其中另包含：在形成所述絕緣層之前，進行一磷酸漂洗製程以清潔所述多個溝槽，其中所述磷酸漂洗製程的漂洗溫度在約100℃至約200℃的範圍內，並且所述磷酸漂洗過程的漂洗時間為約10分鐘至約100分鐘。
  8. 如請求項1所述的方法，其中形成所述導電層包括：用一導電材料填充所述多個溝槽；以及去除部分所述導電材料以形成多個分離的閘極，各所述多個分離的閘極位於相應的所述溝槽中。
  9. 如請求項4所述的方法，其中形成所述第一隔離層包括：形成所述第一隔離層以覆蓋所述多個狹縫的側壁、所述絕緣層的暴露表面和所述導電層的暴露表面，其中，所述第一隔離層具有多個凹槽，各個所述凹槽對應於一分離的閘極。
  10. 一種三維(3D)NAND記憶體元件，包含：一交替介電/導電疊層，包括在一基底上的多個介電/導電層對，各個所述多個介電/導電層對包括一介電層和一導電層；多個狹縫，每個所述狹縫垂直穿過所述交替介電/導電疊層並沿一水平方向延伸；一第一隔離層，沿著所述多個狹縫的側壁並直接覆蓋所述導電層，防止所述導電層被氧化，其中所述第一隔離層至少部分包括氧化矽；一第二隔離層，在所述第一隔離層表面上，其中所述第二隔離層包括一氧化矽膜；以及一導電壁，在每個所述狹縫中被所述第二隔離層包夾，其中所述導電壁與所述交替介電/導電疊層的一導電層絕緣。
  11. 如請求項10所述的元件，其中另包含：在所述狹縫下方的所述基底中的多個摻雜區域，其中所述導電壁與每個狹縫中的對應摻雜區域接觸。
  12. 如請求項10所述的元件，其中：所述第一隔離層的厚度在約0.1nm至約10nm的範圍內。
  13. 如請求項10所述的元件，其中所述多個通道結構中的每一個包括：一通道孔，垂直延伸穿過所述交替介電/導電疊層；一功能層，位於所述通道孔的側壁上；以及一通道層，覆蓋所述功能層的側壁。
  14. 如請求項13所述的元件，其中所述功能層包括：一阻擋層，位於所述通道孔的側壁上，用以阻擋電荷的流出；一存儲層，位於所述阻擋層的表面上，用以在所述3D記憶體元件的操作期間存儲電荷；以及一隧道層，位於所述存儲層的表面上，用於隧穿電荷。
  15. 如請求項14所述的元件，其中另包含：一絕緣層，位於每個所述介電層和每個所述導電層之間。
  16. 如請求項15所述的元件，其中所述絕緣層包括：一第一絕緣子層，覆蓋所述多個介電層的頂表面和底表面以及所述功能層的外側壁部分；以及一第二絕緣子層，覆蓋所述第一絕緣子層，且其厚度範圍為約1nm至約10nm。
  17. 如請求項16所述的元件，其中：所述第一絕緣子層包括氧化鋁；以及所述第二絕緣子層包括氮化鈦。
  18. 如請求項10所述的元件，其中：所述第一隔離層具有多個凹槽，每個凹槽對應於夾在兩個介電層之間的導電層。
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