CN110121774A - 形成三维存储设备的栅极结构的方法 - Google Patents

形成三维存储设备的栅极结构的方法 Download PDF

Info

Publication number
CN110121774A
CN110121774A CN201880005286.9A CN201880005286A CN110121774A CN 110121774 A CN110121774 A CN 110121774A CN 201880005286 A CN201880005286 A CN 201880005286A CN 110121774 A CN110121774 A CN 110121774A
Authority
CN
China
Prior art keywords
layer
insulator
conductor
slit
separation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880005286.9A
Other languages
English (en)
Other versions
CN110121774B (zh
Inventor
徐强
夏志良
邵明
霍宗亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010205858.7A priority Critical patent/CN111180449B/zh
Publication of CN110121774A publication Critical patent/CN110121774A/zh
Application granted granted Critical
Publication of CN110121774B publication Critical patent/CN110121774B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

本公开提供了一种用于形成3D存储设备的栅极结构的方法。该方法包括：在衬底上形成交替绝缘体堆叠层；形成多个狭缝，每个狭缝垂直穿过交替绝缘体堆叠层并沿水平方向延伸；通过多个狭缝去除交替绝缘体堆叠层中的多个牺牲层，以形成多个沟槽；在每个沟槽中形成导体层；在所述狭缝的侧壁上形成第一隔离层以覆盖所述导体层，防止所述导体层被氧化；在第一隔离层的表面上形成第二隔离层，第二隔离层的材料与第一隔离层的材料不同；以及将导电材料沉积到狭缝中以形成多个导电壁，导电壁与导体层绝缘。

Description

形成三维存储设备的栅极结构的方法
相关申请的交叉引用
本申请要求享有于2017年8月23日提交的中国专利申请No.201710729505.5的优先权，其全部内容通过引用方式并入本文。
技术领域
本公开的实施例涉及三维(3D)存储设备及其制作方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造方法，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D内存架构可以解决平面存储单元中的密度限制。3D内存架构包括内存数组和用于控制进出内存数组的讯号的周边组件。
发明内容
本文公开了用于形成3D存储设备的栅极结构的方法的实施例。
以下所公开的一种形成三维(3D)NAND存储设备的方法，包括：在衬底上形成包括多个介电层对的交替绝缘体堆叠层，所述多个介电层对中的每个包括第一介电层和与第一介电层不同的第二介电层；形成多个狭缝，每个狭缝垂直穿过交替绝缘体堆叠层并沿水平方向延伸；通过多个狭缝去除所述交替绝缘体堆叠层中的多个第二介电层，以形成多个沟槽；在所述多个沟槽的每个中形成导体层；在所述多个狭缝的侧壁上形成第一隔离层以覆盖所述导体层，以防止所述导体层被氧化；在所述第一隔离层的表面上形成第二隔离层，所述第二隔离层的材料与所述第一隔离层的材料不同；以及将导电材料沉积到所述狭缝中以形成多个导电壁，其中所述多个导电壁与所述导体层绝缘。
在一些实施例中，所述多个介电层对中的每个由厚度在约10nm至约150nm范围内的氧化硅层和厚度在约10nm至约150nm范围内的氮化硅层形成。
在一些实施例中，该方法还包括：形成多个沟道结构，每个沟道结构垂直穿过所述交替绝缘体堆叠层；其中，所述多个狭缝中的每个狭缝在所述多个沟道结构之间水平延伸。
在一些实施例中，该方法还包括：在形成所述多个狭缝之后，在狭缝下方的衬底中形成多个掺杂区域，以使每个导电壁与相应的掺杂区域接触。
在一些实施例中，该方法还包括：形成包括硅、氮化硅、氧氮化硅或氧化铝的膜，作为所述第一隔离层，该膜的厚度在约0.1nm至约10nm的范围内。
在一些实施例中，该方法还包括：形成硅膜作为所述第一隔离层；形成氧化硅膜作为所述第二隔离层；以及在形成所述第二隔离层的过程中，将至少一部分所述硅膜氧化成氧化硅。
在一些实施例中，形成所述多个沟道结构包括：形成垂直延伸穿过所述交替绝缘体堆叠层的沟道孔；在沟道孔的侧壁上形成功能层；以及形成覆盖功能层侧壁的沟道层。
在一些实施例中，形成所述功能层包括：在所述沟道孔的侧壁上形成阻挡层，用于阻挡电荷的流出；在所述阻挡层的表面上形成存储层，用于在3D存储设备的操作期间存储电荷；以及在所述存储层的表面上形成隧道层，用于隧穿电荷。
在一些实施例中，该方法还包括：在所述多个沟槽中形成所述导体层之前，在所述多个沟槽中形成绝缘层。
在一些实施例中，形成所述绝缘层包括：形成覆盖所述多个第一介电层的顶表面和底表面以及由所述多个沟槽暴露的功能层的外侧壁部分的第一绝缘子层；以及形成厚度在约1nm至约10nm范围内的第二绝缘子层，以覆盖所述第一绝缘子层。
在一些实施例中，通过沉积包括氧化铝的第一材料来形成所述第一绝缘子层；以及通过沉积包括氮化钛的第二材料形成所述第二绝缘子层。
在一些实施例中，该方法还包括：在形成所述绝缘层之前，进行磷酸漂洗工艺以清洁所述多个沟槽，其中所述磷酸漂洗工艺的漂洗温度在约100℃至约200℃的范围内，并且所述磷酸漂洗过程的漂洗时间为约10分钟至约100分钟。
在一些实施例中，形成所述导体层包括：用导电材料填充所述多个沟槽；以及去除部分所述导电材料以形成多个分离的栅极，多个分离的栅极中的每个位于相应的沟槽中。
在一些实施例中，形成所述第一隔离层包括：进行多原子层化学气相沉积工艺或原子层沉积工艺以形成所述第一隔离层。
在一些实施例中，形成所述第一隔离层包括：形成所述第一隔离层以覆盖所述多个狭缝的侧壁、所述绝缘层的暴露表面和所述导体层的暴露表面。
在一些实施例中，形成所述第一隔离层包括：形成具有多个凹槽的所述第一隔离层，每个凹槽对应于分离的栅极。
在一些实施例中，形成所述交替绝缘体堆叠层包括：在垂直方向上形成厚度大于1000nm的所述交替绝缘体堆叠层。
在一些实施例中，形成所述多个导电壁包括：将包括钨的材料沉积到所述多个狭缝中以形成所述多个导电壁。
本公开的另一方面提供了一种三维(3D)NAND存储设备，包括：一交替绝缘体/导体堆叠层，包括在衬底上的多个绝缘体/导体层对，所述多个绝缘体/导体层对中的每个包括介电层和导体层；多个狭缝，每个狭缝垂直穿过所述交替绝缘体/导体堆叠层并沿水平方向延伸；第一隔离层，在所述多个狭缝的侧壁上，以覆盖所述导体层，防止所述导体层被氧化；第二隔离层，在所述第一隔离层表面上，所述第二隔离层的材料与所述第一隔离层的材料不同；以及导电壁，在每个所述狭缝中被所述第二隔离层包夹，其中所述导电壁与所述交替绝缘体/导体堆叠层的导体层绝缘。
在一些实施例中，每个所述介电层是氧化硅层，其厚度在约10nm至约150nm的范围内；每个所述导体层是钨层，其厚度在约10nm至约150nm的范围内；以及所述导电壁包括钨。
在一些实施例中，该组件还包括：多个沟道结构，每个沟道结构垂直穿过所述交替绝缘体/导体堆叠层；其中，所述多个狭缝中的每个狭缝在所述多个沟道结构之间水平延伸。
在一些实施例中，该组件还包括：在所述狭缝下方的所述衬底中的多个掺杂区域，其中所述导电壁与每个狭缝中的对应掺杂区域接触。
在一些实施例中，所述第一隔离层是包括硅、氮化硅、氮氧化硅或氧化铝的膜；以及所述第二隔离层是氧化硅膜。
在一些实施例中，所述第一隔离层的厚度在约0.1nm至约10nm的范围内。
在一些实施例中，所述多个沟道结构中的每个包括：沟道孔，垂直延伸穿过所述交替绝缘体/导体堆叠层；功能层，位于所述沟道孔的侧壁上；以及沟道层，覆盖所述功能层的侧壁。
在一些实施例中，所述功能层包括：阻挡层，位于所述沟道孔的侧壁上，用以阻挡电荷的流出；存储层，位于所述阻挡层的表面上，用以在所述3D存储设备的操作期间存储电荷；以及隧道层，位于所述存储层的表面上，用于隧穿电荷。
在一些实施例中，该组件还包括：绝缘层，位于每个所述介电层和每个所述导体层之间。
在一些实施例中，所述绝缘层位于所述导体层和所述功能层之间。
在一些实施例中，所述绝缘层包括：第一绝缘子层，覆盖所述多个介电层的顶表面和底表面以及所述功能层的外侧壁部分；以及第二绝缘子层，覆盖所述第一绝缘子层，且其厚度范围为约1nm至约10nm。
在一些实施例中，所述第一绝缘子层包括氧化铝；以及所述第二绝缘子层包括氮化钛。
在一些实施例中，所述第一隔离层具有多个凹槽，每个凹槽对应于夹在两个介电层之间的导体层。
在一些实施例中，所述交替绝缘体/导体堆叠层具有至少64个绝缘体/导体层对，并且在垂直方向上具有大于1000nm的厚度。
透过本公开的详细说明、申请专利范围和附图，本领域技术人员可以理解本公开的其他方面。
附图说明
所附图式已并入本文中并构成说明书的一部分，其例示出了本公开所揭露的实施例，并且与详细说明一起进一步用于解释本公开所揭露的原理，足以使所属领域的技术人员能够制作及使用本公开所揭露的内容。
图1示出了根据一些制造方法的示例性3D存储设备的剖面示意图。
图2示出了根据本公开的一些实施例的用于形成3D存储设备的栅极结构的示例性方法的流程图。
图3A-3G示出了根据本公开的一些实施例在图2所示方法的某些制造阶段的示例性3D存储设备的剖面示意图。
以下，将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对本领域的技术人员显而易见的是，本公开还可以用于多种其它应用。
根据本公开的各种实施例提供一种后栅极工艺，用于形成3D存储设备的栅极结构。在所公开的方法中，在形成多层栅极结构之后，并且在狭缝的侧壁上形成隔离层(例如，氧化硅层)之前，可以形成额外的隔离层(例如，硅膜)以覆盖暴露的多层栅极结构的表面，防止多层栅极结构的暴露表面在氧化硅层的沉积期间被氧化。如此，可以消除多层栅极结构与狭缝中的导电壁之间的漏电。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在本领域技术人员的知识范围内。
通常，可以至少部分从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或复数个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或复数个组件或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加或通过其它方式“设置后续材料的材料。可以对衬底自身进行图案化。设置于衬底上(例如，顶部)的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或不均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或复数个层，及/或可以在其上、其上方及/或其下方具有一个或复数个层。层可以包括复数个层。例如，互连层可以包括一个或复数个导体和接触层(其中形成接触、互联机及/或通孔)和一个或复数个介电层。
如本文使用的，术语“名义/名义上”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“约”指可以基于与主题半导体组件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储设备”是指在横向取向的衬底上具有存储单元晶体管的垂直取向的串(在本文中称为“内存串”，例如NAND串)的半导体组件，以使得内存串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直”意味着名义上垂直于衬底的横向表面。
图1示出了根据一些制造方法的示例性3D存储设备的剖面示意图。在一些制造方法中，后栅极(gate-last)工艺可以包括沉积多个氮化硅层作为虚设栅极层。形成多个氧化硅层以隔离多个虚设栅极层。通过蚀刻工艺形成多个狭缝。通过蚀刻多个氮化硅层以去除虚设栅极层来形成多个水平沟槽。通过金属沉积工艺形成多层栅极结构。进行进一步的蚀刻工艺以分离多个金属栅极。在多个狭缝的侧壁上形成氧化硅层。并且在每个狭缝中设置金属壁作为数组共享源极(ACS)，并且形成金属接触。
在一些制造方法中，在后续形成氧化硅层的沉积工艺过程中，金属栅极容易被氧化而产生金属晶须。如图1所示，所产生的金属晶须可能生长在靠近ACS侧壁上的氧化硅层，或者甚至穿过ACS侧壁上的氧化硅层，导致金属栅极与狭缝中的金属壁之间的漏电。也就是说，现有的制造方法可能导致产品故障。
因此，本公开提供了用于形成3D存储设备的栅极结构的后栅极工艺。在所公开的后栅极工艺中，可以在金属栅极和狭缝侧壁上的氧化硅层之间形成具有适中厚度的硅膜。此硅膜可作为保护层，有效防止金属栅极被氧化成晶须而直接与狭缝中的金属壁接触，从而确保产品的正常功能。
图2示出了根据本公开的一些实施例的用于形成3D存储设备的栅极结构的示例性方法的流程图。图3A-3G示出了根据本公开的一些实施例在图2所示方法的某些制造阶段的示例性3D存储设备的剖面示意图。
如图2所示，该方法开始于步骤S2，其中在衬底上形成交替绝缘体堆叠层。在一些实施例中，衬底可以是具有任何合适结构的任何合适的半导体衬底，例如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底等。
如图3A所示，包括多个介电层对的交替绝缘体堆叠层200可以形成在衬底100上。交替绝缘体堆叠层200的每个介电层对可以包括第一介电层210和第二介电层220的交替迭层，其中第二介电层220不同于第一介电层210。在一些实施例中，第一介电层210可以用作绝缘层，第二介电层220可以用作牺牲层，其将在后续工艺中被去除。
多个第一介电层210和第二介电层220在与衬底100的表面平行的横向方向上延伸。在一些实施例中，交替绝缘体堆叠层200中具有较不同材料和不同厚度制成的介电层对更多的层。交替绝缘体堆叠层200可以通过一种或多种薄膜沉积工艺形成，包括但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替绝缘体堆叠层200可包括多个氧化物/氮化物层对。每个介电层对包括一层的氧化硅210和一层的氮化硅220。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物迭层”。即，在交替绝缘体堆叠层200中，多个氧化物层210和多个氮化物层220在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物迭层的顶层和底层之外，每个其他氧化物层210可以被两个相邻的氮化物层220夹在中间，并且每个氮化物层220可以被两个相邻的氧化物层210夹在中间。
氧化物层210可各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在约10nm至约150nm的范围内。类似地，氮化物层220可各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在约10nm至约150nm的范围内。在一些实施例中，交替绝缘体堆叠层200的总厚度可以大于1000nm。
应注意，在本公开中，氧化物层210和/或氮化物层220可包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，氮化物层可以是氮化硅层。
交替绝缘体堆叠层200可包括任何合适层数的氧化物层210和氮化物层220。在一些实施例中，交替绝缘体堆叠层200中的氧化物层210和氮化物层220的总层数等于或大于64。也就是说，氧化物/氮化物层对的数目可以等于或大于32。在一些实施例中，交替氧化物/氮化物迭层包括比氧化物/氮化物层对更多的且具有不同材料和/或厚度的氧化物层或氮化物层。例如，交替绝缘体堆叠层200中的底层和顶层可以是氧化物层210。
如图2所示，该方法进行到步骤S4，其中可以在交替绝缘体堆叠层中形成多个沟道结构。每个沟道结构可包括垂直延伸穿过交替绝缘体堆叠层200的沟道孔300、沟道孔300的侧壁上的功能层310，以及功能层和填充结构330之间的沟道层320。所述多沟道结构可以在交替绝缘体堆叠层200中排列成数组。例如，多个沟道结构的数量可以是1、22、32、...、(1+n)2，其中n是大于1的整数。
I在一些实施例中，形成沟道结构的制造工艺包括形成垂直延伸穿过交替绝缘体堆叠层200的沟道孔300。沟道孔300可以具有高深宽比，并且可以通过蚀刻交替绝缘体堆叠层200以及随后的清洁过程来形成。形成沟道孔300的蚀刻工艺可以是湿蚀刻、干蚀刻或其组合。
在一些实施例中，在沟道孔300的侧壁上形成功能层310的制造工艺。功能层可以是复合介电层，例如，阻挡层312、存储层314和隧道层316的组合。所述功能层310，包括阻挡层312、存储层314和隧道层316，可以通过一种或多种薄膜沉积工艺形成，例如，ALD、CVD、PVD、任何其他合适的工艺，或者其任何组合。
如图3B所示，阻挡层312可以形成在存储层314和沟道孔300的侧壁之间。阻挡层312可以用于阻挡电荷的流出。在一些实施例中，阻挡层312可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层312包括高介电常数(高k)介电质(例如，氧化铝)。在一些实施例中，阻挡层312的厚度可以在约3nm至约20nm的范围内。
存储层314可以形成在隧道层316和阻挡层312之间。来自沟道层的电子或空穴可以通过隧道层316隧穿到存储层314。存储层314可以存储用于记忆操作的电荷(电子或空穴)。存储层314中的电荷的存储或移除可以影响半导体沟道的开/关状态和/或传导。存储层314可包括一个或多个材料膜，包括但不限于，氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。在一些实施例中，存储层314可包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层314的厚度可以在约3nm至约20nm的范围内。
隧道层316可以形成在存储层314的侧壁上。隧道层316可以用于隧穿电荷(电子或空穴)。隧道层316可包括介电材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧道层130可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧道层316的厚度可以在约3nm至约20nm的范围内。
在一些实施例中，形成沟道结构的制造工艺还包括形成覆盖功能层310的侧壁的沟道层320。在一些实施例中，沟道层320可以是通过薄膜沉积工艺，例如ALD、CVD、PVD或任何其他合适的工艺，形成的非晶硅层或多晶硅层。在一些实施例中，沟道层320的厚度可以在约5nm至20nm的范围内。
在一些实施例中，形成沟道结构的制造工艺还包括形成填充结构330以覆盖沟道层320并填充沟道孔310。在一些实施例中，填充结构330可以是通过使用任何合适的沉积，例如，ALD、CVD、PVD等，形成的氧化物层。在一些实施例中，填充结构330可包括一个或多个气隙。
如图2所示，该方法进行到步骤S6，其中可以在交替绝缘体堆叠层中形成多个狭缝。如图3C所示，每个狭缝400可以垂直地穿过交替绝缘体堆叠层200，并且在两个沟道结构数组之间基本上以直线延伸。可以通过在交替绝缘体堆叠层200上方形成屏蔽层并使用例如光学微影对屏蔽层进行图案化来形成多个狭缝400，以于图案化的屏蔽层中形成与多个狭缝对应的开口。再进行合适的蚀刻工艺，例如，干蚀刻和/或湿蚀刻，以去除由开口暴露的交替绝缘体堆叠层200的部分，直到多个狭缝显露出衬底100。可以在形成多个狭缝之后去除屏蔽层。
如图2所示，该方法进行到步骤S8，其中可以去除交替绝缘体堆叠层200中的第二介电层220以形成多个沟槽410。多个沟槽410可以在水平方向上延伸，并且可以用作在后续工艺中形成的多层栅极结构的空间。应注意，这里使用的术语“水平/水平地”意味着名义上平行于衬底横向表面。
如上所述，交替绝缘体堆叠层200中的第二介电层220用作牺牲层，并且通过使用任何合适的蚀刻工艺(例如，等向性干蚀刻或湿蚀刻)来去除。蚀刻工艺可以在第二介电层220的材料对第一介电层210的材料上具有足够高的的蚀刻选择性，使得蚀刻工艺对第一介电层210的影响最小。等向性干蚀刻和/或湿蚀刻可以在各个方向上去除第二介电层220，以暴露每个第一介电层210的顶表面和底表面。如此，即可在第一介电层210之间形成多个水平沟槽410。
在一些实施例中，第二介电层220包括氮化硅，且等向性干蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。等向性干蚀刻的射频(RF)功率可低于约100W，偏压可低于约10V。在一些实施例中，第二介电层220包括氮化硅，且湿蚀刻的蚀刻剂包括磷酸。
在移除第二介电层220之后，可以通过使用任何合适的清洁工艺来清洁多个狭缝400和多个沟槽410。例如，可以进行磷酸漂洗工艺以去除沟槽410的内壁上的杂质。在一些实施例中，漂洗温度可以在约100℃至约200℃的范围内，并且漂洗时间可以在约10分钟至约100分钟的范围内。在清洁工艺之后，第一介电层210的顶表面212和底表面214以及最初被第二介电层220围绕的功能层310的外侧壁部分可以通过多个沟槽410被暴露出来。
如图2所示，该方法进行到步骤S10，其中可以在各个沟槽410中形成绝缘层。绝缘层可以用作栅极介电层，用于使后续工艺形成的相应字符线(即，栅极)与相邻的第一介电层210绝缘。
在一些实施例中，可以通过将水平沟槽410填充一种或多种合适的绝缘材料来形成绝缘层，如图3C所示。例如，可以利用一种或多种合适的沉积工艺，如CVD、PVD和/或ALD，将一种或多种绝缘材料沉积到水平沟槽410中。在一些实施例中，凹陷蚀刻和/或化学机械平坦化(CMP)可用于去除多个沟槽410外部的过量绝缘材料。
所述一种或多种绝缘材料可包括能提供电绝缘功能的任何合适的材料。例如，所述一种或多种绝缘材料可包括氧化硅、氮化硅、氧氮化硅、氧化铝、氮化钛等，和/或其任何合适的组合。在一些实施例中，多个绝缘层可具有不同的绝缘材料。
在一些实施例中，绝缘层可具有层压结构。例如，如图3D所示，绝缘层可包括覆盖第一介电层210的顶表面212和底表面214以及由多个沟槽410暴露的功能层310的外侧壁部分的第一绝缘子层510。绝缘层可以进一步包括覆盖第一绝缘子层510的表面的第二绝缘子层520。在一些实施例中，第一绝缘子层510可以包括高介电常数(高k)介电质(例如，氧化铝)，第二绝缘子层520可以包括氮化钛作为胶层，以防止后续栅极层剥离。
在一些其他实施例中，绝缘层可以是单一膜结构。例如，绝缘层可以包括覆盖第一介电层210的顶表面212和底表面214以及被多个沟槽410暴露的功能层310的外侧壁部分的单个高k介电层(例如，氮化钛膜)。氮化钛膜的厚度可以在约1nm至约10nm的范围内。
如图2所示，该方法进行到步骤S12，其中可以在各个沟槽410中形成多层栅极结构。可以通过用合适的栅极金属材料填充水平沟槽410来形成多层栅极结构。如图3D所示，栅极金属材料可以填充每个水平沟槽410，以形成覆盖绝缘层的导体层530。导体层530可以为随后形成的字符线(即栅极)提供基体材料。
栅极金属材料可包括任何合适的导电材料，例如，钨、铝、铜、钴或其任何组合，用于形成字符线(即栅极)。可以使用适当的沉积方法诸如CVD、物理气相沉积(PVD)、电浆增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD将栅极材料沉积到水平沟槽230中。在一些实施例中，导体层530包括通过CVD形成的钨。
在一些实施例中，在形成多个导体层530之后，部分的多个导体层530可以被去除。在一些实施例中，为了确保多个栅极之间的绝缘，可以执行凹陷蚀刻以去除在多个沟槽410外部并且靠近多个狭缝400的部分的多个导体层530。如此，可以在每个沟槽410中形成导体层530的凹陷，如图3E所示。多个导体层530的剩余部分可以形成多层栅极结构，其包括多个栅极540，每个栅极540被绝缘层夹在中间。
如图2所示，该方法进行到步骤S14，其中可以在多个狭缝400的侧壁上形成第一隔离层。如图3F所示，第一隔离层600可以覆盖狭缝400的侧壁、绝缘层的暴露表面以及多个栅极540的暴露表面。第一隔离层600可以用于防止多个栅极540在随后的过程中被氧化。在一些实施例中，第一隔离层600的厚度可以在约0.1nm至约10nm的范围内。
第一隔离层600可以通过沉积一材料，包括但不限于，硅(例如，多晶硅、单晶硅或非晶硅)、氮化硅、氮氧化硅、氧化铝和/或其任何组合来形成。沉积工艺可以是CVD、溅射、PVD、MOCVD，低压化学气相沉积(LPCVD)、多原子层化学气相沉积(PLCVD)和/或ALD。由于第一隔离层600在多个导体层的凹陷蚀刻工艺之后形成并且具有相对小的厚度，所以第一隔离层600还包括与多个栅极540对应的多个凹槽，如图3F所示。
如图2所示，该方法进行到步骤S16，其中可以在多个狭缝400的侧壁上形成第二隔离层。如图3G所示，第二隔离层700可以覆盖第一隔离层600。第二隔离层700可以用于在多个栅极540和在后续工艺中形成的导电壁800之间提供电性绝缘。第二隔离层700可以通过合适的沉积工艺和随后的蚀刻工艺来形成。例如，可以进行诸如溅射、PVD、MOCVD、低压化学气相沉积(LPCVD)和/或ALD等的沉积工艺以形成第二隔离层700。第二隔离层的材料700可以包括与第一隔离层600的材料不同的任何合适的绝缘材料，例如氧化硅等。
应注意的是，在一实施例中，第一隔离层600是硅膜，第二隔离层700是氧化硅膜。在这种情况下，在形成氧化硅膜的沉积工艺期间，部分或全部硅膜可被氧化成氧化硅。因此，第一隔离层600的部分或全部可以被转换为第二隔离层700。也就是说，形成的氧化硅层可以覆盖每个狭缝400的侧壁、绝缘层的表面和每个沟槽410中的金属栅极。
在形成第一隔离层600和第二隔离层700之后，可以进行蚀刻工艺以去除每个狭缝400的底部处部分的第一隔离层600和第二隔离层700，以暴露衬底100。如此，第二隔离层700可以形成在多个狭缝400的侧壁上。
如图2所示，该方法进行到步骤S18，其中可以在各个狭缝400中形成导电壁。如图3G所示，导电壁800可以夹在每个狭缝400中的第二隔离层700之间。在一些实施例中，导电壁800可以通过沉积任何合适的导电材料形成，例如金属材料，包括钨、铝、铜、多晶硅、硅化金属和/或其任何组合。可以使用诸如CVD、物理气相沉积(PVD)、电浆增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD等合适沉积方法将导电材料沉积到狭缝400中。在一些实施例中，导电壁800包括通过CVD形成的钨。
在一些实施例中，在形成导电壁800之前，可以藉由例如通过狭缝400的离子布植和/或热扩散在每个狭缝400下方的衬底100中形成掺杂区域(图中未示出)。在形成多个导电壁800之后，每个导电壁800的下端可以与相应的掺杂区域接触。应当理解，根据一些实施例，掺杂区域可以在较早的制造阶段中形成，例如，在形成多层栅极结构之前。
因此，在根据本公开的一些实施例中提供了用于形成3D存储设备的栅极结构的方法。在所公开的方法中，在形成多层栅极结构之后，并且在狭缝的侧壁上形成氧化硅层之前，可以形成硅膜以覆盖多层栅极结构的暴露表面以防止多层栅极结构暴露的表面在沉积氧化硅层期间被氧化。如此，可以消除多层栅极结构与狭缝中的导电壁之间的漏电，并且可以提高3D存储设备的产品良率。
用于形成3D存储设备的栅极结构的方法可以包括：在衬底上形成包括多个介电层对的交替绝缘体堆叠层，所述多个介电层对中的每个包括第一介电层和与第一介电层不同的第二介电层；形成多个狭缝，每个狭缝垂直穿过交替绝缘体堆叠层并沿水平方向延伸；通过多个狭缝去除所述交替绝缘体堆叠层中的多个第二介电层，以形成多个沟槽；在所述多个沟槽的每个中形成导体层；在所述多个狭缝的侧壁上形成第一隔离层以覆盖所述导体层，以防止所述导体层被氧化；在第一隔离层的表面上形成第二隔离层，第二隔离层的材料与第一隔离层的材料不同；以及将导电材料沉积到所述狭缝中以形成多个导电壁，其中所述多个导电壁与所述导体层绝缘。
在一些实施例中，所述多个介电层对中的每个由厚度在约10nm至约150nm范围内的氧化硅层和厚度在约10nm至约150nm范围内的氮化硅层形成。
在一些实施例中，该方法还包括：形成多个沟道结构，每个沟道结构垂直穿过所述交替绝缘体堆叠层；其中，所述多个狭缝中的每个狭缝在所述多个沟道结构之间水平延伸。
在一些实施例中，该方法还包括：在形成所述多个狭缝之后，在狭缝下方的衬底中形成多个掺杂区域，以使每个导电壁与相应的掺杂区域接触。
在一些实施例中，该方法还包括：形成包括硅、氮化硅、氧氮化硅或氧化铝的膜，作为所述第一隔离层，该膜的厚度在约0.1nm至约10nm的范围内。
在一些实施例中，该方法还包括：形成硅膜作为所述第一隔离层；形成氧化硅膜作为所述第二隔离层；以及在形成所述第二隔离层的过程中，将至少一部分所述硅膜氧化成氧化硅。
在一些实施例中，形成所述多个沟道结构包括：形成垂直延伸穿过所述交替绝缘体堆叠层的沟道孔；在沟道孔的侧壁上形成功能层；以及形成覆盖功能层侧壁的沟道层。
在一些实施例中，形成所述功能层包括：在所述沟道孔的侧壁上形成阻挡层，用于阻挡电荷的流出；在所述阻挡层的表面上形成存储层，用于在3D存储设备的操作期间存储电荷；以及在所述存储层的表面上形成隧道层，用于隧穿电荷。
在一些实施例中，该方法还包括：在所述多个沟槽中形成所述导体层之前，在所述多个沟槽中形成绝缘层。
在一些实施例中，形成所述绝缘层包括：形成覆盖所述多个第一介电层的顶表面和底表面以及由所述多个沟槽暴露的功能层的外侧壁部分的第一绝缘子层；以及形成厚度在约1nm至约10nm范围内的第二绝缘子层，以覆盖第一绝缘子层。
在一些实施例中，通过沉积包括氧化铝的第一材料来形成第一绝缘子层；以及通过沉积包括氮化钛的第二材料形成第二绝缘子层。
在一些实施例中，该方法还包括：在形成所述绝缘层之前，进行磷酸漂洗工艺以清洁所述多个沟槽，其中所述磷酸漂洗工艺的漂洗温度在约100℃至约200℃的范围内，并且所述磷酸漂洗过程的漂洗时间为约10分钟至约100分钟。
在一些实施例中，形成所述导体层包括：用导电材料填充所述多个沟槽；以及去除部分所述导电材料以形成多个分离的栅极，多个分离的栅极中的每个位于相应的沟槽中。
在一些实施例中，形成所述第一隔离层包括：进行多原子层化学气相沉积工艺或原子层沉积工艺以形成所述第一隔离层。
在一些实施例中，形成所述第一隔离层包括：形成所述第一隔离层以覆盖所述多个狭缝的侧壁、所述绝缘层的暴露表面和所述导体层的暴露表面。
在一些实施例中，形成所述第一隔离层包括：形成具有多个凹槽的所述第一隔离层，每个凹槽对应于分离的栅极。
在一些实施例中，形成所述交替绝缘体堆叠层包括：在垂直方向上形成厚度大于1000nm的所述交替绝缘体堆叠层。
在一些实施例中，形成所述多个导电壁包括：将包括钨的材料沉积到所述多个狭缝中以形成所述多个导电壁。
本公开的另一方面提供了一种三维(3D)NAND存储设备，包括：交替绝缘体/导体堆叠层，包括在衬底上的多个绝缘体/导体层对，所述多个绝缘体/导体层对中的每个包括介电层和导体层；多个狭缝，每个狭缝垂直穿过所述交替绝缘体/导体堆叠层并沿水平方向延伸；第一隔离层，在所述多个狭缝的侧壁上，以覆盖所述导体层，防止所述导体层被氧化；第二隔离层，在所述第一隔离层表面上，所述第二隔离层的材料与所述第一隔离层的材料不同；以及导电壁，在每个所述狭缝中被所述第二隔离层包夹，其中所述导电壁与所述交替绝缘体/导体堆叠层的导体层绝缘。
在一些实施例中，每个所述介电层是氧化硅层，其厚度在约10nm至约150nm的范围内；每个所述导体层是钨层，其厚度在约10nm至约150nm的范围内；以及所述导电壁包括钨。
在一些实施例中，该组件还包括：多个沟道结构，每个沟道结构垂直穿过所述交替绝缘体/导体堆叠层；其中，所述多个狭缝中的每个狭缝在所述多个沟道结构之间水平延伸。
在一些实施例中，该组件还包括：在所述狭缝下方的所述衬底中的多个掺杂区域，其中所述导电壁与每个狭缝中的对应掺杂区域接触。
在一些实施例中，所述第一隔离层是包括硅、氮化硅、氮氧化硅或氧化铝的膜；以及所述第二隔离层是氧化硅膜。
在一些实施例中，所述第一隔离层的厚度在约0.1nm至约10nm的范围内。
在一些实施例中，所述多个沟道结构中的每个包括：沟道孔，垂直延伸穿过所述交替绝缘体/导体堆叠层；功能层，位于所述沟道孔的侧壁上；以及沟道层，覆盖所述功能层的侧壁。
在一些实施例中，所述功能层包括：阻挡层，位于所述沟道孔的侧壁上，用以阻挡电荷的流出；存储层，位于所述阻挡层的表面上，用以在所述3D存储设备的操作期间存储电荷；以及隧道层，位于所述存储层的表面上，用于隧穿电荷。
在一些实施例中，该组件还包括：绝缘层，位于每个所述介电层和每个所述导体层之间。
在一些实施例中，所述绝缘层位于所述导体层和所述功能层之间。
在一些实施例中，所述绝缘层包括：第一绝缘子层，覆盖所述多个介电层的顶表面和底表面以及所述功能层的外侧壁部分；以及第二绝缘子层，覆盖所述第一绝缘子层，且其厚度范围为约1nm至约10nm。
在一些实施例中，所述第一绝缘子层包括氧化铝；以及所述第二绝缘子层包括氮化钛。
在一些实施例中，所述第一隔离层具有多个凹槽，每个凹槽对应于夹在两个介电层之间的导体层。
在一些实施例中，所述交替绝缘体/导体堆叠层具有至少64个绝缘体/导体层对，并且在垂直方向上具有大于1000nm的厚度。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或复数个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (32)

1.一种形成三维(3D)NAND存储设备的方法，包括：
在衬底上形成包括多个介电层对的交替绝缘体堆叠层，所述多个介电层对中的每个介电层对包括第一介电层和与所述第一介电层不同的第二介电层；
形成多个狭缝，每个狭缝垂直穿过所述交替绝缘体堆叠层并沿水平方向延伸；
通过所述多个狭缝去除所述交替绝缘体堆叠层中的所述多个第二介电层，以形成多个沟槽；
在所述多个沟槽中的每个沟槽中形成导体层；
在所述多个狭缝的侧壁上形成第一隔离层以覆盖所述导体层，以防止所述导体层被氧化；
在所述第一隔离层的表面上形成第二隔离层，所述第二隔离层的材料与所述第一隔离层的材料不同；以及
将导电材料沉积到所述狭缝中以形成多个导电壁，其中，所述多个导电壁与所述导体层绝缘。
2.如权利要求1所述的方法，其中，所述多个介电层对中的每个介电层对是由厚度在约10nm至约150nm范围内的氧化硅层和厚度在约10nm至约150nm范围内的氮化硅层形成的。
3.如权利要求1所述的方法，还包括：
形成多个沟道结构，每个沟道结构垂直穿过所述交替绝缘体堆叠层；
其中，所述多个狭缝中的每个狭缝在所述多个沟道结构之间水平延伸。
4.如权利要求1所述的方法，还包括：
在形成所述多个狭缝之后，在所述狭缝下方的所述衬底中形成多个掺杂区域，以使每个导电壁与相应的掺杂区域接触。
5.如权利要求1所述的方法，还包括：
形成包括硅、氮化硅、氧氮化硅或氧化铝的膜，作为所述第一隔离层，所述膜的厚度在约0.1nm至约10nm的范围内。
6.如权利要求1所述的方法，还包括：
形成硅膜作为所述第一隔离层；
形成氧化硅膜作为所述第二隔离层；以及
在形成所述第二隔离层的过程中，将至少一部分所述硅膜氧化成氧化硅。
7.如权利要求3所述的方法，其中，形成所述多个沟道结构包括：
形成垂直延伸穿过所述交替绝缘体堆叠层的沟道孔；
在所述沟道孔的侧壁上形成功能层；以及
形成覆盖所述功能层侧壁的沟道层。
8.如权利要求7所述的方法，其中，形成所述功能层包括：
在所述沟道孔的所述侧壁上形成阻挡层，用于阻挡电荷的流出；
在所述阻挡层的表面上形成存储层，用于在3D存储设备的操作期间存储电荷；以及
在所述存储层的表面上形成隧道层，用于隧穿电荷。
9.如权利要求1所述的方法，还包括：
在所述多个沟槽中形成所述导体层之前，在所述多个沟槽中形成绝缘层。
10.如权利要求9所述的方法，其中，形成所述绝缘层包括：
形成覆盖所述多个第一介电层的顶表面和底表面以及由所述多个沟槽暴露的功能层的外侧壁部分的第一绝缘子层；以及
形成厚度在约1nm至约10nm范围内的第二绝缘子层，以覆盖所述第一绝缘子层。
11.如权利要求10所述的方法，其中：
所述第一绝缘子层是通过沉积包括氧化铝的第一材料来形成的；以及
所述第二绝缘子层是通过沉积包括氮化钛的第二材料来形成的。
12.如权利要求9所述的方法，还包括：
在形成所述绝缘层之前，进行磷酸漂洗工艺以清洁所述多个沟槽，其中，所述磷酸漂洗工艺的漂洗温度在约100℃至约200℃的范围内，并且所述磷酸漂洗工艺的漂洗时间在约10分钟至约100分钟的范围内。
13.如权利要求1所述的方法，其中，形成所述导体层包括：
用导电材料填充所述多个沟槽；以及
去除部分所述导电材料以形成多个分离的栅极，所述多个分离的栅极的每个栅极位于相应的沟槽中。
14.如权利要求1所述的方法，其中，形成所述第一隔离层包括：
进行多原子层化学气相沉积工艺或原子层沉积工艺以形成所述第一隔离层。
15.如权利要求13所述的方法，其中，形成所述第一隔离层包括：
形成所述第一隔离层以覆盖所述多个狭缝的所述侧壁、所述绝缘层的暴露表面和所述导体层的暴露表面。
16.如权利要求13所述的方法，其中，形成所述第一隔离层包括：
形成具有多个凹槽的所述第一隔离层，每个凹槽对应于分离的栅极。
17.如权利要求1所述的方法，其中，形成所述交替绝缘体堆叠层包括：
在垂直方向上形成厚度大于1000nm的所述交替绝缘体堆叠层。
18.如权利要求1所述的方法，其中，形成所述多个导电壁包括：
将包括钨的材料沉积到所述多个狭缝中以形成所述多个导电壁。
19.一种三维(3D)NAND存储设备，包括：
交替绝缘体/导体堆叠层，包括在衬底上的多个绝缘体/导体层对，所述多个绝缘体/导体层对中的每个绝缘体/导体层对包括介电层和导体层；
多个狭缝，每个狭缝垂直穿过所述交替绝缘体/导体堆叠层并沿水平方向延伸；
第一隔离层，所述第一隔离层在所述多个狭缝的侧壁上，以覆盖所述导体层，防止所述导体层被氧化；
第二隔离层，所述第二隔离层在所述第一隔离层的表面上，所述第二隔离层的材料与所述第一隔离层的材料不同；以及
导电壁，所述导电壁在每个狭缝中被所述第二隔离层包夹，其中，所述导电壁与所述交替绝缘体/导体堆叠层的所述导体层绝缘。
20.如权利要求19所述的设备，其中：
每个所述介电层是氧化硅层，其厚度在约10nm至约150nm的范围内；
每个所述导体层是钨层，其厚度在约10nm至约150nm的范围内；以及
所述导电壁包括钨。
21.如权利要求19所述的设备，还包括：
多个沟道结构，每个沟道结构垂直穿过所述交替绝缘体/导体堆叠层；
其中，所述多个狭缝中的每个狭缝在所述多个沟道结构之间水平延伸。
22.如权利要求19所述的设备，还包括：
在所述狭缝下方的所述衬底中的多个掺杂区域，其中，所述导电壁与每个狭缝中的对应掺杂区域接触。
23.如权利要求19所述的设备，其中：
所述第一隔离层是包括硅、氮化硅、氮氧化硅或氧化铝的膜；以及
所述第二隔离层是氧化硅膜。
24.如权利要求19所述的设备，其中：
所述第一隔离层的厚度在约0.1nm至约10nm的范围内。
25.如权利要求19所述的设备，其中，所述多个沟道结构中的每个沟道结构包括：
沟道孔，所述沟道孔垂直延伸穿过所述交替绝缘体/导体堆叠层；
功能层，所述功能层位于所述沟道孔的侧壁上；以及
沟道层，所述沟道层覆盖所述功能层的侧壁。
26.如权利要求25所述的设备，其中，所述功能层包括：
位于所述沟道孔的所述侧壁上的阻挡层，所述阻挡层被配置为阻挡电荷的流出；
位于所述阻挡层的表面上的存储层，所述存储层被配置为在所述3D存储设备的操作期间存储电荷；以及
位于所述存储层的表面上的隧道层，所述隧道层被配置为隧穿电荷。
27.如权利要求25所述的设备，还包括：
绝缘层，所述绝缘层位于每个所述介电层和每个所述导体层之间。
28.如权利要求27所述的设备，其中：
所述绝缘层位于所述导体层和所述功能层之间。
29.如权利要求28所述的设备，其中，所述绝缘层包括：
第一绝缘子层，所述第一绝缘子层覆盖所述多个介电层的顶表面和底表面，以及所述功能层的外侧壁部分；以及
第二绝缘子层，所述第二绝缘子层覆盖所述第一绝缘子层，且其厚度范围为约1nm至约10nm。
30.如权利要求29所述的设备，其中：
所述第一绝缘子层包括氧化铝；以及
所述第二绝缘子层包括氮化钛。
31.如权利要求19所述的设备，其中：
所述第一隔离层具有多个凹槽，每个凹槽对应于包夹在两个介电层之间的导体层。
32.如权利要求19所述的设备，其中：
所述交替绝缘体/导体堆叠层具有至少64个绝缘体/导体层对，并且具有垂直方向上大于1000nm的厚度。
CN201880005286.9A 2017-08-23 2018-06-04 形成三维存储设备的栅极结构的方法 Active CN110121774B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010205858.7A CN111180449B (zh) 2017-08-23 2018-06-04 形成三维存储设备的栅极结构的方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710729505.5A CN107731823A (zh) 2017-08-23 2017-08-23 制造三维存储器的后栅工艺
CN2017107295055 2017-08-23
PCT/CN2018/089839 WO2019037509A1 (en) 2017-08-23 2018-06-04 METHOD OF FORMING THREE DIMENSIONAL MEMORY DEVICE GRID STRUCTURE

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010205858.7A Division CN111180449B (zh) 2017-08-23 2018-06-04 形成三维存储设备的栅极结构的方法

Publications (2)

Publication Number Publication Date
CN110121774A true CN110121774A (zh) 2019-08-13
CN110121774B CN110121774B (zh) 2020-03-27

Family

ID=61205281

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201710729505.5A Pending CN107731823A (zh) 2017-08-23 2017-08-23 制造三维存储器的后栅工艺
CN202010205858.7A Active CN111180449B (zh) 2017-08-23 2018-06-04 形成三维存储设备的栅极结构的方法
CN201880005286.9A Active CN110121774B (zh) 2017-08-23 2018-06-04 形成三维存储设备的栅极结构的方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201710729505.5A Pending CN107731823A (zh) 2017-08-23 2017-08-23 制造三维存储器的后栅工艺
CN202010205858.7A Active CN111180449B (zh) 2017-08-23 2018-06-04 形成三维存储设备的栅极结构的方法

Country Status (3)

Country Link
CN (3) CN107731823A (zh)
TW (1) TWI699877B (zh)
WO (1) WO2019037509A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180463A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器及其制作方法
CN111211048A (zh) * 2020-01-16 2020-05-29 长江存储科技有限责任公司 3d存储器件及粘附膜的原子层沉积方法
WO2021142602A1 (en) * 2020-01-14 2021-07-22 Yangtze Memory Technologies Co., Ltd. Channel structure having tunneling layer with adjusted nitrogen weight percent and methods for forming the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731823A (zh) * 2017-08-23 2018-02-23 长江存储科技有限责任公司 制造三维存储器的后栅工艺
US10680009B2 (en) 2017-08-23 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming gate structure of three-dimensional memory device
US10978297B1 (en) 2018-04-19 2021-04-13 Tc Lab, Inc. Formation of stacked lateral semiconductor devices and the resulting structures
CN109545794A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 3d存储器件及其制造方法
US10910393B2 (en) * 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings
TWI747369B (zh) * 2019-07-09 2021-11-21 美商森恩萊斯記憶體公司 水平反或閘記憶體串之三維陣列製程
KR20220012342A (ko) * 2020-01-20 2022-02-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 로컬 접촉부 및 이를 형성하는 방법
CN111341784B (zh) * 2020-03-16 2023-08-08 长江存储科技有限责任公司 三维存储器及其制作方法
CN113838856A (zh) * 2021-09-23 2021-12-24 长江存储科技有限责任公司 半导体器件的制备方法以及半导体器件
TWI790122B (zh) * 2022-02-14 2023-01-11 旺宏電子股份有限公司 半導體結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679761A (zh) * 2016-01-26 2016-06-15 中国科学院微电子研究所 三维半导体器件及其制造方法
CN106024794A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 半导体器件及其制造方法
US20170062472A1 (en) * 2015-09-02 2017-03-02 Joyoung Park Three-dimensional semiconductor memory devices
CN106847820A (zh) * 2017-03-07 2017-06-13 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN106876403A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 一种三维存储器及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
US9275909B2 (en) * 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
KR102078852B1 (ko) * 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10141322B2 (en) * 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
CN104241204B (zh) * 2014-09-23 2017-09-29 武汉新芯集成电路制造有限公司 3d nand闪存的形成方法
KR102321739B1 (ko) * 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102594494B1 (ko) * 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN107731823A (zh) * 2017-08-23 2018-02-23 长江存储科技有限责任公司 制造三维存储器的后栅工艺

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024794A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 半导体器件及其制造方法
US20170062472A1 (en) * 2015-09-02 2017-03-02 Joyoung Park Three-dimensional semiconductor memory devices
CN105679761A (zh) * 2016-01-26 2016-06-15 中国科学院微电子研究所 三维半导体器件及其制造方法
CN106847820A (zh) * 2017-03-07 2017-06-13 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN106876403A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 一种三维存储器及其制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180463A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器及其制作方法
WO2021142602A1 (en) * 2020-01-14 2021-07-22 Yangtze Memory Technologies Co., Ltd. Channel structure having tunneling layer with adjusted nitrogen weight percent and methods for forming the same
US11444163B2 (en) 2020-01-14 2022-09-13 Yangtze Memory Technologies Co., Ltd. Channel structure having tunneling layer with adjusted nitrogen weight percent and methods for forming the same
CN111211048A (zh) * 2020-01-16 2020-05-29 长江存储科技有限责任公司 3d存储器件及粘附膜的原子层沉积方法

Also Published As

Publication number Publication date
CN111180449A (zh) 2020-05-19
TWI699877B (zh) 2020-07-21
TW201913977A (zh) 2019-04-01
CN111180449B (zh) 2021-02-19
WO2019037509A1 (en) 2019-02-28
CN110121774B (zh) 2020-03-27
CN107731823A (zh) 2018-02-23

Similar Documents

Publication Publication Date Title
CN110121774A (zh) 形成三维存储设备的栅极结构的方法
CN110114876A (zh) 三维存储器器件及其制造方法
CN109690775B (zh) 三维存储器件及其制造方法
KR102273416B1 (ko) 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
CN109196645B (zh) 用于形成三维存储器件的双堆栈沟道孔结构的方法
US11469248B2 (en) Three-dimensional memory devices and fabricating methods thereof
JP7190584B2 (ja) 三次元メモリデバイス及びそれを形成するための方法
CN110062958A (zh) 用于形成三维存储器件的方法
CN109417074A (zh) 在三维存储器件中由保护性电介质层保护的半导体插塞及其形成方法
CN110088903A (zh) 三维存储器件及其制作方法
CN110121778A (zh) 三维存储器件
JP7224450B2 (ja) 三次元メモリデバイスを形成するための方法
CN109075174A (zh) 多堆叠层三维存储器件及其制造方法
CN109564922A (zh) 三维存储设备及其制造方法
CN110140211A (zh) 三维存储器件及其制作方法
US10680009B2 (en) Method for forming gate structure of three-dimensional memory device
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
CN110140214A (zh) 用于形成三维存储器件的方法
CN109155313A (zh) 用于形成三维存储器器件中的结构增强型半导体插塞的方法
KR20210109016A (ko) 3차원 메모리 디바이스 및 그 제조 방법
JP2021535627A (ja) 三次元メモリデバイスおよびその製作方法
CN108281481A (zh) 半导体装置
JP7257545B2 (ja) 三次元メモリデバイス及びその動作方法
CN110943091A (zh) 三维存储器的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant