CN111180463A - 三维存储器及其制作方法 - Google Patents

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CN111180463A
CN111180463A CN202010005711.3A CN202010005711A CN111180463A CN 111180463 A CN111180463 A CN 111180463A CN 202010005711 A CN202010005711 A CN 202010005711A CN 111180463 A CN111180463 A CN 111180463A
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silicon
film layer
substrate
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CN202010005711.3A
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霍宗亮
张勇
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

本发明提供一种三维存储器及其制作方法，三维存储器包括：衬底，衬底的上具有堆叠结构，堆叠结构中具有沟道孔，沟道孔通至衬底内以形成硅槽；存储膜层，位于沟道孔侧壁；以及沟道层，位于存储膜层表面并延伸至硅槽内以与硅槽表面接触。本发明通过在存储膜层上形成牺牲层，并在牺牲层底部制作开口，通过选择性刻蚀去除硅槽底部的存储膜层，在裸露的硅槽底部及存储膜层表面形成连续的沟道层，从而替代传统的选择性外延硅层的制作过程。本发明消除了选择性外延硅层的制作过程，可以避免外延硅层容易出现孔隙及其高度均匀性难以保证的缺陷，大大提高工艺的可控性及最终产品的良率，同时有效降低工艺时间和工艺成本。

Description

三维存储器及其制作方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种三维存储器及其制作方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。
在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，而CTF(Charge Trap Flash，电荷捕获闪存)型3D NAND存储器是目前较为前沿、且极具发展潜力的存储器技术。
现有3D NAND存储器的形成过程通常需要通过选择性外延生长(SelectiveEpitaxial Growth)在沟道孔的底部形成外延硅层，通常该外延硅层也称作SEG，该外延硅层与后续形成的沟道层连接。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中外延硅层形成过程中容易出现孔隙、高度均匀性差和工艺要求高等问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，所述制作方法包括步骤：提供衬底，在所述衬底的表面形成堆叠结构；刻蚀所述堆叠结构及所述衬底，以形成贯穿至所述衬底的沟道孔，所述沟道孔通至所述衬底内以形成硅槽；于所述沟道孔及所述硅槽的表面依次形成存储膜层以及牺牲层；于所述硅槽底部的所述牺牲层中形成开口；基于所述开口去除所述硅槽表面的所述存储膜层；去除所述牺牲层，以显露所述硅槽及所述存储膜层；以及于所述硅槽及所述存储膜层表面形成沟道层。
可选地，所述堆叠结构包括交替层叠的氮化硅层及氧化硅层。
可选地，所述硅槽的深度介于30纳米～70纳米之间。
可选地，在所述沟道孔中形成存储膜层包括步骤：在所述沟道孔及所述硅槽表面上形成阻挡层；在所述阻挡层上形成电荷捕获层；以及在所述电荷捕获层上形成隧穿层。
可选地，所述牺牲层包括多晶硅层。
可选地，于所述硅槽底部的所述牺牲层中形成开口包括：采用干法刻蚀工艺去除所述牺牲层的底部，以形成所述开口。
可选地，基于所述开口去除所述硅槽表面的所述存储膜层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对所述存储膜层的刻蚀速率大于对所述牺牲层的刻蚀速率。
可选地，基于所述开口去除所述硅槽表面的所述存储膜层的工艺包括SiCoNi蚀刻工艺，所述SiCoNi蚀刻工艺对所述存储膜层的刻蚀速率大于对所述牺牲层的刻蚀速率。
可选地，基于所述开口去除所述硅槽表面的所述存储膜层后，所述存储膜层的底端低于所述硅槽的顶端。
可选地，还包括步骤：于所述硅槽及所述沟道孔中填充绝缘层，于所述沟道孔顶部形成导电插塞，所述导电插塞与所述沟道层相连。
本发明还提供一种三维存储器，所述三维存储器包括：衬底，所述衬底的上具有堆叠结构，所述堆叠结构中具有沟道孔，所述沟道孔通至所述衬底内以形成硅槽；存储膜层，位于所述沟道孔侧壁；以及沟道层，位于所述存储膜层表面并延伸至所述硅槽内以与所述硅槽表面接触。
可选地，所述堆叠结构包括交替层叠的氧化硅层及栅极层。
可选地，所述存储膜层包括阻挡层、电荷捕获层及隧穿层，其中，所述阻挡层位于所述沟道孔的侧壁表面，所述电荷捕获层位于所述阻挡层的表面，所述隧穿层位于所述电荷捕获层的表面。
可选地，所述硅槽的深度介于30纳米～70纳米之间。
可选地，所述三维存储器还包括填充于所述硅槽及所述沟道孔中的绝缘层以及为所述沟道孔顶部的导电插塞，所述导电插塞与所述沟道层连接。
可选地，所述存储膜层的底端低于所述硅槽的顶端。
可选地，所述沟道层完全覆盖所述硅槽的侧壁及底部。
可选地，所述三维存储器包括3D NAND存储器。
如上所述，本发明的三维存储器及其制作方法，具有以下有益效果：
本发明通过在存储膜层上形成牺牲层，并在牺牲层底部制作开口，通过选择性刻蚀去除硅槽底部的存储膜层，在裸露的硅槽底部及存储膜层表面形成连续的沟道层，从而替代传统的选择性外延硅层(SEG)的制作过程。
本发明消除了选择性外延硅层(SEG)的制作过程，可以避免外延硅层容易出现孔隙及其高度均匀性难以保证的缺陷，大大提高工艺的可控性及最终产品的良率，同时，本发明可有效降低工艺时间和工艺成本。
本发明可使三维存储器获得更好的亚阈值摆幅性能。
附图说明
图1显示为采用外延硅层(SEG)结构的三维存储器的结构示意图。
图2～图10显示为本发明的三维存储器的制作方法各步骤所呈现的结构示意图。
元件标号说明
101 外延硅层
20 衬底
21 堆叠结构
211 氮化硅层
212 氧化硅层
221 沟道孔
222 硅槽
231 隧穿层
232 电荷捕获层
233 阻挡层
24 牺牲层
241 开口
25 沟道层
26 绝缘层
27 导电插塞
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，三维存储器的制作过程中，需要制作外延硅层101连接沟道层25与衬底，其制作过程较为复杂，会导致以下问题的产生：
第一，三维存储器的制作过程需要对刻蚀完成后的沟道孔进行严格的清洗流程，以修复由于刻蚀受损的沟道孔表面，清除沟道孔刻蚀后的副产物，否则，外延硅层101的高度和孔隙无法控制，导致字线漏电，使得整个存储模块损坏。
第二，三维存储器的制作过程需要对堆叠结构21等进行排气处理，通常需要在850℃左右的高温下进行退火处理，以及在900℃和H2气氛下进行烘烤处理，这时，外延硅层101可能会导致存储器产生较大的应力问题和电性问题，甚至会导致底部选择栅(BSG)氧化硅层212的损坏。
基于以上所述，如图2～图10所示，本实施例提供一种三维存储器的制作方法，所述三维存储器可以为3D NAND存储器，所述制作方法包括步骤：
如图2所示，首先进行步骤1)提供一衬底20，在所述衬底20的表面形成堆叠结构21。
所述体衬底20可以是单晶硅层。在一些实施例中，所述衬底20也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在其它实施例中，所述衬底20还可以为包括其他元素半导体或化合物半导体的衬底20，例如砷化镓、磷化铟或碳化硅等，还可以为堆叠结构21，例如硅/锗硅叠层等。所述衬底20中可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等，这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。
在所述衬底20上，可以采用如化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)等形成所述堆叠结构21，所述堆叠结构21包括牺牲介质层层与栅介质层的叠层，例如，所述堆叠结构21包括交替层叠的氮化硅层211及氧化硅层212。所述牺牲介质层在后续工艺中被去除，并在相应的位置替换为栅极层，所述栅极层可以为如多晶硅、铜、铝、钨、钛、氮化钛、钽、氮化钽等材料，但并不限于此处所列举的示例。
如图3所示，然后进行步骤2)，刻蚀所述堆叠结构21及所述衬底20，以形成贯穿至所述衬底20的沟道孔221，所述沟道孔221通至所述衬底20内以形成硅槽222。
例如，可以采用光刻工艺及干法刻蚀工艺在所述堆叠结构21形成沟道孔221，然后进一步对所述衬底20进行刻蚀，以在所述衬底20内以形成硅槽222。例如，所述硅槽222的深度可以介于30纳米～70纳米之间。该深度的硅槽222一方面可以使得后续在硅槽222内形成的沟道层25与衬底20有充分的接触，大大降低接触电阻，另一方面可以避免对衬底20的过度刻蚀导致衬底20内的外围电路等结构的损坏。
如图4～图5所示，接着进行步骤3)，于所述沟道孔221及所述硅槽222的表面依次形成存储膜层以及牺牲层24。
如图4所示，在所述沟道孔221中形成存储膜层包括步骤：
步骤3-1)，采用如化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)等在所述沟道孔221及所述硅槽222表面上形成阻挡层233，所述阻挡层233的材料可以为二氧化硅。
步骤3-2)，采用如化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)等在所述阻挡层233上形成电荷捕获层232，所述电荷捕获层232的材料可以为氮化硅。
步骤3-3)，采用如化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)等在所述电荷捕获层232上形成隧穿层231，所述隧穿层231的材料可以为二氧化硅。
如图5所示，接着，可以采用如化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)等在所述隧穿层231上形成牺牲层24，所述牺牲层24的材料可以为多晶硅层，当然，所述牺牲层24的材料也可以是其他与所述存储膜层具有刻蚀选择比的材料，并不限于此处所列举的示例。所述牺牲层24具有一定的厚度，如10纳米～15纳米等，该厚度使得后续所述去除所述硅槽222中的存储膜层时，沟道孔221侧壁的存储膜层不被损坏，保证存储膜层的质量。
如图6a～图6b所示，其中，图6b显示为图6a中硅槽222位置处的放大结构示意图，然后进行步骤4)，于所述硅槽222底部的所述牺牲层24中形成开口241。
例如，可以采用自对准干法刻蚀工艺直接对所述硅槽222底部进行刻蚀，以于所述硅槽222底部的所述牺牲层24中形成开口241。在本实施例中，于所述硅槽222底部的所述牺牲层24中形成开口241包括：采用自对准干法刻蚀工艺去除所述牺牲层24的整个底部，以形成所述开口241，所述开口241用于所述硅槽222中的所述存储膜层的去除。
如图7a～图7b所示，其中，图7b显示为图7a中硅槽222位置处的放大结构示意图，接着进行步骤5)，基于所述开口241去除所述硅槽222表面的所述存储膜层。
在一具体的实施例中，基于所述开口241去除所述硅槽222表面的所述存储膜层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对所述存储膜层的刻蚀速率大于对所述牺牲层24的刻蚀速率，其中，所述湿法刻蚀工艺对所述存储膜层的刻蚀速率与对所述牺牲层24的刻蚀速率的比大于10:1，例如，可以采用HF溶液或含HF的混合溶液对所述存储膜层进行湿法刻蚀，以将所述存储膜层去除。
可选地，基于所述开口241去除所述硅槽222表面的所述存储膜层的工艺包括SiCoNi蚀刻工艺，所述SiCoNi蚀刻工艺对所述存储膜层的刻蚀速率大于对所述牺牲层24的刻蚀速率，其中，所述SiCoNi蚀刻工艺对所述存储膜层的刻蚀速率与对所述牺牲层24的刻蚀速率的比大于20:1。
具体地，所述SiCoNi蚀刻过程如下：首先，生成刻蚀剂，远程等离子体发生装置将NF3和NH3激发转变成氟化氨(NH4F)和二氟化氨(NH4F·HF)；之后，NH4F和NH4F·HF与存储膜层反应进行刻蚀，生成固态的刻蚀副产物，这种刻蚀副产物阻止刻蚀反应的进一步进行；接着，停止产生刻蚀剂，进行原位退火使固态的刻蚀副产物升华。原位退火过程中，刻蚀副产物在高温下分解为SiF4，NH3和HF等气态，并通过抽气抽去，然后重复进行上述过程以最终去除所述硅槽222中的存储膜层。
在上述刻蚀过程中，通过控制湿法腐蚀工艺的时间，或通过控制所述SiCoNi蚀刻工艺的循环次数，可以控制所述存储膜层的去除量，在本实施例中，基于所述开口241去除所述硅槽222表面的所述存储膜层后，所述存储膜层的底端低于所述硅槽222的顶端，以保证衬底20上的堆叠结构21不被损坏，同时可以有效降低字线漏电等情况的发生，提高器件稳定性。
如图8a～图8b所示，其中，图8b显示为图8a中硅槽222位置处的放大结构示意图，接着进行步骤6)，去除所述牺牲层24，以显露所述硅槽222及所述存储膜层。
例如，可以采用如湿法刻蚀工艺等去除所述牺牲层24，以显露所述硅槽222及所述存储膜层。其中，所述湿法刻蚀工艺对所述牺牲层24的刻蚀速率远大于对所述存储器膜层的刻蚀速率，所述湿法刻蚀工艺停止于所述存储膜层表面。
如图9a～图9b所示，接着进行步骤7)，其中，图9b显示为图9a中硅槽222位置处的放大结构示意图，于所述硅槽222及所述存储膜层表面形成沟道层25。
例如，可以采用如化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)等于所述硅槽222及所述存储膜层表面形成沟道层25，该沟道层25包含与所述硅槽222表面接触的底接触部以及位于所述存储膜层表面的沟道部，所述底接触部与所述沟道部呈连续分布，所述底接触部用于所述衬底20与所述沟道部的连接。本发明通过在存储膜层上形成牺牲层24，并在牺牲层24底部制作开口241，通过选择性刻蚀去除硅槽222底部的存储膜层，在裸露的硅槽222底部及存储膜层表面形成连续的沟道层25，从而替代传统的选择性外延硅层(SEG)的过程。本发明消除了选择性外延硅层(SEG)的过程，可以避免外延硅层容易出现孔隙和均匀性难以保证的缺陷，大大提高工艺的可控性及最终产品的良率，同时，本发明可有效降低工艺时间和工艺成本。
如图10所示，最后进行步骤8)，于所述硅槽222及所述沟道孔221中填充绝缘层26，于所述沟道孔221顶部形成导电插塞27，所述导电插塞27与所述沟道层25相连。
例如，可以采用如等离子增强化学气相沉积工艺(PECVD)或原子层沉积工艺(ALD)于所述硅槽222及所述沟道孔221中填充绝缘层26，然后通过如回刻工艺等在沟道孔221顶部形成凹槽，并在所述凹槽中形成导电插塞27，所述导电插塞27的材料可以为多晶硅或金属材料。
如图10所示，本实施例还提供一种三维存储器，所述三维存储器包括衬底20、堆叠结构21、存储膜层以及沟道层25。
所述体衬底20可以是单晶硅层。在一些实施例中，所述衬底20也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在其它实施例中，所述衬底20还可以为包括其他元素半导体或化合物半导体的衬底20，例如砷化镓、磷化铟或碳化硅等，还可以为堆叠结构21，例如硅/锗硅叠层等。所述衬底20中可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等，这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。
所述衬底20的上具有堆叠结构21，所述堆叠结构21包括交替层叠的氧化硅层212及栅极层，其中，所述栅极层由上述牺牲介质层去除后填充形成。所述栅极层可以为如多晶硅、铜、铝、钨、钛、氮化钛、钽、氮化钽等材料，但并不限于此处所列举的示例。
所述堆叠结构21中具有沟道孔221，所述沟道孔221通至所述衬底20内以形成硅槽222。例如，所述硅槽222的深度可以介于30纳米～70纳米之间。该深度的硅槽222一方面可以使得后续在硅槽222内形成的沟道层25与衬底20有充分的接触，大大降低接触电阻，另一方面可以避免对衬底20的过度刻蚀导致衬底20内的外围电路等结构的损坏。
所述存储膜层位于所述沟道孔221侧壁。所述存储膜层包括阻挡层233、电荷捕获层232及隧穿层231，其中，所述阻挡层233位于所述沟道孔221的侧壁表面，所述电荷捕获层232位于所述阻挡层233的表面，所述隧穿层231位于所述电荷捕获层232的表面。例如，所述阻挡层233的材料可以为二氧化硅，所述电荷捕获层232的材料可以为氮化硅，所述隧穿层231的材料可以为二氧化硅。
所述存储膜层的底端低于所述硅槽222的顶端，以保证衬底20上的堆叠结构21不被损坏，同时可以有效降低字线漏电等情况的发生，提高器件稳定性。
所述沟道层25位于所述存储膜层表面并延伸至所述硅槽222内以与所述硅槽222表面接触。
所述沟道层25包含与所述硅槽222表面接触的底接触部以及位于所述存储膜层表面的沟道部，所述底接触部与所述沟道部呈连续分布，所述底接触部用于所述衬底20与所述沟道部的连接，所述底接触部完全覆盖所述硅槽222的侧壁及底部，以降低接触电阻，提高器件稳定性。另外，本发明沟道层25的连接方式可使三维存储器获得更好的亚阈值摆幅性能。
如图10所示，所述三维存储器还包括填充于所述硅槽222及所述沟道孔221中的绝缘层26以及为所述沟道孔221顶部的导电插塞27，所述导电插塞27与所述沟道层25连接。
如上所述，本发明的三维存储器及其制作方法，具有以下有益效果：
本发明通过在存储膜层上形成牺牲层24，并在牺牲层24底部制作开口241，通过选择性刻蚀去除硅槽222底部的存储膜层，在裸露的硅槽222底部及存储膜层表面形成连续的沟道层25，从而替代传统的选择性外延硅层(SEG)的制作过程。
本发明消除了选择性外延硅层(SEG)的制作过程，可以避免外延硅层容易出现孔隙和均匀性难以保证的缺陷，大大提高工艺的可控性及最终产品的良率，同时，本发明可有效降低工艺时间和工艺成本。
本发明可使三维存储器获得更好的亚阈值摆幅性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种三维存储器的制作方法，其特征在于，所述制作方法包括步骤：
提供衬底，在所述衬底的表面形成堆叠结构；
刻蚀所述堆叠结构及所述衬底，以形成贯穿至所述衬底的沟道孔，所述沟道孔通至所述衬底内以形成硅槽；
于所述沟道孔及所述硅槽的表面依次形成存储膜层以及牺牲层；
于所述硅槽底部的所述牺牲层中形成开口；
基于所述开口去除所述硅槽表面的所述存储膜层；
去除所述牺牲层，以显露所述硅槽及所述存储膜层；
于所述硅槽及所述存储膜层表面形成沟道层。
2.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述堆叠结构包括交替层叠的氮化硅层及氧化硅层。
3.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述硅槽的深度介于30纳米～70纳米之间。
4.根据权利要求1所述的三维存储器的制作方法，其特征在于：在所述沟道孔中形成存储膜层包括步骤：
在所述沟道孔及所述硅槽表面上形成阻挡层；
在所述阻挡层上形成电荷捕获层；
在所述电荷捕获层上形成隧穿层。
5.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述牺牲层包括多晶硅层。
6.根据权利要求1所述的三维存储器的制作方法，其特征在于：于所述硅槽底部的所述牺牲层中形成开口包括：采用干法刻蚀工艺去除所述牺牲层的底部，以形成所述开口。
7.根据权利要求1所述的三维存储器的制作方法，其特征在于：基于所述开口去除所述硅槽表面的所述存储膜层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对所述存储膜层的刻蚀速率大于对所述牺牲层的刻蚀速率。
8.根据权利要求1所述的三维存储器的制作方法，其特征在于：基于所述开口去除所述硅槽表面的所述存储膜层的工艺包括SiCoNi蚀刻工艺，所述SiCoNi蚀刻工艺对所述存储膜层的刻蚀速率大于对所述牺牲层的刻蚀速率。
9.根据权利要求1所述的三维存储器的制作方法，其特征在于：基于所述开口去除所述硅槽表面的所述存储膜层后，所述存储膜层的底端低于所述硅槽的顶端。
10.根据权利要求1所述的三维存储器的制作方法，其特征在于：还包括步骤：于所述硅槽及所述沟道孔中填充绝缘层，于所述沟道孔顶部形成导电插塞，所述导电插塞与所述沟道层相连。
11.一种三维存储器，其特征在于，所述三维存储器包括：
衬底，所述衬底的上具有堆叠结构，所述堆叠结构中具有沟道孔，所述沟道孔通至所述衬底内以形成硅槽；
存储膜层，位于所述沟道孔侧壁；
沟道层，位于所述存储膜层表面并延伸至所述硅槽内以与所述硅槽表面接触。
12.根据权利要求11所述的三维存储器，其特征在于，所述堆叠结构包括交替层叠的氧化硅层及栅极层。
13.根据权利要求11所述的三维存储器，其特征在于：所述存储膜层包括阻挡层、电荷捕获层及隧穿层，其中，所述阻挡层位于所述沟道孔的侧壁表面，所述电荷捕获层位于所述阻挡层的表面，所述隧穿层位于所述电荷捕获层的表面。
14.根据权利要求11所述的三维存储器，其特征在于：所述硅槽的深度介于30纳米～70纳米之间。
15.根据权利要求11所述的三维存储器，其特征在于：所述三维存储器还包括填充于所述硅槽及所述沟道孔中的绝缘层以及为所述沟道孔顶部的导电插塞，所述导电插塞与所述沟道层连接。
16.根据权利要求11所述的三维存储器，其特征在于：所述存储膜层的底端低于所述硅槽的顶端。
17.根据权利要求11所述的三维存储器，其特征在于：所述沟道层完全覆盖所述硅槽的侧壁及底部。
18.根据权利要求11所述的三维存储器，其特征在于：所述三维存储器包括3D NAND存储器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066277A1 (zh) * 2022-09-27 2024-04-04 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107689392A (zh) * 2016-08-05 2018-02-13 三星电子株式会社 垂直型存储器件
CN108520881A (zh) * 2018-04-25 2018-09-11 长江存储科技有限责任公司 三维存储器及其数据操作方法
CN108550579A (zh) * 2018-05-16 2018-09-18 长江存储科技有限责任公司 三维存储器及其制造方法
CN108987407A (zh) * 2018-07-12 2018-12-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN109742084A (zh) * 2018-11-23 2019-05-10 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
CN109830483A (zh) * 2019-02-14 2019-05-31 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110121774A (zh) * 2017-08-23 2019-08-13 长江存储科技有限责任公司 形成三维存储设备的栅极结构的方法
CN110600479A (zh) * 2013-08-29 2019-12-20 三星电子株式会社 具有垂直沟道结构的半导体器件及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600479A (zh) * 2013-08-29 2019-12-20 三星电子株式会社 具有垂直沟道结构的半导体器件及其制造方法
CN107689392A (zh) * 2016-08-05 2018-02-13 三星电子株式会社 垂直型存储器件
CN110121774A (zh) * 2017-08-23 2019-08-13 长江存储科技有限责任公司 形成三维存储设备的栅极结构的方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN108520881A (zh) * 2018-04-25 2018-09-11 长江存储科技有限责任公司 三维存储器及其数据操作方法
CN108550579A (zh) * 2018-05-16 2018-09-18 长江存储科技有限责任公司 三维存储器及其制造方法
CN108987407A (zh) * 2018-07-12 2018-12-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN109742084A (zh) * 2018-11-23 2019-05-10 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
CN109830483A (zh) * 2019-02-14 2019-05-31 长江存储科技有限责任公司 3d nand存储器及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066277A1 (zh) * 2022-09-27 2024-04-04 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

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