JP6550541B2 - 垂直方向に隔離された電荷蓄積領域を含む3次元メモリデバイスおよびその形成方法 - Google Patents
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Description
(項目1)
3次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、組成変調電荷蓄積層、トンネル誘電体および垂直半導体チャネルを含むメモリ積層体構造と、を含み、
前記組成変調電荷蓄積層は、窒化ケイ素部分と酸窒化ケイ素部分の垂直交互積層体を含む、3次元メモリデバイス。
(項目2)
前記組成変調電荷蓄積層の各窒化ケイ素部分は、前記導電層の最も下のレベルから前記導電層の最も上のレベルまで延びる連続的な窒化ケイ素層の垂直部分である、項目1に記載の3次元メモリデバイス。
(項目3)
前記連続的な窒化ケイ素層の水平部分は、前記組成変調電荷蓄積層の前記窒化ケイ素部分よりも小さい厚さを有する、項目2に記載の3次元メモリデバイス。
(項目4)
前記連続的な窒化ケイ素層と各々の前記導電層との間に位置する少なくとも1つの裏面閉塞誘電体層をさらに含む、項目2に記載の3次元メモリデバイス。
(項目5)
前記少なくとも1つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、項目4に記載の3次元メモリデバイス。
(項目6)
前記絶縁層は、酸化ケイ素を含み、
前記連続的な窒化ケイ素層の水平部分と前記絶縁層の間の各水平界面領域は、垂直窒素濃度勾配を有する、項目2に記載の3次元メモリデバイス。
(項目7)
前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含むエピタキシャルチャネル部分をさらに含み、
前記連続的な窒化ケイ素層の一部分は、前記エピタキシャル部分の側壁に接触する、項目2に記載の3次元メモリデバイス。
(項目8)
前記トンネル誘電体は、前記酸窒化ケイ素部分の実質的に垂直な内側壁と、前記窒化ケイ素部分の内側壁に接触する、項目1に記載の3次元メモリデバイス。
(項目9)
前記酸窒化ケイ素部分は、前記窒化ケイ素部分によって互いに垂直方向に離間されるとともに前記絶縁層の各レベルに位置する離散構造である、項目1に記載の3次元メモリデバイス。
(項目10)
各酸窒化ケイ素部分を側方で取り囲むとともに、各絶縁層によって側方で取り囲まれる環状酸化ケイ素部分をさらに含む、項目9に記載の3次元メモリデバイス。
(項目11)
前記窒化ケイ素部分は、前記導電層の各レベルに位置し、
前記酸窒化ケイ素部分は、前記絶縁層の各レベルに位置する、項目1に記載の3次元メモリデバイス。
(項目12)
前記酸化ケイ素部分の内側壁は、前記酸窒化ケイ素部分の内側壁と垂直方向に一致する、項目1に記載の3次元メモリデバイス。
(項目13)
前記酸窒化ケイ素部分のうちの少なくとも1つの最も下の酸窒化ケイ素部分は、前記垂直半導体チャネルの外側壁に接触し、
前記少なくとも1つの最も下の酸窒化ケイ素部分を除く全ての酸窒化ケイ素部分は、前記トンネル誘電体によって前記垂直半導体チャネルから側方で離間されている、項目1に記載の3次元メモリデバイス。
(項目14)
前記モノリシック3次元メモリ構造は、モノリシック3次元NANDメモリデバイスを含み、
前記導電層は、前記モノリシック3次元NANDメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック3次元NANDメモリデバイスは、前記シリコン基板上にモノリシック3次元NANDストリングのアレイを含み、
モノリシック3次元NANDストリングの前記アレイの第1デバイスレベルでの少なくとも1つのメモリセルは、モノリシック3次元NANDストリングの前記アレイの第2デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック3次元NANDストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの1つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第1デバイスレベルに位置する第1制御ゲート電極と、前記第2デバイスレベルに位置する第2制御ゲート電極と、を含む、項目1に記載の3次元メモリデバイス。
(項目15)
デバイス構造を形成する方法であって、
基板の上に絶縁層とスペーサ材料層の交互積層体を形成することと、
前記交互積層体を通して延びるとともに、酸素含有誘電性ケイ素化合物層、トンネル誘電体および垂直半導体チャネルを含むインプロセスメモリ積層体構造を形成ことと、
前記スペーサ材料層のレベルでの前記酸素含有誘電性ケイ素化合物層の部分を、メモリデバイスの電荷蓄積要素である窒化ケイ素部分に変換することと、
を含む方法。
(項目16)
前記交互積層体を通して裏面トレンチを形成することと、
前記絶縁層に対して選択的に前記スペーサ材料層を除去することによって裏面凹部を形成することと、
前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換する前に、前記裏面凹部の各レベルで前記酸素含有誘電性ケイ素化合物層の外側壁を物理的に露出させることと、
をさらに含む、項目15に記載の方法。
(項目17)
前記インプロセスメモリ積層体構造は、前記酸素含有誘電性ケイ素化合物層を側方で取り囲む酸化ケイ素層をさらに含み、
前記絶縁層は、酸化ケイ素材料を含み、
前記スペーサ材料層の除去は、前記酸化ケイ素層に対して選択的に行われる、項目16に記載の方法。
(項目18)
前記スペーサ材料層は、窒化ケイ素を含み、
前記スペーサ材料層の除去後であるとともに前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換する前に、前記裏面凹部の各レベルで前記酸化ケイ素層の部分を除去すること、をさらに含む、項目17に記載の方法。
(項目19)
前記絶縁層の物理的に露出された表面部分と、前記酸素含有誘電性ケイ素化合物層の前記部分を連続的な窒化ケイ素材料部分に同時に変換することにより、連続的な窒化ケイ素層を形成こと、をさらに含み、
前記連続的な窒化ケイ素材料部分は、前記交互積層体内の最も下の絶縁層から最も上の絶縁層まで延びる、項目16に記載の方法。
(項目20)
前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換した後、前記裏面凹部の未充填体積内に導電層を形成すること、をさらに含む、項目16に記載の方法。
(項目21)
前記連続的な窒化ケイ素層上に少なくとも1つの裏面閉塞誘電体層を形成すること、をさらに含み、
前記導電層は、前記少なくとも1つの裏面閉塞誘電体層の形成後に前記裏面凹部の残った体積内に形成される、項目20に記載の方法。
(項目22)
前記少なくとも1つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、項目21に記載の方法。
(項目23)
前記交互積層体を通して延びるメモリ開口部を形成することと、
前記メモリ開口部の底部に、エピタキシャルチャネル部分を形成すること、をさらに含み、
前記エピタキシャルチャネル部分は、前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含み、
インプロセスメモリ積層体構造は、前記メモリ開口部内の前記エピタキシャルチャネル部分の上面に形成される、項目15に記載の方法。
(項目24)
前記窒化ケイ素部分への前記酸素含有誘電性ケイ素化合物層の前記部分の変換は、熱窒化プロセスおよびプラズマ窒化プロセスから選択されるプロセスによって行われる、項目15に記載の方法。
(項目25)
前記酸素含有誘電性ケイ素化合物層は、酸窒化ケイ素層を含む、項目15に記載の方法。
(項目26)
前記酸素含有誘電性ケイ素化合物層は、酸化ケイ素層を含む、項目15に記載の方法。
(項目27)
前記デバイス構造は、モノリシック3次元NANDメモリデバイスを含み、
前記スペーサ材料層は、導電層で置換され、
前記導電層は、前記モノリシック3次元NANDメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック3次元NANDメモリデバイスは、前記シリコン基板の上にモノリシック3次元NANDストリングのアレイを含み、
モノリシック3次元NANDストリングの前記アレイの第1デバイスレベルでの少なくとも1つのメモリセルは、モノリシック3次元NANDストリングの前記アレイの第2デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック3次元NANDストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの1つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第1デバイスレベルに位置する第1制御ゲート電極と、前記第2デバイスレベルに位置する第2制御ゲート電極と、を含む、項目15に記載の方法。
(項目28)
3次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、外側壁の第1部分が前記絶縁層の近位側壁に接触するトンネル誘電体層と垂直半導体チャネルとを含むメモリ積層体構造と、
前記導電層の各レベルに位置し、ケイ素および窒素を含む誘電体化合物を含むとともに、前記トンネル誘電体層の前記外側壁の第2部分に接触する電荷トラップ材料部分と、
を含む3次元メモリデバイス。
(項目29)
前記電荷トラップ材料部分は、前記交互積層体を通して延びており、前記交互積層体内で導電層と絶縁層の垂直方向に隣接する各対間に位置する水平部分を含んでいるとともに、前記絶縁層の各遠位側壁に接触する追加の垂直部分を含む連続的な電荷トラップ材料層の垂直部分である、項目28に記載の3次元メモリデバイス。
(項目30)
前記連続的な電荷トラップ材料層は、連続的な酸窒化ケイ素層を含む、項目29に記載の3次元メモリデバイス。
(項目31)
前記トンネル誘電体層は、少なくとも1つの酸化ケイ素部分と、窒化ケイ素層と、前記垂直半導体チャネルに接触する酸化ケイ素層と、を有するONO積層体を含む、項目30に記載の3次元メモリデバイス。
(項目32)
前記少なくとも1つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁を含むとともに、前記交互積層体内の複数の層を通して連続的に延びる連続的な酸化ケイ素層を含む、項目31に記載の3次元メモリデバイス。
(項目33)
前記少なくとも1つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁の前記第2部分を含む複数の離散した酸化ケイ素部分を有し、前記導電層の各レベルに位置するとともに、垂直方向に前記絶縁層のレベルまで延びていない、項目31に記載の3次元メモリデバイス。
(項目34)
前記ONO積層体内の前記窒化ケイ素層の外側壁は、前記トンネル誘電体層の前記外側壁の前記第1部分を含み、
前記ONO積層体内の前記窒化ケイ素層は、前記複数の離散した酸化ケイ素部分の内側壁に接触する、項目33に記載の3次元メモリデバイス。
(項目35)
前記電荷トラップ材料部分は、第1酸窒化ケイ素材料を含み、
前記連続的な酸窒化ケイ素層の水平部分は、前記第1酸窒化ケイ素材料よりも低い平均窒素濃度を有する第2酸窒化ケイ素を含む、項目30に記載の3次元メモリデバイス。
(項目36)
前記電荷トラップ材料部分は、前記導電層の各レベルに位置するとともに垂直方向に前記絶縁層のレベルまで延びていない離散した窒化ケイ素部分を含む、項目28に記載の3次元メモリデバイス。
(項目37)
互いに垂直方向に離間されている酸窒化ケイ素層をさらに含み、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも1つに接触するとともに前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、前記それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、項目36に記載の3次元メモリデバイス。
(項目38)
前記交互積層体を通して延びており、前記電荷トラップ材料部分のそれぞれに接触するとともに、前記交互積層体内において絶縁層と導電層の垂直方向に隣接する各対間に位置する、連続的な裏面閉塞誘電体層をさらに含む、項目28に記載の3次元メモリデバイス。
(項目39)
前記交互積層体は、テラス領域を含み、
前記テラス領域内において、前記交互積層体内の最も上の導電層以外の各導電層は、前記交互積層体内における任意の上に重なる導電層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、項目28に記載の3次元メモリデバイス。
(項目40)
前記3次元メモリデバイスは、モノリシック3次元NANDメモリデバイスを含み、
前記導電層は、前記モノリシック3次元NANDメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック3次元NANDメモリデバイスは、前記シリコン基板の上にモノリシック3次元NANDストリングのアレイを含み、
モノリシック3次元NANDストリングの前記アレイの第1デバイスレベルでの少なくとも1つのメモリセルは、モノリシック3次元NANDストリングの前記アレイの第2デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第1デバイスレベルに位置する第1制御ゲート電極と、前記第2デバイスレベルに位置する第2制御ゲート電極と、を含み、
モノリシック3次元NANDストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれ1つに隣接して位置する複数の電荷蓄積要素と、を含む、項目28に記載の3次元メモリデバイス。
(項目41)
3次元メモリデバイスを形成する方法であって、
基板の上に絶縁層と犠牲材料層との交互積層体を形成することと、
前記交互積層体を通してメモリ開口部を形成することと、
前記メモリ開口部にシリコン含有材料を形成することと、
前記メモリ開口部内の前記シリコン含有材料の上に、トンネル誘電体層の少なくとも1つのトンネル誘電体副層と垂直半導体チャネルとを含むメモリ積層体構造を形成することと、
前記シリコン含有材料に対して選択的に前記犠牲材料層を除去することによって裏面凹部を形成することと、
前記裏面凹部を通して、窒化プロセスによって、前記シリコン含有材料をケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分に少なくとも部分的に変換することと、
前記裏面凹部内に導電層を形成することと、を含む方法。
(項目42)
前記シリコン含有材料を形成することは、前記メモリ開口部の周りの前記犠牲材料層の各レベルにケイ素を含有する環状エッチストップ材料部分を形成することを含み、
前記トンネル誘電体層は、前記電荷トラップ材料部分のそれぞれに接触する少なくとも1つのトンネル誘電体部分をさらに含む、項目41に記載の方法。
(項目43)
前記窒化プロセスは、前記絶縁層および前記環状エッチストップ材料部分の物理的に露出された表面を窒化することにより、連続的な電荷トラップ材料層を形成する、項目42に記載の方法。
(項目44)
前記犠牲材料層は、窒化ケイ素層を含み、
前記環状エッチストップ材料部分は、前記メモリ開口部内に露出される前記窒化ケイ素層の内側部分を酸化して酸化ケイ素または酸窒化ケイ素部分にすることによって形成される、項目42に記載の方法。
(項目45)
前記窒化プロセスは、各環状エッチストップ材料部分の全体を前記電荷トラップ材料部分に変換する、項目44に記載の方法。
(項目46)
前記窒化プロセスは、各環状エッチストップ材料部分の外側領域を前記電荷トラップ材料部分に変換し、
前記環状エッチストップ材料部分の残った各内側領域は、前記少なくとも1つのトンネル誘電体副層に接触する外側トンネル誘電体部分を構成し、
前記少なくとも1つのトンネル誘電体副層と前記外側トンネル誘電体部分は、集合的に前記トンネル誘電体層を構成する、項目44に記載の方法。
(項目47)
前記少なくとも1つのトンネル誘電体副層内の各層は、少なくとも前記メモリ開口部内へのそれぞれの材料の堆積により、前記メモリ開口部内の体積全体内に形成される、項目44に記載の方法。
(項目48)
前記少なくとも1つのトンネル誘電体副層は、
前記絶縁層の内側部分および前記環状エッチストップ材料部分の窒化によって形成された窒化ケイ素副層と、
酸化ケイ素材料の堆積および前記窒化ケイ素層の内面領域の酸化から選択されるプロセスによって形成される酸化ケイ素副層と、
を含む、項目44に記載の方法。
(項目49)
前記窒化プロセスは、
前記環状エッチストップ材料部分の窒化により離散した窒化ケイ素部分と、
互いに垂直方向に離間されている酸窒化ケイ素層と、を形成し、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも1つに接触するとともに、前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、項目42に記載の方法。
(項目50)
前記メモリ開口部の周りの前記犠牲材料層を前記絶縁層の近位側壁に対して側方に陥凹させることにより、前記メモリ開口部の周りに側方の窪みを形成することと、
前記側方の窪みにシリコン含有半導体材料を堆積させることと、を含み、
前記環状エッチストップ材料部分は、前記シリコン含有半導体材料の離散部分である、項目42に記載の方法。
(項目51)
連続的な裏面閉塞誘電体層を前記裏面凹部内に形成することをさらに含み、
前記導電層は、前記連続的な裏面閉塞誘電体層に形成される、項目42に記載の方法。
(項目52)
前記交互積層体をパターン形成することによってテラス領域を形成することをさらに含み、
前記交互積層体内の最も上の犠牲材料層以外の各犠牲材料層は、前記交互積層体内における任意の上に重なる犠牲材料層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、項目41に記載の方法。
(項目53)
前記3次元メモリデバイスは、モノリシック3次元NANDメモリデバイスを含み、
前記導電層は、前記モノリシック3次元NANDメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック3次元NANDメモリデバイスは、前記シリコン基板の上にモノリシック3次元NANDストリングのアレイを含み、
モノリシック3次元NANDストリングの前記アレイの第1デバイスレベルでの少なくとも1つのメモリセルは、モノリシック3次元NANDストリングの前記アレイの第2デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第1デバイスレベルに位置する第1制御ゲート電極と、前記第2デバイスレベルに位置する第2制御ゲート電極を含み、
モノリシック3次元NANDストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの1つに隣接して位置する複数の電荷蓄積要素と、を含む、項目41に記載の方法。
Claims (12)
- 3次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、組成変調電荷蓄積層、トンネル誘電体および垂直半導体チャネルを含むメモリ積層体構造と、を含み、
前記組成変調電荷蓄積層は、窒化ケイ素部分と酸窒化ケイ素部分の垂直交互積層体を含み、
前記組成変調電荷蓄積層の各窒化ケイ素部分は、前記導電層の最も下のレベルから前記導電層の最も上のレベルまで延びる連続的な窒化ケイ素層の垂直部分であり、
前記連続的な窒化ケイ素層の水平部分は、前記組成変調電荷蓄積層の前記窒化ケイ素部分よりも小さい厚さを有する、3次元メモリデバイス。 - 前記連続的な窒化ケイ素層と各々の前記導電層との間に位置する少なくとも1つの裏面閉塞誘電体層をさらに含む、請求項1に記載の3次元メモリデバイス。
- 前記少なくとも1つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、請求項2に記載の3次元メモリデバイス。
- 前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含むエピタキシャルチャネル部分をさらに含み、
前記連続的な窒化ケイ素層の一部分は、前記エピタキシャルチャネル部分の側壁に接触する、請求項1に記載の3次元メモリデバイス。 - 前記トンネル誘電体は、前記酸窒化ケイ素部分の実質的に垂直な内側壁と、前記窒化ケイ素部分の内側壁に接触する、請求項1に記載の3次元メモリデバイス。
- 前記酸窒化ケイ素部分は、前記窒化ケイ素部分によって互いに垂直方向に離間されるとともに前記絶縁層の各レベルに位置する離散構造である、請求項1に記載の3次元メモリデバイス。
- 各酸窒化ケイ素部分を側方で取り囲むとともに、各絶縁層によって側方で取り囲まれる環状酸化ケイ素部分をさらに含む、請求項6に記載の3次元メモリデバイス。
- 前記窒化ケイ素部分は、前記導電層の各レベルに位置し、
前記酸窒化ケイ素部分は、前記絶縁層の各レベルに位置する、請求項1に記載の3次元メモリデバイス。 - 前記窒化ケイ素部分の内側壁は、前記酸窒化ケイ素部分の内側壁と垂直方向に一致する、請求項1に記載の3次元メモリデバイス。
- 前記酸窒化ケイ素部分のうちの少なくとも1つの最も下の酸窒化ケイ素部分は、前記垂直半導体チャネルの外側壁に接触し、
前記少なくとも1つの最も下の酸窒化ケイ素部分を除く全ての酸窒化ケイ素部分は、前記トンネル誘電体によって前記垂直半導体チャネルから側方で離間されている、請求項1に記載の3次元メモリデバイス。 - 前記3次元メモリデバイスは、モノリシック3次元NANDメモリデバイスを含み、
前記導電層は、前記モノリシック3次元NANDメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック3次元NANDメモリデバイスは、前記シリコン基板上にモノリシック3次元NANDストリングのアレイを含み、
モノリシック3次元NANDストリングの前記アレイの第1デバイスレベルでの少なくとも1つのメモリセルは、モノリシック3次元NANDストリングの前記アレイの第2デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置するメモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック3次元NANDストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの1つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第1デバイスレベルに位置する第1制御ゲート電極と、前記第2デバイスレベルに位置する第2制御ゲート電極と、を含む、請求項1に記載の3次元メモリデバイス。 - 3次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、組成変調電荷蓄積層、トンネル誘電体および垂直半導体チャネルを含むメモリ積層体構造と、を含み、
前記組成変調電荷蓄積層は、窒化ケイ素部分と酸窒化ケイ素部分の垂直交互積層体を含み、
前記組成変調電荷蓄積層の各窒化ケイ素部分は、前記導電層の最も下のレベルから前記導電層の最も上のレベルまで延びる連続的な窒化ケイ素層の垂直部分であり、
前記絶縁層は、酸化ケイ素を含み、
前記連続的な窒化ケイ素層の水平部分と前記絶縁層の間の各水平界面領域は、垂直窒素濃度勾配を有する、3次元メモリデバイス。
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