JP6306233B1 - フラッシュメモリおよびその製造方法 - Google Patents
フラッシュメモリおよびその製造方法 Download PDFInfo
- Publication number
- JP6306233B1 JP6306233B1 JP2017037089A JP2017037089A JP6306233B1 JP 6306233 B1 JP6306233 B1 JP 6306233B1 JP 2017037089 A JP2017037089 A JP 2017037089A JP 2017037089 A JP2017037089 A JP 2017037089A JP 6306233 B1 JP6306233 B1 JP 6306233B1
- Authority
- JP
- Japan
- Prior art keywords
- layer
- flash memory
- substrate
- columnar
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 45
- 239000010703 silicon Substances 0.000 claims abstract description 45
- 238000003860 storage Methods 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 157
- 239000012535 impurity Substances 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011819 refractory material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Abstract
【課題】 ３次元構造のメモリセルを含むＮＯＲ型フラッシュメモリを提供する。【解決手段】 本発明のフラッシュメモリ１００は、シリコン基板１１０の表面から垂直方向に延在しかつ活性領域を含む複数の柱状部１２０と、各柱状部１２０の側部を取り囲むように形成された複数の電荷蓄積部１３０と、各電荷蓄積部１３０の側部を取り囲むように形成された複数のコントロールゲート１４０とを含む。柱状部１２０の一方の端部がコンタクトホールを介してビット線１５０に電気的に接続され、柱状部１２０の他方の端部がシリコン基板１１０の表面に形成された導電領域に電気的に接続される。【選択図】 図１
Description
本発明は、ＮＯＲ型フラッシュメモリに関し、特にメモリセルの構造に関する。
フラッシュメモリには、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、ＮＡＮＤストリングからなるメモリセルアレイを構成することで、占有面積を削減し、集積度の高いメモリセルアレイを実現することができる。一方、ＮＯＲ型のフラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置する構成であり、１つのメモリセルへの高速なランダムアクセスが可能となる反面、メモリセル毎にコンタクトを取る必要があるため、ＮＡＮＤ型に比べるとメモリセルの占有面積が大きくなる。
ＮＯＲ型のフラッシュメモリでは、その集積度の向上を図るために、仮想接地方式や多値方式を採用している。典型的な仮想接地方式では、メモリセルのソース／ドレインが行方向に隣接するメモリセルのソース／ドレインと共通であり、共通のソースおよびドレインがビット線に電気的に接続される。読出しを行うとき、選択されたメモリセルのソースが接地電位に、ドレインが読出し電圧に印加され、隣接するメモリセルのソース／ドレインがフローティング状態にされる（特許文献１、２）。
多値方式では、フローティングゲートまたは電荷をトラップする電荷蓄積領域への電荷を制御することでメモリセルに複数のしきい値を設定する。特許文献３は、電荷トラップ型の多値メモリとしてミラービットタイプのフラッシュメモリを開示している。このフラッシュメモリは、シリコン基板表面とゲート電極との間に、酸化膜−窒化膜−酸化膜のＯＮＯを形成し、酸化膜と窒化膜との界面に電荷を捕獲する。ソース／ドレインに印加する電圧を入れ替えることで、窒化膜（電荷蓄積層）のソース側、ドレイン側にそれぞれ電荷を保持させ、１つのメモリセルに２ビットの情報を記憶する。また、ゲート電極の両端近傍に分離したＯＮＯ膜を形成し、電荷を蓄積する領域を物理的に切り離す構成も提案されている。
また、半導体デバイスの高集積化に伴い、メモリセルを３次元または垂直方向にスタックする３次元ＮＡＮＤフラッシュメモリが開発されている（例えば、特許文献４）。このフラッシュメモリは、半導体基板上に、その表面から垂直方向に延びる複数のピラーを形成し、ピラーの側壁を、例えば、トンネル絶縁層、電荷蓄積層およびブロック絶縁層を含むメモリ膜が取り囲んでいる。
ＮＯＲ型のフラッシュメモリにおいても、高い動作電流と高い集積度が要求される中で、メモリセルの縮小を行ってきたが、そのスケーリングは限界に近づきつつある。メモリセルのチャンネル長が短くなるとソース／ドレイン間の距離が短くなり、あるいはデザインルールが小さくなると、ゲート電極とソース／ドレイン間の距離が短くなり、予期しないブレークダウンによりメモリセルが勝手にオンし、読出しエラーや書込みエラーなどの原因となる。また、そのような状況であっても、プログラムや消去の動作時間の短縮が求められている。
本発明は、このような従来の課題を解決し、３次元構造のメモリセルを含むＮＯＲ型フラッシュメモリおよびその製造方法を提供することを目的とする。
本発明のＮＯＲ型フラッシュメモリは、基板と、前記基板上に形成された導電領域と、前記基板の表面から垂直方向に延在し、かつ活性領域を含む複数の柱状部と、各柱状部の側部を取り囲むように形成された複数の電荷蓄積部と、各電荷蓄積部の側部を取り囲むように形成された複数のコントロールゲートとを含み、前記柱状部の一方の端部がコンタクトホールを介してビット線に電気的に接続され、前記柱状部の他方の端部が前記導電領域に電気的に接続される。
好ましくは前記柱状部は、シリコンまたは多結晶シリコンから構成され、前記柱状部の一方の端部にはドレイン領域が形成され、他方の端部にはソース領域が形成されている。好ましくは前記柱状部は、概ね円筒状を有し、前記電荷蓄積部は、円筒状の側部を一周取り囲む。好ましくは電荷蓄積部は、酸化膜（Ｏ）、窒化膜（Ｎ）および酸化膜（Ｏ）を含む。好ましくは前記導電領域は、シリコン基板上に形成されたｎ＋シリコン層である。好ましくは前記導電領域は、シリコン基板上に形成された金属層と当該金属層上のｎ＋ポリシリコン層である。好ましくは前記金属層は、高融点シリサイド層である。好ましくは前記導電領域は、ソース線を構成し、複数の柱状部に共通に接続される。好ましくは前記基板は、シリコン基板であり、メモリセルの周辺回路は、シリコン基板上に形成され、メモリセルは、シリコン基板上に形成された導電領域上に形成される。
本発明に係るＮＯＲ型のフラッシュメモリの製造方法は、基板上に導電領域を形成し、前記導電領域上にバッファ層を形成し、前記バッファ層内に前記導電領域に至る開口を形成し、前記開口を含む領域にシリコン層またはポリシリコン層を形成し、前記シリコン層またはポリシリコン層の一部を除去し、前記基板上にシリコンまたはポリシリコンからなる柱状部を形成し、前記柱状部の側部を取り囲むように電荷蓄積部を形成し、前記電荷蓄積部の側部を取り囲むようにコントロールゲートを形成し、前記柱状部、前記コントロールゲートを含む基板上に層間絶縁膜を形成し、前記層間絶縁膜にコンタクトホールを形成して前記柱状部の一方の端部に電気的に接続するビット線を形成する工程を有する。
好ましくは製造方法はさらに、前記バッファ層が露出されるまで前記シリコン層またはポリシリコン層を平坦化する工程を含む。好ましくは前記バッファ層を形成する工程は、第１のバッファ層を形成し、当該第１のバッファ層上に第２のバッファ層を形成することを含み、製造工程はさらに、前記シリコン層またはポリシリコン層が平坦化された後に、第２のバッファ層を選択的に除去する工程を含む。好ましくは前記導電領域の不純物を前記柱状部の端部に拡散させる工程を含む。好ましくは製造方法はさらに、基板上に絶縁層を形成し、当該絶縁層上に金属層を形成する工程を含み、前記導電領域は、前記金属層上に形成される。好ましくは前記金属層は、高融点シリサイド金属である。
本発明によれば、メモリセルを３次元構造にしたことにより、２次元的なスケーリングによる制約を受けることなくメモリセルの活性領域を形成することができる。これにより、メモリセルの集積化と高い動作電流とを同時に実現することができる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、３次元構造のＮＯＲ型フラッシュメモリを例示する。なお、図面は、発明の説明を容易にするために描かれており、図面に示された各部のスケールは、実際のデバイスのスケールと必ずしも一致しないことに留意すべきである。
図１（Ａ）は、本発明の実施例に係るＮＯＲ型フラッシュメモリのメモリセルを構成する柱状部の概略を示す斜視図、図１（Ｂ）は、柱状部に接続されるビット線およびコントロールゲートの概略を示す斜視図である。
本発明の実施例に係るＮＯＲ型フラッシュメモリ１００は、図１（Ａ）に示すように、
半導体基板１１０と、半導体基板１１０の表面から垂直方向に延在する複数の柱状部１２０と、複数の柱状部１２０の側部を取り囲むように形成された電荷蓄積部１３０とを含む。半導体基板１１０は、例えば、シリコン基板である。柱状部１２０は、例えば、円柱状のシリコンまたはポリシリコンからなり、メモリセルの活性領域またはチャンネル領域を形成する。メモリセルがｎ型のＭＯＳ構造を有する場合には、柱状部１２０は、例えば、ｐ型のシリコンまたはポリシリコンから構成される。
半導体基板１１０と、半導体基板１１０の表面から垂直方向に延在する複数の柱状部１２０と、複数の柱状部１２０の側部を取り囲むように形成された電荷蓄積部１３０とを含む。半導体基板１１０は、例えば、シリコン基板である。柱状部１２０は、例えば、円柱状のシリコンまたはポリシリコンからなり、メモリセルの活性領域またはチャンネル領域を形成する。メモリセルがｎ型のＭＯＳ構造を有する場合には、柱状部１２０は、例えば、ｐ型のシリコンまたはポリシリコンから構成される。
図２（Ａ）は、柱状部１２０の斜視図、図２（Ｂ）は、そのＡ−Ａ線断面図である。柱状部１２０は、直径Ｄ、垂直方向の長さがＬ１の円筒形状を有する。但し、これは一例であり、柱状部１２０は、角柱状であってもよい。柱状部１２０の直径Ｄは、後述するようにバッファ層に形成する開口の大きさにより決定され、長さＬ１は、バッファ層の厚さにより決定することができる。柱状部１２０の一方の端部Ｓ１には、ドレイン領域が形成され、他方の端部Ｓ２には、ソース領域が形成される。メモリセルがｎ型のＭＯＳ構造であるとき、ドレイン領域およびソース領域は、それぞれｎ型である。
電荷蓄積部１３０は、柱状部１２０のほぼ中央の側部を帯状に完全に取り囲む。電荷蓄積部１３０は、そこに電荷を蓄積するための層または界面を含む。電荷蓄積部１３０は、コントロールゲート１４０と柱状部１２０との間に高い容量結合を提供するように、比較的誘電率の高い物質を含むことが望ましい。例えば、電荷蓄積部１３０は、内側から順に、酸化膜（Ｏ）１３２、窒化膜（Ｎ）１３４、および酸化膜（Ｏ）１３６を含み、ＯＮＯ膜の界面に電荷をトラップする。電荷蓄積部１３０の垂直方向の長さはＬ２（Ｌ２＜Ｌ１）であり、長さＬ２は、実質的にチャンネル長を相当する。
図１（Ｂ）に示すように、柱状部１２０の電荷蓄積部１３０を取り囲むようにコントロールゲート１４０が形成される。柱状部１２０の一方の端部Ｓ１はドレイン領域であり、列方向の柱状部１２０の各ドレイン領域はビット線１５０に共通に電気的に接続され、柱状部１２０の他方の端部Ｓ２はソース領域であり、複数の柱状部１２０の各ソース領域は、ソース線ＳＬに共通に電気的に接続される。コントロールゲート１４０は、図示しないワード線に電気的に接続され、ワード線に動作電圧が印加されたとき、電荷蓄積部１３０を介して柱状部１２０に電界を与える。読出し動作のとき、電荷蓄積部１３０に電子が蓄積されていなければ、電子が蓄積されているときよりも比べて大きな電界が柱状部１２０へ作用し、柱状部１２０に反転層が形成され、ソース／ドレイン間に電流が流れる。電荷蓄積部１３０に電子が蓄積されていれば、反転層が形成されず、ソース／ドレイン間に電流が流れない。本実施例では、柱状部１２０が概ね円筒状であり、それを帯状の電荷蓄積部１３０が取り囲むことで、コントロールゲート１４０から柱状部１２０の外周に一様に電界が作用し、柱状部１２０の外周に環状の反転層が形成され得る。
図３に、メモリセルの等価回路図を示す。メモリセルの読出しを行うとき、ワード線ＷＬに読出し電圧が印加され、ビット線ＢＬに或る正の電圧が印加され、ソース線ＳＬにＧＮＤが印加される。電荷蓄積部１３０に電荷が蓄積されているとき、メモリセルのしきい値が高くなり、メモリセルがオフとなるように動作し、電荷蓄積部１３０に電荷が蓄積されていないとき、メモリセルのしきい値が低くなり、メモリセルがオンするように動作する。
メモリセルにデータをプログラムするとき、ワード線ＷＬに高電圧が印加され、ビット線ＢＬに正の電圧が印加され、ソース線ＳＬにＧＮＤが印加され、メモリセルがオンされる。これにより、ドレインからソースに電流が流れ、チャンネルで発生したホットエレクトロンが電荷蓄積部（ＯＮＯ）１３０にトラップされる。
メモリセルに保持されたデータを消去する場合には、２つの方法がある。１つは、電荷蓄積部１３０にトラップされた電荷をＦＮトンネリングにより基板に放出する方法である。例えば、メモリセルのワード線ＷＬに負の電圧を印加し、チャンネル領域側に正の電圧を印加し、ソースおよびドレインをフローティング状態にすることで、電子が電荷蓄積部１３０をトンネリングしてチャンネル領域へ放出される。もう１つは、電荷蓄積部１３０にホットホールを注入し、トラップされた電荷と結合させる方法である。この場合、メモリセルのワード線に負の電圧を印加し、ドレイン領域に正の電圧を印加し、ソース領域をフローティング状態にすることでホットホールを電荷蓄積部１３０に注入する。
次に、本発明の第１の実施例によるメモリセルの製造方法について図４ないし図７を参照して説明する。但し、図面には、便宜上、１つのメモリセルの形成が例示されている。図４（Ａ）に示すように、シリコン基板２００が用意される。シリコン基板２００は、半絶縁性のｉ型、あるいはｐ型である。シリコン基板２００の表面に、リンまたは砒素などの不純物をイオン注入し、シリコン基板２００の表面にｎ＋の高不純物層２１０を形成する。イオン注入のエネルギーおよび時間は、高不純物層２１０の不純物濃度や膜厚に応じて適宜選択される。高不純物層２１０は、メモリセルアレイのソース線ＳＬを構成する。
次に、図４（Ｂ）に示すように、高不純物層２１０の全面に第１のバッファ層２２０が形成される。第１のバッファ層２２０は、例えば、シリコン酸化膜（ＳｉＯ２）である。次いで、第１のバッファ層２２０の全面に第２のバッファ層２３０が形成される。第２のバッファ層２３０は、例えば、シリコン窒化膜（ＳｉＮ）である。第１のバッファ層２２０、第２のバッファ層２３０は、例えば、ＣＶＤによりデポジットされる。
次に、図４（Ｃ）に示すように、第２のバッファ層２３０上にマスク層２４０が形成される。マスク層２４０は、例えばフォトレジスト層であり、マスク層２４０には、フォトリソ工程により直径Ｄの円形状の開口が形成される。次に、マスク層２４０をエッチング用マスクに用いて、第２のバッファ層２３０および第１のバッファ層２２０を異方性ドライエッチングする。好ましくは、第１のバッファ層２２０と高不純物層２１０との間で選択比の大きなエッチャントが選択される。これにより、高不純物層２１０に到達した時点でエッチングを比較的容易に停止させることができる。その結果、第２のバッファ層２３０および第１のバッファ層２２０には、高不純物層２１０に至る、ほぼ直径Ｄの開口２５０が形成される。
次に、マスク層２４０を除去し、図４（Ｄ）に示すように、開口２５０を含む第２のバッファ層２３０の全面に、ＣＶＤ等により一定の膜厚のポリシリコン層２６０が形成される。ポリシリコン層２６０は、開口２５０内を充填し、開口２５０内に充填されたポリシリコンは、メモリセルのアクティブ領域またはチャンネル領域を提供する柱状部となる。メモリセルがｎ型のＭＯＳ構造である場合には、ポリシリコン層２６０は、ボロン等がドープされたｐ型のポリシリコンであることができる。また、柱状部をポリシリコン以外で構成することも可能である。この場合、開口２５０内に露出されたシリコン層（高不純物層２１０）を起点にシリコン層をエピタキシャル成長させる。シリコン層は、開口２５０内を充填し、第２のバッファ層２３０の全面を覆う膜厚まで成長される。
次に、ポリシリコン層２６０の平坦化処理またはエッチバック処理が行われる。平坦化処理は、好ましくはＣＭＰ（Chemical Mechanical Polishing）により行われ、図５（Ｅ）に示すように、第２のバッファ層２３０が露出されるまで行われる。これにより、開口２５０内にポリシリコンからなる柱状部１２０が形成される。柱状部１２０の軸方向の長さは、メモリセルのアクティブ領域あるいはチャンネル長を規定する。このため、平坦化処理は、ＣＭＰにより精度良く行われることが望ましい。次に、柱状部１２０を含む第２のバッファ層２３０の全面にリンまたは砒素のイオン注入が行われる。このイオン注入により、柱状部１２０の端部にｎ型のドレイン領域が形成される。イオン注入のエネルギーおよび時間等を適宜選択することで、所望のドレイン領域の深さおよび不純物濃度を得ることができる。なお、イオン注入以外にも、例えば、ｎ＋の層を全面に形成し、個相拡散により柱状部１２０にドレイン領域を形成するようにしてもよい。
次に、図５（Ｆ）に示すように、第２のバッファ層２３０が除去される。好ましくは、第２のバッファ層２３０は、第１のバッファ層２２０に対して選択性のあるウエットエッチングにより除去される。これにより、柱状部１２０の底部のみが第１のバッファ層２２０によって包囲され、それ以外の柱状部１２０の側部および上部が露出される。ここで留意すべきは、第１のバッファ層２２０の厚さまたは第２のバッファ層２３０の厚さを適宜選択することで、柱状部１２０の長さおよび露出される側部の範囲を決定し得ることである。
次に、図５（Ｇ）に示すように、柱状部１２０を含む第１のバッファ層２２０の全面に電荷蓄積部２７０が形成される。電荷蓄積部２７０は、酸化膜（Ｏ）２７２、窒化膜（Ｎ）２７４、酸化膜（Ｏ）２７６のＯＮＯ構造であり、それぞれ一定の膜厚で形成される。
次に、図６（Ｈ）に示すように、電荷蓄積部２７０を覆うように全面に一定の膜厚でコントロールゲート用の導電層２８０が形成される。導電層２８０は、例えば、不純物がドープされたポリシリコン、Ａｌ、Ｃｕなどの金属材料であることができる。さらに、導電層２８０は、ポリシリコンとその上に形成される１つまたは複数の金属層を含むものでもよい（例えば、ＴｉＮ、Ｗ）。
次に、図６（Ｉ）に示すように、電荷蓄積部２７０が露出するように導電層２８０がエッチングされる。エッチングは、特に限定されないが、例えば、２段階の工程から行うことができる。最初にＣＭＰにより導電層２８０を一定の膜厚まで平坦化し、その後に、電荷蓄積部２７０に対して選択性のあるエッチャントを用いて導電層２８０をエッチングする。これにより、柱状部１２０の頂部の電荷蓄積部２７０が露出され、柱状部１２０の側部を覆う帯状の導電層２８０を得ることができる。
次に、基板全面に、例えば、シリコン酸化膜等の層間絶縁膜２９０が形成される。次いで、層間絶縁膜２９０上にレジスト等のマスク層（図中、省略）を形成し、フォトリソ工程によりマスク層に開口を形成し、次いで、図６（Ｊ）に示すように、マスク層を介して層間絶縁膜２９０および電荷蓄積部２７０をエッチングし、層間絶縁膜２９０内に柱状部１２０に到るコンタクトホール３００を形成する。
次に、図７（Ｋ）に示すように、コンタクトホール３００を含む基板全面に、ビット線用の金属材料３１０が形成される。金属材料３１０は、例えば、ＡｌまたはＣｕ等である。次いで、金属材料３１０がフォトリソ工程によりビット線に加工される。また、図４（Ｄ）から図６（Ｊ）の工程において、基板には一定の温度が印加され、その工程中に高不純物層２１０の不純物が柱状部１２０の端部に拡散し、柱状部１２０の端部にはｎ型のソース拡散領域３２０が形成される。第１のバッファ層２１０の膜厚は、高不純物層２１０から不純物が拡散する距離にほぼ等しくなるように調整される。
シリコン基板２００の表面全体に高不純物層２１０、すなわちソース線ＳＬを形成することで、メモリセルアレイの全てのメモリセルのソース拡散領域３２０をソース線ＳＬに共通に接続することができる。あるいは、シリコン基板２００の表面の選択された領域に複数の高不純物層２１０を形成することで、選択されたメモリセルのソース拡散領域３２０をソース線ＳＬに共通に接続することができる。
次に、本発明の第２の実施例によるメモリセルの製造方法について図８ないし図１１を参照して説明する。第２の実施例では、図８（Ａ）に示すように、シリコン基板２００上に絶縁層４００が形成される。絶縁層４００は、例えばシリコン酸化膜である。次に、絶縁層４００上に、金属層４１０が形成される。金属層４１０は、以後の工程中の高温プロセスに耐えられるように、高融点材料であることが望ましく、例えば、ＷＳｉのようなシリサイド金属であることができる。次いで、金属層４１０上に、リンや砒素などの不純物がドープされたｎ＋の高不純物ポリシリコン層４２０が形成される。以後の図８（Ｂ）ないし図１１（Ｋ）のプロセスは、第１の実施例のときの図４（Ｂ）ないし図７（Ｋ）のプロセスと同様に行われる。
図１１（Ｋ）に示すように、ｎ＋のポリシリコン層４１０からの不純物の拡散により柱状部１２０にソース拡散領域３２０が形成される。金属層４１０とｎ＋のポリシリコン層４２０がソール線ＳＬを構成し、メモリセルアレイの全てのメモリセルまたは選択されたメモリセルのソース拡散領域３２０に共通に接続される。また、周辺回路は、メモリセルアレイよりも下方のシリコン基板２００上に形成することができ、つまり、周辺回路を形成する領域では、絶縁層４００、金属層４１０およびポリシリコン層４２０が除去され、シリコン基板２００の表面に周辺回路が形成される。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：ＮＯＲ型フラッシュメモリ
１１０：シリコン基板
１２０：柱状部
１３０：電荷蓄積部
１３２、１３６：酸化膜（Ｏ）
１３４：窒化膜（Ｎ）
１４０：コントロールゲート
１５０：ビット線
２００：シリコン基板
２１０：高不純物層
２２０：第１のバッファ層
２３０：第２のバッファ層
２４０：マスク層
２５０：開口
２６０：柱状部
２７２、２７６：酸化膜（Ｏ）
２７４：窒化膜（Ｎ）
４００：絶縁層
４１０：金属層
４２０：ポリシリコン層
１１０：シリコン基板
１２０：柱状部
１３０：電荷蓄積部
１３２、１３６：酸化膜（Ｏ）
１３４：窒化膜（Ｎ）
１４０：コントロールゲート
１５０：ビット線
２００：シリコン基板
２１０：高不純物層
２２０：第１のバッファ層
２３０：第２のバッファ層
２４０：マスク層
２５０：開口
２６０：柱状部
２７２、２７６：酸化膜（Ｏ）
２７４：窒化膜（Ｎ）
４００：絶縁層
４１０：金属層
４２０：ポリシリコン層
Claims (15)
- 基板と、
前記基板上に形成された高不純物層と、
前記高不純物層上に形成された絶縁層と、
前記高不純物層の表面から前記絶縁層を介して垂直方向に延在し、前記絶縁層によって底部を包囲され、かつ活性領域を含む複数の柱状部と、
前記絶縁層上に形成され、かつ各柱状部の側部を取り囲むように形成された複数の電荷蓄積部と、
各電荷蓄積部の側部を取り囲むように形成された複数のコントロールゲートとを含み、
前記柱状部の一方の端部がコンタクトホールを介してビット線に電気的に接続され、前記柱状部の他方の端部が前記高不純物層から拡散された拡散領域を含む、ＮＯＲ型のフラッシュメモリ。 - 前記柱状部は、シリコンまたは多結晶シリコンから構成され、前記柱状部の一方の端部にはドレイン領域が形成され、他方の端部にはソース領域が形成されている、請求項１に記載のフラッシュメモリ。
- 前記柱状部は、概ね円筒状を有し、前記電荷蓄積部は、円筒状の側部を一周取り囲む、請求項１または２に記載のフラッシュメモリ。
- 電荷蓄積部は、酸化膜（Ｏ）、窒化膜（Ｎ）および酸化膜（Ｏ）を含む、請求項１ないし３いずれか１つに記載のフラッシュメモリ。
- 前記高不純物層は、シリコン基板上に形成されたｎ＋シリコン層である、請求項１に記載のフラッシュメモリ。
- フラッシュメモリはさらに、前記高不純物層とシリコン基板との間に金属層と他の絶縁層とを含む、請求項１に記載のフラッシュメモリ。
- 前記絶縁層の膜厚は、高不純物層から不純物が拡散する距離にほぼ等しい、請求項１に記載のフラッシュメモリ。
- 前記高不純物層は、ソース線を構成し、複数の柱状部に共通に接続される、請求項１に記載のフラッシュメモリ。
- 前記基板は、シリコン基板であり、メモリセルの周辺回路は、シリコン基板上に形成され、メモリセルは、シリコン基板上に形成された導電領域上に形成される、請求項１ないし８いずれか１つに記載のフラッシュメモリ。
- ＮＯＲ型のフラッシュメモリの製造方法であって、
基板上に導電領域を形成し、
前記導電領域上にバッファ層を形成し、
前記バッファ層内に前記導電領域に至る開口を形成し、
前記開口を含む領域にシリコン層またはポリシリコン層を形成し、
前記シリコン層またはポリシリコン層の一部を除去し、前記基板上にシリコンまたはポリシリコンからなる柱状部を形成し、
前記柱状部の側部を取り囲むように電荷蓄積部を形成し、
前記電荷蓄積部の側部を取り囲むようにコントロールゲートを形成し、
前記柱状部、前記コントロールゲートを含む基板上に層間絶縁膜を形成し、
前記層間絶縁膜にコンタクトホールを形成して前記柱状部の一方の端部に電気的に接続するビット線を形成する、工程を備えた製造方法。 - 製造方法はさらに、前記バッファ層が露出されるまで前記シリコン層またはポリシリコン層を平坦化する工程を含む、請求項１０に記載の製造方法。
- 前記バッファ層を形成する工程は、第１のバッファ層を形成し、当該第１のバッファ層上に第２のバッファ層を形成することを含み、
製造工程はさらに、前記シリコン層またはポリシリコン層が平坦化された後に、第２のバッファ層を選択的に除去する工程を含む、請求項１１に記載の製造方法。 - 前記導電領域の不純物を前記柱状部の端部に拡散させる工程を含む、請求項１０に記載の製造方法。
- 製造方法はさらに、基板上に絶縁層を形成し、当該絶縁層上に金属層を形成する工程を含み、
前記導電領域は、前記金属層上に形成される、請求項１０に記載の製造方法。 - 前記金属層は、高融点シリサイド金属である、請求項１４に記載の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017037089A JP6306233B1 (ja) | 2017-02-28 | 2017-02-28 | フラッシュメモリおよびその製造方法 |
| TW106140059A TWI656627B (zh) | 2017-02-28 | 2017-11-20 | 反或型快閃記憶體及其製造方法 |
| CN201810100575.9A CN108511452B (zh) | 2017-02-28 | 2018-02-01 | 或非型闪速存储器及其制造方法 |
| US15/892,350 US10811425B2 (en) | 2017-02-28 | 2018-02-08 | NOR flash memory and manufacturing method thereof |
| KR1020180015842A KR102031703B1 (ko) | 2017-02-28 | 2018-02-08 | Nor형 플래시 메모리 및 그 제조 방법 |
| US16/893,411 US11271005B2 (en) | 2017-02-28 | 2020-06-04 | NOR flash memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017037089A JP6306233B1 (ja) | 2017-02-28 | 2017-02-28 | フラッシュメモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP6306233B1 true JP6306233B1 (ja) | 2018-04-04 |
| JP2018142659A JP2018142659A (ja) | 2018-09-13 |
Family
ID=61828509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017037089A Active JP6306233B1 (ja) | 2017-02-28 | 2017-02-28 | フラッシュメモリおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US10811425B2 (ja) |
| JP (1) | JP6306233B1 (ja) |
| KR (1) | KR102031703B1 (ja) |
| CN (1) | CN108511452B (ja) |
| TW (1) | TWI656627B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI795866B (zh) * | 2021-08-10 | 2023-03-11 | 力晶積成電子製造股份有限公司 | 記憶體結構 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010868A (ja) * | 2006-06-29 | 2008-01-17 | Samsung Electronics Co Ltd | 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法 |
| JP2008117959A (ja) * | 2006-11-06 | 2008-05-22 | Genusion:Kk | 不揮発性半導体記憶装置 |
| JP2011124240A (ja) * | 2008-03-31 | 2011-06-23 | Tokyo Electron Ltd | Ｍｏｓ型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体 |
| JP2015516678A (ja) * | 2012-03-31 | 2015-06-11 | サイプレス セミコンダクター コーポレーション | 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 |
| JP2015149503A (ja) * | 2010-06-28 | 2015-08-20 | マイクロン テクノロジー， インク． | ３次元メモリおよびその形成方法 |
| JP2015170644A (ja) * | 2014-03-05 | 2015-09-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3608919B2 (ja) | 1997-10-07 | 2005-01-12 | シャープ株式会社 | 半導体記憶装置 |
| JP4454896B2 (ja) * | 2001-09-27 | 2010-04-21 | シャープ株式会社 | 仮想接地型不揮発性半導体記憶装置 |
| GB0125529D0 (en) * | 2001-10-24 | 2001-12-12 | The Technology Partnership Plc | Sensing apparatus |
| JP2005064031A (ja) * | 2003-08-12 | 2005-03-10 | Fujio Masuoka | 半導体装置 |
| US6933558B2 (en) * | 2003-12-04 | 2005-08-23 | Advanced Micro Devices, Inc. | Flash memory device |
| US7050330B2 (en) * | 2003-12-16 | 2006-05-23 | Micron Technology, Inc. | Multi-state NROM device |
| JP5421549B2 (ja) | 2008-05-23 | 2014-02-19 | スパンション エルエルシー | 半導体装置の製造方法及び半導体装置 |
| US9129859B2 (en) * | 2013-03-06 | 2015-09-08 | Intel Corporation | Three dimensional memory structure |
| JP5819570B1 (ja) * | 2014-03-03 | 2015-11-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| JP2016058494A (ja) | 2014-09-08 | 2016-04-21 | 株式会社東芝 | 半導体記憶装置 |
| US9224473B1 (en) | 2014-09-15 | 2015-12-29 | Macronix International Co., Ltd. | Word line repair for 3D vertical channel memory |
| US9230985B1 (en) * | 2014-10-15 | 2016-01-05 | Sandisk 3D Llc | Vertical TFT with tunnel barrier |
| CN105990361B (zh) | 2015-02-06 | 2019-06-18 | 旺宏电子股份有限公司 | 高速垂直通道三维与非门存储器装置 |
| US9711530B1 (en) * | 2016-03-25 | 2017-07-18 | Sandisk Technologies Llc | Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures |
| US9812463B2 (en) | 2016-03-25 | 2017-11-07 | Sandisk Technologies Llc | Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof |
| US9691786B1 (en) | 2016-04-29 | 2017-06-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
2017
- 2017-02-28 JP JP2017037089A patent/JP6306233B1/ja active Active
- 2017-11-20 TW TW106140059A patent/TWI656627B/zh active
-
2018
- 2018-02-01 CN CN201810100575.9A patent/CN108511452B/zh active Active
- 2018-02-08 KR KR1020180015842A patent/KR102031703B1/ko active IP Right Grant
- 2018-02-08 US US15/892,350 patent/US10811425B2/en active Active
-
2020
- 2020-06-04 US US16/893,411 patent/US11271005B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010868A (ja) * | 2006-06-29 | 2008-01-17 | Samsung Electronics Co Ltd | 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法 |
| JP2008117959A (ja) * | 2006-11-06 | 2008-05-22 | Genusion:Kk | 不揮発性半導体記憶装置 |
| JP2011124240A (ja) * | 2008-03-31 | 2011-06-23 | Tokyo Electron Ltd | Ｍｏｓ型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体 |
| JP2015149503A (ja) * | 2010-06-28 | 2015-08-20 | マイクロン テクノロジー， インク． | ３次元メモリおよびその形成方法 |
| JP2015516678A (ja) * | 2012-03-31 | 2015-06-11 | サイプレス セミコンダクター コーポレーション | 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 |
| JP2015170644A (ja) * | 2014-03-05 | 2015-09-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180247944A1 (en) | 2018-08-30 |
| TW201834220A (zh) | 2018-09-16 |
| CN108511452A (zh) | 2018-09-07 |
| US11271005B2 (en) | 2022-03-08 |
| CN108511452B (zh) | 2021-04-30 |
| TWI656627B (zh) | 2019-04-11 |
| US20200303384A1 (en) | 2020-09-24 |
| JP2018142659A (ja) | 2018-09-13 |
| KR20180099468A (ko) | 2018-09-05 |
| US10811425B2 (en) | 2020-10-20 |
| KR102031703B1 (ko) | 2019-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101731202B1 (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 갖는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| US8923072B2 (en) | Non-volatile memory device and method of fabricating the same | |
| US20170365616A1 (en) | Vertical non-volatile memory device and method for fabricating the same | |
| TWI637490B (zh) | 半導體元件結構的形成方法以及半導體元件結構 | |
| JP6291584B2 (ja) | 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 | |
| JP6563988B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4482704B2 (ja) | Ｓｏｎｏｓフラッシュメモリにおける倍密度コアゲート | |
| US20150179660A1 (en) | Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof | |
| KR102431682B1 (ko) | 반도체 장치 구조체 | |
| KR20080048313A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7170128B2 (en) | Multi-bit nanocrystal memory | |
| JP6306233B1 (ja) | フラッシュメモリおよびその製造方法 | |
| US6221718B1 (en) | Method of fabricating a flash memory | |
| US10504913B2 (en) | Method for manufacturing embedded non-volatile memory | |
| JP2012094790A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170919 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180306 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180307 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6306233 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |