CN108511452A - 或非型闪速存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种包含三维构造的存储单元的或非型闪速存储器及其制造方法。本发明的闪速存储器(100)包括：多个柱状部(120)，从硅基板(110)的表面沿着垂直方向延伸且包含主动区域；多个电荷累积部(130)，以包围各柱状部(120)的侧部的方式形成；以及多个控制栅极(140)，以包围各电荷累积部(130)的侧部的方式形成。柱状部(120)的一个端部经由接触孔而电连接于位线(150)，柱状部(120)的另一个端部电连接于硅基板(110)的表面上所形成的导电区域。本发明能够不受二维尺度的制约而形成存储单元的主动区域，同时实现存储单元的集成化与高动作电流。

Description

或非型闪速存储器及其制造方法
技术领域
本发明涉及一种或非(NOR)型闪速存储器(flashmemory)，特别涉及一种存储单元(memory cell)的构造。
背景技术
闪速存储器大致已存在与非(NAND)型与NOR型。NAND型闪速存储器通过构成包含NAND串(string)的存储单元阵列，能够削减占有面积，实现集成度高的存储单元阵列。另一方面，NOR型闪速存储器是将一个存储单元配置在位线(bit line)与源极线(source line)之间的结构，虽能够对一个存储单元进行高速随机存取(random access)，但需要与每个存储单元接触，因此，与NAND型相比，存储单元的占有面积增大。
NOR型闪速存储器为了提高集成度而采用了虚拟接地方式或多值方式。在典型的虚拟接地方式中，存储单元的源极/漏极被共用为沿着行方向邻接的存储单元的源极/漏极，共用的源极及漏极电连接于位线。在进行读取时，所选择的存储单元的源极被施加接地电位，漏极被施加读取电压，邻接的存储单元的源极/漏极成为浮动(floating)状态(专利文献1、2)。
在多值方式中，通过对朝向浮动栅极(floating gate)或捕获电荷的电荷累积区域的电荷进行控制，来对存储单元设定多个阈值。专利文献3公开了一种镜像比特型(mirror bit type)闪速存储器作为电荷捕获型多值存储器。所述闪速存储器在硅基板表面与栅极电极之间形成氧化膜-氮化膜-氧化膜的ONO膜，将电荷捕获至氧化膜与氮化膜的边界。通过改变施加至源极/漏极的电压，使电荷分别保持在氮化膜(电荷累积层)的源极侧、漏极侧，将2比特的信息存储于一个存储单元。另外，还提出了如下结构，即，在栅极电极的两端附近形成分离的ONO膜，以物理方式使电荷的累积区域分开。
另外，随着半导体器件的高集成化，已开发出了三维地或沿着垂直方向堆叠存储单元的三维NAND闪速存储器(例如专利文献4)。所述闪速存储器在半导体基板上，形成从所述半导体基板的表面沿着垂直方向延伸的多根支柱(pillar)，由例如包含隧穿绝缘层、电荷累积层及阻挡绝缘层的存储膜包围支柱的侧壁。
现有技术文献
专利文献
专利文献1：日本专利特开2003-100092号公报
专利文献2：日本专利特开平11-110987号公报
专利文献3：日本专利特开2009-283740号公报
专利文献4：日本专利特开2016-58494号公报
发明所要解决的问题
NOR型闪速存储器也在高动作电流与高集成度的要求下缩小了存储单元，但其缩放比例(scaling)正在接近极限。若存储单元的通道长度缩短，则源极/漏极之间的距离会缩短，或者，若设计规则(design rule)减小，则栅极电极与源极/漏极之间的距离会缩短，存储单元会因意外的击穿(breakdown)而随意地导通，这成为读取错误或写入错误等的原因。另外，即使在此种状况下，也要求缩短编程或删除的动作时间。
发明内容
本发明的目的在于解决如上所述的现有问题，并提供包含三维构造的存储单元的NOR型闪速存储器及其制造方法。
解决问题的技术手段
本发明的NOR型闪速存储器包括：基板；导电区域，形成在所述基板上；多个柱状部，从所述基板的表面沿着垂直方向延伸且包含主动区域；多个电荷累积部，以包围各柱状部的侧部的方式形成；以及多个控制栅极(control gate)，以包围各电荷累积部的侧部的方式形成，所述柱状部的一个端部经由接触孔(contact hole)而电连接于位线，所述柱状部的另一个端部电连接于所述导电区域。
优选所述柱状部包含硅或多晶硅，在所述柱状部的一个端部形成有漏极区域，在另一个端部形成有源极区域。优选所述柱状部具有大致圆筒状，所述电荷累积部绕一圈地包围圆筒状的侧部。优选电荷累积部包括氧化膜(O)、氮化膜(N)及氧化膜(O)。优选所述导电区域为形成在硅基板上的n+硅层。优选所述导电区域为形成在硅基板上的金属层与所述金属层上的n+多晶硅层。优选所述金属层为高熔点硅化物层。优选所述导电区域构成源极线，并共同连接于多个柱状部。优选所述基板为硅基板，存储单元的周边电路形成在硅基板上，存储单元形成在硅基板上所形成的导电区域上。
本发明的NOR型闪速存储器的制造方法包括如下步骤：在基板上形成导电区域，在所述导电区域上形成缓冲层，在所述缓冲层内形成到达所述导电区域的开口，在包含所述开口的区域形成硅层或多晶硅层，将所述硅层或多晶硅层的一部分除去，在所述基板上形成包含硅或多晶硅的柱状部，以包围所述柱状部的侧部的方式形成电荷累积部，以包围所述电荷累积部的侧部的方式形成控制栅极，在包含所述柱状部、所述控制栅极的基板上形成层间绝缘膜，在所述层间绝缘膜中形成接触孔，形成电连接于所述柱状部的一个端部的位线。
优选制造方法还包括使所述硅层或多晶硅层平坦化，直到所述缓冲层露出为止的步骤。优选形成所述缓冲层的步骤包括形成第一缓冲层，并在所述第一缓冲层上形成第二缓冲层，制造方法还包括在使所述硅层或多晶硅层平坦化后，选择性地将第二缓冲层除去的步骤。优选包括使所述导电区域的杂质扩散至所述柱状部的端部的步骤。优选制造方法还包括在基板上形成绝缘层，并在所述绝缘层上形成金属层的步骤，所述导电区域形成在所述金属层上。优选所述金属层为高熔点硅化物金属。
发明的效果
根据本发明，通过将存储单元设为三维构造，能够不受二维尺度的制约而形成存储单元的主动区域。由此，能够同时实现存储单元的集成化与高动作电流。
附图说明
图1(A)是表示本发明实施例的NOR型闪速存储器的简要结构的立体图，图1(B)是表示位线及控制栅极的简要结构的立体图。
图2(A)是本发明实施例的存储器元件的柱状部的立体图，图2(B)是图2(A)的A-A线剖视图。
图3是NOR型存储单元的等效电路图。
图4(A)至图4(D)是对本发明第一实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图5(A)至图5(C)是对本发明第一实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图6(A)至图6(C)是对本发明第一实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图7是对本发明第一实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图8(A)至图8(D)是对本发明第二实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图9(A)至图9(C)是对本发明第二实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图10(A)至图10(C)是对本发明第二实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
图11是对本发明第二实施例的NOR型闪速存储器的制造步骤进行说明的简要剖视图。
附图标记说明
100：NOR型闪速存储器
110：硅基板
120：柱状部
130：电荷累积部
132、136：氧化膜(O)
134：氮化膜(N)
140：控制栅极
150：位线
200：硅基板
210：高杂质层
220：第一缓冲层
230：第二缓冲层
240：掩模层
250：开口
260：柱状部
270：电荷累积部
272、276：氧化膜(O)
274：氮化膜(N)
280：导电层
290：层间绝缘膜
300：接触孔
310：金属材料
320：源极扩散区域
400：绝缘层
410：金属层
420：多晶硅层
A-A：线
BL：位线
D：直径
L1、L2：长度
S1、S2：端部
SL：源极线
WL：字线
具体实施方式
其次，参照附图来详细地对本发明的实施方式进行说明。在本实施方式中例示三维构造的NOR型闪速存储器。再者，为了容易对发明进行说明而描绘了附图，应注意附图所示的各部分的比例尺(scale)未必与实际器件的比例尺一致。
实施例
图1(A)是表示构成本发明实施例的NOR型闪速存储器的存储单元的柱状部的简要的立体图，图1(B)是表示连接于柱状部的位线及控制栅极的简要的立体图。
如图1(A)所示，本发明实施例的NOR型闪速存储器100包括：半导体基板110；多个柱状部120，从半导体基板110的表面沿着垂直方向延伸；以及电荷累积部130，以包围多个柱状部120的侧部的方式形成。半导体基板110例如为硅基板。柱状部120例如包含圆柱状的硅或多晶硅，并形成存储单元的主动区域或通道区域。在存储单元具有n型的金属氧化物半导体(Metal Oxide Semiconductor，MOS)构造的情况下，柱状部120例如包含p型的硅或多晶硅。
图2(A)是柱状部120的立体图，图2(B)是图2(A)的A-A线剖视图。柱状部120具有直径为D且垂直方向的长度为L1的圆筒形状。但是，此为一例，柱状部120也可以是棱柱状。如下所述，柱状部120的直径D由形成于缓冲层的开口的大小决定，长度L1能够由缓冲层的厚度决定。在柱状部120的一个端部S1形成漏极区域，在另一个端部S2形成源极区域。当存储单元为n型的MOS构造时，漏极区域及源极区域分别为n型。
电荷累积部130呈带状地完全包围柱状部120的大致中央的侧部。电荷累积部130包含用以累积电荷的层或边界。较理想的是电荷累积部130包含介电常数较高的物质，以在控制栅极140与柱状部120之间提供高电容耦合。例如，电荷累积部130从内侧起依次包含氧化膜(O)132、氮化膜(N)134及氧化膜(O)136，将电荷捕获至ONO膜的边界。电荷累积部130的垂直方向的长度为L2(L2＜L1)，长度L2实质上相当于通道长度。
如图1(B)所示，以包围柱状部120的电荷累积部130的方式形成控制栅极140。柱状部120的一个端部S1为漏极区域，列方向的柱状部120的各漏极区域共同电连接于位线150，柱状部120的另一个端部S2为源极区域，多个柱状部120的各源极区域共同电连接于源极线SL。控制栅极140电连接于未图示的字线，当动作电压施加至字线时，经由电荷累积部130对柱状部120赋予电场。在进行读取动作时，若电子未累积于电荷累积部130，则比累积有电子时更大的电场会作用于柱状部120，在柱状部120形成反转层，电流流入至源极/漏极之间。若在电荷累积部130中累积有电子，则不会形成反转层，电流不会流入至源极/漏极之间。在本实施例中，柱状部120为大致圆筒状，带状的电荷累积部130包围所述柱状部120，由此，电场从控制栅极140一致地作用于柱状部120的外周，从而能够在柱状部120的外周形成环状的反转层。
图3中表示存储单元的等效电路图。当对存储单元进行读取时，读取电压施加至字线WL，某正电压施加至位线BL，GND施加至源极线SL。当电荷累积部130中累积有电荷时，存储单元的阈值升高，存储单元以断开的方式进行动作，当电荷累积部130中未累积有电荷时，存储单元的阈值降低，存储单元以导通的方式进行动作。
当将数据编程至存储单元时，高电压施加至字线WL，正电压施加至位线BL，GND施加至源极线SL，存储单元导通。由此，电流从漏极流入至源极，通道中产生的热电子(hotelectron)被电荷累积部(ONO)130捕获。
在将存储单元所保持的数据删除的情况下，存在两种方法。一种方法是通过富勒诺德海姆(Fowler-Nordheim，FN)隧穿(tunneling)，将电荷累积部130所捕获的电荷释放至基板。例如，将负电压施加至存储单元的字线WL，将正电压施加至通道区域侧，使源极及漏极成为浮动状态，由此，电子会穿过电荷累积部130而向通道区域释放。另一种方法是将热电洞(hot hole)注入至电荷累积部130，使所述热电洞与捕获的电荷耦合。在此情况下，将负电压施加至存储单元的字线，将正电压施加至漏极区域，使源极区域成为浮动状态，由此，将热电洞注入至电荷累积部130。
其次，参照图4(A)至图7来对本发明第一实施例的存储单元的制造方法进行说明。但是方便起见，附图中例示了一个存储单元的形成。如图4(A)所示，准备硅基板200。硅基板200为半绝缘性的i型或p型。将磷或砷等杂质离子注入至硅基板200的表面，在硅基板200的表面形成n+的高杂质层210。根据高杂质层210的杂质浓度或膜厚来适当地选择离子注入的能量及时间。高杂质层210构成存储单元阵列的源极线SL。
其次，如图4(B)所示，在高杂质层210的整个面形成第一缓冲层220。第一缓冲层220例如为氧化硅膜(SiO2)。其次，在第一缓冲层220的整个面形成第二缓冲层230。第二缓冲层230例如为氮化硅膜(SiN)。第一缓冲层220、第二缓冲层230例如通过化学气相沉积(Chemical Vapor Deposition，CVD)而沉积。
其次，如图4(C)所示，在第二缓冲层230上形成掩模层240。掩模层240例如为光阻层，在掩模层240中，通过光刻步骤形成直径D的圆形状的开口。其次，将掩模层240用作蚀刻用掩模，对第二缓冲层230及第一缓冲层220进行各向异性干式蚀刻。优选选择在第一缓冲层220与高杂质层210之间的选择比大的蚀刻剂(etchant)。由此，能够在到达高杂质层210的时间点，较容易地使蚀刻停止。结果在第二缓冲层230及第一缓冲层220中形成到达高杂质层210的大致直径D的开口250。
其次，除去掩模层240，如图4(D)所示，在包含开口250的第二缓冲层230的整个面，通过CVD等形成固定膜厚的多晶硅层260。多晶硅层260对开口250内进行填充，开口250内所填充的多晶硅成为提供存储单元的主动区域或通道区域的柱状部。在存储单元为n型的MOS构造的情况下，多晶硅层260能够为掺杂有硼等的p型的多晶硅。另外，也能够由多晶硅以外的物质来构成柱状部。在此情况下，以开口250内露出的硅层(高杂质层210)为起点而使硅层外延生长。硅层对开口250内进行填充，并生长至覆盖第二缓冲层230的整个面的膜厚。
其次，对多晶硅层260进行平坦化处理或回蚀(etchback)处理。平坦化处理优选通过化学机械抛光(Chemical Mechanical Polishing，CMP)进行，如图5(A)所示，进行到第二缓冲层230露出为止。由此，在开口250内形成包含多晶硅的柱状部120。柱状部120的轴方向长度规定存储单元的主动区域或通道长度。因此，较理想的是通过CMP来高精度地进行平坦化处理。其次，将磷或砷离子注入至包含柱状部120的第二缓冲层230的整个面。通过所述离子注入，在柱状部120的端部形成n型的漏极区域。通过适当地选择离子注入的能量及时间等，能够获得所期望的漏极区域的深度及杂质浓度。再者，除了离子注入以外，例如也可以在整个面形成n+层，并通过固相扩散，在柱状部120形成漏极区域。
其次，如图5(B)所示，除去第二缓冲层230。优选通过对于第一缓冲层220具有选择性的湿式蚀刻来除去第二缓冲层230。由此，仅柱状部120的底部被第一缓冲层220包围，除此以外的柱状部120的侧部及上部露出。此处，应留意的是通过适当地选择第一缓冲层220的厚度或第二缓冲层230的厚度，能够决定柱状部120的长度及露出的侧部的范围。
其次，如图5(C)所示，在包含柱状部120的第一缓冲层220的整个面形成电荷累积部270。电荷累积部270为氧化膜(O)272、氮化膜(N)274、氧化膜(O)276的ONO构造，以固定膜厚形成各个膜。
其次，如图6(A)所示，以覆盖电荷累积部270的方式，在整个面上以固定膜厚形成控制栅极用的导电层280。导电层280例如能够为掺杂有杂质的多晶硅、Al、Cu等金属材料。而且，导电层280也可以包含多晶硅与形成在多晶硅上的一个或多个金属层(例如TiN、W)。
其次，如图6(B)所示，以使电荷累积部270露出的方式对导电层280进行蚀刻。蚀刻并无特别限定，例如能够由两个阶段的步骤进行蚀刻。首先，通过CMP使导电层280平坦化至固定膜厚，然后，使用对于电荷累积部270具有选择性的蚀刻剂来对导电层280进行蚀刻。由此，柱状部120的顶部的电荷累积部270露出，能够获得覆盖柱状部120的侧部的带状的导电层280。
其次，在基板的整个面例如形成氧化硅膜等层间绝缘膜290。其次，在层间绝缘膜290上形成抗蚀剂层等掩模层(图中已省略)，通过光刻步骤在掩模层中形成开口，其次，如图6(C)所示，经由掩模层对层间绝缘膜290及电荷累积部270进行蚀刻，在层间绝缘膜290内形成到达柱状部120的接触孔300。
其次，如图7所示，在包含接触孔300的基板的整个面上形成位线用的金属材料310。金属材料310例如为Al或Cu等。其次，通过光刻步骤将金属材料310加工为位线。另外，在图4(D)至图6(C)的步骤中，对基板施加固定温度，在所述步骤中，高杂质层210的杂质扩散至柱状部120的端部，在柱状部120的端部形成n型的源极扩散区域320。以与从高杂质层210算起的杂质扩散距离大致相等的方式来调整第一缓冲层210的膜厚。
通过在硅基板200的整个表面形成高杂质层210即源极线SL，能够将存储单元阵列的全部存储单元的源极扩散区域320共同连接于源极线SL。或者，通过在硅基板200表面的选择出的区域形成多个高杂质层210，能够将所选择的存储单元的源极扩散区域320共同连接于源极线SL。
其次，参照图8(A)至图11来对本发明第二实施例的存储单元的制造方法进行说明。在第二实施例中，如图8(A)所示，在硅基板200上形成绝缘层400。绝缘层400例如为氧化硅膜。其次，在绝缘层400上形成金属层410。为了耐受以后的步骤中的高温工艺，金属层410较理想为高熔点材料，例如能够为WSi之类的硅化物金属。其次，在金属层410上形成掺杂有磷或砷等杂质的n+的高杂质多晶硅层420。以后的图8(B)至图11的工艺是与第一实施例时的图4(B)至图7的工艺同样地进行。
如图11所示，因杂质从n+的多晶硅层410扩散而在柱状部120形成源极扩散区域320。金属层410与n+的多晶硅层420构成源极线SL，并共同连接于存储单元阵列的全部存储单元或所选择的存储单元的源极扩散区域320。另外，周边电路能够形成在比存储单元阵列更靠下方的硅基板200上，即，在形成周边电路的区域中，除去绝缘层400、金属层410及多晶硅层420，在硅基板200的表面形成周边电路。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的宗旨的范围内进行各种变形、变更。

Claims (10)

1.一种或非型闪速存储器，其特征在于，包括：
基板；
导电区域，形成在所述基板上；
多个柱状部，从所述基板的表面沿着垂直方向延伸且包含主动区域；
多个电荷累积部，以包围各所述柱状部的侧部的方式形成；以及
多个控制栅极，以包围各所述电荷累积部的侧部的方式形成，
所述柱状部的一个端部经由接触孔而电连接于位线，所述柱状部的另一个端部电连接于所述导电区域。
2.根据权利要求1所述的闪速存储器，其特征在于：
所述柱状部包含硅或多晶硅，在所述柱状部的一个端部形成漏极区域，在另一个端部形成源极区域，所述柱状部具有圆筒状，所述电荷累积部绕一圈地包围所述圆筒状的侧部。
3.根据权利要求1所述的闪速存储器，其特征在于：
所述电荷累积部包括氧化膜-氮化膜-氧化膜(ONO)。
4.根据权利要求1所述的闪速存储器，其特征在于：
所述导电区域为形成在硅基板上的n+硅层。
5.根据权利要求1所述的闪速存储器，其特征在于：
所述导电区域为形成在硅基板上的金属层与所述金属层上的n+多晶硅层，所述金属层为高熔点硅化物层，所述导电区域构成源极线，并共同连接于多个所述柱状部。
6.根据权利要求1所述的闪速存储器，其特征在于：
所述基板为硅基板，存储单元的周边电路形成在所述硅基板上，所述存储单元形成在所述硅基板上所形成的所述导电区域上。
7.一种或非型闪速存储器的制造方法，其特征在于，包括如下步骤：
在基板上形成导电区域，
在所述导电区域上形成缓冲层，
在所述缓冲层内形成到达所述导电区域的开口，
在包含所述开口的区域形成硅层或多晶硅层，
将所述硅层或多晶硅层的一部分除去，在所述基板上形成包含硅或多晶硅的柱状部，
以包围所述柱状部的侧部的方式形成电荷累积部，
以包围所述电荷累积部的侧部的方式形成控制栅极，
在包含所述柱状部、所述控制栅极的基板上形成层间绝缘膜，
在所述层间绝缘膜中形成接触孔，形成电连接于所述柱状部的一个端部的位线。
8.根据权利要求7所述的制造方法，其特征在于：
所述制造方法还包括使所述硅层或多晶硅层平坦化，直到所述缓冲层露出为止的步骤，
形成所述缓冲层的步骤包括形成第一缓冲层，并在所述第一缓冲层上形成第二缓冲层，
所述制造方法还包括在使所述硅层或多晶硅层平坦化后，选择性地将所述第二缓冲层除去的步骤。
9.根据权利要求7所述的制造方法，其特征在于：
包括使所述导电区域的杂质扩散至所述柱状部的端部的步骤。
10.根据权利要求7所述的制造方法，其特征在于：
所述制造方法还包括在基板上形成绝缘层，并在所述绝缘层上形成金属层的步骤，所述金属层为高熔点硅化物金属，所述导电区域形成在所述金属层上。
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