KR20050032502A - Ｓｏｎｏｓ 플래시 메모리의 이중 밀도 코어 게이트 - Google Patents

Ｓｏｎｏｓ 플래시 메모리의 이중 밀도 코어 게이트 Download PDF

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KR20050032502A
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선유
밴부스키르크마이클에이.
람스베이마크티.
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

비-휘발성 반도체 메모리 디바이스를 형성하는 방법은 기판(112) 위에 전하 트래핑 유전체(114)를 형성하는 단계와; 상기 코어 영역내의 상기 전하 트래핑 유전체(114) 위에 제 1세트의 메모리 셀 게이트(116)를 형성하는 단계와; 상기 제 1세트의 메모리 셀 게이트(116) 부근에 등각의 절연 재료 층(118)을 형성하는 단계와; 그리고 상기 코어 영역에 제 2세트의 메모리 셀 게이트(122)를 형성하는 단계를 포함하며, 여기서 상기 제 2세트의 메모리 셀 게이트(122)의 각 메모리 셀 게이트가 상기 제 1세트의 메모리 셀 게이트(116)의 적어도 하나의 메모리 셀 게이트에 인접하며, 상기 제 1세트의 메모리 셀 게이트(116)의 각 메모리 셀 게이트가 상기 제 2세트의 메모리 셀 게이트(122)의 적어도 하나의 메모리 셀 게이트에 인접하고, 상기 등각의 절연 재료 층(118)이 각 인접한 메모리 셀 게이트 간에 위치된다.

Description

ＳＯＮＯＳ 플래시 메모리의 이중 밀도 코어 게이트{DOUBLE DENSED CORE GATES IN SONOS FLASH MEMORY}
본 발명은 일반적으로 비휘발성 반도체 메모리 디바이스의 제조에 관한 것이다. 특히, 본 발명은 SONOS 형 비휘발성 메모리 디바이스를 제조하는 개선된 방법에 관한 것이다.
종래의 플로팅 게이트 플래시 메모리 형태의 EEPROM(전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리)들은 터널 산화물의 수직 스택과, 상기 터널 산화물 위의 제 1의 폴리실리콘층과, 상기 제 1의 폴리실리콘층 위의 ONO(산화물-질화물-산화물) 상호레벨 유전체 및 상기 ONO 상호레벨 유전체 위의 제 2의 폴리실리콘 층을 특징으로 하는 메모리 셀을 사용한다. 예를들어, 구터만씨 등이 게이트 산화물과 상호레벨 산화물 간에 놓여지며, 상기 상호레벨 산화물 위의 제어게이트를 가진 플로팅 게이트로 구성된 프로팅 게이트 비휘발성 메모리 셀에 관해 기술하였다(전자 디바이스에 관한 IEEE 회보, Vol.26, No.4, p.576, 1979).
일반적으로 말하면, 플래시 메모리 셀은 드레인 영역에 가까운 채널 섹션과 같은 플로팅 게이트에 기판의 일부로 부터의 핫 전자 주입을 유발시키므로써 프로그램된다. 전자 주입은 프로팅 게이트내로 음전하를 운반한다. 상기 주입 매커니즘은 상기 기판의 소스 영역 및 벌크 부분을 접지시키고, 전자 유인 필드를 형성하도록 상대적으로 높은 양 전압을 제어 전극에 인가하고, "핫"(고 에너지) 전자를 발생하도록 적당한 크기의 양 전압을 드레인 영역에 인가하므로써 유발될 수 있다. 충분한 음전하가 상기 플로팅 게이트에 축적된 후에, 상기 플로팅 게이트의 음전위가 전계 효과 트랜지스터(FET)의 임계 전압을 올리고 후속의 "판독" 모드에 걸쳐 채널 영역을 통하여 흐르는 전류를 억제한다. 상기 판독 전류의 크기는 플래시 메모리 셀이 프로그램되는 지의 여부를 결정하는데 사용된다. 플래시 메모리 셀의 플로팅 게이트를 방전하는 작용은 소거 기능이라 불린다. 상기 소거 기능은 통상 플로팅 게이트과 트랜지스터의 소스 영역(소스 소거 및 음 게이트 소거) 간의 또는 플로팅 게이트와 기판(채널소거) 간의 파울러-노드하임(Fowler-Nordheim) 터널링 매커니즘에 의해 실행된다. 소스 소거 동작은 높은 양 전압을 소스 영역에 인가시키고 각각의 메모리 셀의 드레인을 플로팅하면서 제어 게이트 및 기판을 접지시키므로써 유발된다.
그 후에, SONOS(실리콘 산화물 질화물 산화물 실리콘)형 메모리 디바이스가 소개되었다. IEEE 전자 디바이스 논문, Vol.8, No.3, p.93, 1987 을 참조하라. SONOS형 플래시 메모리 셀은 2개의 실리콘 이산화물 층(절연층) 간에 놓인 통상 실리콘 질화물 층인 전하 트래핑 비-도전 유전층을 갖게 구성된다. 상기 비도전 유전층은 전기 전하 트래핑 매체로서 기능을 한다. 도전 게이트 층은 상위의 실리콘 이산화물 층 상에 위치된다. 상기 전기 전하가 드레인으로서 사용되는 것이 어느 쪽이 든지 그 쪽에 가깝게 국소적으로 트랩화되기 때문에, 상기 구조는 2-트랜지스터 셀, 또는 셀 당 2-비트로서 설명될 수 있다. 다중-레벨이 사용되면, 셀 당 4개 이상의 비트가 달성될 수 있다. 다중-비트 셀은 SONOS형 메모리 디바이스가 집적회로 칩상에 유지/처리된 정보의 양의 증가 경향을 지속되게 촉진하므로 다른 것에 비해 이점을 갖게할 수 있다.
SONOS형 메모리 디바이스는 다양한 이점을 제공한다. 특히, 상기 메모리 셀의 소거 매커니즘이 크게 개선된다. 상기 메모리 셀의 비트 둘다가 적당한 소거 전압을 게이트 및 우측 비트용 드레인 그리고 게이트 및 좌측 비트용 소스에 인가하므로써 소거될 수 있다. 또다른 이점은 싸이클링에서 마모를 감소시켜 디바이스 수명을 증가시키는 것이다. 역 방향으로 판독하는 효과는 동일한 량의 프로그램밍에 대해 훨씬 더 높은 임계 전압이 가능하다는 것이다. 따라서, 메모리 셀의 프로그램된 상태와 프로그램되지 않은 상태 간의 임계 전압에 충분한 델타(delta)를 이루기 위해, 상기 셀이 전진(forward) 방향으로 판독될 때 보다 상기 셀이 역 방향으로 판독될 때에, 훨씬 더 작은 트랩화된 전하의 영역이 요구된다.
전하 트래핑 영역이 가능한한 협소하게 만들어 질시에 상기 소거 매커니즘이 개선된다. 전진 방향으로의 프로그래밍 및 역 방향으로의 판독은 상기 전하 트래핑 영역의 폭을 드레인(우측 비트) 또는 소스에 가까운 협소한 영역으로 제한할 수 있다. 이는 메모리 셀의 훨씬 더 많은 유효한 소거를 허용한다.
국소화된 전하 트래핑의 또다른 이점은 소거동안, 상기 소거가 드레인 가까이에서만 일어나기 때문에 드레인으로 부터 멀리 떨어진 질화물의 영역은 딥 디플리션(deep depletion)을 겪지 않는다는 것이다. 소거후 상기 셀의 최종 임계는 디바이스 구조 그자체에 의해 스스로 제한된다. 이는 딥 디플리션 문제를 종종 갖는 종래의 단일 트랜지스터 플로팅 게이트 플래시 메모리 셀에 대해서는 대조적이다. 비록 많은 이점이 전술되었지만, SONOS형 메모리 디바이스와 관련된 적어도 2개의 단점이 있다. 한 단점은 LOCOS(LOCal Oxidation of Silicon)에 의한 분리가 상대적으로 대량의 공간을 차지한다는 것이다. 집적회로 칩 위의 디바이스의 최소화 및 증가된 집적화를 지속하는 경향에 의해, 공간의 유효한 이용에 관한 중요성이 증대 한다. LOCOS에 의한 분리는 또한 불순물의 불필요한 가스배출(outgassing)을 유발시킨다.
SONOS형 메모리 디바이스에 관한 또다른 단점은 LOCOS 형성이 짧은 채널링을 유발시킨다는 것이다. LOCOS 형성과 관련된 고 온이 종종 800℃에서 1,100℃까지이다. 짧은 채널링은 종종 Leff로 표현된 우효한 채널 길이의 감소이다. 상기 유효한 채널 길이를 불필요하게 감소시키는 것은 트랜지스터가 "오프"상태에 있을 때와 같은 낮은 게이트 전압에서 트랜지스터를 통과하는 바람직하지 않게 큰 전류를 초래한다,
LOCOS 형성과 관련된 열적 싸이클링은 또한 비트라인 대 비트라인 관통 누출의 증가를 야기시킨다. 즉, 열적 싸이클링에 의해 야기된 확산이 상기 비트라인 간에 불필요한 누출을 유발한다.
일반적으로 말하면, 반도체 산업에선, 보다 높은 디바이스 밀도쪽으로 지속하는 경향이 있다. 상기 고밀도를 이루기 위해, 반도체 웨이퍼 위의 디바이스 치수를 축소하기 위한 노력이 있어왔고 앞으로도 계속될 것이다. 이러한 높은 디바이스 패킹 밀도를 이루기 위해선, 점점더 작은 피쳐(feature) 사이즈가 요구된다. 이는 이러한 피쳐의 폭 및 간격을 포함한다. 상기 경향은 SONOS형 메모리 디바이스를 포함하는 비-휘발성 반도체 메모리 디바이스의 설계 및 제조와 부딪친다.
도 1을 참조하면, 발명자 미첼씨 등에 의해 출원된 미국 특허 제 5,168,334호에 따른 종래 기술의 SONOS형 메모리 디바이스의 코어 영역의 일부가 도시되었다. 도 1은 발명자 미첼씨 등에 의해 출원된 미국 특허 제 5,168,334호의 도 5와 유사하다. 도 1은 필드 산화물 영역(38 및 40)과, 비트라인(44 및 46)과, ONO 3층(50/52/54) 및 폴리실리콘 워드라인(56 및 66)을 가진 실리콘 기판(25)을 도시한다. 도시된 바와같이, 상기 구조는 워드라인(56 및 66) 간에 이용하지 않는 공간을 갖고 있다. SONOS형 메모리 디바이스를 포함하는 반도체 메모리 디바이스를 더 스케일하기 위해선 이분야의 기술에는 충족시키지 못한 요구가 있다.
도 1은 종래기술의 SONOS 형 메모리 디바이스의 코어 영역의 일부의 단면도.
도 2는 본 발명의 한 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 3는 본 발명의 또다른 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 4는 본 발명의 또다른 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 5는 본 발명의 또다른 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 6은 본 발명의 또다른 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 7은 본 발명의 또다른 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 8은 본 발명의 또다른 양상으로 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 9는 본 발명의 한 양상에 따른 SONOS 형 메모리 디바이스의 코어 영역의 일부의 단면도.
도 10은 본 발명의 또다른 양상에 따른 SONOS 형 메모리 디바이스를 제조하는 동안 코어 영역의 일부의 단면도.
도 11은 본 발명의 또다른 양상에 따른 SONOS 형 메모리 디바이스의 코어 영역의 일부의 단면도.
본 발명은 증가된 밀도를 가진 SONOS형 비휘발성 메모리 디바이스를 제조하는 공정을 제공한다. 특히, 본 발명은 코어 영역에서 증가된 밀도의 게이트/워드라인을 가진 SONOS형 비휘발성 메모리 디바이스를 제공한다. 에레이내의 메모리 셀이 수는 실제로 증가될 수 있다. "이중 밀도" SONOS형 비휘발성 메모리 디바이스는 통상 실제로 평면 구조를 갖는다. 본 발명은 상기 코어 영역에서 LOCOS 형성과 관련된 고 온 열적 싸이클링을 제거하며, 그로 인해 짧은 채널링을 최소화 및/또는 제거한다. 본 발명은 또한 보다 적은 결함 및/또는 개선된 스케일링에 이를 수도 있는 LOCOS 형성과 관련된 불필요한 버드 비크(bird's beak)를 제거한다.
본 발명의 한 양상은 비 휘발성 반도체 메모리 디바이스의 형성 방법에 관한 것으로 상기 방법은 코어 영역 및 주변 영역을 가진 기판 위에 전하 트래핑 유전체를 형성하는 단계와; 상기 코어 영역내의 상기 전하 트래핑 유전체 위에 제 1세트의 메모리 셀 게이트를 형성하는 단계와; 상기 제 1세트의 메모리 셀 게이트 부근에 등각의 절연 재료 층을 형성하는 단계와; 그리고 상기 코어 영역에 제 2세트의 메모리 셀 게이트를 형성하는 단계를 포함하며, 여기서 상기 제 2세트의 각 메모리 셀 게이트가 상기 제 1세트의 메모리 셀 게이트의 적어도 하나의 메모리 셀 게이트에 인접하며, 상기 제 1세트의 각 메모리 셀 게이트가 상기 제 2세트의 메모리 셀 게이트의 적어도 하나의 메모리 셀 게이트에 인접하고, 상기 등각의 절연 재료층이 각 인접한 메모리 셀 게이트 간에 위치되는 것을 특징으로 한다.
본 발명의 또다른 양상은 비 휘발성 반도체 메모리 디바이스의 코어 게이트 밀도를 증가시키는 방법에 관한 것으로, 상기 방법은 코어 영역 및 주변 영역을 가진 기판 위에 전하 트래핑 유전체를 형성하는 단계와; 상기 코어 영역내의 상기 전하 트래핑 유전체 위에 제 1세트의 메모리 셀 게이트/워드라인을 형성하는 단계와; 상기 제 1세트의 메모리 셀 게이트/워드라인 부근에 실리콘 이산화물 층을 성장시키는 단계와; 상기 실리콘 이산화물 층 위에 등각으로 절연 재료 층을 증착시키는 단계와; 상기 절연 재료층 위에 폴리실리콘 층을 증착시키는 단계와; 그리고 상기 코어 영역에 제 2세트의 메모리 셀 게이트/워드라인을 형성하기 위해 상기 기판을 평탄화하는 단계를 포함하며, 여기서 상기 제 2세트의 메모리 셀 게이트/워드라인의 각 메모리 셀 게이트/워드라인이 상기 제 1세트의 메모리 셀 게이트/워드라인의 적어도 하나의 메모리 셀 게이트/워드라인에 인접하고, 상기 실리콘 이산화물 층 및 상기 절연 재료 층이 각 인접한 메모리 셀 게이트/워드라인 간에 위치되는 것을 특징으로 한다.
본 발명은 SONOS 형 비휘발성 메모리 디바이스를 제조하는 공정을 포함하고, 특히 코어 영역에서 개선된 게이트/워드라인의 스케일링을 가진 SONOS 형 비휘발성 메모리 디바이스를 구비한다. 증가된 수의 SONOS 형 메모리 셀이 어레이로 형성될 수 있으며, 이로 인해 SONOS 형 메모리 디바이스의 메모리 용량을 개선시킨다. 한 실시예에서, 주어진 어레이에서의 SONOS 형 메모리 셀의 수는 종래의 처리와 비교하여 약 100%(두배)까지 증가될 수 있다. 또다른 실시예에서, 주어진 어레이에서의 SONOS 형 메모리 셀의 수는 종래의 처리와 비교하여 적어도 약 50% 증가될 수 있다.
본 발명의 한 양상은 코어 영역에서 "이중 밀도(double densed)" 게이트들을 가진 비-휘발성 반도체 메모리 디바이스를 제공하는 것을 포함한다. 결과로서, 스케일링에서의 명백한 개선이 이루어질 수 있다. 본 발명의 또다른 양상은 코어 영역에서 LOCOS를 포함하지 않는 비-휘발성 반도체 메모리 디바이스를 제조하는 공정을 포함한다. 결과로서, LOCOS 형성과 관련된 불필요한 버드 비크 및 고 온 열 싸이클링이 최소화되거나 또는 제거된다. 본 발명은 또한 실제로 평탄한 구조를 가진 메모리 디바이스를 제공할 수도 있다.
본 발명은 이제 도면을 참조하여 설명되며, 여기서 동일한 특징은 전적으로 동일한 참조번호로 언급된다. 본 발명이 코어 영역에서의 게이트/워드라인의 밀도를 증가시키는 것을 포함하기 때문에, 코어 영역만이 도면에 도시되었다(주변 영역에서의 처리는 도시되지 않음). 표준 공정이 주변영역에서 처리될 수 있다. 코어 영역이 메모리 셀은 포함하고 주변영역이 제어 논리 및 입력/출력 디바이스와 같은 칩의 잔여부를 포함한다.
본 발명의 한 양상이 도 2 내지 도 6에 설명된다. 도 2를 참조하면, 전하 트래핑 유전체(114) 아래에 반도체 기판(112)을 가진 반도체 구조(110)가 도시되었다. 도시된 바와같이, 상기 전하 트래핑 유전체(114)는 3개의 층; 즉, 제 1의 실리콘 이산화물 층(114a)과, 실리콘 질화물 층(114b) 및 제 2의 실리콘 이산화물 층(114c)(ONO 유전체)을 포함한다. 특히, ONO 유전체의 경우에, 전자 트래핑이 실리콘 질화물 층(114b)에서 발생한다.
상기 전하 트래핑 유전체(114)는 전자 트래핑을 할 수 있거나 또는 촉진시키는 임의의 유전층 또는 유전층들일 수도 있다. 바꿔말하면, 전자 트래핑을 촉진하기 위해, 상기 전하 트래핑 유전체는 한 층이 끼워 넣어진 층들(상대적으로 낮은 장벽 높이를 가진 층이 끼워넣어진 상대적으로 높은 장벽 높이를 가진 2개의 층) 보다 낮은 장벽 높이를 가진 상기 한 층을 갖는다. ONO 3층(trilayer) 유전체의 경우에, 산화물 층은 약 3.1 eV의 장벽높이를 갖는데 반하여, 질화물 층은 약 2.1 eV의 장벽높이를 갖는다. 이와 관련하여, 웰(well)이 중간층에 형성된다.
예를들어, 전하 트래핑 유전체는 ONO 3층 유전체와, 산화물/질화물 2층 유전체와, 질화물/산화물 2층 유전체와, 산화물/탄탈 산화물 2층 유전체(SiO2/Ta2O5 )와, 산화물/탄탈 산화물/산화물 3층 유전체(SiO2/Ta2O5/SiO2)와, 산화물/스트론튬 티탄산염 2층 유전체(SiO2/SrTiO3)와, 산화물/바륨 스트론튬 티탄산염 2층 유전체(SiO2/BaSrTiO2)와, 산화물/스트론튬 티탄산염/산화물 3층 유전체(SiO2/SrTiO3/SiO2)와, 산화물/스트론튬 티탄산염/바륨 스트론튬 티탄산염 3층 유전체(SiO2/SrTiO3/BaSrTiO2)와, 산화물/하프늄 산화물/산화물 3층 유전체 등(각각의 경우에, 언급된 제 1층이 밑바닥 층이며, 언급된 마지막 층은 최상부 층이다)을 포함한다. 비록 용어 "SONOS 형 비휘발성 메모리 디바이스"가 종종 본 원에 사용되었지만, 본 원에 사용된 바와같은 SONOS 형 비휘발성 메모리 디바이스는 전술된 임의의 상기 전하 트래핑 유전체를 포함할 수도 있다. 바꿔말하면, SONOS 형 비휘발성 메모리 디바이스는 전자 트래핑을 할수 있거나 또는 촉진시키는 임의의 유전층 또는 유전층들을 포함하고, 상기 SONOS 형 비휘발성 메모리 디바이스는 이러한 유전체에 특정한 참조가 나타날때만 ONO 전하 트래핑 유전체를 포함한다.
게다가, 상기 전하 트래핑 유전체가 ONO 유전체인 실시예에서, 실리콘 이산화물 층(114a 및 114c)중 한 층 또는 양 층 모두가 실리콘이 풍부한(silicon-rich) 실리콘 이산화물 층일 수도 있다. 실리콘 이산화물 층(114a 및 114c)중 한 층 또는 양 층 모두가 산소가 풍부한(oxygen-rich) 실리콘 이산화물 층일 수도 있다. 실리콘 이산화물 층(114a 및 114c)중 한 층 또는 양 층 모두가 열적 성장 또는 증착된 산화물일 수도 있다. 실리콘 이산화물 층(114a 및 114c)중 한 층 또는 양 층 모두가 질화된 산화물 층일 수도 있다. 상기 질화물 층(114b)은 실리콘이 풍부한(silicon-rich) 실리콘 질화물 층일 수도 있다. 상기 질화물 층(114b)은 또한 질소가 풍부한(nitrogen-rich) 실리콘 질화물 층일 수도 있다. 한 실시예에서, 상기 전하 트래핑 유전체(114)는 약 75Å에서 약 300Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 전하 트래핑 유전체(114)는 약 100Å에서 약 275Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 전하 트래핑 유전체(114)는 약 110Å에서 약 250Å까지의 두께를 갖는다.
이와 관련하여, 한 실시예에서, 상기 산화물 층(114a 및 114c)은 개별적으로 약 50Å에서 약 150Å까지의 두께를 가지며, 상기 질화물 층(114b)은 약 20Å에서 약 80Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 산화물 층(114a 및 114c)은 개별적으로 약 60Å에서 약 140Å까지의 두께를 가지며, 상기 질화물 층(114b)은 약 25Å에서 약 75Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 산화물 층(114a 및 114c)은 개별적으로 약 70Å에서 약 130Å까지의 두께를 가지며, 상기 질화물 층(114b)은 약 30Å에서 약 70Å까지의 두께를 갖는다.
비록 도시되지는 않았지만, 임계 주입(VT 조정 주입) 단계가 상기 구조 위에 상기 전하 트래핑 유전체(114)를 형성하기 전에 처리될 수도 있다. 예를들어, 붕소의 블랭킷 주입은 상기 전하 트래핑 유전체(114)를 형성하기 직전에 수행될 수도 있다. 이하 설명될 바와같이, 상기 임계 주입 단계는 비트라인 주입 단계 전이나 또는 후에 처리될 수도 있다.
재차, 비록 도시되지는 않았지만, 적당한 포토레지스트와 같은 마스크가 코어 영역에서 상기 전하 트래핑 유전체(114)를 부분적으로 커버하며 동시에 상기 기판(110)의 주변 영역을 커버하는데 사용된다. 코어 영역에서, 상기 마스크는 매몰된 비트라인의 형성을 촉진시키고/상기 비트라인의 형성에 대응하기 위한 개구부가 존재하도록 패턴화된다(즉, 그 후에 형성된 매몰된 비트라인 바로 위의 상기 전하 트래핑 유전체(114)의 영역은 상기 마스크의 개구부에 의해 노출된다). 이온이 주입되어, 이온이 주입된 영역을 형성한다. 상기 반도체 구조(110)는 주입 후에 적당한 온도에서 선택적으로 어닐된다.
하나이상의 적당한 주입 재료가 사용될 수도 있다. 상기 주입 재료의 선택은 주로 예를 들어, p-형이 이용되건 또는 n-형이 이용되건 간에 관계없이 사용 기판의 형태에 따른다. 주입 재료의 예는 하나 이상의 비소와, 붕소와, BF2 +와, 안티몬과, 인듐 및 인을 포함한다. 주입은 적당한 적량을 이루도록 처리된다. 상기 주입 재료는 매몰된 비트라인을 형성하기에 적당한 적량으로 주입된다. 이와 관련하여, 주입된 영역은 결과로서 발생한 SONOS 형 비휘발성 메모리 디바이스에 상기 매몰된 비트라인을 형성한다.
비록 도시되지는 않았지만, VT 조정 주입 단계는 상기 비트 라인 주입 단계 전이나 또는 후에 선택적으로 처리될 수도 있다. 예를 들어, 상기 구조(110)는 주입의 각도에 대해 경사질 수도 있고 주입이 마스크의 개구부를 통하여 행해져, 상기 주입된 비트라인 영역에 인접하게 주입된 영역을 형성할 수도 있다. 상기 VT 조정 주입 단계는 통상적으로 상기 비트라인 주입 종류의 불순물과는 역의 유형의 불순물을 사용한다.
도 3을 참조하면, 폴리실리콘이 적당한 기술에 의해 상기 전하 트래핑 유전체(114) 위에 증착된다. 폴리실리콘의 대신에, 도핑된 폴리실리콘 또는 도핑된 무정형 실리콘이 사용될 수도 있다. 한 실시예에서, 상기 폴리실리콘 층(116)은 약 500Å에서 약 6,000Å까지의 두께(상기 전하 트래핑 유전체(114) 위쪽에)를 갖는다. 또다른 실시예에서, 상기 폴리실리콘 층(116)은 약 1,000Å에서 약 4,000Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 폴리실리콘 층(116)은 약 1,500Å에서 약 3,500Å까지의 두께를 갖는다.
도 4를 참조하면, 상기 폴리실리콘 층(116)이 적당한 기술을 사용하여 패턴화되어 폴리실리콘 게이트/워드라인(116)을 형성한다. 예를들어, 포토레지스트(도시되지 않음)는 상기 폴리실리콘 층(116)의 일부를 커버하고 다른 부분을 노출시키는 표준 리토그래픽 기술을 사용하여 증착 및 패턴화될 수도 있다. 상기 폴리실리콘 층의 상기 노출된 부분은 이방성 에칭을 이용하는 것과 같이, 표준 기술에 의해 제거된다.
일부 경우에, 상기 제거된 폴리실리콘의 일부의 바로 아래에 있는 상기 전하 트래핑 유전체(114)의 최상부 산화물 층(114c)의 일부는 폴리실리콘 패터닝 공정에 의해 또한 제거될 수도 있다. 상기 최상부 산화물 층(114c)의 일부가 제거되지 않거나 또는 부분적으로만 제거되는 경우에, 상기 구조(110)는 적당한 에칭 공정에 따라, 상기 제거된 폴리실리콘의 상기 일부의 바로 아래에 있는 상기 전하 트래핑 유전체(114)의 최상부 산화물 층(114c)을 완전히 제거할 수도 있다. 습식 또는 건식 에칭이 사용될 수도 있는데, 습식 에칭이 바람직하다. 예를들어, 상기 구조는 불화수소 산(hydrofluoric acid)의 희석 용액과 접촉될 수 있다.
도 5를 참조하면, 절연 재료 층(118)은 화학적 증기 증착(CVD)과, 건식 산화와, 습식 산화 및 빠른 열적 산화와 같은 임의의 적당한 수단을 사용하여 상기 패턴화된 폴리실리콘 게이트/워드라인(116)에 인접하게 형성된다. 절연 재료는 실리콘 이산화물과, 실리콘 질화물과, K가 낮은 재료(low K material)와, 실리콘 산질화물과, 불소가 도핑된 실리콘 가스(FSG)와, 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS)와, 포스포실리케이트 유리(phosphosilicate glass; PSG)와, 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG)와, 보로포스포테트라에틸오르토실리케이트(borophosphotetraethylorthosilicate; BPTEOS) 등을 포함한다. 한 실시예에서, 산화물 층은 건식 산화와, 습식 산화 및 약 750℃에서 약 1,100℃까지의 온도에서의 빠른 열적 산화중 어느 하나에 의해 상기 노출된 일부의 패턴화된 폴리실리콘 게이트/워드라인(116) 부근에서 성장될 수 있다.
일부 경우에, 상기 제거된 폴리실리콘의 일부의 바로 아래에 있는 상기 최상부 산화물 층(114c)의 일부의 제거동안, 상기 나머지 패턴화된 폴리실리콘 게이트/워드라인(116) 바로 아래에 있는 상기 최상부 산화물 층(114c)의 일부도 또한 제거될 수도 있다. 이 현상이 코너 언더컷(coner undercut)이라 칭한다. 산화물 절연 재료 층(118)이 상기 노출된 일부의 패턴화된 폴리실리콘 게이트/워드라인(116) 부근에서 성장될 시에, 코너 언더컷 문제는 최소화 및/또는 제거된다.
한 실시예에서, 상기 절연 재료 층(118)은 약 50Å에서 약 350Å까지의 두께를 갖게 형성된다. 또다른 실시예에서, 상기 절연 재료 층(118)은 약 75Å에서 약 325Å까지의 두께를 갖게 형성된다. 또다른 실시예에서, 상기 절연 재료 층(118)은 약 100Å에서 약 300Å까지의 두께를 갖게 형성된다.
도 6을 참조하면, 또다른 절연 재료 층(120)이 CVD와, 건식 산화와, 습식 산화 또는 빠른 열적 산화와 같은 임의의 적당한 수단을 사용하여 구조(110) 위에 형성된다. 전술된 바와같이, 절연 재료는 실리콘 이산화물과, 실리콘 질화물과, K가 낮은 재료와, 실리콘 산질화물과, FSG와, TEOS와, PSG와, BPSG와, BPTEOS 등을 포함한다. 상기 제 2의 절연 재료는 상기 제 1의 절연 재료와 동일하거나 상이하다. CVD 방법은 저압 화학적 증기 증착(LPCVD)과, 플라즈마 강화 화학적 증기 증착(PECVD) 등을 포함한다. 예를 들어, 산화물 절연 재료 층(120)은 약 700℃에서 약 900℃까지의 온도에서 시레인(silane) 및 N2O 를 사용하는 LPCVD 기술에 의해 증착된다. 비록, 2가지 절연 재료 층의 형성이 도 5 및 도 6에 도시되었지만, 상기 절연 재료 층 중 한 층만을 형성할 필요가 있다. 상기가 이하에 더 설명된다.
한 실시예에서, 상기 절연 재료 층(120)은 최상부 산화물 층(114c)의 두께의 약 20Å내의 두께를 가지며, 여기서 ONO 전하 트래핑 유전체가 사용된다. 또다른 실시예에서, 상기 절연 재료 층(120)은 최상부 산화물 층(114c)의 두께의 약 10Å내의 두께를 가지며, 여기서 ONO 전하 트래핑 유전체가 사용된다. 또다른 실시예에서, 상기 절연 재료 층(120)은 최상부 산화물 층(114c)의 두께와 대략 동일한 두께를 가지며, 여기서 ONO 전하 트래핑 유전체가 사용된다.
한 실시예에서, 상기 절연 재료 층(120)은 약 30Å에서 약 250Å까지의 두께를 갖도록 형성된다. 또다른 실시예에서, 상기 절연 재료 층(120)은 약 40Å에서 약 225Å까지의 두께를 갖도록 형성된다. 또다른 실시예에서, 상기 절연 재료 층(120)은 약 50Å에서 약 200Å까지의 두께를 갖도록 형성된다.
도 7을 참조하면, 제 2의 폴리실리콘 층(122)이 상기 구조(110) 위에 증착된다. 폴리실리콘 대신에, 도핑된 폴리실리콘 또는 도핑된 무정형 실리콘이 사용될 수도 있다. 상기 폴리실리콘 층(122)이 상기 패턴화된 제 1의 폴리실리콘 층(116) 및 산화물 층에 의해 형성된 트랜치를 충전한다.
도 8을 참조하면, 상기 구조(110)는 블랭킷 습식 또는 건식 에칭 및 화학적 기계적 연마(CMP)를 포함하는 임의의 적당한 기술을 사용하여 평탄화된다. 상기 구조(110)는 제 2의 절연 재료(120) 또는 상기 제 1의 절연 재료(118)에서 아래쪽으로 평탄화 또는 박막화된다. 선택적으로, 하드 마스크(도시되지 않음)는 상기 제 2의 폴리실리콘 층(122) 위에 형성될 수도 있으며, 그 후에 상기 구조(110)는 CMP 기술에 따라, 상기 주변 영역이 아닌 상기 코어 영역에서 상기 제 2의 폴리실리콘 층(122)의 일부를 평탄화 또는 제거한다.
도 9를 참조하면, 만약 있다면, 상기 제 2의 절연 재료(120) 및/또는 상기 제 1의 절연 재료(118)의 잔여부는 상기 구조(110)로 부터 제거되어, 상기 제 1의 형성된 폴리실리콘 층(116) 및 상기 제 2의 폴리실리콘 층(122)을 노출시킨다. 결과로서 발생한 구조(110)는 평면이거나 또는 충분히 평면(코어 영역에서)이다. 상기 제 1의 형성된 폴리실리콘 층(116) 및 상기 제 2의 폴리실리콘 층(122)은 그 후에 비-휘발성 메모리 셀의 제어 게이트/워드라인을 형성한다.
상기 제 2의 절연 재료(120) 및/또는 상기 제 1의 절연 재료(118)의 상기 잔여부는 블랭킷 습식 에칭을 사용하여 제거될 수 있다. 부식액은 산화물과 폴리실리콘(또는 도핑된 무정형 실리콘) 간에 적당한 선택성을 제공하도록 선택된다. 즉, 상기 부식액은 상기 절연 재료를 선택적으로 제거/용해시키나, 폴리실리콘을 실제로 제거/붕괴시키진 않는다.
한 실시예에서, 상기 제 2의 폴리실리콘 층(122)은 약 500Å에서 약 6,000Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 제 2의 폴리실리콘 층(122)은 약 1,000Å에서 약 4,000Å까지의 두께를 갖는다. 또다른 실시예에서, 상기 제 2의 폴리실리콘 층(122)은 약 1,500Å에서 약 3,500Å까지의 두께를 갖는다.
상기 제 1의 형성된 폴리실리콘 층(116)의 각 게이트/워드라인은 상기 제 2의 폴리실리콘 층(122)의 게이트/워드라인에 인접하며; 즉, 제 1의 형성된 폴리실리콘 층(116)의 상기 게이트/워드라인이 상기 제 2의 폴리실리콘 층(122)의 상기 게이트/워드라인과 교차된다. 이와 관련하여, "인접한"이란 용어는 상기 게이트/워드라인이 서로에 가장 가까이 있으나, 이들을 분리하는 층(이 경우에, 하나 이상의 산화물 층)을 가질 수도 있음을 의미한다.
비록, 도시되지는 않았지만, 폴리실리콘 게이트(116 및 122)가 상기 구조(110) 위에 형성될 시에, 또다른 처리가 SONOS 형 플래시 메모리 디바이스의 제조를 완성하기 위해 수행된다. 예를들어, 코어 및 주변 소스/드레인 영역 및 게이트가 도핑되며, 스페이서가 형성되며, 실리사이드화, SONOS 형 플래시 메모리 셀의 형성의 완성은 게이트와, 고 전압 게이트 및 저 전압 게이트 등을 선택한다. 상기 코어 영역 및 상기 주변 영역내의 게이트는 동시에 또는 상이한 시간에 형성될 수도 있다. 예를 들어, 게이트는 초기에 상기 코어 영역에 형성되고 나중에 상기 주변 영역에 형성될 수도 있거나 또는 초기에 상기 주변 영역에 형성되고 나 중에 상기 코어 영역에 형성될 수도 있다. 게다가, 개개의 게이트가 각각의 상기 주변 및 코어 영역내에 동시에 또는 상이한 시간에 형성될 수도 있다. 상기 SONOS 형 플래시 메모리 셀은 단일 비트 셀 또는 이중 비트 셀로서 기능 및 동작을 할 수 있다.
도 10을 참조하면, 일부 경우에, 상기 제 2의 절연 재료(120) 및/또는 상기 제 1의 절연 재료(118)의 상기 잔여부를 도 9와 관려하여 논의된 바와같은 구조(110)로 부터 제거할 시에, 바람직하지 않게 대량의 제 2의 절연 재료(120) 및/또는 상기 제 1의 절연 재료(118)가 상기 제 1의 형성된 폴리실리콘 층(116)과 상기 제 2의 폴리실리콘 층(122) 간에 디봇(divot)을 남겨놓은채 제거된다. 따라서, 평면 구조는 이들 경우엔 이루어지지 않는다.
도 11을 참조하면, 구조(110)는 유전체 재료로 디봇(124)을 충전하므로써 적어도 충분히 평면으로 만들어져, 스페이서(126)를 형성한다. 유전체 재료는 실리콘 이산화물, 실리콘 질화물, 규산염(FSG, TEOS, PSG, BPSG, BPTEOS와 같은), 실리콘 산질화물 등을 포함한다. 실리콘 질화물은 바람직한 재료이다. 상기 스페이서는 예를들어, CVD에 의해 상기 유전체 재료를 증착시키고 그 후에 CMP 또는 블랭킷 습식 에칭에 의해 평탄화하므로써 형성된다. 재차, 비록 도시되지는 않았지만, 또다른 처리가 SONOS 형 플래시 메모리 디바이스의 제조를 완성하기 위해 수행된다.
도 9 및 도 11중 어느 하나 또는 양자를 참조하면, 상기 비-휘발성 메모리 셀의 제어 게이트/워드라인(패턴화된 폴리실리콘 층(116) 및 폴리실리콘 층(122))은 비교적 가깝게 함께 이격되며, 상기 메모리 디바이스의 코어 영역은 종래의 방식으로 만들어진 메모리 디바이스(특히 이들 메모리 디바이스들은 코어 영역에 LOCOS를 포함함)와 비교하여 약 2배까지의 많은 제어 게이트/워드라인을 포함할 수도 있다. 이는 종래의 기술인 도 1에 도시된 코어 영역과 도 9 및 도 11중 어느 하나 또는 양자에 도시된 코어 영역과 비교하면 명백하다. 따라서, 일부 경우에, 본 발명에 따라 만들어진 상기 비-휘발성 메모리 디바이스는 "이중-밀도" 코어 게이트를 갖는다.
한 실시예에서, 본 발명에 따라 만들어진 상기 비-휘발성 메모리 셀의 제어 게이트/워드라인(도 9 및 도 11중 어느 하나 또는 양자의 패턴화된 폴리실리콘 층(116) 및 폴리실리콘 층(122))은 약 25Å에서 약 600Å까지(약 600Å이하)의 사이에 존재하는 스페이서를 갖는다. 또다른 실시예에서, 본 발명에 따라 만들어진 상기 비-휘발성 메모리 셀의 제어 게이트/워드라인은 약 100Å에서 약 550Å까지(약 550Å이하)의 사이에 존재하는 스페이서를 갖는다. 또다른 실시예에서, 본 발명에 따라 만들어진 상기 비-휘발성 메모리 셀의 제어 게이트/워드라인은 약 150Å에서 약 500Å까지(약 500Å이하)의 사이에 존재하는 스페이서를 갖는다.
통상적으로, 반도체 디바이스가 스케일화되면, 상기 채널 길이는 짧아지게 되고 짧아진 채널 효과가 유지된다. 따라서, 2개의 비트 메모리 셀의 경우엔, 각각의 비트가 상기 트랜지스터의 상이한 영역에 저장되기 때문에, 짧아진 채널 효과는 단일 비트 트랜지스터의 경우에서 보다 빨리 효과가 있을 수도 있다. 그러나, 본 발명의 상기 SONOS 형 메모리 디바이스에서, 짧는 채널링 효과는 코어 영역에 아무런 LOCOS 도 없기 때문에 최소화된다.
비록, 본 발명이 특정의 양호한 실시예 또는 실시예들에 관하여 도시 및 설명되었지만, 본 명세서 및 첨부된 도면을 판독 및 이해하므로 이 분야의 기술에 숙련된 자에게는 동등한 변경 및 변형이 행해질 수도 있다는 것이 명백할 것이다. 특히, 전술된 부품(에셈블리, 디바이스, 회로 등)에 의해 수행된 다양한 기능을 고려하여, 이러한 부품을 설명하는데 사용된 용어("의미"에 대한 임의의 참조를 포함함)는 만약 표시된 바와 다르지 않다면, 본 원에 예시된 본발명의 전형적인 실시예의 기능을 하는 설명된 구조와 구조적으로 동등하지는 않다 하더라도, 설명된 부품의 상술된 기능을 수행하는(즉, 기능적으로 동등한) 임의의 부품에 상응하려고 한다. 덧붙여, 본 발명의 특정한 특징이 여러 실시예중 한 실시예에 관해서만 설명되었지만, 이러한 특징은 바람직할 수도 있는 바와같은 다른 실시예의 하나이상의 다른 특징과 결합되었을 수도 있고 임의의 주어진 또는 특정한 적용에 대해 유리할 수도 있다.
본 발명의 방법은 비-휘발성 반도체 메모리 제조의 분야에 유용하다. 특히, 본 발명의 방법은 EEPROM과 같은 비-휘발성 반도체 메모리를 제조하는데 유용하다.

Claims (10)

  1. 코어 영역 및 주변 영역을 가진 기판(112) 위에 전하 트래핑 유전체(114)를 형성하는 단계와;
    상기 코어 영역내의 상기 전하 트래핑 유전체(114) 위에 제 1세트의 메모리 셀 게이트(116)를 형성하는 단계와;
    상기 제 1세트의 메모리 셀 게이트(116) 부근에 등각의 절연 재료 층(118)을 형성하는 단계와; 그리고
    상기 코어 영역에 제 2세트의 메모리 셀 게이트(122)를 형성하는 단계를 포함하며, 여기서 상기 제 2세트의 메모리 셀 게이트(122)의 각 메모리 셀 게이트가 상기 제 1세트의 메모리 셀 게이트(116)의 적어도 하나의 메모리 셀 게이트에 인접하며, 상기 제 1세트의 메모리 셀 게이트(116)의 각 메모리 셀 게이트가 상기 제 2세트의 메모리 셀 게이트(122)의 적어도 하나의 메모리 셀 게이트에 인접하고, 상기 등각의 절연 재료 층(118)이 각 인접한 메모리 셀 게이트 간에 위치되는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스 형성 방법.
  2. 제 1항에 있어서, 상기 등각의 절연 재료 층(118)은 약 25Å에서 약 600Å까지의 두께를 갖는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스 형성 방법.
  3. 제 1항에 있어서, 2개의 등각의 실리콘 이산화물 층이 상기 제 1세트의 메모리 셀 게이트를 에워싸는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스 형성 방법.
  4. 제 1항에 있어서, 상기 제 1세트의 메모리 셀 게이트을 형성하기 전에 상기 코어 영역에 매몰된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스 형성 방법.
  5. 제 1항에 있어서, LOCOS 가 상기 코어 영역에 형성되지 않는다는 조건을 갖는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스 형성 방법.
  6. 코어 영역 및 주변 영역을 가진 기판(112) 위에 전하 트래핑 유전체(114)를 형성하는 단계와;
    상기 코어 영역내의 상기 전하 트래핑 유전체(114) 위에 제 1세트의 메모리 셀 게이트/워드라인(116)을 형성하는 단계와;
    상기 제 1세트의 메모리 셀 게이트/워드라인(116) 부근에 실리콘 이산화물 층(118)을 성장시키는 단계와;
    상기 실리콘 이산화물 층(118) 위에 등각으로 절연 재료 층(120)을 증착시키는 단계와;
    상기 절연 재료 층(120) 위에 폴리실리콘 층을 증착시키는 단계와; 그리고
    상기 코어 영역에 제 2세트의 메모리 셀 게이트/워드라인(122)을 형성하기 위해 상기 기판을 평탄화하는 단계를 포함하며, 여기서 상기 제 2세트의 메모리 셀 게이트/워드라인(122)의 각 메모리 셀 게이트/워드라인은 상기 제 1세트의 메모리 셀 게이트/워드라인(116)의 적어도 하나의 메모리 셀 게이트/워드라인에 인접하고, 상기 실리콘 이산화물 층(118) 및 상기 절연 재료 층(120)은 각 인접한 메모리 셀 게이트/워드라인 간에 위치되는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스의 코어 게이트 밀도를 증가시키는 방법.
  7. 제 6항에 있어서, 상기 제 1세트의 메모리 셀 게이트를 형성하기 전에 상기 코어 영역에 매몰된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스의 코어 게이트 밀도를 증가시키는 방법.
  8. 제 6항에 있어서, 상기 실리콘 이산화물 층(118)은 약 50Å에서 약 350Å까지의 두께를 갖고 상기 절연 재료 층(120)은 약 30Å에서 약 250Å까지의 두께를 갖는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스의 코어 게이트 밀도를 증가시키는 방법.
  9. 제 6항에 있어서, 평탄화 후에 인접한 메모리 셀 게이트/워드라인 간에 실리콘 질화물 스페이서(126)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스의 코어 게이트 밀도를 증가시키는 방법.
  10. 제 6항에 있어서, 상기 전하 트래핑 유전체(114)는 ONO 3층 유전체와, 산화물/질화물 2층 유전체와, 질화물/산화물 2층 유전체와, 산화물/탄탈 산화물 2층 유전체와, 산화물/탄탈 산화물/산화물 3층 유전체와, 산화물/스트론튬 티탄산염 2층 유전체와, 산화물/바륨 스트론튬 티탄산염 2층 유전체와, 산화물/스트론튬 티탄산염/산화물 3층 유전체와, 산화물/스트론튬 티탄산염/바륨 스트론튬 티탄산염 3층 유전체 및, 산화물/하프늄 산화물/산화물 3층 유전체중 하나를 포함하는 것을 특징으로 하는 비-휘발성 반도체 메모리 디바이스의 코어 게이트 밀도를 증가시키는 방법.
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