KR100396387B1 - 저장 셀 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 메모리 셀 장치에 관한 것이다. 본 발명에 따라 몇몇개의 저장 셀들은 반도체 기판(10)의 주표면 영역에 존재하며, 상기 저장 셀 들은 저장 셀 열과 거의 평행하며 인접한 저장 셀 열은 적어도 하나의 절연 트렌치(85)에 의해 서로 절연되어 있다. 저장 셀 장치는 전하 캐리어 트랩으로 물질을 함유하는 적어도 하나의 게이트 유전체를 포함하며 각각의 저장 셀 열은 적어도 하나의 도핑 영역이 존재한다. 본 발명에 따라 저장 셀 장치는 저장 셀 열이 반도체 기판(10)의 평면으로부터 돌출하는 세그먼트로서 구성된다. 또한, 저장 셀 열은 이들의 상부 영역에 적어도 하나의 비트 라인(86)을 포함한는 몇몇개의 부분으로 나뉘며, 게이트 유전체는 비트 라인(86) 상부에 위치되고 절연 트렌치(85)는 비트 라인(86) 보다 반도체 기판 속으로 깊게 구멍을 낸다. 또한 본 발명은 상기 저장 셀 장치를 제조하는 방법에 관한 것이다.

Description

저장 셀 장치 및 그 제조 방법{STORAGE CELL ARRANGEMENT AND METHOD FOR PRODUCING SAME}
메모리 셀은 광범위한 기술 분야에서 사용된다. 메모리 셀은 판독 전용 저장 장치, 소위 ROM과, 프로그램가능 저장 장치, 소위 PROM(프로그램가능 ROM)일 수 있다.
반도체 기판상의 메모리 셀 장치는 이들 자체에 저장된 정보로 임의 접근하도록 구별된다. 이들은 다수의 트랜지스터를 포함한다. 판독 프로세스를 위해서, 논리 상태 1과 0이 트랜지스터에 전류를 흐르게 하거나 또는 오프되게 지정된다.일반적으로, 채널 영역이 요구되는 오프-상태 특성에 해당하게 도핑된 MOS 트랜지스터를 사용함으로써 정보가 저장된다.
이러한 일반적인 형태의 메모리 셀 장치는 DE-A 195 10 042호에 개시되어 있다. 이러한 메모리 셀 장치는 열로 배열된 MOS 트랜지스터를 포함한다. 각각의 열에서, MOS 트랜지스터는 직렬로 연결된다. 저장 밀도를 증가시키기 위해서, 인접한 열들은 각각의 경우에 기판 표면상의 길이방향의 스트립형 트렌치의 바닥에 그리고 인접한 길이방향의 스트립형 트렌치 사이에 선택적으로 배열된다. 상호연결된 소스/드레인 영역은 점성의 도핑된 영역 형태이다. 라인-바이-라인(line-by-line) 제어는 이러한 메모리 셀 장치의 판독을 가능케한다.
공지된 메모리 셀 장치는 제조시에 프로그램된다. 그러나, 다양한 응용을 위해서, 메모리는 전기적으로 프로그래밍함으로써 이들에 기록되는 데이타를 가질 수 있게 하는 것이 요구된다. 전기적 프로그램가능 메모리 셀 장치에서, 정보는 MOS 트랜지스터를 적절히 설계함으로써 저장될 수 있다. 따라서, 예를 들어, MOS 트랜지스터의 게이트와 채널 영역 사이에 소위 부유 게이트(floating gate)가 배열되는 것이 가능하다. 이러한 부유 게이트는 전하를 저장할 수 있다. 이 경우에, MOS 트랜지스터의 문턱 전압은 부유 게이트에 있는 전하에 따라 좌우된다. 그러나, 마찬가지로 MOS 트랜지스터의 게이트 유전체가 SiO2및 Si3N4로 구성된 다수층을 포함하도록 설계할 수 있다. 이들의 2개 층 사이의 인터페이스(interface)에서, 전하 캐리어는 트랩내에 포획될 수 있다. 이러한 경우에, MOS 트랜지스터의 문턱 전압은 트랩에서의 전하에 따라 좌우된다. 상술된 영역에 있어 전하에 대한 MOS 트랜지스터의 문턱 전압 의존성은 전기적 프로그래밍을 위해 사용될 수 있다.
이러한 메모리 셀 장치는 메모리 셀에서 필요로하는 요구 면적이 4F2에서 2F2로 감소된다는 사실로서 특징화되며, 여기서 F는 제조공정에 사용되는 포토리소그래피 공정의 최소 피춰(feature) 크기이다. 그러나, 단위 면적당 메모리 셀의 수의 증가는 이 경우에 불가능하다는 단점이 있다.
또 다른 공지된 메모리 셀 장치가 US-A 5 306 941호에 개시되어 있다. 이러한 메모리 셀 장치에서, 비트라인은 메모리 셀 웨브(web)의 에지 영역에 배열되며, 인접한 메모리 셀 웨브의 비트라인은 서로 대향하고 있다. 이 경우에, 비트라인은 각각 절연 물질로 채워진 절연 트렌치에 의해서 서로 절연된다. 상기 문헌은 또한 메모리 셀 장치를 제조하는 방법을 개시하고 있으며, 메모리 셀 웨브는 반도체 기판속으로 절연 트렌치를 에칭함으로써 형성된다. 절연 트렌치의 에칭 이후에는 도펀트 확산이 수행되며, 비트라인은 이러한 확산에 의해 형성된다. 또한, 게이트 유전체는 메모리 셀 열 위 및 그 사이에 형성된다. 일반적 형태의 이러한 메모리 셀 장치는 0.5㎛ 이상의 피춰 크기가 바람직하며 ROM 판독 전용 저장 장치에 대해서만 적합하다. 이 경우에 전기적 프로그래밍은 불가능하다.
본 발명은 메모리 셀 장치에 관한 것으로, 다수의 메모리 셀들이 반도체 기판의 주표면 영역에 배열되고, 메모리 셀들은 본질적으로 평행하게 연장되는 메모리 셀 열(row)에 배열되고, 인접한 메모리 셀 열은 적어도 하나의 절연 트렌치에 의해 서로 절연되며, 상기 메모리 셀 장치는 전하 캐리어 트랩(trap)을 갖는 물질을 함유한 적어도 하나의 게이트 절연체를 갖고, 각각의 메모리 셀 열은 적어도 하나의 도핑 영역을 갖는다.
또한 본 발명은 메모리 셀 장치를 제조하는 방법에 관한 것으로, 다수의 메모리 셀 열은 반도체 기판의 주표면 영역에서 서로 절연되어 형성된다.
도 1은 인접 메모리 셀 열들이 절연 트렌치에 의해 서로 절연되어 있는 메모리 셀 장치의 평면도.
도 2는 에칭 마스크의 제1 영역을 형성한 후의 도 1에 도시된 라인 Ⅶ-Ⅶ을 따른 반도체 기판의 단면도.
도 3은 층을 형성한 후의 도 2에 도시된 반도체 기판을 나타내는 도면.
도 4는 제1 영역상에 있는 스페이서를 제외한 층을 에칭하고, 에칭 마스크의 제2 영역을 형성한 후의 도 3에 도시된 반도체 기판을 나타내는 도면.
도 5는 스페이서를 에칭한 후 반도체 기판상에 에칭 마스크를 갖는 라인 Ⅶ-Ⅶ을 따른 반도체 기판의 단면도.
도 6은 절연 트렌치를 에칭하고, 에칭 마스크를 제거하고 절연 트렌치를 절연 물질로 채운 후 라인 Ⅶ-Ⅶ를 따른 반도체 기판의 단면도.
도 7은 다수의 유전체 층을 적용하고 제1 전극 층을 성장시킨 후의 라인 Ⅶ-Ⅶ를 따른 반도체 기판의 단면도.
도 8은 제1 전극층을 구조화시키고 또 다른 절연 물질을 증착시킨 후의 도 1 및 도 7에 도시된 라인 Ⅶ-Ⅶ을 따른 반도체 기판의 단면도.
도 9는 스페이서 형성을 위하여 이방성 에칭을 수행한 후의 라인 Ⅷ-Ⅷ을 따른 반도체 기판의 단면도.
도 10은 추가적 에칭 작업 후의 라인 Ⅷ-Ⅷ을 따른 반도체 기판의 단면도.
도 11은 유전체 층을 성장시키고 제2 전극층을 증착시킨 후의 라인 Ⅷ-Ⅷ을 따른 반도체 기판의 단면도.
도 12는 제2 전극층을 구조화시킨 후의 라인 Ⅷ-Ⅷ을 따른 반도체 기판의 단면도.
도 13은 게이트 전극으로서 작용하는 구조화된 전극층에 대해 콘택을 형성한 후의 반도체 기판을 상세히 나타내는 평면도.
본 발명은 종래 기술의 단점을 극복하는 것을 목적으로 한다. 특히, 본 발명은 가능한 작은 공간에 가능한 다수의 메모리 셀이 배치될 수 있는 메모리 셀 장치를 제공한다.
본 발명은 메모리 셀 열이 반도체 기판의 평면 위로 돌출되는 웨브 형태로 구조화되는 일반적 형태의 메모리 셀 장치를 구성한다는 사실에 의해 달성되며, 메모리 셀 열은 다수의 부분으로 설계되며 상부 영역에 적어도 하나의 비트를 포함하며, 게이트 유전체는 비트 라인상에 배열되고, 게이트 유전체는 전하 캐리어 트랩을 갖는 물질을 포함하며, 절연 트렌치는 비트 라인보다 폭이 좁고, 절연 트렌치는 비트 라인 보다 깊게 반도체 기판속으로 홈이 파인다.
따라서 본 발명은 메모리 셀을 포함하는 열(row)이 반도체 기판의 평면 위로 웨브(web) 형상으로 돌출하며 동시에 트렌치에 의해 서로 절연되는 방식으로 구성되는 열(row)로 배열된 메모리 셀을 갖는 메모리 셀 장치를 제공한다. 트렌치, 또는 메모리 셀 열들 사이의 다른 공간들은 마찬가지로 반도체 기판의 평면 위로 돌출하는 절연 물질로 채워진다.
특별한 장점으로는 절연 트렌치가 50nm 내지 200nm의 높이를 갖도록 메모리 셀 장치가 구성된다는 것이다. 그리고, 절연 트렌치는 반도체 기판을 기준으로 메모리 셀 열과 실질적으로 동일한 높이를 갖는 것이 바람직하다. 따라서, 메모리 셀 열은 50nm 내지 200nm의 높이를 갖는 것이 바람직하다.
본 발명에 따라, 메모리 셀 장치를 제조하기 위한 일반적인 형태의 방법은 제1 에칭 마스크 영역을 반도체 기판의 주표면에 형성하고, 스페이서를 영역의 에지에 형성하고, 일단 스페이서가 제1 영역들 사이에 형성되면 제2 에칭 마스크 영역을 형성하고, 나중 제조 단계에서, 스페이서를 제1 마스크 영역 및 제2 마스크 영역에 대해 선택적으로 에칭하는 방식으로 수행된다.
제1 에칭 마스크 영역과 상기 제1 에칭 마스크 영역에 의해 커버 되지 않은 반도체 기판 영역상에 커버층을 증착시킴으로써 스페이서가 형성되며, 그 다음 반도체 기판의 주표면과 평행하게 연장되는 커버층 영역이 에칭된다는 것이 상기 방법을 수행하는데 있어 장점이다.
또 다른 방법은 제1 영역들 사이에 적어도 하나의 인터페이스(interspace)가 형성되게 제1 에칭 마스크 영역을 형성하고, 인터페이스에 물질을 증착시켜, 적어도 하나의 제2 에칭 마스크를 상호 공간부에 형성하는 것이다.
이는 물질이 제1 에칭 마스크 영역 및 스페이서가 커버되게 형성함으로써 수행되는 것이 바람직하다.
일반적으로 평행한 메모리 셀 열을 갖는 메모리 셀 장치는 일반적으로 평행한 웨브로서 제1 에칭 마스크 영역을 형성하여 제조하는 것이 바람직하다.
일반적으로 평행한 메모리 셀 열을 갖는 메모리 셀 장치를 제조하기 위한, 특정 방법은 일반적으로 평행한 웨브로서 제2 에칭 마스크 영역을 형성하여 제조한다.
실리콘 산화물(SiO2)로 구성된 제1 및 제2 마스크 영역은 실리콘을 함유한 반도체 기판에 증착되며, 스페이서는 실리콘 질화물(Si3N4)로 형성하는 방법으로 수행되는 것이 특히 바람직하다.
실험은 스페이서가 에천트로서 인산을 사용하여 제1 및 제2 에칭 마스크를 선택적으로 에칭되는 방식으로 수행하였다.
본 발명의 또 다른 장점 및 특징은 도면을 참조로한 실시예에 대한 설명 및 종속항에서 알 수 있을 것이다.
도 1은 교대로 배열된, 제1 워드라인(WL1)과 제2 워드라인(WL2)을 갖는 메모리 셀 장치의 평면도를 나타낸다.
이 경우, 인접한 워드라인(WL1,WL2) 사이의 간격은 워드라인(WL1, WL2)의 폭보다 짧다. 워드라인(WL1, WL2)을 교차하여 각각 제1 도핑 영역(D1)과 제2 도핑 영역(D2)을 갖는 비트라인(BL)이 연장된다. 추가로 메모리 셀 장치는 게이트 유전체 및 게이트 전극을 포함한다. 워드라인(WL1, WL2)은 메모리 셀 장치의 메모리 셀에 해당하는 영역에 비트라인(BL)과 오버랩된다.
비트라인(BL) 각각은 웨브의 상부 영역에 배열된다. 각각의 비트라인(BL)은 절연 트렌치(T)에 의해 서로 절연된다. 절연 트렌치(T)는 비트라인(BL) 보다 상당히 좁은 폭으로 10nm 내지 100nm의 두께를 갖고, 바람직하게는 30 내지 60nm의 두께를 가지며, 참고로 본 명세서에서 도시된 실시예에서 절연 트렌치(T) 폭은 약 50nm이다.
인접한 제1 워드라인(WL1)과 제2 워드라인(WL2)의 중심 사이의 간격은 가능한 짧게 선택되며 바람직하게는 메모리 셀 장치에 대한 제조 공정에서 최소의 피춰(feature) 사이즈(F)와 대응되는 것이 바람직하다. 인접한 비트라인(BL) 중심 사이의 간격도 마찬가지로 최소의 피춰 사이즈(F)가 바람직하다. 따라서, 비트라인(BL)중 하나와 워드라인(WL1, WL2)중 하나의 교차점으로써 한정되는 각각의 메모리 셀에 대한 공간 요구조건은, 1F2이다.
메모리 셀이 배열된 필드의 외측으로는 디코더가 배열되며, 디코더는 비트라인(BL)을 교차하여 연장되는 비트선택라인(BA0, BA1, BA2)을 갖는다. 다수의 인접한 비트라인(BL)(본 도면의 경우, 3개)은 금속화 영역(도시되지 않음)에 의해 결합되며, 바람직하게는 노드(K, K')를 형성하도록 높은 구조 평면에 배열된다. 노드(K')와 제2 도핑 영역(D2) 사이에, 노드(K')에서 비트라인(BL)이 연결되어 있는 것처럼, 많은 비트선택라인(BA0, BA1, BA2)이 배열된다.
비트선택라인(BA)은 디코더에서 선택 트랜지스터(AT)를 제어하는데 사용된다. 선택 트랜지스터(AT)는 비트선택라인(BA)과 비트라인(BL) 사이의 각각의 교차점에 위치된다. 이러한 관계로, 각각의 비트라인(BL)에 대해 1개의 교차점에는 1개의 선택 트랜지스터(AT)가 제공된다.
어떠한 선택 트랜지스터(AT)도 배열되지 않은 비트선택라인(BA)과 비트라인(BL) 사이의 교차점에 채널 도핑이 제공된다. 채널 도핑은 이들 교차점 각각에 기생 MOS 트랜지스터를 생성하며, 상기 기생 MOS 캐패시터는 적절한 비트선택라인(BA)상에 존재하는 레벨에 상관없이 트랜지스터가 온(ON) 되도록 높은 문턱 전압을 갖는다. 바람직하게, 상기 문턱 전압은 네거티브이다.
본 메모리 셀 장치는 이하 설명되는 방법으로 바람직하게 제조된다.
붕소와 같은 도펀트를 기본 농도로, 바람직하게는 1×1015㎝-3내지 1×1016㎝-3, 예를 들어 2×1015㎝-3로 p-도핑된 단결정성 실리콘으로 구성된 반도체 기판(10)에, 예를 들어 1×1017㎝-3의 도펀트 농도를 갖는 p-도핑된 웰(15)이 이온주입에 의해 형성된다. P-도핑된 웰(15)의 깊이는 예를 들어 약 1㎛이다.
다음, 제1 마스크 영역이 형성된다. 제1 마스크 영역은 반도체 기판(10)의 주표면중 하나 너머로 평행하게 연장되는 웨브(20) 형상을 갖는다. 웨브(20)는 산출될 수 있는 최소 피춰 사이즈(F)에 해당하는 폭을 갖는다. F는 바람직하게 0.1㎛ 내지 0.5㎛의 범위에 있다. 이러한 반도체 기판의 처리 단계를 도 2에 도시했다.
본 실시예의 경우에 웨브(20)라 할 수 있는, 제1 마스크 영역은 예를 들어 TEOS(Si(OC2H5)4) 방법을 사용하여 형성된 실리콘 산화물(SiO2)로 구성된다. TEOS 방법은 테트라에틸 오실리케이트(tetraethyl orthosilicate)(Si(OC2H5)4)가 약 700℃의 온도 및 영역에서 약 40Pa 압력에서 실리콘 산화물로 전환되는 방식으로 바람직하게 행해진다.
상부층(30)은 이러한 방식으로 처리된 반도체 기판에 일정한 방식으로 형성된다(도 3 참조). 형성된 상부층(30)은 예를 들어, 실리콘 질화물(Si3N4)로 구성된다. 상부층(30)의 두께는 바람직하게 5nm 내지 50nm이며, 20nm의 영역 두께가 바람직하다.
상부층(30)은 CVD(화학적 기상 증착)법, 특히 LPCVD(저압 CVD)법을 사용하여 형성하는 것이 바람직하다. LPCVD법을 이용하는 상부층(30)을 형성하는 특별한 적합한 변형은 디클로로실란(SiH2Cl2)이 약 10Pa 및100Pa 사이, 바람직하게 30Pa의 압력의 플라즈마에서 약 750℃ 범위의 온도에서 암모니아(NH3)를 첨가하여 실리콘 질화물(Si3N4)로 전환된다는 것을 특징으로 한다.
상부층(30)은 이방성 건식 에칭 공정을 사용하여, 반도체 기판(10)의 주표면과 평행하게 연장되는 영역에서 차후 에칭된다. 이는 상부층(30)이 웨브(20)의 상부 표면과 트렌치(40)의 하부 영역에서 제거된다는 것을 의미한다. 상부층(30)은 웨브(20) 물질과 반도체 기판(10)과 관련하여 선택적으로 상부층(30)을 에칭하는 에천트를 사용하여 제거된다. SiO2웨브(20) 및 반도체 기판(10)의 표면상에 위치된 Si3N4상부층(30)으로, 이러한 선택적 에칭에 적합한 에천트는 CHF3이다.
에칭 과정은 상부층(30)이 웨브(20)의 상부 표면과 트렌치(40)의 하부 영역에서 완전히 제거될 때까지 계속된다. 이는 스페이서(50)가 웨브(20)의 측면 영역에 남아 있게 된다는 것을 의미한다. 스페이서(50)는 폭이 약 50nm이다. 이는 상부 영역(30)이 30 내지 50nm 두께를 갖도록 요구된다.
다음 방법에서, 바람직하게는 제1 에칭 마스크 영역과 동일한 화학 조성을 갖는 물질(60)이 증착된다. 물질(60)은 가능한 트렌치(40)를 채우는 두께로 형성된다. 편의상, 상기 방법에서 트렌치(40)의 모든 영역은 라인(70)까지 물질(60)이 채워지도록 처리된다. 반도체 기판의 이러한 처리 과정을 도 4에 나타냈다.
따라서 형성된 구조는, 적절한 평탄화 공정, 예를 들어 화학적 기계적 연마(CMP)에 의해, 라인(70)에 이르는 영역만이 남도록 평탄화된다.
다음, 스페이서(50)는 선택적 에칭, 예를 들어 바람직한 상승된 온도에서 인산을 사용하여 제거된다. 특히 농축된 인산은 질화물층에 대해 매우 뛰어난 선택성을 갖는다. 원칙적으로는, 에칭은 실온에서 수행된다. 그러나, 에칭 공정을 가속화시키기 위해서는 상승된 온도에서 에칭을 수행하는 것이 바람직하다. 특히 약 160℃ 근처의 온도에서 에칭을 행하는 것이 바람직하다.
스페이서(50)의 제거는 에칭 마스크를 형성하며 그 제1 영역은 처음에 형성된 웨브(20)에 의해 형성된다. 제2 에칭 마스크 영역은 물질(60)의 노출된 웨브(80)에 의해 형성된다. 노출된 웨브(80)는 전처리 단계에서 트렌치(40)가 위치된 포인트에 위치된다. 웨브(80)는 초기의 트렌치(40)와 동일한 폭을 갖고, 이는 F처럼 폭이 넓지 않다는 것을 의미한다. 웨브(80)의 폭은 F와 비교하여 2d 만큼 감소된다. 여기서, d는 스페이서(50)의 두께를 나타낸다. F=200nm이고 d=20nm 일 때, 웨브(80)에 형성된 폭은 160nm이다. 이러한 처리 상태를 도 5에 나타냈다.
웨브(20, 80)에 의해 형성된 남아 있는 에칭 마스크는 에칭공정, 예를 들어 CF4및 O2또는 CHF3및 O2를 포함하는 가스 혼합물을 사용하는 제1 에칭 단계 및 HBr을 함유한 가스를 사용하는 제2 에칭 단계를 이용하는 다단계 공정을 수행하는데 사용되어, 절연 트렌치(85)가 이전의 처리 단계에서 위치된 스페이서(50) 포인트 아래로 반도체 기판(10)에 형성된다. 도 1에 도시된 평면도에서, 절연 트렌치(85)는 참조 부호 T로 표시된다.
절연 트렌치(85) 폭은 20nm 내지 200nm, 보다 바람직하게는 100nm의 폭을 갖는다. 절연 트렌치(85)는 바람직하게 이들의 폭보다 약 5배의 깊이를 갖는다. 일단 절연 트렌치(85)가 에칭되면, 웨브(20, 80)에 의해 형성된 에칭 마스크는 제거된다.
절연 트렌치(85)는 차후 절연 물질로 채워진다. 특히 바람직한 충진 물질은 SiO2이다. 절연 물질로 절연 트렌치(85)를 채우는 과정은 평탄화 작업에 의해 수행되며, 바람직하게는 화학적 기계적 평탄화 공정에 의해 수행된다. 이러한 방식으로 형성된 반도체 기판의 처리 상태를 도 6에 나타내었다.
일단 스크린 산화물(screen oxide)이 약 5nm 두께의 층으로 형성되면, 라인(82)까지 반도체 기판(10) 속으로 예를 들어 붕소와 같은 도펀트를 주입함으로써 비트라인(86)을 형성한다. 도펀트는 웰(15) 영역에서의 도펀트와 동일한 도전형을 갖는 것이 바람직하다. 비트라인(86)에서의 도펀트 농도, 예를 들어 1×1017cm-3농도로, 전형적으로 0.5V의 문턱전압을 갖는 트랜지스터의 채널 영역이 형성된다. 이는 소위 문턱전압 주입이라 부르는 이온 주입 동작은, 예를 들어 3×1012cm-3의 도즈량(dose) 및 25 keV(도시되지 않음)의 에너지를 사용하여 행해진다. 이렇게 해서 절연 트렌치(85) 사이에 메모리 셀 열이 형성된다. 이들 메모리 셀 열들은 반도체 기판(10) 위로 돌출하는 웨브 형상을 갖는다.
예를 들어, 포토레지스트를 포함하는 프로그래밍 마스크는 포토리소그래피 처리 단계에 의해 차후 형성된다. n-도핑된 이온 주입, 예를 들어 1×1014cm-3도즈량의 As 및 40keV의 에너지를 사용하는 주입이 행해지고, 처리과정에서 선택 스위치가 프로그램화된다. 이 경우, 비트선택라인(BA)과 어떠한 선택 트랜지스터(AT)도 형성되지 않은 비트라인(BL) 사이의 교차 지점에서 채널 도핑이 수행된다.
프로그래밍 마스크 및 스크린 산화물이 제거되면, 적절한 유전체층이 비트라인(86)과 절연 트렌치(85)에 형성된다. 유전체층은 바람직하게 다층으로 형성될 수 있다. 만약 유전체층이 3층인 경우 제1 유전체층(90)은 약 3nm 두께를 갖는 실리콘 산화물(SiO2)로 구성되고, 중간 유전체층(100)은 약 7 내지 8nm 두께를 갖는 실리콘 질화물로 구성되며, 상부 유전체층(110)은 약 4nm 두께를 갖는 실리콘 산화물로 구성된다. 이러한 연속하는 층 두께는 가능하면 오랫동안 포획된 전하를 저장하도록 하는 것이 바람직하다.
제1 유전체층(90)은 원하는 층두께로, 예를 들어 O2를 함유한 환경에서 가열처리에 의해 형성된다. 이 경우에, 웨브(30)의 실리콘은 실리콘 산화물(SiO2)로 전환된다.
제2 유전체층(100)은 CVD(화학적 기상 증착)법, 특히 LPCVD(저압 CVD)법을 사용하여 형성하는 것이 바람직하다. 특히 LPCVD법을 사용하는 제2 유전체층(100)을 형성하는 방법은 디클로로실란(SiH2Cl2)을 10 Pa 내지 100 Pa 사이, 바람직하게는 30 Pa의 압력으로 플라즈마에서 약 750℃ 범위의 온도에서 암모니아(NH3)를 첨가하여 실리콘 질화물(Si3N4)로 전환함으로써 바람직하게 행해질 수 있다.
상부 유전체층(110)은 차후 열산화법, 바람직하게 약 2 시간 동안 약 900℃ 온도에서 H2O를 함유한 분위기에서, 또는 예를 들어 HTO법과 같은 공지된 층형성 방법을 사용하여 증착된다. HTO법을 사용하는 증착은 디클로로실란(SiH2Cl2)을 약 900℃ 범위의 온도 및 40Pa 범위의 압력에서 N2O를 함유한 분위기에서 실리콘 산화물(SiO2)로 전환함으로써 바람직하게 행해질 수 있다.
예를 들어, 고농도로 도핑된 다결정성 실리콘으로 구성된 제1 전극층(120)이 상부 유전체층(110) 상에서 성장된다. 단결정성 실리콘의 바람직한 도핑은 적어도 1020cm-3, 특히 1021cm-3이상의 도핑이 바람직하다. 다른 방안으로, 제1 전극층(120)은 금속 실리사이드 및/또는 금속으로 형성될 수 있다.
예로써, 제1 전극층(120)은 본래 위치에서 도핑 증착 또는 비도핑 증착에 의해 도핑되고 이후 주입법 또는 도펀트 확산에 의해 도핑된다. 바람직하게 n+ 도핑은 예를 들어 인 또는 비소를 사용하여 수행된다. 그러나, 전극층(120)은 p+ 도핑될 수 있다. 예를 들어, 80keV의 에너지 및 1×1016cm-2의 도즈량을 사용하는 것이 효과적이다. 반도체 기판의 이러한 처리 상태를 도 7에 나타냈다. 도 2 내지 도 6과 마찬가지로, 도 7은 도 1의 라인 Ⅶ-Ⅶ의 단면도이다.
다음 레지스트 마스크가 제1 전극층(120)에 형성된다. 이는 예를 들어, CF4및 O2또는 CHF3및 O2를 포함한 가스 혼합물을 사용하는 제1 에칭 단계 및 HBr을 함유한 가스를 사용하는 제2 에칭 단계의 다단계 공정의 에칭 공정에 의해 수행된다. 트렌치(130)가 제1 전극층(120)으로 에칭된다. 제1 전극층(120)의 물질이 남아있어 결과적으로 트렌치(130) 사이에 웨브(140)가 형성되며, 상기 웨브는 완성된 메모리 셀 장치에서 워드라인으로서의 역할을 한다. 워드라인과 동일한 방식으로 바람직하게 제조되는 또 다른 비트선택라인(공간상의 이유로 도시되지 않음)이 웨브(140)에 평행하게 연장된다.
다른 방안으로, 레지스트 마스크는 앞서 증착된 층, 특히 테트라 오실리케이트(TEOS; tetraethyl orthosilicate)층을 이용하여 전송될 수 있다.
다음 절연층(150)이 가능한한 일정하게 적절한 방법을 사용하여 웨브(140) 및 트렌치(130) 상에 증착된다. 특히 절연층(150)은 TEOS법을 사용하여 형성하는 것이 바람직하다. 이는 테트라에틸 오실리케이트(Si(OC2H5)4)를 약 700℃의 온도에서 40 Pa의 압력 범위에서 실리콘 산화물(SiO2)로 전환시킴으로써 행해질 수 있다.
유전체층(90, 100, 110) 및 웨브(140)를 포함한 반도체 기판을 도 8에 나타냈다. 이 경우, 도 8은 도 1 및 도 7에서 표시된 라인 ⅤⅢ- ⅤⅢ을 따라 도 2 내지 도 7에 도시된 단면과 수직인 면을 나타낸다.
다음 절연층(150)이 이방성으로 에칭되고, 이러한 에칭 작업에 의해 제거되는 두께는 평면 영역상에 절연층(150) 두께와 상응한다. 따라서 스페이서(160)가 웨브(140)의 측벽에 남아있게 되며, 상기 스페이서를 TEOS 스페이서라 한다. 반도체 기판의 이러한 상태를 도 9에 나타냈다.
다음 에칭 공정이 행해지고, 질화물을 함유한 유전체층(100)이 예를 들어 영역에서 80% 인산 농도 및 150℃ 범위의 온도로 적절한 작용제를 사용하여 제거된다. 다단계의 에칭 공정은 산화물을 함유한 하부 유전체층(90)에서 중지된다. 얇은 유전체층(90)이 또 다른 에칭 처리, 예를 들어 불화수소산을 함유한 용액(HF 액)을 사용하여 트렌치(130) 영역에서 제거된다. 반도체 기판의 이러한 상태를 도 10에 나타냈다.
결정질을 향상시키기 위해서, 예를 들어 실리콘 산화물을 포함하는 희생층(sacrificial layer)(소위 희생 산화물)이 성장되고 불화수소산을 사용하여 에칭된다(도시되지 않음).
다음, 또 다른 유전체층이 증착된다. 또 다른 유전체층은 바람직하게 트렌치(130)에서 앞서 제거된 유전체층과 동일한 구조를 갖는다. 유전체층은 바람직하게 다층으로 형성된다. 편의상 또 다른 유전체층은 3층으로 한다. 3층은 약 3nm 두께를 갖는 실리콘 산화물(SiO2)로 구성된 제1 유전체층(90), 약 7 내지 8nm 두께를 갖는 실리콘 질화물로 구성된 중간 유전체층(100), 약 4nm 두께를 갖는 실리콘 산화물로 구성된 상부 유전체층(110)이 트렌치(130)에 새롭게 형성되는 방식으로 증착된다. 이러한 증착 공정의 결과로서, 하부 유전체층(180), 중간 유전체층(190) 및 상부 유전체층(200)이 웨브(140)에 형성된다.
하부 유전체층(180)은 예를 들어 열처리 방법을 사용하여 원하는 층두께로 형성되는 실리콘 산화물(SiO2)로 구성되는 것이 바람직하다. 이 경우, 웨브(140)와 반도체 물질(120)의 표면 영역에서, 실리콘은 약 800 내지 900℃의 온도로 산소를 함유한 환경에서 실리콘 산화물(SiO2)로 전환된다. 중간 유전체층(190)은 약 700℃로 LPCVD법에 의해 생성된 질화물층으로 형성되는 것이 바람직하다. 최상부 유전체층(200)은 하부 유전체층(180)과 동일한 물질, 다시 말해 SiO2로 구성되는 것이 바람직하다. 최종 단계에서, 하부 유전체층(180)의 두께는 3nm이고, 예를 들어 중간 유전체층(190)의 두께는 약 7 내지 8nm이고 상부 유전체층(200)의 두께는 4nm이다.
하부 유전체층(180)의 형성은 스페이서(160)상에 남아있는 층(190, 200)과 수직 영역으로, 스페이서(160)의 측면으로 연장된다.
다음 제2 전극층(210)이 전체 영역 너머로 형성된다. 제2 전극층(210)은, 예를 들어, 바람직하게 n-도핑된 다결정성 실리콘의 도핑된 반도체 물질, 및 금속 실리사이드 및/또는 금속으로 구성된다. 반도체 기판의 이러한 상태를 도 11에 도시했다.
그러나, 제2 전극층(210)의 반도체 물질은 p-도핑될 수 있다.
제2 전극층(210)은 웨브(140) 사이의 트렌치(130)를 채우기에 충분한 두께로 형성된다. 따라서, 제2 전극층(210)은 약 0.2㎛ 내지 0.6㎛, 바람직하게는 0.4㎛로 증착된다.
다음 제2 전극층(210)이 패턴화된다. 차후의 제2 전극층(210) 패터닝은 제2 워드라인(WL2)을 형성한다. 도 1에서 WL1으로 표시된 제1 워드 라인은 웨브(140)에 의해 형성된다.
제2 전극층(210)이 다수의 단계를 갖는 방법으로 패턴화된다. 먼저, 제2 전극층(210)의 상부 영역이 예를 CMP 단계의 평탄화 공정에 의해 제거된다. 이 경우, 제2 유전체층(190)은 스톱층으로서 작용한다.
다음 또 다른 유전체층이 그의 부분층(180, 190, 200)의 제거에 의해 웨브(140) 위에서 제거된다. 이는 또 다른 에치백 또는 화학적 기계적 평탄화(CMP) 공정에 의해 행해진다(도 12).
제1 워드라인(WL1)과 제2 워드라인(WL2)에 대한 콘택 수단을 개선시키기 위해, 워드라인을 교차하여 연장되는 알루미늄 트랙(AL)과의 워드라인콘택(WLK)이 형성된 곳에서, 이들 워드라인들은 넓어진 워드라인부(WLA)를 갖도록 구조화된다(도 13). 이를 위해서, 워드라인(WL1, WL2)은 워드라인콘택(WLK) 영역의 일 측면으로 넓어지도록 형성된다. 넓어진 워드라인부(WLA)는 각 경우 워드라인(WL1, WL2)의 맞은편 측면상에서 워드라인의 일 측면이 넓어지게 배열되기 때문에 형성된다. 넓어진 워드라인부(WLA) 앞뒤로, 워드라인(WL1, WL2)의 폭은 넓어진 워드라인부(WLA)의 영역보다 작다. 또한, 워드라인(WL1, WL2)의 중심은 넓어진 워드라인부(WLA) 앞뒤에 대하여 서로 오프셋(offset)된다. 인접한 워드라인(WL1, WL2)의 넓어진 워드라인부(WLA)는 서로 오프셋되게 배열된다. 넓어진 워드라인부(WLA)를 벗어나면, 워드라인(WL1, WL2)의 폭은 넓어진 워드라인부(WLA)의 영역 폭의 약 절반이다. 이는 워드라인콘택(WLK)을 형성하기 위한 콘택홀의 개구부를 워드 라인의 요구 공간을 증가시키지 않고 가능케한다. 전체 셀 어레이에 대하여, 넓어진 워드라인부(WLA)는 워드라인(WL1,WL2)의 폭 방향으로 세그먼트당 약 1개의 워드라인의 추가적 요구 공간을 초래한다. 1개 세그먼트는 예를 들어 32 내지 128 워드라인을 포함한다.
메모리 셀 장치는 중간 산화물의 증착, 콘택홀 에칭, 금속층의 형성 및 패터닝에 의해 완성된다. 이들에 대한 공지된 공정은 설명하지 않는다.
도시된 메모리 셀 장치는 약 1/2의 프로그래밍 전압, 즉 이 경우에는 6V에 해당하는 인접 비트라인 사이에 생성되는 전압으로, 약 12V의 프로그래밍 전압에서 동작하는 것이 바람직하다. 인접 비트라인 사이의 전압은 약 100nm 내지 수백 nm의 절연 트렌치(85)의 깊이까지 충분히 연장된다.

Claims (18)

  1. 반도체 기판(10)의 주표면 영역에 다수의 메모리 셀이 배열되고, 상기 메모리 셀은 실질적으로 평행하게 연장되는 메모리 셀 열에 배열되고, 인접 메모리 셀 열은 적어도 하나의 절연 트렌치(T, 85)에 의해 서로 절연되고, 적어도 하나의 게이트 유전체를 갖는 메모리 셀 장치는 전하 캐리어 트랩을 갖는 물질을 포함하는 적어도 하나의 게이트 유전체를 갖고, 상기 메모리 셀 열 각각은 적어도 하나의 도핑 영역(D1, D2)을 갖는 메모리 셀 장치에 있어서,
    상기 메모리 셀 열은 반도체 기판(10)의 평면 위로 돌출하는 웨브(web)의 형태로 구조화되며, 다수의 부분으로 설계되고, 그 상부 영역에 적어도 하나의 비트라인(86)을 포함하며;
    상기 게이트 유전체는 상기 비트라인(86) 위에 배열되며, 전하 캐리어 트랩을 갖는 물질을 포함하고, 다수의 유전체층으로 형성된 적어도 하나의 다층 유전체를 포함하는데, 여기서 적어도 하나의 유전체층은 다른 층과 비교할 때 증가된 전하 캐리어 포획 단면을 가지며;
    상기 절연 트렌치(85)는 상기 비트라인(86) 보다 폭이 좁고, 상기 반도체 기판(10) 속으로 상기 비트라인(86) 보다 더 깊게 홈이 파인 것을 특징으로 하는 메모리 셀 장치.
  2. 제1항에 있어서,
    상기 절연 트렌치(85)는 상기 반도체 기판(10)을 기준으로 상기 메모리 셀 열과 실질적으로 동일한 높이를 갖는 것을 특징으로 하는 메모리 셀 장치.
  3. 제2항에 있어서,
    상기 메모리 셀 열은 50 내지 200nm의 높이를 갖는 것을 특징으로 하는 메모리 셀 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 유전체 영역의 적어도 일부는 실리콘 산화물(Si3N4)을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다층 유전체는 하부 유전체층(90), 중간 유전체층(100) 및 상부 유전체층(110)을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  6. 제5항에 있어서,
    상기 상부 유전체층(110)의 두께는 상기 하부 유전체층(90) 두께의 약 1.1 내지 2배인 것을 특징으로 하는 메모리 셀 장치.
  7. 제6항에 있어서,
    상기 상부 유전체층(110)의 두께는 상기 하부 유전체층(90) 두께의 약 1.3 배인 것을 특징으로 하는 메모리 셀 장치.
  8. 제7항에 있어서,
    상기 하부 유전체층(90)의 두께는 약 3nm이고, 상기 중간 유전체층(100)의 두께는 약 7nm 내지 8nm이며, 상기 상부 유전체층(110)의 두께는 약 4nm인 것을 특징으로 하는 메모리 셀 장치.
  9. 다수의 메모리 셀 열이 반도체 기판(10)의 주표면 영역에 서로 절연되어 형성되는 메모리 셀 장치의 제조 방법에 있어서,
    제1 에칭 마스크 영역이 상기 반도체 기판(10)의 주표면에 형성되고;
    스페이서(50)가 상기 영역들의 에지에 형성되고;
    스페이서(50)가 제1 영역들 사이에 형성된 후, 제2 에칭 마스크 영역이 형성되고;
    차후 제조 단계에서, 상기 스페이서(50)가 상기 제1 및 제2 에칭 마스크 영역에 대해 선택적으로 에칭되며;
    게이트 유전체가 상기 제1 영역, 제2 영역 및 스페이서(50) 위에 배열되는데, 상기 게이트 유전체는 전하 캐리어 트랩을 갖는 물질을 포함하고 다수의 유전체층으로 형성된 적어도 하나의 다층 유전체를 포함하며, 여기서 적어도 하나의 유전체층은 다른 층과 비교할 때 증가된 전하 캐리어 포획 단면을 가지는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  10. 제9항에 있어서,
    상기 스페이서(50)는 상기 제1 에칭 마스크 영역 및 상기 제1 에칭 마스크 영역에 의해 커버되지 않은 상기 반도체 기판(10) 영역에 커버층(30)을 증착함으로써 형성되고, 그 다음 상기 반도체 기판(10)의 주표면과 평행하게 연장되는 상기 커버층(30) 영역이 에칭되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 에칭 마스크 영역 사이에 적어도 하나의 인터페이스가 형성되도록 상기 제1 에칭 마스크 영역이 형성되고, 물질(60)이 상기 인터페이스로 들어가 증착되어, 상기 인터페이스에 적어도 하나의 제2 에칭 마스크 영역이 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  12. 제11항에 있어서,
    상기 물질(60)이 상기 제1 에칭 마스크 영역 및 상기 스페이서(50)를 커버하도록 증착되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  13. 제9항 또는 제10항에 있어서,
    상기 제1 에칭 마스크 영역은 실질적으로 평행한 웨브(20)로 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  14. 제9항 또는 제10항에 있어서,
    상기 제2 에칭 마스크 영역은 실질적으로 평행한 웨브(80)로 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  15. 제9항 또는 제10항에 있어서,
    상기 제2 에칭 마스크 영역이 형성된 후, 평탄화 공정이 수행되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  16. 제9항 또는 제10항에 있어서,
    실리콘 산화물(SiO2)로 구성된 제1 및 제2 에칭 마스크 영역이 실리콘을 함유한 실리콘 기판(10)에 형성되고, 상기 스페이서(50)는 실리콘 질화물(Si3N4)로 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  17. 제16항에 있어서,
    상기 스페이서(50)는 에천트로서 인산을 사용하여 상기 제1 및 제2 에칭 마스크 영역에 대해 선택적으로 에칭되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  18. 삭제
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