CN111466023A - 包含三维位线放电晶体管的三维存储器装置及其制造方法 - Google Patents

包含三维位线放电晶体管的三维存储器装置及其制造方法 Download PDF

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Abstract

一种三维存储器装置包含：第一绝缘层和第一导电层的第一交替堆叠，其位于衬底上方；存储器堆叠结构，其延伸穿过所述第一交替堆叠；以及位线，其上覆于所述存储器堆叠结构。提供竖直放电晶体管，其中每一个竖直放电晶体管包含延伸穿过第二绝缘层和第二导电层的第二交替堆叠的相应竖直放电晶体管通道，所述第二交替堆叠与所述第一交替堆叠横向间隔开。

Description

包含三维位线放电晶体管的三维存储器装置及其制造方法
相关申请
本申请要求2018年9月26日提交的第16/142,644号美国非临时专利申请的优先权，其全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，具体地说，涉及采用三维位线放电晶体管的三维存储器装置及其制造方法。
背景技术
在T.Endoh等人的标题为“具有堆叠包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。通过以下操作来读取每个选定字线层级处的一组存储器单元的电荷状态：对位线放电(其也称为“预充电”)，向位线提供合适的电偏置使得每个位线处的电压由选定字线层级处的那一组存储器单元的电荷状态确定，并感测位线处的电压。总感测时间的绝大部分由放电时间确定，放电时间是通过排出由先前感测循环生成的残余电荷重置位线的电荷状态所耗费的时间。较快的放电时间可以加快采用竖直NAND串的三维存储器装置的操作。
发明内容
根据本公开的一方面，提供一种三维存储器装置，其包括：第一绝缘层和第一导电层的第一交替堆叠，其位于衬底上方；存储器堆叠结构，其延伸穿过所述第一交替堆叠，其中所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；第一漏极区，其位于所述竖直半导体通道中的相应一个的顶端上；位线，其电连接到所述第一漏极区的相应子集且上覆于所述存储器堆叠结构；第二绝缘层和第二导电层的第二交替堆叠，其位于所述衬底上方且与所述第一交替堆叠横向间隔开；以及竖直放电晶体管，其包含延伸穿过所述第二交替堆叠的相应竖直放电晶体管通道，其中所述第二导电层包括所述竖直放电晶体管的一个或多个栅极电极。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成第一绝缘层和第一导电层的第一交替堆叠，其中存储器堆叠结构延伸穿过所述第一交替堆叠，并且所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；在所述衬底上方形成第二绝缘层和第二导电层的第二交替堆叠，其中所述第二交替堆叠与所述第一交替堆叠横向间隔开，包含相应竖直放电晶体管通道的竖直放电晶体管延伸穿过所述第二交替堆叠，并且所述第二导电层彼此之间电连接并构成并行切换所述竖直放电晶体管的公共栅极电极；形成电连接到所述竖直半导体通道的相应子集和所述竖直放电晶体管通道的相应子集的上端的位线。
附图说明
图1是根据本公开的实施例的在形成至少一个外围装置和半导体材料层之后的示例性结构的示意性竖直横截面图。
图2是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直横截面图。
图3是根据本公开的实施例的在形成阶梯式阶台和逆向阶梯式电介质材料部分之后的示例性结构的示意性竖直横截面图。
图4A是根据本公开的实施例的在形成存储器开口、放电晶体管开口和支撑开口之后的示例性结构的示意性竖直横截面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的横截面的平面。
图5A至5H是根据本公开的实施例的在其中形成存储器堆叠结构、任选的电介质芯和漏极区期间的示例性结构内的存储器开口的连续示意性竖直横截面图。
图6是根据本公开的实施例的在形成存储器堆叠结构、放电晶体管柱结构和支撑柱结构之后的示例性结构的示意性竖直横截面图。
图7A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的示意性竖直横截面图。
图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A'是图7A的示意性竖直横截面图的平面。
图7C是沿着图7B的竖直平面C-C'的示例性结构的示意性竖直横截面图。
图8是根据本公开的实施例的在形成背侧凹部之后的示例性结构的示意性竖直横截面图。
图9A至9D是根据本公开的实施例的在形成导电层期间的示例性结构的一区域的连续竖直横截面图。
图10是在图9D的处理步骤处的示例性结构的示意性竖直横截面图。
图11A是根据本公开的实施例的在从背侧沟槽内去除所沉积的导电材料之后的示例性结构的示意性竖直横截面图。
图11B是图11A的示例性结构的局部透视俯视图。竖直平面A-A'是图11A的示意性竖直横截面图的平面。
图11C是沿着图11B的竖直平面C-C'的示例性结构的示意性竖直横截面图。
图11D是沿着图11B的竖直平面D-D'的示例性结构的示意性竖直横截面图。
图12A是根据本公开的实施例的在形成绝缘间隔物和背侧触点结构之后的示例性结构的示意性竖直横截面图。
图12B是图12A的示例性结构的一区域的放大图。
图13A是根据本公开的实施例的在形成额外触点通孔结构之后的示例性结构的示意性竖直横截面图。
图13B是图13A的示例性结构的俯视图。竖直平面A-A'是图13A的示意性竖直横截面图的平面。
图14A是根据本公开的实施例的在形成金属互连线路之后的示例性结构的示意性竖直横截面图。
图14B是图14A的示例性结构的俯视图。竖直平面A-A'是图14A的示意性竖直横截面图的平面。
图14C是沿着图11B的竖直平面C-C'的示例性结构的示意性竖直横截面图。
图14D是图14A至14C的包含与图14B的区域不同的区域的示例性结构的另一俯视图。
图15A和15B是根据本公开的实施例的示例性结构的替代性配置的示意性竖直横截面图。
图16是根据本公开的实施例的示例性结构的示意性鸟瞰图。
图17是根据本公开的实施例的位线放电晶体管的电路示意图。
图18是根据本公开的实施例的示例性结构的另一配置的竖直横截面图。
图19是根据本公开的实施例的示例性结构的替代性配置的平面图。
图20是根据本公开的实施例的示例性结构的又一替代性配置的平面图。
图21是根据本公开的实施例的示例性结构的又一配置的竖直横截面图以及包含示例性结构的一部分的透视图的插图。
具体实施方式
如上文所论述，本公开涉及一种采用三维位线放电晶体管的三维存储器装置及其制造方法，下文描述了它们的各个方面。本公开的实施例可用于形成包含多层级存储器结构的各个结构，多层级存储器结构的非限制性实例包含半导体装置，例如包括多个NAND存储器串的三维单片存储器阵列装置。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个实例的情况下，可重复元件的多个实例。如“第一”、“第二”以及“第三”等序数仅用于识别类似元件，且可以在本发明的整个说明书和权利要求书中采用不同序数。相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。除非另外指示，否则元件之间的“接触”是指元件之间的直接接触，它提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。如本文中所使用，“原型(prototype)”结构或“处理中”结构是指随后其中至少一个组件的形状或组成进行修改的暂时性结构。
如本文中所使用，“层”是指包含具有厚度的区域的材料部分。层可以在整个下伏或上覆结构上方延伸，也可以具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以包含其中的一个或多个层，和/或可以具有位于其上、其上方和/或其下的一个或多个层。
单片三维存储器阵列是其中在如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构建，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的第5,915,167号美国专利中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级一开始形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可采用本文中所描述的各种实施例来制造。
一般来说，半导体裸片或半导体封装可包含存储器芯片。每个半导体封装含有一个或多个裸片(例如一个、两个或四个)。裸片是可以独立执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常为一个或两个)。相同的并发操作可以在每个平面上进行，但是存在一些限制。每个平面含有数个块，块是可以在单个擦除操作中擦除的最小单元。每个块含有数个页，页是可以进行编程的最小单元，即，其上可以执行读取操作的最小单元。
参考图1，示出了根据本公开的实施例的示例性结构，其可用于例如制造含有竖直NAND存储器装置的装置结构。示例性结构包含可以是半导体衬底的衬底(9，10)。衬底可包含衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶片或半导体材料层，并且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V合成半导体材料、至少一种II-VI合成半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面7，它可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单晶半导体表面。
如本文中所使用，“半导体材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，并且能够在用电掺杂剂进行合适的掺杂后产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有高于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂电掺杂剂以成为导电材料的半导体材料，其形成为结晶材料或者通过退火过程(例如，从初始非结晶状态)转换成结晶材料，即，具有大于1.0×105S/cm的电导率的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，也可以是包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指没有掺杂电掺杂剂的半导体材料。因此，半导体材料可以是半导电或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导电的或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
可以在衬底半导体层9的一部分上形成外围电路系统的至少一个半导体装置700。所述至少一个半导体装置可包含例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构720。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可以在衬底半导体层9上方形成，随后可以图案化以形成至少一个栅极结构(750，752，754，758)，其中的每一个栅极结构可包含栅极电介质750、栅极电极(752，754)和栅极顶盖电介质758。栅极电极(752，754)可包含第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积并各向异性地蚀刻电介质衬里围绕所述至少一个栅极结构(750，752，754，758)来形成至少一个栅极间隔物756。可以在衬底半导体层9的上部部分中形成活性区730，例如，通过将所述至少一个栅极结构(750，752，754，758)用作掩蔽结构来引入电掺杂剂。可以按需采用额外的掩模。活性区730可包含场效应晶体管的源极区和漏极区。第一电介质衬里761和第二电介质衬里762可任选地形成。第一和第二电介质衬里(761，762)中的每一个可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及非化学计量氧化硅，每个硅原子具有多于或少于两个的氧原子。优选的是二氧化硅。在说明性实例中，第一电介质衬里761可以是氧化硅层，第二电介质衬里762可以是氮化硅层。外围电路系统的至少一个半导体装置可含有用于随后形成的存储器装置的驱动器电路，其可包含至少一个NAND装置。
氧化硅等电介质材料可以在所述至少一个半导体装置上方沉积，并且随后可以进行平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶部表面可以与电介质衬里(761，762)的顶部表面共平面。随后，平坦化电介质层770和电介质衬里(761，762)可以从区域中去除以物理地暴露衬底半导体层9的顶部表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，那么这个表面“物理地暴露”。
任选的半导体材料层10(如果存在)可以在形成所述至少一个半导体装置700之前或之后通过沉积单晶半导体材料，例如，通过选择性外延，而在衬底半导体层9的顶部表面上形成。所沉积的半导体材料可以与衬底半导体层9的半导体材料相同，也可以与其不同。所沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上文所描述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。所沉积的半导体材料中位于平坦化电介质层170的顶部表面上方的部分可以例如通过化学机械平坦化(CMP)去除。在此情况下，半导体材料层10可具有与平坦化电介质层770的顶部表面共平面的顶部表面。
所述至少一个半导体装置700的区(即，区域)在本文中被称为外围装置区200。其中随后形成存储器阵列的区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式阶台的触点区300可以设置在存储器阵列区100和外围装置区200之间。
参考图2，在衬底(9，10)的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文中所使用，“材料层”是指在全部范围内包含材料的层。如本文中所使用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。第一元件中不是所述交替多个的端部元件的每一实例的两侧与第二元件的两个实例邻接，并且第二元件中不是所述交替多个的端部元件的每一实例的两端与第一元件的两个实例邻接。第一元件中可具有相同厚度，也可具有不同厚度。第二元件中可具有相同厚度，也可具有不同厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或第二材料层的实例，并且可以结束于第一材料层的实例或第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成在所述交替多个内周期性地重复的单元。
每个第一材料层包含第一材料，且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，且每个第二材料层可以是牺牲材料层。在此情况下，堆叠可包含交替的多个绝缘层32和牺牲材料层42，并构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
所述交替多个的堆叠在本文中被称为交替堆叠(32，42)。在一个实施例中，交替堆叠(32，42)可包含由第一材料构成的绝缘层32和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一个绝缘材料。因而，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常被称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、二氧化铪等)和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以针对绝缘层32的第一材料选择性地去除的牺牲材料。如本文中所使用，如果去除过程以至少是第二材料的去除速率的两倍的速率去除第一材料，那么第一材料的去除“针对”第二材料是“选择性的”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为相对于第二材料的第一材料的去除过程的“选择性”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后替换为导电电极，它们可用作例如竖直NAND装置的控制栅极电极。第二材料的非限制性实例包含氮化硅、非结晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可以是间隔物材料层，它们包括氮化硅或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果绝缘层32采用氧化硅，那么正硅酸四乙酯(TEOS)可以用作CVD过程的前驱体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。
牺牲材料层42可包含：源极选择层级牺牲材料层42S，其随后替换为配置成选择存储器堆叠结构(例如，NAND串)的源极选择层级导电层(即，源极选择栅极电极)；字线层级牺牲材料层42W，其随后替换为字线层级导电层(即，用作NAND存储器单元的控制栅极电极的字线)；以及至少一个漏极选择层级牺牲材料层42D，其随后替换为配置给存储器阵列中的存储器堆叠结构(例如，NAND串)的至少一个漏极选择层级导电层(即，漏极选择栅极电极)。
牺牲材料层42可以适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可用作导电电极，例如随后形成的单片三维NAND串存储器装置的控制栅极电极。牺牲材料层42可包括具有大体上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm到50nm的范围内，但是每个绝缘层32和每个牺牲材料层42可以采用更大和更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42对的重复数目可以在2到1,024的范围内，通常在8到256的范围内，但是也可采用更大的重复数目。堆叠中的顶部和底部栅极电极可以用作选择栅极电极。在一个实施例中，交替堆叠(32，42)中的每个牺牲材料层42可具有在每个相应牺牲材料层42内大体上恒定的均匀厚度。
尽管本公开是采用其中间隔物材料层是随后替换为导电层的牺牲材料层42的实施例描述的，但是本文明确地涵盖其中牺牲材料层形成为导电层的实施例。在此情况下，将间隔物材料层替换为导电层的步骤可以被省略。
任选地，绝缘顶盖层70可以在交替堆叠(32，42)上方形成。绝缘顶盖层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘顶盖层70可包含可用于绝缘层32的电介质材料，如上文所描述。绝缘顶盖层70的厚度可大于绝缘层32中的每一个。绝缘顶盖层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可以是氧化硅层。
参考图3，阶梯式表面在交替堆叠(32，42)的外围区处形成，该外围区在本文中被称为阶台区。如本文中所使用，“阶梯式表面”是指包含至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面与从水平表面的第一边缘向上延伸的第一竖直表面邻接且与从水平表面的第二边缘向下延伸的第二竖直表面邻接。阶梯式腔在通过形成阶梯式表面从中去除交替堆叠(32，42)的部分的体积内形成。“阶梯式腔”是指具有阶梯式表面的腔。
可以在位于存储器阵列区100和含有外围电路系统的至少一个半导体装置的外围装置区200之间的触点区300中形成阶台区。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状依据与衬底(9，10)的顶部表面相隔的竖直距离而逐阶梯变化。在一个实施例中，阶梯式腔可以通过反复执行一组处理步骤来形成。这一组处理步骤可包含例如将腔的深度竖直增加一个或多个层级的第一类型的蚀刻过程，和横向扩展将在第一类型的后续蚀刻过程中竖直蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替多个的结构的“层级”被定义为结构内的一对第一材料层和第二材料层的相对位置。
交替堆叠(32，42)内除最顶部牺牲材料层42以外的每个牺牲材料层42横向延伸得比交替堆叠(32，42)内的任何上覆牺牲材料层42远。阶台区包含交替堆叠(32，42)中从交替堆叠(32，42)内的最底部层连续延伸到交替堆叠(32，42)内的最顶部层的阶梯式表面。
阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施例中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一实施例中，可以沿着第一水平方向hd1形成多“列”台阶，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，且列数可以至少是所述多对的数目。每列台阶彼此之间可以竖直偏移，使得牺牲材料层42中的每一个在相应列的台阶中具有物理暴露顶部表面。在说明性实例中，针对随后形成的每个存储器堆叠结构块形成两列台阶，使得一列台阶为奇数编号的牺牲材料层42(从底部数起)提供物理暴露顶部表面，另一列台阶为偶数编号的牺牲材料层(从底部数起)提供物理暴露顶部表面。还可使用采用三列、四列或更多列台阶的配置，其中牺牲材料层42的物理暴露表面之间具有相应一组竖直偏移。每个牺牲材料层42至少沿着一个方向具有大于任何上覆牺牲材料层42的横向范围，使得任一牺牲材料层42的每个物理暴露表面不具有突出部分。在一个实施例中，每列台阶内的竖直阶梯可以沿着第一水平方向hd1布置，并且这些列的台阶可以沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施例中，第一水平方向hd1可以垂直于存储器阵列区100和触点区300之间的边界。
可以在阶梯式腔中通过在其中沉积电介质材料来形成逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)。例如，氧化硅等电介质材料可以沉积在阶梯式腔中。所沉积的电介质材料的多余部分可以从绝缘顶盖层70的顶部表面上方去除，例如，通过化学机械平坦化(CMP)。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件是指具有阶梯式表面和随着与其上存在该元件的衬底的顶部表面相隔的竖直距离单调增加的水平截面积。如果逆向阶梯式电介质材料部分65采用氧化硅，那么逆向阶梯式电介质材料部分65的氧化硅可以用也可以不用B、P和/或F等掺杂剂掺杂。
任选地，漏极选择层级隔离结构72可以穿过绝缘顶盖层70和位于漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并用氧化硅等电介质材料填充漏极选择层级隔离沟槽来形成。电介质材料的多余部分可以从绝缘顶盖层70的顶部表面上方去除。
图4A是根据本公开的实施例的在形成存储器开口、放电晶体管开口和支撑开口之后的示例性结构的示意性竖直横截面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的横截面的平面。
参考图4A和4B，包含至少一光致抗蚀剂层的光刻材料堆叠(未示出)可以在绝缘顶盖层70和逆向阶梯式电介质材料部分65上方形成，并且可进行光刻图案化以在其中形成开口。开口包含在存储器阵列区100上方形成的第一组开口、在触点区300上方形成的第二组开口及在放电晶体管区400上方形成的第三组开口。放电晶体管区400可以呈条带形状，并且可位于相邻对的包括存储器块区的存储器阵列区100之间，所述存储器块区含有多个存储块，例如100到500个存储器块，包含每个200到300个存储器块。尽管在图4A和4B中只示出了单个存储器阵列区100，但是应理解，可以采用多个存储器阵列区100(例如，2个到8个，例如3个到6个存储器阵列区)和多个放电晶体管区400。每个放电晶体管区400可以位于存储器阵列区100之中或存储器阵列区100之外存储器阵列区100的边缘附近。确切地说，位于存储器阵列区100之外的每个放电晶体管区400可以位于一对沿着第二水平方向hd2(例如，位线方向)横向隔开的存储器阵列区100之间的空间中，或者位于一组存储器阵列区100的外边缘处(例如，包括存储器平面的三个存储器阵列区100的外边缘处)。存储器阵列区100中的每一个可包含沿着第一水平方向hd1(例如，字线方向)延伸的存储器开口49的行。放电晶体管区400中的每一个可包含沿着第一水平方向hd1延伸的放电晶体管开口149的行。
通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，光刻材料堆叠中的图案可以传送通过绝缘顶盖层70或逆向阶梯式电介质材料部分65，并通过交替堆叠(32，42)。交替堆叠(32，42)中下伏于图案化光刻材料堆叠中的开口的部分进行蚀刻以形成存储器开口49、支撑开口19和放电晶体管开口149。如本文中所使用，“存储器开口”49是指其中随后形成存储器元件的开口，所述存储器元件例如是含有竖直半导体通道和存储器膜的存储器堆叠结构。如本文中所使用，“支撑开口”19是指其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的开口。如本文中所使用，“放电晶体管开口”149是指其中将随后形成放电晶体管的开口。放电晶体管在操作中用于对相应位线放电。存储器开口49和放电晶体管开口149穿过绝缘顶盖层70和存储器阵列区100中的整个交替堆叠(32，42)而形成。支撑开口19穿过逆向阶梯式电介质材料部分65和交替堆叠(32，42)中下伏于触点区300中的阶梯式表面的部分而形成。
存储器开口49和放电晶体管开口149延伸穿过整个交替堆叠(32，42)。支撑开口19延伸穿过交替堆叠(32，42)内的层子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻过程的化学反应可以交替以优化交替堆叠(32，42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是大体上竖直的，也可以逐渐变窄。图案化光刻材料堆叠可以随后例如通过灰化去除。
存储器开口49、放电晶体管开口149和支撑开口19可至少从包含交替堆叠(32，42)的顶部表面的水平平面延伸到至少包含半导体材料层10的最顶部表面的水平平面。在一个实施例中，存储器开口49、放电晶体管开口149和支撑开口19可从包含绝缘顶盖层70的顶部表面的水平平面延伸到至少包含半导体材料层10的最顶部表面的水平平面。在一个实施例中，到半导体材料层10中的过度蚀刻可以任选地在半导体材料层10的顶部表面在每个存储器开口49和每个支撑开口19的底部处物理地暴露之后执行。过度蚀刻可在去除光刻材料堆叠之前或之后执行。换句话说，半导体材料层10的凹进表面可以相对于半导体材料层10的未凹进顶部表面竖直偏移一凹部深度。凹部深度可以例如在1nm到50nm的范围内，但是也可采用更小和更大的凹部深度。过度蚀刻是任选的，并且可省略。如果不执行过度蚀刻，那么存储器开口49和支撑开口19的底部表面可以与半导体材料层10的最顶部表面共平面。
存储器开口49、放电晶体管开口149和支撑开口19中的每一个可包含大体上垂直于衬底(9，10)的最顶部表面延伸的一个侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。在所示实施例中，可以在存储器阵列区100中形成放电晶体管开口149的二维阵列。但是，如上文所提到，在替代实施例中，可以在存储器阵列区100之外形成放电晶体管开口149的二维阵列。可以在触点区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成可以是半导体衬底的衬底(9，10)。可替换地，半导体材料层10可省略，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶部表面。
图5A至5H示出存储器开口49的结构变化，存储器开口49是图4A和4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在其它存储器开口49中的每一个、放电晶体管开口149中的每一个和支撑开口19中的每一个中。
参考图5A，示出了图4A和4B的示例性装置结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、交替堆叠(32，42)，并任选地延伸到半导体材料层10的上部部分中。在这一处理步骤处，每个支撑开口19可以延伸穿过逆向阶梯式电介质材料部分65、交替堆叠(32，42)中的层子集，并任选地穿过半导体材料层10的上部部分。每个存储器开口的底部表面相对于半导体材料层10的顶部表面的凹部深度可以在0nm到30nm的范围内，但是也可采用更大的凹部深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻而部分地横向凹进以形成橫向凹部(未示出)。
参考图5B，可以例如通过选择性外延在每个存储器开口49和每个支撑开口19的底部部分处形成任选的底座通道部分(例如，外延底座)11。每个底座通道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可以掺杂有导电类型与半导体材料层10相同的电掺杂剂。在一个实施例中，每个底座通道部分11的顶部表面可以在包含牺牲材料层42的顶部表面的水平平面上方形成。在此情况下，至少一个源极选择栅极电极可以随后通过将位于包含底座通道部分11的顶部表面的水平平面下面的每个牺牲材料层42替换为相应导电材料层来形成。底座通道部分11可以是在随后形成于衬底(9，10)中的源极区和随后形成于存储器开口49的上部部分中的漏极区之间延伸的晶体管通道的一部分。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可包括单晶硅。在一个实施例中，底座通道部分11可具有第一导电类型的掺杂，其与接触底座通道部分的半导体材料层10的导电类型相同。如果半导体材料层10不存在，那么底座通道部分11可以直接形成在衬底半导体层9上，衬底半导体层9可具有第一导电类型的掺杂。
参考图5C，包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和任选的第一半导体通道层601的层堆叠可以在存储器开口49中依序沉积。
阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧气的电介质材料。电介质金属氧化物可以基本上由所述至少一种金属元素和氧气组成，或者可以基本上由所述至少一种金属元素、氧气和氮等至少一种非金属元素组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数的电介质金属氧化物，即，具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、二氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的掺氮化合物、它们的合金，以及它们的堆叠。电介质金属氧化物层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液态源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。随后，电介质金属氧化物层可用作阻止所存储的电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料组成的多个电介质金属氧化层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在此情况下，阻挡电介质层52的电介质半导体化合物可以通过例如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。可替代地，可以省略阻挡电介质层52，并且可以在随后形成的存储器膜的表面上形成背侧凹部之后形成背侧阻挡电介质层。
随后，可以形成电荷存储层54。在一个实施例中，电荷存储层54可以是包含电介质电荷捕获材料的电荷捕获材料的连续层或图案化离散部分，所述电介质电荷捕获材料可以是例如氮化硅。可替代地，电荷存储层54可包含掺杂多晶硅等导电材料或金属材料的连续层或图案化离散部分，所述金属材料例如通过形成在牺牲材料层42中的橫向凹部内而图案化到多个电隔离部分(例如，浮动栅极)中。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一实施例中，牺牲材料层42可以相对于绝缘层32的侧壁而横向凹入，且可以采用沉积过程和各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。尽管本公开是采用其中电荷存储层54是单个连续层的实施例来描述的，但是本文明确涵盖其中电荷存储层54替换为竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)的实施例。
电荷存储层54可以形成为具有均质组成的单个电荷存储层，或者可包含多个电荷存储层的堆叠。多个电荷存储层(若采用)可包括多个间隔开的浮动栅极材料层，这些层含有导电材料(例如，钨、钼、钽、钛、铂、钌及其合金等金属，或硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合等金属硅化物)和/或半导体材料(例如，包含至少一个元素半导体元件或至少一个合成半导体材料的多晶或非结晶半导体材料)。替代地或另外，电荷存储层54可包括绝缘电荷捕获材料，例如一个或多个氮化硅区段。可替代地，电荷存储层54可包括金属纳米粒子等导电纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。电荷存储层54的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
隧穿电介质层56包含电介质材料，可以在合适的电偏压条件下穿过所述电介质材料执行电荷隧穿。可通过热载流子注入或依据要形成的单片三维NAND串存储器装置的操作模式通过Fowler-Nordheim隧穿诱导电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
任选的第一半导体通道层601包含半导体材料，例如至少一个元素半导体材料、至少一个III-V合成半导体材料、至少一个II-VI合成半导体材料、至少一个有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，第一半导体通道层601包含非晶硅或多晶硅。第一半导体通道层601可以通过低压化学气相沉积(LPCVD)等保形沉积方法来形成。第一半导体通道层601的厚度可在2nm到10nm的范围内，但是也可采用更小和更大的厚度。在每个存储器开口49中未用所沉积材料层(52，54，56，601)填充的体积中形成存储器腔49'。
参考图5D，任选的第一半导体通道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52采用至少一个各向异性蚀刻过程依序进行各向异性蚀刻。第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中位于绝缘顶盖层70的顶部表面上方的部分可以通过至少一个各向异性蚀刻过程去除。此外，可以去除第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中在每个存储器腔49'的底部处的水平部分以在其剩余部分中形成开口。第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一个可以采用相应的蚀刻化学反应通过相应的各向异性蚀刻过程来蚀刻，所述蚀刻化学反应对于各个材料层来说可以是相同的，也可以不是相同的。
第一半导体通道层601的每个剩余部分可具有管状配置。电荷存储层54可包括电荷捕获材料或浮动栅极材料。在一个实施例中，每个电荷存储层54可包含在编程后存储电荷的电荷存储区的竖直堆叠。在一个实施例中，电荷存储层54可以是其中邻近牺牲材料层42的每个部分构成电荷存储区的电荷存储层。
底座通道部分11的表面(或在不采用底座通道部分11的情况下，半导体材料层10的表面)可以在穿过第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的开口下方物理地暴露。任选地，在每个存储器腔49'的底部处的物理暴露半导体表面可以竖直凹入，使得存储器腔49'下方的凹入半导体表面相对于底座通道部分11(或在不采用底座通道部分11的情况下，半导体材料层10)的最顶部表面竖直地偏移一凹部距离。隧穿电介质层56位于电荷存储层54上方。存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成存储器膜50，其包含通过阻挡电介质层52和隧穿电介质层56与周围材料隔离的多个电荷存储区(体现为电荷存储层54)。在一个实施例中，第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可具有竖直重合的侧壁。
参考图5E，如果省略底座通道部分11，那么可以直接在底座通道部分11或半导体材料层10的半导体表面上沉积第二半导体通道层602，并且可以直接在第一半导体通道层601上沉积第二半导体通道层602。第二半导体通道层602包含半导体材料，例如至少一个元素半导体材料、至少一个III-V合成半导体材料、至少一个II-VI合成半导体材料、至少一个有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，第二半导体通道层602包含非晶硅或多晶硅。第二半导体通道层602可以通过低压化学气相沉积(LPCVD)等保形沉积方法来形成。第二半导体通道层602的厚度可在2nm到10nm的范围内，但是也可采用更小和更大的厚度。第二半导体通道层602可以部分地填充每个存储器开口中的存储器腔49'，也可以完全填充每个存储器开口中的腔。
第一半导体通道层601和第二半导体通道层602的材料统称为半导体通道材料。换句话说，半导体通道材料是第一半导体通道层601和第二半导体通道层602中的一组所有半导体材料。
参考图5F，在每个存储器开口中的存储器腔49'没有被第二半导体通道层602完全填充的情况下，可以在存储器腔49'中沉积电介质芯层62L以填充每个存储器开口内的存储器腔49'的任何剩余部分。电介质芯层62L包含电介质材料，例如氧化硅或有机硅酸盐玻璃。电介质芯层62L可以通过低压化学气相沉积(LPCVD)等保形沉积方法或通过旋涂等自平坦化沉积过程来沉积。
参考图5G，电介质芯层62L的水平部分可以例如通过从绝缘顶盖层70的顶部表面上方进行凹部蚀刻来去除。电介质芯层62L的每个剩余部分构成电介质芯62。此外，第二半导体通道层602中位于绝缘顶盖层70的顶部表面上方的水平部分可以通过平坦化过程去除，所述平坦化过程可采用凹部蚀刻或化学机械平坦化(CMP)。第二半导体通道层602的每个剩余部分可以完全位于存储器开口49内或完全位于支撑开口19内。
每对邻接的第一半导体通道层601和第二半导体通道层602可共同形成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时，电流可通过所述竖直半导体通道60流动。隧穿电介质层56被电荷存储层54环绕，并且被竖直半导体通道60的一部分横向环绕。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，其能够以宏观保持时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，并且阻挡电介质层随后可以在形成背侧凹部之后形成。如本文中所使用，宏观保持时间是指适用于存储器装置用作永久性存储器装置的保持时间，例如超过24小时的保持时间。
参考图5H，每个电介质芯62的顶部表面可以在每个存储器开口内进一步例如通过凹部蚀刻凹入到位于绝缘顶盖层70的顶部表面和绝缘顶盖层70的底部表面之间的深度。漏极区63可以通过在电介质芯62上方在每个凹入区内沉积掺杂半导体材料来形成。漏极区63可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，那么第二导电类型是n型，且反之亦然。漏极区63中的掺杂剂浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但是也可采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。可以从绝缘顶盖层70的顶部表面上方例如通过化学机械平坦化(CMP)或凹部蚀刻来去除所沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内存储器膜50和竖直半导体通道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、隧穿电介质层、体现为电荷存储层54的部分的多个存储器元件和任选的阻挡电介质层52的组合。存储器开口49内底座通道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中被称为存储器开口填充结构58。放电晶体管开口149内底座通道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中被称为放电晶体管柱结构158，如图6所示。每个支撑开口(119，219)内底座通道部分11(如果存在)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应支撑开口19，并且构成支撑柱结构20，如图6所示。
参考图6，示出了分别在存储器开口49、放电晶体管开口149和支撑开口19内形成存储器开口填充结构58、放电晶体管柱结构158和支撑柱结构20之后的示例性结构。存储器开口填充结构58的实例可以形成在图4A和4B的结构的每个存储器开口49内。放电晶体管柱结构158的实例可以形成在图4A和4B的结构的每个放电晶体管开口149内。支撑柱结构20的实例可以形成在图4A和4B的结构的每个支撑开口19内。
每个存储器堆叠结构55包含可包括多个半导体通道层(601，602)的竖直半导体通道60及存储器膜50。存储器膜50可包括横向环绕竖直半导体通道60的隧穿电介质层56和横向环绕隧穿电介质层56的电荷存储区的竖直堆叠(体现为存储器材料层54)以及任选的阻挡电介质层52。尽管本公开是采用存储器堆叠结构的所说明配置描述的，但是本公开的方法可应用于包含存储器膜50和/或竖直半导体通道60的不同层堆叠或结构的替代性存储器堆叠结构。
每个放电晶体管柱结构158的存储器膜50构成包含放电晶体管柱结构158的竖直放电晶体管的栅极电介质。每个放电晶体管柱结构60的竖直半导体通道60构成竖直放电晶体管的晶体管通道，其在本文中被称为竖直放电晶体管通道60'。因此，存储器开口填充结构58的竖直半导体通道60中的每一个和竖直放电晶体管的竖直放电晶体管通道60'中的每一个可包含具有相同掺杂剂浓度的相同掺杂半导体材料。
参考图7A至7C，触点层级电介质层73可以在绝缘层32和牺牲材料层42的交替堆叠(32，42)上方及所述存储器堆叠结构55和支撑柱结构20上方形成。触点层级电介质层73包含不同于牺牲材料层42的电介质材料的电介质材料。例如，触点层级电介质层73可包含氧化硅。触点层级电介质层73可具有在50nm到500nm的范围内的厚度，但是也可采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在触点层级电介质层73上方，并进行光刻图案化以在存储器堆叠结构55的群集之间及存储器堆叠结构55和放电晶体管柱结构158的相邻群集之间的区域中形成开口。任选地，可以穿过邻近放电晶体管柱结构158的群集的交替堆叠(32，42)的每一层形成额外开口。
采用各向异性蚀刻形成背侧沟槽79和任选的背侧开口69，光致抗蚀剂层中的图案可以传送通过触点层级电介质层73、交替堆叠(32，42)和/或逆向阶梯式电介质材料部分65。背侧沟槽79从触点层级电介质层73的顶部表面至少竖直延伸到衬底(9，10)的顶部表面，并横向延伸穿过存储器阵列区100和触点区300。任选的背侧开口69可以在触点区300中接近放电晶体管区400中的相应一个的部分中形成。在将在下文更详细地描述的替代实施例中，背侧开口69可以省略，其中放电晶体管的栅极电极彼此未短接。
在图6的处理步骤处提供的绝缘层32和牺牲材料层42的连续交替堆叠划分成包含存储器堆叠结构55的交替堆叠(32，42)的第一部分和包含竖直放电晶体管通道60'(即，包含放电晶体管柱结构158)的交替堆叠(32，42)的第二部分。在一个实施例中，背侧沟槽79可沿着第一水平方向hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔开。存储器堆叠结构55可以布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸。每一背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72沿着垂直于第一水平方向hd1的竖直平面可具有均匀竖直横截面轮廓，此均匀竖直横截面轮廓沿着第一水平方向hd1具有平移不变性。
多行存储器堆叠结构55可以位于一对相邻的背侧沟槽79和漏极选择层级隔离结构72之间或一对相邻的漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可包含其中可以随后形成源极触点通孔结构的源极触点开口。交替堆叠(32，42)的每个图案化部分的横向边界可以是一对背侧沟槽79。存储器堆叠结构55的每个二维阵列包含沿着第二水平方向hd2延伸的多列存储器堆叠结构55。每列存储器堆叠结构55跨交替堆叠(32，42)的至少一个图案化部分延伸，并且可以跨交替堆叠(32，42)的多个图案化部分延伸。每个放电晶体管柱结构158可以与相应列的存储器堆叠结构55对准，即，位于穿过所述列的存储器堆叠结构55内的存储器堆叠结构55的几何中心的相同竖直平面内。光致抗蚀剂层可以例如通过灰化去除。
参考图8和9A，可以例如采用蚀刻过程将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79和背侧开口69中。图9A示出图8的示例性结构的一区域。背侧凹部43在从中去除牺牲材料层42的体积中形成。牺牲材料层42的第二材料的去除可以针对绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料选择性地进行。在一个实施例中，牺牲材料层42可包含氮化硅，并且绝缘层32和逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
针对第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻过程可以是采用湿式蚀刻溶液的湿式蚀刻过程，也可以是其中将呈气相的蚀刻剂引入到背侧沟槽79中的气相(干式)蚀刻过程。例如，如果牺牲材料层42包含氮化硅，那么蚀刻过程可以是其中示例性结构浸没在包含磷酸的湿式蚀刻贮槽内的湿式蚀刻过程，它针对氧化硅、硅和本领域中采用的各种其它材料选择性地蚀刻氮化硅。支撑柱结构20、逆向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑，同时背侧凹部43存在于先前被牺牲材料层42占用的体积内。
每个背侧凹部43可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每个背侧凹部43的横向尺寸可以大于背侧凹部43的高度。可以在从中去除牺牲材料层42的第二材料的体积中形成多个背侧凹部43。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔，与背侧凹部43形成对比。在一个实施例中，存储器阵列区100包括单片三维NAND串阵列，其具有多个安置在衬底(9，10)上方的装置层级。在此情况下，每个背侧凹部43可限定用于接收单片三维NAND串阵列的相应字线的空间。
所述多个背侧凹部43中的每一个可大体上平行于衬底(9，10)的顶部表面延伸。背侧凹部43的竖直边界可以是下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面。在一个实施例中，每个背侧凹部43整个可具有均匀高度。
任选的底座通道部分11和半导体材料层10的物理暴露表面部分可以通过半导体材料热转换和/或等离子体转换成电介质材料而转换成电介质材料部分。例如，热转换和/或等离子体转换可用于将每个底座通道部分11的表面部分转换成管状电介质间隔物116，并将半导体材料层10的每个物理暴露表面部分转换成平坦电介质部分616。在一个实施例中，每个管状电介质间隔物116可以在拓扑上同胚于环面，即，可以是大体上环形的。如本文中所使用，如果一个元件的形状可以连续拉伸而不会破坏空穴也不会将新的空穴形成为环面的形状，那么这个元件在拓扑上同胚于环面。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元件，并且另外包含至少一个非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料是电介质材料。在一个实施例中，管状电介质间隔物116可包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个平坦电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元件，并且另外包含至少一个非金属元素，例如氧和/或氮，使得平坦电介质部分616的材料是电介质材料。在一个实施例中，平坦电介质部分616可包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图9B，可任选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括充当随后在背侧凹部43中形成的控制栅极的控制栅极电介质的电介质材料。在阻挡电介质层52存在于每个存储器开口内的情况下，背侧阻挡电介质层44是任选的。在阻挡电介质层52省略的情况下，背侧阻挡电介质层44存在。
背侧阻挡电介质层44可以在背侧凹部43中和背侧沟槽79的侧壁上形成。背侧阻挡电介质层44可以直接在绝缘层32的水平表面和背侧凹部43内的存储器堆叠结构55的侧壁上形成。如果背侧阻挡电介质层44形成，那么在形成背侧阻挡电介质层44之前形成管状电介质间隔物116和平坦电介质部分616是任选的。在一个实施例中，背侧阻挡电介质层44可以通过原子层沉积(ALD)等保形沉积过程来形成。背侧阻挡电介质层44可基本上由氧化铝组成。背侧阻挡电介质层44的厚度可以在1nm到15nm的范围内，例如在2到6nm的范围内，但是也可采用更小和更大的厚度。
背侧阻挡电介质层44的电介质材料可以是：电介质金属氧化物，例如氧化铝；至少一个过渡金属元素的电介质氧化物；至少一个镧系元素的电介质氧化物；铝、至少一个过渡金属元素和/或至少一个镧系元素的组合的电介质氧化物。替代地或另外，背侧阻挡电介质层44可包含氧化硅层。背侧阻挡电介质层44可以通过化学气相沉积或原子层沉积等保形沉积方法来沉积。背侧阻挡电介质层44在以下各项上形成：背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面中物理地暴露于背侧凹部43的部分及平坦电介质部分616的顶部表面。背侧腔79'存在于每一背侧沟槽79中未用背侧阻挡电介质层44填充的部分内。
参考图9C，可以在背侧凹部43中沉积金属屏障层46A。金属屏障层46A包含可用作随后沉积的金属填充材料的扩散屏障层和/或促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，也可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可以通过化学气相沉积(CVD)或原子层沉积(ALD)等保形沉积过程来沉积。金属屏障层46A的厚度可以在2nm到8nm的范围内，例如在3nm到6nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，金属屏障层46A可基本上由TiN等导电金属氮化物组成。
参考图9D和10，在多个背侧凹部43中、在至少一个背侧沟槽79的侧壁上和在触点层级电介质层73的顶部表面上方沉积金属填充材料以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法来沉积，所述方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电极电镀、电镀或其组合。在一个实施例中，金属填充材料层46B可基本上由至少一个元素金属组成。可例如从钨、钴、钌、钛和钽中选择金属填充材料层46B的所述至少一个元素金属。在一个实施例中，金属填充材料层46B可基本上由单个元素金属组成。在一个实施例中，金属填充材料层46B可以采用WF6等含氟前驱气体来沉积。在一个实施例中，金属填充材料层46B可以是钨层，其包含残余水平的氟原子作为杂质。金属填充材料层46B通过金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，金属屏障层46A是阻止氟原子穿过其扩散的金属屏障层。
可以在所述多个背侧凹部43中形成多个导电层46，并且可以在每个背侧沟槽79的侧壁上和触点层级电介质层73上方形成连续金属材料层46L。每个导电层46包含金属屏障层46A的一部分和金属填充材料层46B的一部分，这些部分位于一对竖直相邻的电介质材料层之间，例如一对绝缘层32之间。连续金属材料层46L包含金属屏障层46A的连续部分和金属填充材料层46B的连续部分，这些连续部分位于背侧沟槽79中或触点层级电介质层73上方。每个背侧开口69可具有不及所沉积导电材料的厚度的两倍的最小横向尺寸，因此，被所述至少一种导电材料完全填充。
每个牺牲材料层42可以替换为导电层46。背侧腔79'存在于每一背侧沟槽79中未用背侧阻挡电介质层44和连续金属材料层46L填充的部分中。管状电介质间隔物116横向环绕底座通道部分11。在形成导电层46后，最底部导电层46横向环绕每个管状电介质间隔物116。
参考图11A至11D，连续导电材料层46L的所沉积金属材料例如通过各向同性湿式蚀刻过程从每一背侧沟槽79的侧壁并从触点层级电介质层73上方回蚀。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电层(46，66)。每个导电层46可以是导电线结构。因此，牺牲材料层42替换为导电层(46，66)。如果任选的背侧开口69存在，那么所沉积金属材料填充背侧开口69中的每一个，并形成任选的导电通孔结构68，它还称为放电晶体管栅极互连通孔结构。
因此，连续牺牲材料层42的剩余部分在背侧沟槽79和背侧开口69形成之后替换为包含所述至少一个导电材料的导电层46。绝缘层32和第一导电层46的第一交替堆叠在存储器阵列区100内形成。绝缘层32和第二导电层66的第二交替堆叠在放电晶体管区400内形成。
存储器阵列区100中的每个第一导电层46可用作位于相同层级处的多个选择栅极电极和控制栅极电极与电气地互连(即，电气地短接)位于相同层级处的所述多个选择和控制栅极电极的字线的组合。存储器阵列区100中的每个第一导电层46内的所述多个控制栅极电极是包含存储器堆叠结构55的竖直存储器装置的选择栅极电极或控制栅极电极。换句话说，存储器阵列区100中的每个第一导电层46可以是充当所述多个竖直存储器装置的公共选择或控制栅极电极的字线。平坦电介质部分616可以在去除连续导电材料层46L期间去除。背侧腔79'存在于每个背侧沟槽79内。
一般来说，第一绝缘层32和第一导电层46的第一交替堆叠(32，46)在存储器阵列区100中衬底(9，10)上方形成。存储器堆叠结构55延伸穿过第一交替堆叠(32，46)，并且存储器堆叠结构中的每一个包括存储器膜50和竖直半导体通道60。第二绝缘层32和第二导电层66的第二交替堆叠(32，66)在放电晶体管区400中衬底(9，10)上方形成。每个第二交替堆叠(32，66)与第一交替堆叠(32，76)横向间隔开。包含相应竖直放电晶体管通道60'的竖直放电晶体管258延伸穿过每个第二交替堆叠(32，66)。第二导电层66通过竖直触点通孔结构68彼此电连接，所述竖直触点通孔结构68接触第二导电层66中的每一个的侧边缘。第二导电层66和竖直触点通孔结构68构成并行切换竖直放电晶体管的公共栅极电极(66，68)。竖直放电晶体管258包含公共栅极电极(66，68)的部分及包括放电晶体管通道60'和栅极电介质50的放电晶体管柱结构158。
参考图12A和12B，绝缘材料层可以通过保形沉积过程在背侧沟槽79中和触点层级电介质层73上方形成。示例性保形沉积过程包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可包含氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)来形成。绝缘材料层的厚度可以在1.5nm到60nm的范围内，但是也可采用更小和更大的厚度。
执行各向异性蚀刻以从触点层级电介质层73上方和每一背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每一剩余部分构成绝缘间隔物74，它是沿着第一水平方向hd1横向延伸的电介质壁结构。背侧腔79'存在于被每一绝缘间隔物74环绕的体积内。半导体材料层10的顶部表面可以在每一背侧沟槽79的底部处物理地暴露。
可通过将电掺杂剂植入到半导体材料层10的物理暴露表面部分中而在半导体材料层10的表面部分处在每一背侧腔79'下方形成源极区61。每个源极区61形成于下伏于穿过绝缘间隔物74的相应开口的衬底(9，10)的表面部分中。归因于植入过程期间所植入掺杂剂原子的分散和后续激活退火过程期间所植入掺杂剂原子的橫向扩散，每个源极区61可具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10中在源极区61和所述多个底座通道部分11之间延伸的上部部分构成多个场效应晶体管的水平半导体通道59。水平半导体通道59通过相应底座通道部分11连接到多个竖直半导体通道60。水平半导体通道59接触源极区61和所述多个底座通道部分11。在交替堆叠(32，46)内形成导电层46后提供的最底部导电层46可包括场效应晶体管的选择栅极电极。每个源极区61在半导体衬底(9，10)的上部部分中形成。半导体通道{60'或(59，11，60)}在每个源极区61和相应一组漏极区63之间延伸。半导体通道{60'或(59，11，60)}包含存储器堆叠结构55的竖直半导体通道60。
背侧触点通孔结构76可以在每个背侧腔79'内形成。每个触点通孔结构76可填充相应腔79'。触点通孔结构76可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔79')中沉积至少一种导电材料来形成。例如，所述至少一种导电材料可包含导电衬里76A和导电填充材料部分76B。导电衬里76A可包含导电金属衬里，例如TiN、TaN、WN、TIC、TaC、WC、其合金或其堆叠。导电衬里76A的厚度可以在3nm到30nm的范围内，但是也可采用更小和更大的厚度。导电填充材料部分76B可包含金属或金属合金。例如，导电填充材料部分76B可包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
所述至少一种导电材料可以采用上覆于第一交替堆叠(32，46)的触点层级电介质层73作为终止层来进行平坦化。如果采用化学机械平坦化(CMP)过程，那么触点层级电介质层73可以用作CMP终止层。背侧沟槽79中的所述至少一种导电材料的每个剩余连续部分构成背侧触点通孔结构76。背侧触点通孔结构76延伸穿过第一交替堆叠(32，46)，并接触源极区61的顶部表面。
参考图13A和13B，在触点层级电介质层上方形成通孔层级电介质层75。可以穿过通孔层级电介质层75、触点层级电介质层73和任选地穿过逆向阶梯式电介质材料部分65形成额外触点通孔结构(88，86，78，8P)。例如，漏极触点通孔结构88可以穿过每个漏极区63上的通孔层级电介质层75和触点层级电介质层73形成。字线触点通孔结构86可以在存储器阵列区100中的导电层46上穿过触点层级电介质层73并穿过逆向阶梯式电介质材料部分65形成。放电晶体管栅极触点通孔结构78可以穿过触点层级电介质层73在触点通孔结构68(即，放电晶体管栅极互连通孔结构)的顶部表面上形成。外围装置触点通孔结构8P可以穿过逆向阶梯式电介质材料部分65直接在外围装置的相应节点上形成。
存储器阵列区100中绝缘层32和导电层46的每个第一交替堆叠包括从第一导电层32中的最底部第一导电层连续延伸到第一导电层46中的最顶部第一导电层的一组阶梯式表面。字线触点通孔结构86通过所述一组阶梯式表面内的相应水平表面接触第一导电层46中的相应一个。
参考图14A至14D，在通孔层级电介质层75上方沉积线路层级电介质层90。在线路层级电介质层90中形成各个金属线路结构(98，96，94，92)。所述各个金属线路结构(98，96，94，92)包含接触漏极触点通孔结构88的相应子集的位线98、接触字线触点通孔结构86中的相应一个的字线连接金属互连线路96及接触外围装置触点通孔结构8P的外围金属互连线路94。每个放电晶体管栅极触点通孔结构78可以接触栅极电极触点金属线路92。如图14B中所示，任选的源极触点93可以提供为与源极61的触点通孔结构76接触。
位线98电连接到存储器阵列区100中存储器堆叠结构55中的竖直半导体通道60的相应子集和穿过相应漏极区63的竖直放电晶体管通道60'的相应子集的上端。每个位线98电连接到至少一个竖直放电晶体管通道60'，所述至少一个竖直放电晶体管通道60'可以是单个竖直放电晶体管通道60'或多个竖直放电晶体管通道60'。在一些实施例中，位线98中的每一个电连接到受公共栅极电极(66，68)控制的两个或更多个竖直放电晶体管通道60'，所述公共栅极电极包含位于相应放电晶体管区400中的每对相邻绝缘层32之间且通过触点通孔结构68彼此物理地连接的一组导电层66。
在一个实施例中，存储器堆叠结构55布置成沿着第一水平方向hd1延伸的行，且位线98沿着第二水平方向hd2横向延伸。在一个实施例中，第一交替堆叠和第二交替堆叠可以通过绝缘间隔物74等电介质壁结构彼此横向间隔开。电介质壁结构可竖直延伸穿过第一交替堆叠和第二交替堆叠内的每个层的层级，并且可沿着第一水平方向hd1横向延伸。
如图14D中所示，位线抽头区102可以位于两个存储器阵列区(例如，存储器块区)100之间。位线抽头区102包含贯穿存储器层级通孔结构108，此结构将位于存储器阵列区100下面的感测放大器700连接到位于存储器阵列区100上方的位线98。
参考图15A，示出根据本公开的实施例的示例性结构的替代性配置。替代性配置可以通过提供处理中源极层级材料层代替半导体材料层而从图14A至14D的示例性结构导出。处理中源极层级材料层可包含下部源极层级材料层112、牺牲源极层级材料层(未示出)和上部源极层级材料层115。可以在通过提供到背侧沟槽79中的各向同性蚀刻剂而形成背侧沟槽79之后，通过针对上部源极层级材料层115和下部源极层级材料层112选择性地蚀刻牺牲源极层级材料层形成源极层级腔。存储器膜50的物理暴露部分可以通过后续各向同性蚀刻去除。可以在源极腔的体积中形成具有第二导电类型的掺杂的源极触点半导体层114。下部源极层级材料层112、源极触点半导体层114和上部源极层级材料层115共同构成替代半导体材料层10的源极层级材料层110。在将牺牲材料层42替换为导电层46之后并且在形成触点通孔结构68(即，放电晶体管栅极互连通孔结构)之后，可以在每一背侧沟槽79内形成电介质壁结构174。
图15B示出根据本公开的另一实施例的示例性结构的另一替代性配置。图15B的结构与图15A的结构相同，但图15B的结构包含位于衬底9和源极层级材料层110之间的绝缘层119。在此实施例中，源极层级材料层110形成电浮动内埋源极线。绝缘层119可包括任何合适的绝缘材料，例如氧化硅、金属氧化物(例如，氧化铝)等。
参考图16，示出了图15A的示例性结构的示意性鸟瞰图。第一绝缘层(为清楚起见，已省略)和第一导电层46的第一交替堆叠内的第一导电层46包含由存储器开口填充结构58的每个群集(例如，块)共享的字线层级导电层46W和由存储器开口填充结构58的串(它们是每个群集内的子集)共享的漏极选择栅极电极46D。因此，上部第一导电层46包括多个离散漏极选择栅极电极46D，且剩余第一导电层46包括下伏于所述多个离散漏极选择栅极电极46D的字线层级导电层(即，字线)46W和源极选择栅极电极(为清楚起见而未图示)。存储器堆叠结构55中的每一个被所述多个离散漏极选择栅极电极46D中的相应一个和所述字线层级导电层46W中的每一个横向围封。
第二绝缘层(为清楚起见，已省略)和第二导电层66的第二交替堆叠内的第二导电层66包含竖直放电晶体管栅极电极层66(如果它们彼此不短接)或竖直放电晶体管栅极电极层(66，68)(如果它们彼此短接)。竖直放电晶体管通道60'中的每一个被第二导电层66中的每一个横向围封。
一行感测放大器(SA_1，SA_2，SA_3等)位于衬底(9，10)上。感测放大器(SA_1，SA_2，SA_3等)可以是半导体装置700的子集。感测放大器(SA_1，SA_2，SA_3等)中的每一个包含相应输入节点，所述输入节点通过相应贯穿存储器层级通孔结构108连接到位线98中的相应一个，所述相应贯穿存储器层级通孔结构108竖直延伸穿过位线抽头区102中的第一导电层46的每一层级。在一个实施例中，贯穿存储器层级通孔结构108中的每一个通过第一交替堆叠与第二交替堆叠横向间隔开。
参考图17，示出了位线放电晶体管和存储器堆叠结构55的电路示意图。位线放电晶体管包含填充放电晶体管开口149的放电晶体管柱结构158和栅极电极66或(66，68)。存储器堆叠结构55包含竖直半导体通道60和存储器膜50。位线偏置电压源极BLBIAS通过位线偏置源极开关BIAS连接到贯穿存储器层级通孔结构108。包含感测放大器700的感测电路系统通过位线选择器开关BLS连接到贯穿存储器层级通孔结构108和位线98。
在包含图17的电路的多个实例的三维存储器装置的操作期间，位线98内的电荷可以通过在存储器堆叠结构55的竖直半导体通道60关闭时接通竖直放电晶体管258来放电。依据装置的配置，电荷可以通过接通的竖直放电晶体管258放电到衬底(9，10)中或放电到源极层级材料层110中。
例如，参考图18，可以向接触第二导电层66(即，竖直放电晶体管栅极电极66)中的相应一个的栅极电极触点通孔结构188施加读取电压。读取电压接通竖直放电晶体管258，从而使得位线98放电。在此配置中，触点通孔结构68(即，放电晶体管栅极互连通孔结构)可省略，并且竖直放电晶体管258可含有单独的栅极电极66。在一个实施例中，竖直放电晶体管258的所述一个或多个栅极电极可以由与控制字线46W的操作的字线驱动器电路分开的字线驱动器电路控制。
参考图19，示出了示例性结构的一个配置，其中放电晶体管区400位于存储器阵列区100内部。在此情况下，位线98中的每一个可以电连接到受公共栅极电极控制的两个或更多个竖直放电晶体管通道60'，所述公共栅极电极包括栅极电极层66。可替换地，位线98中的每一个可以只电连接到单个竖直放电晶体管通道60'。
图20示出替代实施例，其中放电晶体管区400位于存储器阵列区100之外。例如，放电晶体管区400可以位于端部存储器阵列区100A和100C的奇数和偶数位线边缘处(例如，存储器块区A和C之外)。感测放大器700通过位于位线抽头区(102A，102B)中的贯穿存储器层级通孔结构108连接到位线98。奇数位线感测放大器可激活存储器块区A和B(100A，100B)中的奇数位线98O，而偶数位线感测放大器可在相反方向上同时激活存储器块区B和C(100B，100C)中的偶数位线98E，如图20中的实线箭头所示。这减少了存储器块区A和C中的奇数和偶数位线之间的电容耦合。感测放大器还可逆转激活奇数和偶数位线的方向，如图20中的虚线所示。
一般来说，一行感测放大器700可以位于衬底(9，10)上。这一行感测放大器700可包含相应输入节点，所述相应输入节点通过竖直延伸穿过第一导电层46的每一层级的相应贯穿存储器层级通孔结构108而连接到位线98中的相应一个。贯穿存储器层级通孔结构108中的每一个可以位于存储器阵列区100之间的相应位线抽头区(102A，102B)中。在一些实施例中，贯穿存储器层级通孔结构108中的每一个通过第一交替堆叠(32，46)与第二交替堆叠(32，66)横向间隔开。在一些实施例中，三维存储器装置可进一步包括：额外绝缘层32和额外导电层46的额外交替堆叠，其位于衬底(9，10)上方；额外存储器堆叠结构55，其延伸穿过所述额外交替堆叠中的相应一个且包含额外竖直半导体通道60；以及额外漏极区63，其位于所述额外竖直半导体通道60中的相应一个的顶端上。位线98可以电连接到额外漏极区63的相应子集。贯穿存储器层级通孔结构108的第一子集位于存储器阵列区100A中的第一交替堆叠和存储器阵列区100B中的额外交替堆叠中的邻近额外交替堆叠之间的位线抽头区102A中，并且位线抽头区102B中的贯穿存储器层级通孔结构108的第二子集位于存储器阵列区100B和100C中的额外交替堆叠当中的相邻对之间。
参考图21，示出了示例性结构的另一配置，其中贯穿存储器层级通孔结构108电连接(即，短接)到第二导电层66(即，竖直放电晶体管的栅极电极层)。在此实施例中，第二导电层66不需要单独的字线驱动器。实际上，当激活贯穿存储器层级通孔结构108时(即，当电流通过贯穿存储器层级通孔结构108时)，激活第二导电层66(即，竖直放电晶体管258的栅极电极层)。在此实施例中，结构68可以省略。
参考本公开的所有附图和各个实施例，提供一种三维存储器装置，其包括：第一绝缘层32和第一导电层46的第一交替堆叠，其位于衬底(9，10)上方；存储器堆叠结构55，其延伸穿过所述第一交替堆叠，其中所述存储器堆叠结构55中的每一个包括存储器膜50和竖直半导体通道60；第一漏极区63，其位于所述竖直半导体通道60中的相应一个的顶端上；位线98，其电连接到所述第一漏极区63的相应子集且上覆于所述存储器堆叠结构55；第二绝缘层32和第二导电层66的第二交替堆叠，其位于所述衬底(9，10)上方且与所述第一交替堆叠横向间隔开；以及竖直放电晶体管258，其包含延伸穿过所述第二交替堆叠的相应竖直放电晶体管通道60'，其中所述第二导电层66包括所述竖直放电晶体管258的一个或多个栅极电极。
在一个实施例中，第二导电层66中的每一个的位置与衬底(9，10)相隔的竖直距离和第一导电层46中的相应一个与衬底(9，10)相隔的竖直距离相同。在一个实施例中，所述第二导电层66的总数与所述第一导电层46的总数相同(当漏极选择层级导电层46D的不同部分被计数为单个漏极选择层级导电层46D时)。
在一个实施例中，至少一个源极区(61或114)可以位于衬底(9，10)的一部分中或衬底(9，10)上方，可电连接到竖直半导体通道60中的每一个的底端，并且可电连接到竖直放电晶体管通道60'中的每一个的底端。
在一个实施例中，存储器堆叠结构55包括竖直NAND串，第一导电层46包括竖直NAND串的字线46W。在一个实施例中，每个存储器膜50包括包含电荷存储层54和隧穿电介质56的第一层堆叠，且竖直放电晶体管258中的每一个包括包含第二层堆叠的栅极电介质50，所述第二层堆叠包含具有与电荷存储层54相同的组成和相同的厚度的第一栅极电介质子层及具有与隧穿电介质56相同的组成和相同的厚度的第二栅极电介质子层。竖直半导体通道60中的每一个和竖直放电晶体管通道60'中的每一个包括具有相同掺杂剂浓度的相同掺杂半导体材料。
示例性结构可包含三维存储器装置。在一个实施例中，三维存储器装置包括单片三维NAND存储器装置。导电层46可包括或者可电连接到单片三维NAND存储器装置的相应字线。衬底(9，10)可包括硅衬底。竖直NAND存储器装置可包括在硅衬底上方的单片三维NAND串阵列。单片三维NAND串阵列的第一装置层级中的至少一个存储器单元(体现为导电层46W的层级处的电荷存储层54的一部分)可以位于单片三维NAND串阵列的第二装置层级中的另一存储器单元(体现为另一导电层46W的层级处的电荷存储层54的另一部分)上方。硅衬底可含有集成电路，其包括位于其上的存储器装置的驱动器电路(体现为所述至少一个半导体装置700的子集)。导电层46可包括多个控制栅极电极，所述多个控制栅极电极具有大体上平行于衬底(9，10)的顶部表面延伸的条带形状，例如，在一对背侧沟槽79之间延伸的条带形状。所述多个控制栅极电极包括位于第一装置层级中的至少一第一控制栅极电极和位于第二装置层级中的第二控制栅极电极。单片三维NAND串阵列可包括：多个半导体通道{60或(59，11，60)}，其中所述多个半导体通道{60或(59，11，60)}中的每一个的至少一个端部部分60大体上垂直于衬底(9，10)的顶部表面延伸，并且包括竖直半导体通道60中的相应一个；以及多个电荷存储元件(体现为存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近所述多个半导体通道{60或(59，11，60)}中的相应一个定位。
在一个实施例中，竖直放电晶体管258可在多层级单元状态感测中产生高速均衡，特别是在远侧存储器块区上，例如在阵列边缘上的存储器阵列区100A和100C上，如图20中所示。竖直放电晶体管258可用于在感测操作之前对位线98放电以缩短感测时间。此外，在具有相同位线长度(不具有划分面)的同时减小感测放大器面积可以具有更快的位线响应。最后，竖直放电晶体管258不需要从三维NAND存储器装置的处理步骤进行重大的过程改变，并且只占用非常小的空间。
虽然前述内容是指特定优选实施例，但应了解，本公开不限于此。所属领域的技术人员能够想到可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。假定不是彼此替代方案的所有实施例具有相容性。除非另外明确地陈述，否则字词“包括”或“包含”涵盖其中字词“基本上由……组成”或字词“由……组成”代替字词“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它相容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的技术人员认为是不可能的。本文中列举的所有公开、专利申请和专利以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，其包括：
第一绝缘层和第一导电层的第一交替堆叠，其位于衬底上方；
存储器堆叠结构，其延伸穿过所述第一交替堆叠，其中所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；
第一漏极区，其位于所述竖直半导体通道中的相应一个的顶端上；
位线，其电连接到所述第一漏极区的相应子集且上覆于所述存储器堆叠结构；
第二绝缘层和第二导电层的第二交替堆叠，其位于所述衬底上方且与所述第一交替堆叠横向间隔开；以及
竖直放电晶体管，其包含延伸穿过所述第二交替堆叠的相应竖直放电晶体管通道，其中所述第二导电层包括所述竖直放电晶体管的一个或多个栅极电极。
2.根据权利要求1所述的三维存储器装置，其中所述第二导电层中的每一个的位置与所述衬底相隔的竖直距离和所述第一导电层中的相应一个与所述衬底相隔的竖直距离相同。
3.根据权利要求1所述的三维存储器装置，其中所述第二导电层的总数与所述第一导电层的总数相同。
4.根据权利要求1所述的三维存储器装置，其进一步包括至少一个源极区，所述源极区位于所述衬底的一部分中或所述衬底上方，电连接到所述竖直半导体通道中的每一个的底端，并且电连接到所述竖直放电晶体管通道中的每一个的底端。
5.根据权利要求4所述的三维存储器装置，其中：
所述存储器堆叠结构包括竖直NAND串；且
所述第一导电层包括所述竖直NAND串的字线。
6.根据权利要求1所述的三维存储器装置，其中：
每个存储器膜包括第一层堆叠，所述第一层堆叠包含电荷存储层和隧穿电介质；
所述竖直半导体通道中的每一个和所述竖直放电晶体管通道中的每一个包括具有相同掺杂剂浓度的相同掺杂半导体材料；且
所述竖直放电晶体管中的每一个包括栅极电介质，所述栅极电介质包括包含第一栅极电介质子层和第二栅极电介质子层的第二层堆叠，所述第一栅极电介质子层具有与所述电荷存储层相同的组成和相同的厚度，所述第二栅极电介质子层具有与所述隧穿电介质相同的组成和相同的厚度。
7.根据权利要求1所述的三维存储器装置，其中：
所述存储器堆叠结构布置成沿着第一水平方向延伸的行；
所述位线沿着第二水平方向横向延伸；且
所述第一交替堆叠和所述第二交替堆叠通过电介质壁结构彼此横向间隔开，所述电介质壁结构在所述第一方向上竖直延伸穿过所述第一交替堆叠内的每个层的层级，并且沿着所述第一水平方向横向延伸。
8.根据权利要求1所述的三维存储器装置，其中：
所述第二导电层通过导电通孔结构彼此电连接，所述导电通孔结构接触所述第二导电层中的每一个；且
所述导电通孔结构和所述第二导电层构成所述竖直放电晶体管的公共栅极电极。
9.根据权利要求1所述的三维存储器装置，其进一步包括接触所述第二导电层中的相应一个的栅极电极触点通孔结构，其中通过向所述栅极电极触点通孔结构施加读取电压来接通所述竖直放电晶体管。
10.根据权利要求1所述的三维存储器装置，其进一步包括一行感测放大器，所述一行感测放大器位于所述衬底上且包含相应输入节点，所述相应输入节点通过相应贯穿存储器层级通孔结构连接到所述位线中的相应一个，所述相应贯穿存储器层级通孔结构竖直延伸穿过所述第一导电层的每一层级。
11.根据权利要求10所述的三维存储器装置，其中所述贯穿存储器层级通孔结构接触所述第二导电层。
12.根据权利要求10所述的三维存储器装置，其进一步包括：
额外绝缘层和额外导电层的额外交替堆叠，其位于所述衬底上方；
额外存储器堆叠结构，其延伸穿过所述额外交替堆叠中的相应一个且包含额外竖直半导体通道；以及
额外漏极区，其位于所述额外竖直半导体通道中的相应一个的顶端上；
其中：
所述贯穿存储器层级通孔结构中的每一个通过所述第一交替堆叠与所述第二交替堆叠横向间隔开；
所述位线电连接到所述额外漏极区的相应子集；且
所述贯穿存储器层级通孔结构的第一子集位于所述第一交替堆叠和所述额外交替堆叠中的邻近额外交替堆叠之间；并且
所述贯穿存储器层级通孔结构的第二子集位于一对相邻的所述额外交替堆叠之间。
13.根据权利要求1所述的三维存储器装置，其中所述位线中的每一个电连接到受所述公共栅极电极控制的两个或更多个竖直放电晶体管通道。
14.根据权利要求1所述的三维存储器装置，其中：
所述第一交替堆叠包括一组阶梯式表面，所述一组阶梯式表面从所述第一导电层中的最底部第一导电层连续延伸到所述第一导电层中的最顶部第一导电层；且
所述三维存储器装置包括字线触点通孔结构，所述字线触点通孔结构通过所述一组阶梯式表面内的相应水平表面接触所述第一导电层中的相应一个。
15.根据权利要求1所述的三维存储器装置，其中所述存储器堆叠结构布置在存储器阵列区中，且所述竖直放电晶体管位于所述存储器阵列区之外。
16.根据权利要求1所述的三维存储器装置，其中所述存储器堆叠结构布置在存储器阵列区中，且所述竖直放电晶体管位于所述存储器阵列区中的至少一个内部。
17.一种操作根据权利要求1所述的三维存储器装置的方法，其包括通过向所述第二导电层施加读取电压来接通所述竖直放电晶体管，以便对穿过所述竖直放电晶体管的所述位线中的电荷放电。
18.根据权利要求17所述的方法，其中所述存储器堆叠结构的所述竖直半导体通道在所述竖直放电晶体管接通时关闭。
19.一种形成三维存储器装置的方法，其包括：
在衬底上方形成第一绝缘层和第一导电层的第一交替堆叠，其中存储器堆叠结构延伸穿过所述第一交替堆叠，并且所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；
在所述衬底上方形成第二绝缘层和第二导电层的第二交替堆叠，其中所述第二交替堆叠与所述第一交替堆叠横向间隔开，包含相应竖直放电晶体管通道的竖直放电晶体管延伸穿过所述第二交替堆叠，并且所述第二导电层彼此之间电连接并构成并行切换所述竖直放电晶体管的公共栅极电极；
形成电连接到所述竖直半导体通道的相应子集和所述竖直放电晶体管通道的相应子集的上端的位线。
20.根据权利要求19所述的方法，其中通过以下操作来形成所述第一交替堆叠和所述第二交替堆叠：
形成连续绝缘层和连续牺牲材料层的连续交替堆叠；
穿过所述连续交替堆叠形成所述存储器堆叠结构、所述竖直放电晶体管的栅极电介质和所述竖直放电晶体管通道；
将所述连续交替堆叠划分成包含所述存储器堆叠结构的第一部分和包含所述竖直放电晶体管通道的第二部分；以及
将所述连续牺牲材料层的剩余部分替换为至少一个导电材料，以形成所述第一交替堆叠和所述第二交替堆叠。
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