CN108431961B - 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管 - Google Patents

用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管 Download PDF

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Abstract

开关场效应晶体管和存储器器件可以采用同一组工艺步骤来形成。在基板之上形成绝缘层和牺牲材料层的交替堆叠。用于存储器器件的存储器堆叠结构和用于场效应晶体管的栅极电介质‑沟道结构可以同时分别形成在存储器区域和晶体管区域中。在用电导电层替换牺牲材料层之后，存储器区域中的电导电层的部分与彼此电隔离，以向存储器器件提供独立控制的控制栅极电极，同时晶体管区域中的电导电层的部分被彼此电短路，以为开关场效应晶体管提供单个栅极电极。

Description

用于与多级存储器器件集成的具有多级栅极电极的场效应晶 体管
相关申请的交叉引用
本申请要求于2015年10月28日提交的美国专利申请第14/925，224号的优先权，其内容通过引用整体合并于本文。
技术领域
本公开一般涉及半导体器件领域，具体涉及与诸如垂直NAND串和其他三维器件的三维存储器结构兼容的场效应晶体管及其制造方法。
背景技术
三维半导体器件在相同的半导体基板上采用多个器件级。在T.Endoh等人的题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开了：示例性三维半导体器件是每单元具有一位的三维垂直NAND串。在许多情况下，需要包括场效应晶体管的外围器件来操作三维半导体器件。期望一种提供这样的外围器件的方法，其使用小器件区域并利用最少的附加工艺步骤。
发明内容
根据本公开的方面，提供了一种包括场效应晶体管的器件。场效应晶体管包括：第一垂直晶体管沟道部分，其延伸穿过位于基板上方的电导电层和绝缘层的交替堆叠的第一部分，其中电导电层中的至少一些被彼此电短路以提供栅极电极；第一栅极电介质，其横向围绕第一垂直晶体管沟道部分；栅极电极接触结构，其延伸穿过交替堆叠的第一部分，并接触到电导电层中的至少一些以使电导电层中的至少一些电短路；底部有源区域，其位于基板之中或之上，并与第一垂直晶体管沟道部分横向地间隔开；以及第一顶部有源区域，其上覆第一垂直晶体管沟道部分。顶部有源区域和底部有源区域中的一个是场效应晶体管的源极区域，并且顶部有源区域和底部有源区域中的另一个是场效应晶体管的漏极区域。
在一个实施例中，该器件还包括三维存储器器件。该三维存储器器件包括：彼此电隔离并且与交替堆叠的第一部分的电导电层电隔离的绝缘层和电导电层的交替堆叠的第二部分；以及至少一个存储器堆叠结构，其垂直地延伸穿过交替堆叠的第二部分，其中，至少一个存储器堆叠结构中的每一个从内到外包括存储器器件沟道和存储器薄膜。存储器薄膜包括横向围绕存储器器件沟道的隧穿电介质和横向围绕隧穿电介质的电荷存储区域。三维存储器器件包括三维NAND器件。场效应晶体管包括用于三维NAND器件的字线开关晶体管。堆叠的第二部分中的电导电层包括三维NAND器件的字线。三维NAND器件的至少一个字线通过互连被电连接到字线开关晶体管的源极或漏极区域。
根据本公开的一方面，提供了一种制造器件的方法。在基板上方形成绝缘层和牺牲材料层的交替堆叠。穿过交替堆叠形成器件开口。在器件开口的外围周围形成场效应晶体管的栅极电介质。在栅极电介质内部的腔内形成场效应晶体管的垂直晶体管沟道。用电导电层替换牺牲材料层。穿过交替堆叠形成栅极电极接触结构。电导电层的至少一些被栅极电极接触结构电短路，并共同构成场效应晶体管的栅极电极。
根据本公开的一方面，提供了一种在同一组工艺步骤期间制作开关晶体管和存储器器件的方法。该方法包括在基板上方形成绝缘层和牺牲材料层的交替堆叠；在相同的蚀刻步骤期间，在交替堆叠中，在存储器区域中形成存储器开口并且在晶体管区域中形成器件开口；在相同的沉积步骤期间，在存储器开口中形成用于存储器器件的存储器堆叠结构并且在器件开口中形成用于开关晶体管的至少一个栅极电介质-沟道结构；用电导电层替换牺牲材料层；将存储器区域中的电导电层的部分与晶体管区域中的电导电层的部分隔离，以向存储器区域中的存储器器件提供独立控制的控制栅极电极；以及使晶体管区域中的电导电层的部分电短路，以向晶体管区域中的开关晶体管提供单个栅极电极。
附图说明
图1是根据本公开的实施例的在绝缘层和牺牲材料层的交替堆叠、以及穿过交替堆叠延伸的存储器开口和器件开口的形成之后的示例性结构的垂直截面图。
图2A至图2H是根据本公开的实施例的在用于形成开口填充结构的各种工艺步骤期间，示例性结构内的存储器开口或器件开口的顺序垂直横截面图。
图3A是根据本公开的实施例的在形成开口填充结构之后的示例性结构的垂直横截面图。
图3B是图3A的示例性结构的俯视图。
图4是根据本公开的实施例的形成阶梯式表面和后向阶梯式(retro-stepped)电介质材料部分之后的示例性结构的垂直横截面图。
图5是根据本公开的实施例的在形成电介质支撑柱结构之后的示例性结构的垂直横截面图。
图6A是根据本公开的实施例的在形成各种穿过堆叠沟槽之后的示例性结构的沿着图6B中的线A-A’和A”-A”’的垂直横截面图。
图6B是图6A的示例性结构的透视俯视图，其中示出了开口填充结构的位置。
图6C是在图6A和6B的工艺步骤处的示例性结构的替代实施例的透视俯视图。
图7是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直横截面图。
图8是根据本公开的实施例的在形成电导电线之后的示例性结构的垂直横截面图。
图9是根据本公开的实施例的在从穿过堆叠沟槽的子集内移除导电材料之后的示例性结构的垂直横截面视图。
图10是根据本公开的实施例的在穿过堆叠沟槽中形成电介质材料部分之后的示例性结构的垂直横截面图。
图11是根据本公开的实施例的在穿过堆叠沟槽中形成电介质材料部分之后的示例性结构的垂直横截面图。
图12是根据本公开的实施例的在形成金属线结构之后的示例性结构的垂直横截面图。
图13是示出NAND器件的控制栅极接触通孔结构与垂直场效应晶体管的源极电极之间的电连接的示意图。
图14是根据本公开的实施例的在形成金属线结构之后的示例性结构的替代实施例的垂直横截面图。
具体实施方式
如上所讨论的，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构及其制造方法，在下文中描述其各种方面。可以采用本公开的实施例来形成包括多级存储器结构的各种结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图没有按比例绘制。除非明确描述或另外清楚地指出了没有元素的重复，否则可以在示出元素的单个实例的情况下复制多个元素的实例。诸如“第一”、“第二”和“第三”的序数词仅用于标识相似的元素，并且跨本公开的本说明书和权利要求书中可以采用不同的序数词。如本文所使用的，位于第二元素“上”的第一元素可以位于第二元素的表面的外侧上，或者位于第二元素的内侧上。如本文所使用的，如果第一元素的表面与第二元素的表面之间存在物理接触，则第一元素“直接地”位于第二元素“上”。
如本文所使用的，“层”是指包括可以具有大体上均匀的厚度的区域的材料部分。层可以在下面的或上覆的结构的整体上方延伸，或者可以具有小于下面的或上覆的结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面处的或者其之间的水平平面的任何对之间。层可以水平地、垂直地和/或沿着锥形的表面延伸。基板可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所使用的，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外部电场调节的电流密度流过该半导体沟道。如本文所使用的，“有源区域”是指场效应晶体管的源极区域或场效应晶体管的漏极区域。“顶部有源区域”是指位于场效应晶体管的另一有源区域的上方的场效应晶体管的有源区域。“底部有源区域”是指位于场效应晶体管的另一有源区域的下方的场效应晶体管的有源区域。单片三维存储器阵列是这样的阵列，其中多个存储器级形成在单个基板(诸如半导体晶圆)上方，而没有中间基板。术语“单片”意味着阵列的每个级的层被直接沉积在阵列的每个下面的级的层上。相比之下，二维阵列可以被分离地形成，然后被封装在一起以形成非单片存储器器件。例如，如标题为“ThreeDimensional Structure Memory”的美国专利No.5，915，167中所述，已经通过在分离的基板上形成存储器级并垂直地堆叠存储器级来构造非单片堆叠的存储器。基板可以在键合之前被减薄或从存储器级移除，但是由于存储器级最初在分离的基板上方形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。
参考图1，示出了根据本公开的实施例的示例性结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性结构包括基板，其可以是半导体基板(诸如，单晶硅晶圆)。基板可以包括基板半导体层9。基板半导体层9是半导体材料层，并且可以包括至少一种元素半导体材料(例如，诸如单晶硅的硅)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。
如本文所使用的，“半导体材料”是指具有从1.0×10-6S/cm至1.0×105S/cm的范围中的电导率的材料，且当利用电掺杂剂进行适当的掺杂时，能够产生具有从1.0S/cm至1.0×105S/cm的范围中的电导率的掺杂的材料。如本文所使用的，“电掺杂剂”是指向带结构内的价带添加空穴的p型掺杂剂，或向带结构内的导带添加电子的n型掺杂剂。如本文所使用的，“导电材料”是指具有电导率大于1.0×105S/cm的材料。如本文所使用的，“绝缘材料”或“电介质材料”是指具有电导率小于1.0×10-6S/cm的材料。对电导率的所有测量都是在标准条件下进行的。基板半导体层9可以包括至少一个掺杂阱(未明确示出)，该掺杂阱在其中具有大体上均匀的掺杂剂浓度。
示例性结构可以有多个区域，以构建不同类型的器件。这样的区域可以包括例如存储器区域100、接触区域300和晶体管区域400。晶体管区域400可以是外围区域，诸如包含字线开关晶体管的行解码器区域，该开关晶体管接通和断开NAND存储器器件的字线。在一个实施例中，基板半导体层9可以在存储器区域100中包括至少一个掺杂阱。如本文所使用的，“掺杂阱”是指通体具有相同导电类型(其可以是p型或n型)的掺杂以及大体上相同水平的掺杂剂浓度的半导体材料的部分。掺杂阱可以与基板半导体层9相同或者可以是基板半导体层9的部分。掺杂阱的导电类型在本文中称为第一导电类型，其可以是p型或者n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在1.0×1015/cm3至1.0×1018/cm3的范围中，尽管也可以采用更小和更大的掺杂剂浓度水平。如本文所使用的，掺杂剂浓度水平是指给定区域的平均掺杂剂浓度。
用于附加外围电路的至少一个半导体器件可以形成在基板半导体层9的一部分上或上方。附加外围电路可以包括感测放大器和位线外围器件，比如位线开关晶体管。该至少一个半导体器件可以包括，例如，用于接通和断开位线的场效应晶体管。用于外围电路的至少一个半导体器件可以包含用于随后形成的存储器器件的驱动电路，其可以包括至少一个NAND器件。
可以通过单晶半导体材料的沉积，例如通过选择性外延，在基板半导体层9的顶表面上形成可选的半导体阱层10。沉积的半导体材料可以与基板半导体层9的半导体材料相同，或者可以与基板半导体层9的半导体材料不同。沉积的半导体材料可以是可以用于如上所述的半导体基板层9的任何材料。半导体阱层10的单晶半导体材料可以与基板半导体层9的单晶结构外延的对准。
半导体阱层10位于存储器区域100中的至少部分是掺杂阱。如本文所使用的，“掺杂阱”是指通体具有相同导电类型(其可以是p型或n型)的掺杂以及大体上相同水平的掺杂剂浓度的半导体材料的部分。掺杂阱可以与半导体阱层10相同或者可以是半导体阱层10的部分，或者，在省略半导体阱层10的情况下，可以是基板半导体层9的部分。掺杂阱的导电类型在本文中称为第一导电类型，其可以是p型或者n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在1.0×1015/cm3至1.0×1018/cm3的范围中，尽管也可以采用更小和更大的掺杂剂浓度水平。如本文所使用的，掺杂剂浓度水平是指给定区域的平均掺杂剂浓度。
至少一个浅沟槽隔离结构120可以形成在基板(9，10)的上部中。例如，可以例如通过形成浅沟槽并用诸如氧化硅和/或氮化硅的电介质材料填充浅沟槽在半导体材料层中形成至少一个浅沟槽隔离结构120。在一个实施例中，可以在晶体管区域400的外围形成至少一个浅沟槽隔离结构120，以将晶体管区域400之内的基板(9，10)的部分与基板(9，10)中的邻接区域电隔离。在一个实施例中，可以以沟槽配置形成浅沟槽隔离结构120，以提供由浅沟槽隔离结构120横向围绕的半导体阱层10的部分。
可选地，可以在基板半导体层9上方(例如，在阱层10的上方)形成水平栅极电介质层12。水平栅极电介质层12可以用作源极选择栅极电极的栅极电介质。水平栅极电介质层12可以包括，例如，氧化硅和/或电介质金属氧化物(诸如，HfO2、ZrO2、LaO2等)。水平栅极电介质层12的厚度可以在3nm至30nm的范围中，尽管也可以使用更小和更大的厚度。
在基板的顶表面上方形成第一材料层(其可以是绝缘层32)和第二材料层(其是指间隔体材料层)的交替堆叠，其可以，例如，在栅极电介质层12的顶表面上。如本文所使用的，“材料层”是指其整体通体包括材料的层。如本文所使用的，“间隔体材料层”是指位于两个其他材料层之间(即上覆材料层和下面材料层之间)的材料层。间隔体材料层可以形成为电导电层，或者可以在随后的工艺步骤中被电导电层代替。
如本文所使用的，第一元素和第二元素的交替堆叠是指其中第一元素的实例和第二元素的实例交替的结构。不是交替的多个元素的端部元素的第一元素的每个实例由在两侧的第二元素的两个实例邻接，并且不是交替的多个元素的端部元素的第二元素的每个实例由在两端的第一元素的两个实例邻接。第一元素可以在其之中具有相同的厚度，或者可以具有不同的厚度。第二元素可以在其之中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或以第二材料层的实例开始，并且可以以第一材料层的实例或以第二材料层的实例结束。在一个实施例中，第一元素的实例和第二元素的实例可以在交替的多个元素内形成以周期性重复的单位。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替的层的原型堆叠。如本文所使用的，“原型”结构或“过程中”结构指随后在其中至少一个组件的形状上或成分上修改的瞬态结构。
交替的多个层的堆叠在本文中称为交替堆叠(32，42)。在一个实施例中，交替堆叠(32，42)可以包括由第一材料构成的绝缘层32、以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于，氧化硅(包含掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(Organosilicate Glass，OSG)、旋涂(spin-on)电介质材料、通常称为高介电常数(High Dielectric Constant，high-k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以是对绝缘层32的第一材料有选择性的被移除的牺牲材料。如本文所使用的，如果移除工艺以第二材料的移除的速率的至少两倍的速率来移除第一材料，则第一材料的移除“对”第二材料是“有选择性”的。第一材料的移除的速率与第二材料的移除的速率的比率在本文中称为，针对第二材料的用于第一材料的移除工艺的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可以用电导电电极来代替，该电导电电极例如可以用作垂直NAND器件的一组独立偏置的控制栅极电极，或用作一组电导电层，该电导电层被电短路到彼此以用于垂直场效应晶体管的单个栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅或半导体材料(其包括硅和锗中的至少一个)的间隔体材料层。
在一个实施例中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(chemical vapor deposition，CVD)沉积绝缘层32的第一材料。例如，如果氧化硅被用于绝缘层32，则原硅酸四乙酯(Tetraethylorthosilicate，TEOS)可以用作CVD工艺的前驱(precursor)材料。牺牲材料层42的第二材料可以例如由CVD或原子层沉积(Atomic Layer Deposition，ALD)来形成。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作电导电电极(诸如，随后要形成的单片三维NAND串存储器器件的控制栅极电极)。牺牲材料层42可以包括具有大体上平行于基板的顶表面延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围中，尽管可以为每个绝缘层32和每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42对的重复次数可以在从2至1024的范围中，并且典型地为从8至256的范围，尽管也可以采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可以用作选择栅极电极。在一个实施例中，交替堆叠(32，42)中的每个牺牲材料层42可以在每个相应的牺牲材料层42内具有大体上不变的均匀的厚度。
可选地，绝缘帽层70可以形成在交替堆叠(32，42)上方。绝缘帽层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包括如上所述的可以用于绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。可以例如通过化学气相沉积来沉积绝缘帽层70。在一个实施例中，绝缘帽层70可以是氧化硅层。
至少包括光致抗蚀剂层的平版印刷材料堆叠(未示出)可以形成在绝缘帽层70和交替堆叠(32，42)上方，并且可以被平版印刷地图案化以在其中形成开口。通过采用图案化的平版印刷材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，平版印刷材料堆叠中的图案可以通过绝缘帽层70和通过交替堆叠(32，42)的整体被转印。蚀刻图案化的平版印刷材料堆叠中的开口下面的交替堆叠(32，42)的部分以在存储器区域100中形成存储器开口49并且在晶体管区域400中形成器件开口149。换句话说，穿过交替堆叠(32，42)在图案化平版印刷材料堆叠中的图案的转印同时形成延伸穿过交替堆叠(32，42)的存储器开口49和器件开口149。用于穿过交替堆叠(32，42)的材料蚀刻的各向异性蚀刻工艺的化学反应可以交替，以优化交替堆叠(32，42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以例如是一系列的反应离子蚀刻。可选地，水平栅极电介质层12可以用作交替堆叠(32，42)与基板之间的蚀刻停止层。第一存储器开口的侧壁可以是大体上垂直的，或者可以是锥形的。图案化的平版印刷材料堆叠随后可以例如通过灰化被移除。存储器开口49的横向尺寸(例如直径)可以与器件开口149的相应横向尺寸相同或可以不同。
开口填充结构可以形成在存储器开口49和器件开口149中的每一个中。存储器开口填充结构可以形成在存储器开口49中的每一个中，并且器件开口填充结构可以形成在器件开口149中的每一个中。如本文所使用的，“存储器开口填充结构”是指填充存储器开口的结构。如本文所使用的，“器件开口填充结构”是指填充器件开口的结构。
图2A至2H示出了在其中形成开口填充结构期间，穿过交替堆叠(32，43)的开口(49或149)的顺序垂直横截面视图，其可以是存储器开口49或器件开口149。由于由每个开口的横向尺寸的差异引起的尺寸的可能的变化，在相同的工艺步骤期间，可以在所有存储器开口49和器件开口149中形成相同的开口填充结构。在一个实施例中，形成在存储器开口49中的每个开口填充结构可以构成存储器堆叠结构，并且形成在器件开口149中的每个器件开口填充结构可以构成栅极电介质-沟道结构。如本文所使用的，“存储器堆叠结构”是指包括存储器单元堆叠的结构。如本文所使用的，“栅极电介质-沟道结构”是指包括栅极电介质结构的至少一个组件和晶体管的沟道的至少一个组件的结构。存储器堆叠结构和栅极电介质-沟道结构可以具有相同的组件和相同的配置，尽管存储器堆叠结构的横向尺寸(例如，直径)与向对应的栅极电介质-沟道结构的横向尺寸可以相同或可以不同。示例性的开口填充结构可以填充图1中示出的示例性结构中的存储器开口49中的每一个和每个器件开口149中的每一个。
参考图2A，示出了开口(49/149)，其可以是存储器开口49或器件开口149。开口(49/149)穿过绝缘帽层70、交替堆叠(32，42)、和栅极电介质层12延伸，并可选的延伸到基板的上部(例如，进入到半导体阱层10)。每个开口(49/149)的底表面相对于基板的顶表面(例如，半导体阱层10的顶表面)的凹陷深度可以在从0nm到30nm的范围内，尽管也可以采用更大的凹陷深度。可选地，可以例如通过各向同性蚀刻，部分地横向地凹陷牺牲材料层42以形成横向凹陷(未示出)。
参考图2B，可以通过半导体材料的选择性外延以在每个开口(49/149)的底部处可选地形成外延沟道部分11。在选择性外延工艺期间，反应物气体和蚀刻剂气体可以同时地或交替地流入工艺室中。示例性结构的半导体表面和电介质表面为半导体材料提供不同的成核速率。通过将半导体材料的蚀刻速率(由蚀刻剂气体的流量确定)设定为大于半导体材料在电介质表面上的成核速率，并且小于半导体材料在半导体表面上的成核速率，半导体材料可以从物理暴露的半导体表面(即，从每个开口(49/149)的底部处的半导体阱层10的物理暴露的表面)生长。沉积的半导体材料的每个部分构成外延沟道部分11，其包括与基板半导体层9的单晶半导体材料(例如，单晶硅)外延对准的单晶半导体材料(例如，单晶硅)。每个外延沟道部分11用作场效应晶体管的沟道的部分。外延沟道部分11的顶表面可以在一对牺牲材料层42之间。换言之，每个外延沟道部分11的外围可以与绝缘层32的侧壁物理接触。腔49’存在于每个开口(49/149)中的外延沟道部分11之上。
参考图2C，在开口(49，149)中和在绝缘帽层70上形成连续层堆叠(即，连续层的堆叠)。连续层堆叠可以包括至少一个可选的外部电介质层(501L，503L)、连续中间材料层504L、和内部电介质层506L。该连续层堆叠可以包括能够用作器件开口149中的栅极电介质材料和存储器开口49中的存储器薄膜的电介质材料。
至少一个外部电介质层(501L，503L)可以包括，例如，第一外部电介质层501L和第二外部电介质层503L。在说明性示例中，第一外部电介质层501L可以通过共形沉积方法沉积在每个开口(49/149)的侧壁上。至少一个外部电介质层(501L，503L)中的每一个可以包括可以用作阻挡电介质材料的电介质材料，该阻挡电介质材料是用于包括电荷存储区域的存储器器件的控制栅极的栅极电介质材料。第一外部电介质层501L包括电介质材料，其可以是电介质金属氧化物。如本文所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和至少一种非金属元素(诸如氮)组成。在一个实施例中，第一外部电介质层501L可以包括介电常数大于7.9(即，介电常数大于氮化硅的介电常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂的化合物、其合金、以及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(Plused LaserDeposition，PLD)、液体源雾化化学沉积、或其组合来沉积第一外部电介质层501L。第一外部电介质层501L的厚度可以在1nm至20nm的范围中，尽管也可以采用更小和更大的厚度。第一外部电介质层501L随后可以用作阻挡存储的电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，第一外部电介质层501L包括氧化铝。
第二外部电介质层503L可以形成在第一外部电介质层501L上。第二外部电介质层503L可以包括与第一外部电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二外部电介质层503L可以包括氧化硅、具有与第一外部电介质层501L不同的成分的电介质金属氧化物、氮氧化硅、氮化硅、或其组合。在一个实施例中，第二外部电介质层503L可以包括氧化硅。第二外部电介质层503L可以通过共形沉积方法(诸如，低压化学气相沉积、原子层沉积、或其组合)来形成。第二外部电介质层503L的厚度可以在1nm至20nm的范围中，尽管也可以采用更小和更大的厚度。可替代地，可以省略第一外部电介质层501L和/或第二外部电介质层503L，并且可以在随后要形成的存储器薄膜的表面上形成背侧凹陷之后，形成外部电介质层。
可以顺序地形成连续中间材料层504L、内部电介质层506L、和可选的第一半导体沟道层601L。连续中间材料层504L可以包括存储器材料，即，可以是存储器材料层。如本文所使用的，“存储材料”是指可以(例如，通过在其中捕获电荷来)存储信息的材料。在一个实施例中，连续中间材料层504L可以是包括电介质电荷捕获材料(其可以例如是氮化硅)的电荷捕获材料。可替代地，连续中间材料层504L可以包括例如通过在横向凹陷内形成到牺牲材料层42中被图案化成多个电隔离的部分(例如，浮置栅极)的导电材料(诸如，掺杂的多晶硅)或金属材料。在一个实施例中，连续中间材料层504L包括氮化硅层。
连续中间材料层504L可以形成为具有均匀成分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮置栅极材料层，浮置栅极材料层包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌、及其合金的金属，或者，诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴、或其组合的金属硅化物)和/或半导体材料(例如，包含至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。可替代地或附加地，连续中间材料层504可以包括绝缘的电荷捕获材料(诸如一个或多个氮化硅区段)。连续中间材料层504L可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(physical vapor deposition，PVD)、或任何适当的沉积技术来形成，以用于在其中存储电荷。连续中间材料层504L的厚度可以在从2nm至20nm的范围中，尽管也可以采用更小和更大的厚度。
内部电介质层506L包括电介质材料，可以在适当的电偏置条件下通过其执行电荷隧穿。内部电介质层506L可以是电荷可以通过其隧穿的隧穿电介质层。根据要形成的单片三维NAND串存储器器件的操作的模式，可以通过热载流子注入或者通过Fowler-Nordheim隧穿感应的电荷转移来执行电荷隧穿。内部电介质层506L可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，内部电介质层506L可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，内部电介质层506L可以包括大体上没有碳的氧化硅层、或大体上没有碳的氮氧化硅层。内部电介质层506L的厚度可以在2nm至20nm的范围中，尽管也可以采用更小和更大的厚度。因此，在开口149中形成多层栅极电介质薄膜的同时，在开口49中形成组合阻挡电介质-电荷存储层-隧穿电介质。
可选的第一半导体沟道层601L可以被顺序地沉积在开口(49，149)中、直接在内部电介质层506L上。可选的第一半导体沟道层601L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601L包括非晶硅或多晶硅。第一半导体沟道层601L可以通过共形沉积(诸如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD))方法来形成。第一半导体沟道层601L的厚度可以在2nm到10nm的范围中，尽管也可以采用更小和更大的厚度。腔49’形成在每个开口(49、149)的未填充有沉积的材料层(501L、503L、504L、506L、601L)的体积中。
参考图2D，在穿过交替堆叠(32，46)的每个开口(49，149)内，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻可选的第一半导体沟道层601L、内部电介质层506L、连续中间材料层504L、至少一个外部电介质层(501L，503L)。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽层70的顶表面的上方的第一半导体沟道层601L、内部电介质层506L、连续中间材料层504L和至少一个外部电介质层(501L，503L)的部分。此外，可以移除位于每个腔49’的底部的第一半导体沟道层601L、内部电介质层506L、连续中间材料层504和至少一个外部电介质层(501L，503L)的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、内部电介质层506L、连续中间材料层504L和至少一个外部电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。内部电介质层506L的每个剩余部分组成内部电介质506。存储器区域100中的每个内部电介质506可以是随后要完成的存储器器件的隧穿电介质。晶体管区域400中的每个内部电介质506可以是随后要完成的场效应晶体管的栅极电介质的内层。连续中间材料层504L的每个剩余部分在本文中被称为中间材料层504。中间材料层504可以包括电荷捕获材料或浮置栅极材料。在一个实施例中，存储器区域100中的每个中间材料层504可以是随后要完成的存储器器件的存储器材料层，并且晶体管区域400中的每个中间材料层504可以是随后要完成的场效应晶体管的栅极电介质的中间层。在一个实施例中，存储器区域100中的每个中间材料层504可以包括在编程时存储电荷的电荷存储区域的垂直堆叠。在一个实施例中，存储器区域100中的每个中间材料层504可以是电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区域。第二外部电介质层503L的每个剩余部分在本文中称为第二外部电介质503。第一外部电介质层501L的每个剩余部分在本文中称为第一外部电介质503。在一个实施例中，存储器区域100中的至少一个外部电介质(501，503)中的每一个可以是随后要完成的存储器器件的至少一个阻挡电介质层，并且晶体管区域400中的至少一个外部电介质(501，503)中的每一个可以是随后要完成的场效应晶体管的栅极电介质的外层。
可以在穿过第一半导体沟道部分601、内部电介质506、中间材料层504和至少一个外部电介质(501，503)的开口的下面物理暴露外延沟道部分11的表面(或者在不采用外延沟道部分11的情况下，物理暴露半导体阱层10的表面)。可选地，每个腔49’的底部处的物理暴露的半导体表面可以垂直地凹陷，使得在腔49’的下面的凹陷的半导体表面从外延沟道部分11(或者在不采用外延沟道部分11的情况下的半导体阱层10)的最顶表面垂直地偏移凹陷距离。内部电介质506位于中间材料层504之上。在开口(49，149)中的至少一个外部电介质(501，503)、中间材料层504、和内部电介质506的组构成层堆叠50。存储器区域100中的层堆叠50是存储器薄膜，其中的每一个包括多个电荷存储区域(如具体实施为中间材料层504)、至少一个外部电介质(501，503)、和内部电介质506、并且可以以每个电荷存储区域中存在或不存在电荷的形式存储信息。晶体管区域400中的每个层堆叠50是栅极电介质，其包括至少一个外部电介质(501，503)、中间材料层504、和内部电介质层506。晶体管区域400中的层堆叠50中的至少一个外部电介质(501，503)是外部栅极电介质。晶体管区域400中的层堆叠50中的中间材料层504是中间栅极电介质。在晶体管区域400中的层堆叠50中的内部电介质层506是内部栅极电介质。
在图3A所示的实施例中，相同的层堆叠50充当区域400中的晶体管的栅极电介质和充当存储器区域100中的存储器薄膜这两者。在替代实施例中，区域400中的晶体管栅极电介质可以包括与存储器薄膜的堆叠50的一个层或多个层不同的一个层或多个层。在该替代实施例中，区域100中的存储器开口49用牺牲材料(诸如氧化硅和/或多晶硅)填充，同时区域400中的器件开口149保持未填充和暴露。然后，在区域400中的暴露的开口149中顺序地形成一个或多个栅极电介质层(例如，厚氧化硅层和/或用于高电压开关晶体管的金属氧化物层)和垂直沟道。然后从区域100中的开口49移除牺牲材料，并且在区域100中的开口49中形成存储器堆叠结构55。
在一个实施例中，同一存储器开口(49，149)内的第一半导体沟道部分601、内部电介质506、中间材料层504、第二外部电介质503、和第一外部电介质501可具有垂直重合的侧壁。如本文所使用的，如果存在包括第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直地重合”。这样的垂直平面可以具有或可以不具有水平曲率，但是沿着垂直方向不包括任何曲率，即，直线地上下延伸。
参考图2E，在穿过交替堆叠(32，42)的每个开口(49，149)内，可以将第二半导体沟道层602L直接沉积在外延沟道部分11的半导体表面上(或如果省略了部分11，则沉积在半导体阱层10的半导体表面上)，并且直接沉积在第一半导体沟道部分601上。第二半导体沟道层602L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602L包括非晶硅或多晶硅。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm至10nm的范围中，尽管也可以采用更小和更大的厚度。第二半导体沟道层602L可以部分填充每个开口(49，149)中的腔49’，或者可以完全填充每个开口(49，149)中的腔。
第一半导体沟道部分601和第二半导体沟道层602L的材料共同被称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道部分601和第二半导体沟道层602L中的全部半导体材料的组。
参考图2F，在第二半导体沟道层602L没有完全填充每个存储器开口中的腔49’的情况下，电介质芯层62L可以沉积在腔49’中，以填充每个存储器开口内的腔49’的任何剩余部分。电介质芯层62L包括电介质材料(诸如，氧化硅或有机硅酸盐玻璃)。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))、或者可以通过自平坦化沉积工艺(诸如旋涂)来沉积电介质芯层62L。
参考图2G，可以例如通过从绝缘帽层70的顶表面的上方的凹陷蚀刻来移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，可以通过平坦化工艺来移除位于绝缘帽层70的顶表面的上方的第二半导体沟道层602L的水平部分，该平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(Chemical Mechanical Planarization，CMP)。存储器开口内的第二半导体沟道层602L的每个剩余部分构成第二半导体沟道部分602。第一半导体沟道部分601和第二半导体沟道部分602的每个邻接的对可以共同形成半导体沟道60。在一个实施例中，存储器区域100中的每个半导体沟道60是存储器器件的沟道(例如，NAND串的沟道)，并且在本文中被称为存储器器件沟道。在一个实施例中，晶体管区域400中的每个半导体沟道60是垂直晶体管的沟道，并且在本文中被称为垂直晶体管沟道。当区域400是外围行解码器区域(即，字线开关区域)时，垂直晶体管可以是字线开关晶体管。
在存储器区域100中形成至少一个存储器器件。例如，一个或多个垂直NAND器件可以在存储器区域100中形成。当导通包括半导体沟道60的垂直NAND器件时，电流可以流过每个半导体沟道60(其是存储器器件沟道)。内部电介质506(其可以是隧穿电介质)可以被中间材料层504(其可以是存储器材料层)围绕，并且横向围绕半导体沟道60的部分。每个相邻的第一外部电介质501(其可以是第一阻挡电介质)、第二外部电介质503(其可以是第二阻挡电介质)、中间材料层504(其可以是存储器材料层)、和内部电介质506(其可以是隧穿电介质层)的组共同组成了层堆叠(其在本文中称为存储器薄膜，即，包括其至少一部分存储器材料的薄膜)，其可以以宏观保持时间来存储电荷。在一些实施例中，在该步骤中，第一外部电介质501和/或第二外部电介质503可以不存在于存层堆叠50中，并且可以在形成背侧凹陷之后随后形成外部电介质。如本文所使用的，宏观保持时间是指适合于将存储器器件作为永久存储器器件操作的保持时间，例如超过24小时的保持时间。
参考图2H，例如通过凹陷蚀刻，每个电介质芯62的顶表面可以在每个存储器开口内进一步凹陷到位于绝缘帽层70的顶表面与绝缘帽层70的底表面之间的深度。可以通过在电介质芯62的上方的每个凹陷的区域内沉积掺杂的半导体材料来形成顶部有源区域63。顶部有源区域63可以是相应的场效应晶体管的源极区域或漏极区域。掺杂的半导体材料可以是，例如，掺杂的多晶硅。可以通过例如化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽层70的顶表面的上方移除沉积的半导体材料的超过部分，以形成顶部有源区域63。
示例性的开口填充结构55的多个示例可以嵌入到图1所示的示例性结构中，即，嵌入到存储器开口49和器件开口149的每个示例中。图3A和图3B示出了合并了图2H的示例性开口填充结构的多个实例的示例性结构中。每个示例性开口填充结构55包括半导体沟道(601，602)；横向围绕半导体沟道(601，602)的内部电介质层506；以及横向围绕内部电介质层506的电荷存储区域的垂直堆叠(如具体实施为中间材料层504)。示例性结构包括半导体器件，其包括堆叠(32，42)和穿过堆叠(32，42)延伸的存储器开口，该堆叠(32，42)包括位于半导体基板(例如，基板半导体层9)上方的交替的多个材料层(例如，牺牲材料层42)和绝缘层32。半导体器件还包括第一外部电介质501，其从堆叠的最底层(例如，最底部的牺牲材料层42)垂直地延伸到堆叠的最顶层(例如，最顶部的牺牲材料层42)，并且接触存储器开口的侧壁和半导体基板的水平表面。尽管采用开口填充结构的所示配置来描述本公开，但是本公开的方法可以应用于包括垂直晶体管沟道的替代开口填充结构。
每个层堆叠50是连续层堆叠(501L，503L，504L，506L)的剩余部分，并且可以通过各向异性蚀刻连续层堆叠(501L，503L，504L，506L)而形成。在一个实施例中，可以在晶体管区域400中形成多个器件开口149，并且可以在晶体管区域400中的每个器件开口149内形成栅极电介质(如由层堆叠50的实例具体实施的)。垂直晶体管沟道和存储器器件沟道具有相同的成分，并且可以同时形成。(多个)场效应晶体管的垂直晶体管沟道和(多个)存储器器件的每个存储器器件沟道可以通过沉积和图案化相同的(多个)半导体材料来形成。每个垂直晶体管沟道和每个存储器器件沟道是可选的第一半导体沟道层601L和第二半导体沟道层602L的剩余部分，其在形成开口填充结构55之后留在器件开口149或存储器开口49中。
在器件开口149之内的外延沟道部分11上之间形成每个栅极电介质(如具体实施为晶体管区域400中的层堆叠50的实例)和每个垂直晶体管沟道(如具体实施为晶体管区域400中的半导体沟道60)。在存器件开口49之内的外延沟道部分11上直接形成每个存储器薄膜(如具体实施为存储器区域100中的层堆叠50的示例)和每个存储器器件沟道(如具体实施为存储器区域100中的半导体沟道60)。每个场效应晶体管的栅极电介质可以是在相应的器件开口149的外围周围的层堆叠50。可以在相应的栅极电介质内部的腔之内形成每个场效应晶体管的垂直晶体管沟道。
在存储器区域100之内形成至少一个存储器堆叠结构(如具体实施为开口填充结构55)。至少一个存储器堆叠结构中的每一个垂直延伸穿过交替堆叠(32，42)。至少一个存储器堆叠结构中的每一个，从内到外包括：存储器器件沟道(如具体实施为半导体沟道60的实例)、和存储器薄膜(实施为层堆叠50的实例)。每个存储器薄膜可以包括横向围绕存储器器件沟道的隧穿电介质(如具体实施为内部电介质506的示例)和横向围绕隧穿电介质的电荷存储区域的垂直堆叠(如具体实施为位于牺牲材料层的每个级上的中间材料层(即，存储器材料层)离散部分)。
参考图4，可以在半导体层9之上形成可选的第一接触级电介质层71。作为可选的结构，可以形成或可以不形成第一接触级电介质层71。在形成第一接触级电介质层71的情况下，第一接触级电介质层71包括电介质材料(诸如，氧化硅、氮化硅、氮氧化硅、多孔或无孔有机硅酸盐玻璃(OSG)、或其组合)。如果采用有机硅酸盐玻璃，有机硅酸盐玻璃可以或可以不掺杂有氮。第一接触级电介质层71可以形成在包括绝缘帽层70的顶表面和顶部有源63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂、或其组合来沉积第一接触级电介质层71。第一接触级电介质层71的厚度可以在从10nm到300nm的范围中，尽管也可以采用更小和更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为通体具有均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或者可以形成为多个电介质层的堆叠。可替代地，第一接触级电介质层71的形成可以与至少一个线级电介质层(未示出)的形成合并。虽然采用其中第一接触级电介质层71是与随后要沉积的可选的第二接触级电介质层或至少一个线级电介质层分离的结构的实施例来描述本公开，但是本文明确地设想了，其中第一接触级电介质层71和至少一个线级电介质层在相同的工艺步骤中形成，和/或形成为相同的材料层的实施例。
在一个实施例中，例如，可以通过掩模蚀刻工艺从接触区域300的部分以及可选地从晶体管区域400的外围部分移除，第一接触级电介质层71、绝缘帽层70、和交替堆叠(32，42)。可以通过在通过移除第一接触级电介质层71、绝缘帽层70、和交替堆叠(32，42)的部分而形成的腔中沉积电介质材料(例如氧化硅)来形成电介质材料部分64。
另外，可以通过图案化交替堆叠(32，42)的部分来在接触区域300内形成阶梯式腔。如本文所使用的，“阶梯式腔”是指具有阶梯式表面的腔。如本文所使用的，“阶梯式表面”是指一组表面，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”是指在邻接的表面的组的高度上的垂直偏移。
阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状随着离基板半导体层9的顶表面的垂直距离而变化。在一个实施例中，通过重复地执行一组工艺步骤来形成阶梯式腔。该组工艺步骤可以包括，例如，垂直地增加一个或多个级的腔的深度的第一类型的蚀刻工艺，和横向地扩展在随后的第一类型的蚀刻工艺中要被垂直蚀刻的区的第二类型的蚀刻工艺。如本文所使用的，包括交替堆叠的结构的“级”被定义为结构内的一对第一材料层和第二材料层的相对位置。在形成所有的阶梯式表面之后，可以例如通过灰化移除用于形成阶梯式表面的掩模材料层。可以采用多个光致抗蚀剂层和/或多个蚀刻工艺来形成阶梯式表面。
在阶梯式腔中沉积电介质材料(诸如氧化硅)。例如通过化学机械平坦化(CMP)，可以从第一接触层电介质层71的顶表面上方移除沉积的电介质材料的超过部分。填充接触区域300中的阶梯式腔并且上覆基板半导体层9的沉积的电介质材料的剩余部分构成后向阶梯式电介质材料部分65。如本文所使用的，“后向阶梯式”元素是指具有阶梯式表面和水平截面区域的元素，该水平截面区域随着离元素所存在的基板的顶表面的垂直距离的函数单调增加。如果采用氧化硅作为电介质材料，则后向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有诸如B、P和/或F的掺杂剂。后向阶梯式电介质材料部分65的顶表面可以与第一接触级电介质层71的顶表面共面。
阶梯式腔上方的区域可以用相同的电介质材料同时填充，或者可以用相同的电介质材料或用不同的电介质材料以不同的工艺来填充。
参考图5，可以穿过后向阶梯式电介质材料部分65和/或穿过第一接触级电介质层71和/或通过交替堆叠(32，42)可选地形成电介质支撑柱7P。在一个实施例中，在位于与存储器区域100相邻的接触区域300中可以形成电介质支撑柱7P。可以例如通过以下步骤来形成电介质支撑柱7P：形成穿过后向阶梯式电介质材料部分65和/或穿过交替堆叠(32，42)延伸且至少延伸到基板半导体层9的顶表面的开口，并且使用对移除牺牲材料层42的蚀刻化学物质有抗性的电介质材料来填充开口。
在一个实施例中，电介质支撑柱7P可以包括氧化硅和/或电介质金属氧化物(诸如，氧化铝)。在一个实施例中，与沉积电介质支撑柱7P并发地沉积在第一接触级电介质层71上方的电介质材料的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。电介质支撑柱7P和第二接触级电介质层73中的每一个都是可选的结构。因此，第二接触级电介质层73可以或可以不存在于绝缘帽层70和后向阶梯式电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中共同称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包括第一接触级电介质层和第二接触级电介质层(71，73)这两者，并且可选地包括可以随后形成的任何附加的通孔级电介质层。在另一实施例中，至少一个接触级电介质层(71，73)可以仅包括第一接触级电介质层71或第二接触级电介质层73，并且可选地包括任何可以随后形成的任何附加的通孔级电介质层。可替换地，可以省略第一和第二接触级电介质层(71，73)的形成，并且随后可以形成至少一个通孔级电介质层。
第二接触级电介质层73和电介质支撑柱7P可以形成为整体构造的单个连续结构，即它们之间没有任何材料界面。在另一实施例中，可以例如通过化学机械平坦化或凹陷蚀刻来移除电介质材料的与沉积电介质支撑柱7P并发地沉积在第一接触级电介质层71上方的部分。在这种情况下，不存在第二接触级电介质层73，并且可以物理暴露第一接触级电介质层71的顶表面。
参考图6A和图6B，光致抗蚀剂层(未示出)可以在至少一个接触级电介质层(71，73)上方被施加，并且可以被平版印刷图案化以形成其中的各种开口。光致抗蚀剂层中的开口的图案可以采用各向异性蚀刻穿过交替堆叠(32，42)被转印以形成延伸穿过交替堆叠(32，42)的整体的开口，其在本文中被称为背侧开口(79，179，279，479)。
在一个实施例中，背侧开口(79，179，279，479)可以包括存储器区域100中的存储器块之内和/或存储器块之间的开口，其在本文中被称为存储器有源区域接触开口79，即延伸到存储器区域100内的有源区域(即，底部有源区域)的接触开口。例如，图6A中示出了单个存储器块。存储器块在图6A中具有两个子块102A和102B。存储器块可以具有多于两个的子块，例如四到六个子块。在每个子块中的字线可以通过沟槽(即开口)79分离开。如果期望，则可以使用如以下关于图13所述的接触区域300中的互连，将在相同存储器块的不同子块中的相同垂直器件级中的字线与彼此电连接。在一个实施例中，存储器区域100中的存储器堆叠结构(如实施为开口填充结构55的示例)可以被群集以形成存储器块。在一个实施例中，每个存储器块可以沿着水平方向(例如，位线方向)彼此横向间隔开。在这种情况下，存储器有源区域接触开口79可以形成为存储器堆叠结构的子块之间的沟槽。
背侧开口(79，179，279，479)可以包括随后要在其中形成晶体管区域400中的场效应晶体管的底部有源区域61的开口479，其在本文中被称为晶体管有源区域接触开口479，即，延伸到晶体管区域400中的有源区域(即，底部有源区域，诸如源极区域61)的接触开口。
可选地，可以在注入电掺杂剂之前执行选择性半导体沉积工艺。例如，通过将电掺杂剂注入位于有源区域接触开口(79，479)下方的半导体材料的表面部分中，可以在每个有源区域接触开口(79，479)下面形成底部有源区域61。具体而言，通过在形成存储器有源区域接触开口79之后注入第二导电类型(其与第一导电类型相反)的掺杂剂，可以在存储器有源区域接触开口79下方的半导体阱层10的部分之中或至上形成有源区域61。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。半导体材料的每个注入掺杂的区域构成底部有源区域61。
在晶体管区域400中，每个底部有源区域61可以与垂直晶体管沟道(如具体实施为半导体沟道60的实例)横向间隔开，并且可以形成在基板(9，10)之中或之上。在图2H的工艺步骤中，顶部有源区域(例如，漏极区域)63可以形成在垂直晶体管沟道之上或上方。对于同一场效应晶体管的任何给定的至少一个顶部有源区域63和底部有源区域61的对，从至少一个顶部有源区域61和底部有源区域63中选择的区域可以是场效应晶体管的源极区域，并且另一区域可以是场效应晶体管的漏极区域。
在存储器区域100中，每个底部有源区域61可以与存储器器件沟道(如具体实施为半导体沟道60的实例)横向间隔开，并且可以形成在基板(9，10)之中或之上。在图2H的工艺步骤中，顶部有源区域(例如，漏极区域)63可以形成在存储器器件沟道之上或上方。对于由存储器器件沟道连接的任何给定的顶部有源区域63和底部有源区域61的对，顶部有源区域和底部有源区域(61，63)中的一个可以是存储器器件的源极区域，并且顶部有源区域和底部有源区域(61，63)中的另一个可以是存储器器件的漏极区域。
可选地，背侧开口(79，179，279，479)可以包括围绕晶体管区域400内的隔离区域的区域的开口，其在本文中被称为壕沟槽(moat trench)179。在一个实施例中，壕沟槽179可以形成在至少一个浅沟槽隔离结构120的区域上方。每个壕沟槽179可以横向地关闭场效应晶体管要形成其中的区域。
进一步地，背侧开口(79，179，279，479)可以包括在其内随后要形成栅极电极接触结构的开口，其在本文中被称为栅极电极接触开口279。每个栅极电极接触开口279可以形成在至少一个浅沟槽隔离结构120的区域上方。每个栅极电极接触开口279可以形成在至少一个开口填充结构55的组的附近，开口填充结构55可以由随后要在栅极电极接触开口279之内形成的栅极电极接触结构控制。栅极电极接触开口279可以在晶体管区域400中形成。在图6B所示的实施例中，开口279是细长沟槽。
在图6A和图6B中所示的一个实施例中，每个场效应晶体管可以位于有源区域401中。如图6B中所示，有源区域401可以由包括电介质材料填充沟槽的上部浅沟槽隔离区域403与彼此分离开。浅沟槽隔离403可以延伸到堆叠(32，42)中的顶部牺牲层42。或者，浅沟槽隔离403可以延伸穿过堆叠中的一个或多个上面的牺牲层42，但不穿过堆叠中的底部和中间的牺牲层42。在这种情况下，要在堆叠中形成的上面的电导电层的有源区域401的部分将作为场效应晶体管的伪栅极，因为它们不会连接到要在开口279中形成的栅极电极接触结构。同样的，在可替换实施例中，开口279可以延伸穿过堆叠中的一个或多个上面和中间的牺牲层42，但是不穿过堆叠中的一个或多个下面的牺牲层42。在这种情况下，要在堆叠中形成的电导电层的有源区域401中的部分将作为场效应晶体管的伪栅极，因为它们不会连接到要在开口279中形成的栅极电极接触结构。这可能将中间电导电层的部分留在有源区域401，其可以电连接到栅极电极接触结构以作为晶体管的栅极电极。
图6C示出了替换实施例布局，其中每个垂直场效应晶体管采用单个开口填充结构55、单个栅极电极接触开口279、和单个晶体管有源区域接触开口479。可选地，每个单个开口填充结构55、单个栅极电极接触开口279、和单个晶体管有源区域接触开口479的组可以位于由壕沟槽179横向围绕的相应的有源区域401中，使得每个要形成的垂直场效应晶体管与彼此电隔离开。与图6B的浅沟槽隔离403相比，壕沟槽179延伸穿过堆叠(32，42)的所有牺牲层42。在这种情况下，不是所有晶体管栅极电极具有将要在一个沟槽279中形成的一个公共栅极电极接触结构，每个晶体管可以在开口279中具有其自己的栅极电极接触结构。开口279和479可以具有任何水平横截面形状，诸如，矩形、圆形、椭圆形等。
尽管使用用于适配各种器件和各种背侧开口(79，179，279，479)的示例性布局来描述本公开，但是可以修改布局以适应要形成的器件的需要。各种背侧开口(79，179，379，479)的形状和宽度可根据需要进行修改。本文明确涵盖通过优化各种背侧开口(79，179，379，479)的尺寸和构造来提供合适的器件的修改。
参考图7，可以将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧开口(79，179，279，479)中，例如采用蚀刻工艺。在从其中移除牺牲材料层42的体积中形成了背侧凹陷43。牺牲材料层42的第二材料的移除可以是对绝缘层32的第一材料、电介质支撑柱7P的材料、后向阶梯式电介质材料部分65的材料、低浅沟槽隔离结构120、半导体阱层10的半导体材料、以及第一层堆叠50的最外层的材料有选择性的。在一个实施例中，牺牲材料层42可以包括氮化硅，并且绝缘层32、电介质支撑柱7P、低浅沟槽隔离结构120、和后向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。在另一实施例中，牺牲材料层42可以包括半导体材料(例如多晶硅)，并且绝缘层32、电介质支撑柱7P和后向阶梯式电介质材料部分65的材料可以选自氧化硅、氮化硅和电介质金属氧化物。在这种情况下，背侧开口(79，179，279，479)的深度可以被修改，使得背侧开口(79，179，279，479)的最底端的表面位于栅极电介质层12内，即，以避免基板(9，10)的顶表面的物理暴露。
对第一材料和第一层堆叠50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法刻蚀工艺，或者可以是其中蚀刻剂以气相被引入到背侧开口(79，179，279，479)中的气相(干法)刻蚀工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构被浸入包括磷酸的湿法蚀刻槽内，其中该磷酸蚀刻对氧化硅、硅、以及本领域中采用的各种其他材料有选择性的氮化硅。电介质支撑柱7P、后向阶梯式电介质材料部65和开口填充结构55在背侧凹陷43存在于先前被牺牲材料层42占据的体积内的同时提供结构支撑。
每个背侧凹陷43可以是横向延伸的腔，背侧凹陷43具有的横向尺寸大于腔的垂直范围。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在其中移除牺牲材料层42的第二材料的体积中。在其中形成开口填充结构55的第一存储器开口在本文中称为与背侧凹陷43相对的前侧凹陷或前侧腔。在一个实施例中，存储器区域100包括单片三维NAND串的阵列，其具有布置在基板上(例如，在基板半导体层10的上)的多个器件级。在这种情况下，每个背侧凹陷43可以定义用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以大体上平行于基板半导体层9的顶表面延伸。背侧凹陷43可以由下面的绝缘层32的顶表面、以及上覆的绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。可选地，背侧外部电介质层可以形成在背侧凹陷中。
随后，可以通过将半导体材料热转换和/或等离子体转换为电介质材料而将外延沟道部分11和源极区域61的物理暴露的表面部分转化为电介质材料部分。例如，可以采用热转换和/或等离子体转换来将每个外延沟道部分11的表面部分转化为电介质间隔体116，并且将每个源极区域61的表面部分转化为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以拓扑地同胚于环面(torus)，即大致环形。如本文所使用的，如果可以在不损坏孔或者不将新的孔形成到环面的形状中的情况下连续地拉伸元素的形状，则元素拓扑地同胚于环面。电介质间隔体116包括电介质材料，其包括与外延沟道部分11相同的半导体元素，并且附加地包括至少一种非金属元素(诸如氧和/或氮)，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。类似地，每个牺牲电介质部分616包括电介质材料，其包括与源极区域61相同的半导体元素，并且附加地包括至少一种非金属元素(诸如氧和/或氮)，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包括源极区域61的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图8，可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包含电介质材料，其用作随后要形成在背侧凹陷43中的控制栅极的控制栅极电介质。在每个开口填充结构55内存在至少一个阻挡电介质的情况下，背侧阻挡电介质层是可选的。在开口填充结构55中不存在阻挡电介质的情况下，存在背侧阻挡电介质层。
可以在多个背侧凹陷43中、在背侧开口(79，179，279，479)的侧壁上、和第二接触级电介质层73的顶表面上方沉积至少一种金属材料。如本文所使用的，金属材料是指包括至少一种金属元素的电导电材料。
金属材料可以通过共形沉积方法来沉积，该方法可以是，例如，化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂的半导体材料、导电金属-半导体合金(诸如金属硅化物、其合金)、以及它们的组合或其堆叠。可以在多个背侧凹陷43中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴、和钌。在一个实施例中，金属材料可以包括诸如钨和/或金属氮化物的金属。在一个实施例中，用于填充多个背侧凹陷43的金属材料可以是氮化钛层和钨填充材料的组合。
在一个实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。在一个实施例中，金属材料可以在沉积工艺期间采用至少一种含氟前驱气体作为前驱气体。在一个实施例中，至少一种含氟前驱气体的分子可以包含至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包括钨，则在沉积工艺中可以使用WF6和H2。可替换的，可以采用无氟沉积化学过程。
多个电导电层46可以形成在多个背侧凹陷43中，并且可以在每个背侧开口(79，179，279，479)的侧壁上以及至少一个接触级电介质层(71，73)上方形成连续金属材料层46L。晶体管区域400内的电导电层46的一组电短路部分可以构成场效应晶体管的栅极电极。
在每个栅极电极接触开口279之内的连续金属材料层46L的部分可以保留直到工艺序列结束以提供栅极电极接触结构。栅极电极接触结构使与连续金属材料层46L的剩余部分保持物理接触的电导电层46中的至少一些电短路。通过从存储器区域100中移除连续金属材料层46L的所有部分，每个电导电层46随后变得在存储器区域100和接触区域300中彼此电隔离。因此，电导电层46和栅极电极接触结构可以通过相同的一组至少一个导电材料的的沉积被同时形成。
因此，每个牺牲材料层42可以被电导电层46替代。背侧腔(79’，179’，279’，479’)存在于没有填充背侧阻挡电介质层(如果使用的话)和连续金属材料层46L的每个背侧开口(79，179，279，479)的部分中。
参考图9，光致抗蚀剂层477可以被施加在示例性结构的上方，并且可以被平版印刷地图案化以覆盖栅极电极接触开口279的每个区域。从每个背侧开口(79，179，479)的侧壁以及从没有被图案化的光致抗蚀剂层477覆盖的区域之内的第二接触级电介质层73的上方回蚀刻连续金属材料层46L的沉积金属材料。
在替代实施例中，如果期望对湿法蚀刻化学过程更高的耐受性，则可以将硬掩模层(诸如氧化硅层)与光致抗蚀剂层477的组合施加在示例性结构上方。光致抗蚀剂层477可以被平版印刷图案化以覆盖栅极电极接触开口279的每个区域中的硬掩模层，随后蚀刻未被光致抗蚀剂层477覆盖的硬掩模层。然后可以移除光致抗蚀剂层477层以留下图案化硬掩模层的剩余部分以覆盖栅极电极接触开口279中的连续金属材料层46L的部分。
例如，除了在栅极电极接触开口279中之外，通过各向同性蚀刻和/或各向异性蚀刻，可以执行没有被光致抗蚀剂层或硬掩模层覆盖的连续金属材料层46L的物理暴露部分的移除。背侧凹陷43中的沉积的金属材料的每个剩余部分组成了电导电层46。每个电导电层46可以是导电线结构。因此，牺牲材料层42被电导电层46替代。由光致抗蚀剂或硬掩模层覆盖的层46L的部分保留在栅极电极接触开口279中。
在存储器区域100内，每个电导电层46变得与位于不同级的其他电导电层46电隔离。存储器区域100中的电导电层46可以用作多个位于相同级的控制栅极电极和电互连(即电短路)多个位于相同级的控制栅极电极的字线的组合。
每个电导电层46之内的多个控制栅极电极可以是包括存储器堆叠结构的垂直存储器器件的控制栅极电极，其是存储器区域100中的开口填充结构55的实例。换言之，存储器区域100中的每个电导电层46可以是用作多个垂直存储器器件的公共控制栅极电极的字线。因而，存储器区域100中的电导电层46彼此电隔离，并且利用不同的偏置电压来被独立地控制。可选地，可以在各向异性蚀刻的最后工艺步骤期间从源极区域61上方移除牺牲电介质部分616。每个背侧开口(79，179，279，479)延伸穿过绝缘层32和电导电层46的交替堆叠(32，46)并延伸到基板(9，10)的顶表面。例如，通过灰化，可以随后移除图案化的光致抗蚀剂层477。
参考图10，例如，通过共形沉积工艺，可以将电介质材料沉积在背侧开口(79，179，279，479)的未填充体积中。电介质材料可以包括，例如，掺杂或未掺杂的硅酸盐玻璃、有机硅酸盐玻璃、电介质金属氮化物、和/或氮化硅。在一个实施例中，可以选择有源区域接触开口(79，479)和壕沟槽179的横向尺寸，使得相对的一对有源区域接触开口(79，479)的侧壁之间的最小横向尺寸大于包括沉积的电介质材料的共形电介质材料层的厚度(其可以在接触级电介质层(71，73)上方测量)的两倍，并且相对的一对壕沟槽179的侧壁之间的最小横向尺寸小于共形电介质材料层的厚度的两倍。电介质材料沉积在每个有源区域接触开口(79，479)的外围。在一个实施例中，可以用电介质材料填充由栅极电极接触开口279中的连续金属材料层46L的剩余垂直部分围绕的每个腔279’。在每个有源区域接触开口(79，479)内可存在垂直延伸的腔(79’，479’)，同时每个壕沟槽179被沉积的电介质材料完全填充。
可以执行各向异性蚀刻以从接触级电介质层(71，73)上方以及从底部有源区域61的中心部分上方移除沉积的电介质材料的水平部分。壕沟槽179中的电介质材料的剩余垂直部分形成至少一个连续电介质材料结构。壕沟槽179中的每个连续电介质材料结构在本文中被称为电介质分离器结构174，其提供由电介质分离器结构174分离的器件之间的横向电隔离和物理分离。电介质分离器结构174将交替堆叠(32，46)横向分离成位于存储器区域100中的第一交替堆叠和位于晶体管区域400中的第二交替堆叠。可以在存储器区域100中形成三维存储器器件，并且可以在晶体管区域400中形成场效应晶体管(例如，NAND字线开关晶体管)。
每个有源区域接触开口(79，479)中沉积的电介质材料的剩余垂直部分形成绝缘间隔体(74，474)，其包括形成在存储器有源区域接触开口79中的存储器区域绝缘间隔体74、和形成在晶体管有源区域接触开口479中的晶体管区域绝缘间隔体474。(如在其底部处所测量的)每个绝缘间隔体(74，474)的厚度可以在1.5nm至60nm的范围中，尽管也可以采用更小和更大的厚度。在一个实施例中，绝缘间隔体(74，474)的厚度可以在3nm至10nm的范围中。每个绝缘间隔体(74，474)横向围绕上覆在底部有源区域61上的背侧腔(79’，479’)。底部有源区域61(例如，掺杂的源极区域)的顶表面可以物理地暴露在绝缘间隔体(74，174)之内的每个腔的底部处。可以在由连续金属材料层46L的剩余垂直部分围绕的每个腔之内形成包括电介质材料的剩余部分的电介质填充材料部分276。
参考图11，至少一种金属材料可以沉积到每个背侧腔(79’，479’)中。至少一种金属材料可以包括，例如，包括导电金属氮化物和/或导电金属碳化物的金属扩散阻碍层。此外，至少一种金属材料可以包括诸如元素金属(诸如W、Co或Al)的金属填充材料或至少两种元素金属的金属间合金。
至少一种金属材料的超过部分可以从包括接触级电介质层(71，73)的顶表面的水平面上方移除。有源区域接触开口(79，479)中的至少一种金属材料的每个剩余部分构成有源区域接触结构(76，476)。有源区域接触结构(76，476)可以是分别与区域100和400中的源极区域61接触的源极电极(例如，源极侧局部互连)。有源区域接触结构(76，476)可以包括存储器有源区域接触结构76和晶体管有源区域接触结构476。在每个栅极电极接触开口279之内的连续金属层46L剩余部分组成栅极电极接触结构146。每个栅极电极接触结构146使在相同器件区域之内的至少一些电导电层46电短路，并且可以横向围绕电介质填充材料部分276。
在一个实施例中，每个栅极电极接触结构146使相同器件区域内(例如，在有源区域401内或在晶体管区域400的全部或部分内)的所有电导电层46电短路。如果开口279延伸穿过堆叠中的所有牺牲层42，则可以实现该配置。在另一实施例中，每个栅极电极接触结构146使相同器件区域内电导电层46的一些但不是电导电层46的全部电短路。如上所述，如果开口279没有延伸穿过堆叠中的所有牺牲层42和/或如果上部浅沟槽隔离403延伸穿过堆叠中的一些牺牲层42，则可以实现该配置。在这种情况下，位于有源区域401中的上电导电层46和/或下电导电层46的部分用作场效应晶体管的伪栅极，因为它们不连接到栅极电极接触结构146。这使有源区域401中的中间电导电层46的部分作为晶体管的栅极电极。
一对栅极电极接触结构146和嵌入其中的电介质填充材料部分构成栅极侧结构278。如图6B所示，当开口279呈细长沟槽形状时，栅极侧结构278包括细长栅极侧轨道结构。可替代的，如图6C所示，当开口279呈矩形、圆形或椭圆形时，栅极侧结构278包括栅极侧支撑柱结构。
参考图12，可以在示例性结构(其可以是，例如，第二接触层电介质层73)的最顶层上方施加光致抗蚀剂层(未示出)，并且将其平版印刷图案化以在晶体管区域400和接触区域300中形成各种开口。选择各种开口的位置和形状以与要由接触通孔结构电接触的各种器件的电节点相对应。在一个实施例中，可以采用单个光致抗蚀剂层来图案化与要形成的接触通孔腔相对应的所有开口，并且可以通过至少一个各向异性蚀刻工艺同时形成所有的接触通孔腔，该各向异性蚀刻工艺采用图案化的光致抗蚀剂层作为蚀刻掩模。在另一实施例中，可以与多个各向异性蚀刻工艺结合采用多个光致抗蚀剂层，以在光致抗蚀剂层中形成具有不同的开口的图案的接触通孔腔的不同的组。(多个)光致抗蚀剂层可以在相应的各向异性蚀刻工艺之后被移除，该各向异性蚀刻工艺将相应的光致抗蚀剂层中的开口的图案通过下面的电介质材料层转印，并且转印到相应的电导电结构的顶表面。
在说明性示例中，可以在晶体管区域400中的每个开口填充结构55上方形成顶部接触通孔腔，使得顶部有源区域63的顶部表面物理暴露在每个顶部接触通孔腔的底部。字线接触通孔腔可以形成到交替堆叠(32，46)的阶梯式表面，使得电导电层46的顶表面物理暴露在接触区域300中的每个字线接触通孔腔的底部处。器件接触通孔腔可以形成到将要由外围器件区域中的接触通孔结构接触的外围器件的每个电节点。
各种通孔腔可以用至少一种导电材料填充，其可以是电导电金属衬垫材料(诸如TiN、TaN或WN)和金属填充材料(诸如W、Cu或Al)的组合。可以通过平坦化工艺从至少一个接触级电介质层(71，73)的上方移除至少一种导电材料的超过部分，该平坦化工艺可以包括，例如，化学机械平坦化(CMP)和/或凹陷蚀刻。可以在区域100和400中的相应的顶部有源区域63中形成顶部接触通孔结构88。可以在接触区域300中从区域300延伸到存储器区域100的相应的电导电层46(即，字线)上形成字线接触通孔结构66。为了清楚起见，从图12中省略支持支撑柱7P。区域300和100中的层46的部分与位于区域400的相同的相应层46的部分电隔离。因此，在器件区域100和晶体管区域400中的相同电导电层46的没有物理连接和电连接的部分分别用作NAND串字线/控制栅极和用作开关晶体管栅极电极。可以在位线外围器件区域(未示出)中的外围器件的相应节点上形成外围器件(例如，位线开关器件或感测放大器件)接触通孔结构(未示出)。
可以在示例性结构上方形成附加的电导电互连结构(诸如金属线92A、92B、92C、92D和92D)和层间电介质材料层(诸如线级电介质层90)以在各种接触通孔结构中提供电布线。具体地，金属线92A可以包括晶体管区域400中的漏极局部互连。每条线92A可以与相同晶体管的相同有源区域401中的接触通孔结构88互连。换句话说，每条线92A可以使每个有源区域401中的每个多沟道晶体管的漏极区域63电短路。
金属线92B可以包括字线局部互连，其将区域400中的晶体管的源极电极476电连接到区域300中的相应的字线接触通孔结构66。因此，金属线将晶体管区域400中的晶体管源极区域61电连接到接触区域300中的NAND器件的字线46。这通过从源极区域向字线提供电流或电压来允许晶体管将字线46接通和断开。
金属线92C可以包括与源极电极(即源极侧局部互连)76电接触的NAND串源极线。金属线92D可以包括通过接触通孔结构88电接触每个NAND串的漏极区域63的NAND串位线。金属线92E可以包括与区域400中的栅极接触结构146电接触的晶体管栅极线。
本公开的示例性结构可以包括器件，该器件包含场效应晶体管。场效应晶体管可以包括延伸穿过位于基板(9，10)之上的电导电层46和绝缘层32的交替堆叠的垂直晶体管沟道(如具体实施为晶体管区域400中的半导体沟道60(包括层601，602))。晶体管区域400中的电导电层46可以被彼此电短路以提供栅极电极。场效应晶体管还可以包括：栅极电介质(如具体实施为晶体管区域400中的每个器件开口内的层堆叠50)，包括横向围绕垂直晶体管沟道的层堆叠；栅极电极接触结构146，延伸穿过交替堆叠(32，46)并接触电导电层46中的每一个以使晶体管区域400中的电导电层46电短路；底部有源区域61，位于基板(9，10)之中或之上，并与垂直晶体管沟道横向间隔开；以及顶部有源区域63，上覆垂直晶体管沟道。顶部有源区域和底部的有源区域(61，63)中的一个的是场效应晶体管的源极区域，并且顶部有源区域和底部的有源区域(61，63)中的另一个是场效应晶体管的漏极区域。
在一个实施例中，场效应晶体管的沟道包括垂直晶体管沟道以及，包括掺杂的半导体材料并接触底部有源区域61的位于基板(9，10)内的水平沟道部分。例如，位于底部有源区域61和外延沟道部分11之间的半导体阱层10的部分构成场效应晶体管的水平沟道部分。在一个实施例中，场效应晶体管的沟道还包括外延沟道部分11，该外延沟道部分11包括与水平沟道部分的单晶半导体结构对准的掺杂的单晶半导体材料。
在一个实施例中，可以形成浅沟槽隔离结构120，其包括嵌入在基板(9，10)的上部部分中的电介质材料。栅极电极接触结构146的底表面可以接触浅沟槽隔离结构120的顶表面。电介质填充材料部分276可以垂直延伸穿过交替堆叠，并且可以被栅极电极接触结构146横向围绕。在一个实施例中，底部有源区域接触结构(例如，源极电极)476可以延伸穿过交替堆叠，并且可以接触晶体管区域400中底部有源区域(例如，源极区域)61的顶表面。绝缘间隔体474可以横向围绕底部有源区域接触结构476，并且可以接触底部有源区域61，并且可以包括具有与电介质填充材料部分276相同成分的电介质材料。
场效应晶体管可以包括：至少一个附加的垂直晶体管沟道(如具体实施为晶体管区域400中的半导体沟道60的附加实例)，延伸穿过交替堆叠；至少一个附加的栅极电介质(如具体实施为晶体管区域400中的层堆叠50的实施的附加实例)，其包括横向围绕相应的垂直晶体管沟道且由晶体管区域400中的电导电层46围绕的相应层堆叠；以及至少一个附加的顶部有源区域63，其上覆相应的垂直晶体管沟道并且通过线92A被电短路到顶部有源区域。在这种情况下，晶体管区域400中的底部有源区域61可以是垂直晶体管沟道和至少一个附加垂直晶体管沟道中的每一个的公共源极区域或公共漏极区域。
示例性结构还可以包括位于存储器区域100中的三维存储器器件。三维存储器器件可以包括第二交替堆叠，该第二交替堆叠通过电介质分离器结构174与在晶体管区域400中的交替堆叠横向地间隔开。第二交替堆叠包括附加的绝缘层32(通过电介质分离器结构174与晶体管区域400的绝缘层32分离)和附加的电导电层46(通过电介质分离器结构174与晶体管区域400的电导电层46分离)。存储器区域100中的电导电层46与彼此电隔离并与场效应晶体管的交替堆叠的电导电层电隔离。
三维存储器器件可以包括垂直延伸穿过第二交替堆叠的至少一个存储器堆叠结构(如具体实施为开口填充结构55的实例)。至少一个存储器堆叠结构中的每一个从内到外包括：存储器器件沟道(如具体实施为在存储器区域100中的半导体沟道(601，602)的实例)和存储器薄膜(如具体实施为在存储器区域100中的层堆叠50的实例)。存储器薄膜可以包括：横向围绕存储器器件沟道的隧穿电介质(如具体实施为内部电介质506的实例)；以及横向围绕隧穿电介质的电荷存储区域的垂直堆叠(如具体实施为存储器材料层504的部分)。
在一个实施例中，存储器区域100中的每个存储器薄膜50可以具有与晶体管区域400中的场效应晶体管的栅极电介质的层堆叠50相同的材料层的序列。在存储器薄膜的序列中的每个材料层可以具有与栅极电介质的层堆叠50中的相对应的材料层相同的厚度。在一个实施例中，至少一个存储器结构的每个存储器器件沟道和场效应晶体管的垂直晶体管沟道包括公共的第一半导体材料(即，半导体沟道60的半导体材料)。存储器顶部有源区域(如具体实施为存储器区域100中的漏极区域63的实例)可以位于每个存储器堆叠结构的上方。场效应晶体管的每一个存储器漏极区域和顶部有源区域中可以包括公共的第二掺杂的半导体材料，其是顶部有源区域63的半导体材料。
在一个实施例中，位于半导体基板上的器件可以包括位于存储器区域100中的垂直NAND器件，并且堆叠(32，46)中的电导电层46中的至少一个可以包括、或者可以被电连接到，NAND器件的字线。存储器区域100可以包括多个半导体沟道(601，602)。多个半导体沟道(601，602)中的每一个的至少一个端部部分大体上正交于半导体基板的顶表面延伸。存储器区域100还包括位于每个存储器层50之内多个电荷存储区域。每个电荷存储区域位于与多个半导体沟道(601，602)中相应的一个半导体沟道相邻。存储器区域100还包括多个控制栅极电极，其具有大体上平行于基板(例如，基板半导体层9)的顶表面延伸的条形。多个控制栅极电极包括至少位于第一器件级中的第一控制栅极电极、以及位于第二器件级中的第二控制栅极电极。堆叠(32，46)中的多个电导电层46可以与多个控制栅极电极电接触，或者可以包括多个控制栅极电极，并且从存储器区域100延伸到包括多个电导电接触通孔结构的接触区域300。
在示例性结构包括三维NAND器件的情况下，交替的多个字线46和绝缘层32的堆叠(32，46)可以位于半导体基板上方。字线46和绝缘层32中的每一个位于不同的级处，该不同的级与半导体基板的顶表面以不同的距离垂直地间隔开。开口填充结构55的阵列嵌入堆叠(32，46)内。每个开口填充结构55包括半导体沟道(601，602)和位于与半导体沟道(601，602)相邻的至少一个电荷存储区域。半导体沟道(601，602)的至少一个端部部分穿过堆叠(32，46)大体上正交于半导体基板的顶表面延伸。
在本公开的垂直晶体管的示例性应用中，本公开的实施例的垂直晶体管可以用作外围器件(诸如字线开关晶体管)，以控制施加到NAND存储器器件的控制栅极电极的电压。图13示出了用于在晶体管区域400中适配本公开的实施例的垂直晶体管405的示例配置。NAND串的存储器堆叠结构55可以被提供为在器件区域100中的每个指形(finger-shaped)子块区域102A、102B、102C、102D中。接触区域300可以具有阶梯式表面，在该阶梯式表面处用作NAND串的控制栅极电极的电导电层46以不同的横向范围延伸，以提供用于控制栅极接触通孔结构66的接合焊盘(landing pad)区域，其可以例如穿过后向阶梯式电介质材料部分65和可选的第二接触级电介质层73形成到每个相应的控制栅极电极(如具体实施为围绕存储器堆叠结构的电导电层的部分)的顶表面上。控制栅极电极可以作为导电带沿着每个指状物的方向延伸。电导电互连(例如，金属线)92B可以提供本公开的实施例的每个控制栅极接触通孔结构66与相应的垂直晶体管的源极电极476的对之间的电接触。由于字线开关晶体管区域400的面积的显著减小(例如，超过90％)，垂直沟道开关晶体管405优于现有技术的水平沟道开关晶体管。此外，可以在与NAND串相同的工艺步骤期间形成垂直晶体管405，由此减少了工艺步骤的数量。除了或代替用于NAND器件的控制栅极电极/字线的开关器件之外，本公开的垂直场效应晶体管可以用于任何其他用途。
参考图14，示出了示例性结构的替代实施例，其可以通过省略用于形成可选外延沟道部分11的工艺步骤来形成增强模式晶体管(通常开启，除非施加电压到栅极电极)或耗尽模式晶体管(通常关闭，除非施加电压到栅极电极)而从示例性结构中衍生出。基板半导体层9和半导体阱层10的导电类型可以适当地修改。在一个实施例中，基板半导体层9可以具有p型掺杂，并且半导体阱层10可以具有n型掺杂(例如，轻掺杂阱，诸如N-阱)。在一个实施例中，半导体沟道60的导电类型是本征的或者是与半导体阱层10的导电类型(例如，n型)相同的。源极区域61和漏极区域63可以具有与半导体阱层10的导电类型相同的导电类型(例如，n型)，并且如果沟道是掺杂而不是本征的，则可选地与半导体沟道60的导电类型相同。这形成晶体管，该晶体管具有第一导电类型(例如，n型，N+)的重掺杂源极区域61、第一导电类型(例如，n型，N-)的阱层10中的轻掺杂水平沟道部分、第一导电类型(例如，n型，N-)的本征的或轻掺杂的垂直沟道部分60、以及第一导电类型(例如，n型，N+)的重掺杂漏极区域63。在替换实施例中，导电类型可以颠倒，使得基板半导体层9可以具有n型掺杂，并且半导体阱层10、源极区域61、漏极区域63以及可选地沟道60可以具有p型掺杂。因此，在两个实施例中，阱层10中的源极区域61、漏极区域63和水平沟道部分具有相同的第一导电类型的掺杂，并且第一垂直晶体管沟道部分60是本征的或具有第一种导电类型的掺杂。
尽管上述内容涉及特定的优选实施例，但应当理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出了采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以用功能上等同的任何其他兼容结构和/或配置来实践，只要这些替换没有明确禁止或者另外对于本领域的普通技术人员已知是不可能的。本文记述的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (14)

1.一种包括场效应晶体管的器件，其中所述场效应晶体管包括：
第一垂直晶体管沟道部分，延伸穿过位于基板上方的电导电层和绝缘层的交替堆叠的第一部分，其中电导电层中的至少一些彼此之间被电短路以提供栅极电极；
第一栅极电介质，横向围绕第一垂直晶体管沟道部分；
栅极电极接触结构，延伸穿过交替堆叠的第一部分并接触电导电层中的至少一些以使电导电层中的至少一些电短路；
底部有源区域，位于基板之中或之上，并与第一垂直晶体管沟道部分横向地间隔开；以及
第一顶部有源区域，上覆第一垂直晶体管沟道部分，
其中顶部有源区域和底部有源区域中的一个是场效应晶体管的源极区域，并且顶部有源区域和底部有源区域中的另一个是场效应晶体管的漏极区域，
所述器件包括三维存储器器件，且其中所述三维存储器器件包括：
彼此电隔离并且与交替堆叠的第一部分的电导电层电隔离的绝缘层和电导电层的交替堆叠的第二部分；以及
至少一个存储器堆叠结构，垂直地延伸穿过交替堆叠的第二部分，其中，至少一个存储器堆叠结构中的每一个从内到外包括存储器器件沟道和存储器薄膜。
2.如权利要求1所述的器件，其中，所述场效应晶体管的沟道包括：第一垂直晶体管沟道部分，以及包括掺杂的半导体材料并接触底部有源区域的、位于基板之中或之上的水平沟道部分。
3.如权利要求2所述的器件，其中
所述场效应晶体管的沟道还包括外延沟道部分，所述外延沟道部分包括与水平沟道部分的单晶半导体结构对准的掺杂的单晶半导体材料；或者
源极区域，漏极区域和水平沟道部分具有相同的第一导电类型的掺杂，并且第一垂直晶体管沟道部分是本征的或具有第一导电类型的掺杂。
4.如权利要求1所述的器件，还包括浅沟槽隔离结构，所述浅沟槽隔离结构包括：嵌入基板的上部的电介质材料，其中，栅极电极接触结构的底表面接触浅沟槽隔离结构的顶表面。
5.如权利要求4所述的器件，还包括电介质填充材料部分，所述电介质填充材料部分垂直延伸穿过交替堆叠的第一部分中的每个绝缘层并且被栅极电极接触结构横向围绕。
6.如权利要求5所述的器件，还包括底部有源区域接触结构，所述底部有源区域接触结构延伸穿过交替堆叠的第一部分并且接触底部有源区域的顶表面。
7.如权利要求6所述的器件，还包括绝缘间隔体，所述绝缘间隔体横向围绕底部有源区域接触结构，接触底部有源区域，并且包括具有与电介质填充材料部分相同成分的电介质材料。
8.如权利要求1所述的器件，其中所述场效应晶体管包括：
第二垂直晶体管沟道部分，延伸穿过交替堆叠的第一部分；
第二栅极电介质，横向围绕第二垂直晶体管沟道部分并由电导电层围绕；以及
第二顶部有源区域，上覆相应的第二垂直晶体管沟道部分并被电短路到第一顶部有源区域。
9.如权利要求8所述的器件，其中，所述底部有源区域是第一和第二晶体管沟道部分的公共源极区域。
10.如权利要求1所述的器件，其中
存储器薄膜包括横向围绕存储器器件沟道的隧穿电介质和横向围绕隧穿电介质的电荷存储区域；
三维存储器器件包括三维NAND器件；
场效应晶体管包括用于三维NAND器件的字线开关晶体管；
堆叠的第二部分中的电导电层包括三维NAND器件的字线；以及
三维NAND器件的至少一个字线通过互连被电连接到字线开关晶体管的源极或漏极区域。
11.如权利要求10所述的器件，其中
存储器薄膜具有与场效应晶体管的第一栅极电介质相同的材料层序列；
存储器薄膜的序列中的每个材料层具有与第一栅极电介质中的相对应的材料层相同的厚度；
至少一个存储器结构的每个存储器器件沟道和场效应晶体管的第一垂直晶体管沟道部分包括公共的第一半导体材料；
存储器漏极区域位于每个存储器堆叠结构的顶部上；
每个存储器漏极区域和第一顶部有源区域包括公共的第二掺杂的半导体材料。
12.如权利要求10所述的器件，其中所述存储器薄膜具有与场效应晶体管的第一栅极电介质不同的材料层序列。
13.如权利要求1所述的器件，还包括:
浅沟槽隔离结构，包括嵌入在基板的上部中的电介质材料；以及
电介质分离器结构，横向分离交替堆叠的第一部分与交替堆叠的第二部分。
14.如权利要求1所述的器件，其中
三维存储器器件包括形成在存储器区域中的垂直NAND器件；
交替堆叠的第二部分中的电导电层包括、或被电连接到NAND器件的相应字线；
存储器区域包括：
多个存储器器件沟道，其中多个存储器器件沟道中的每一个的至少一个端部部分大体上正交于基板的顶表面延伸；
多个电荷存储区域，每个电荷存储区域位于与多个存储器器件沟道中的相应一个存储器器件沟道相邻；以及
多个控制栅极电极，具有大体上平行于基板的顶表面延伸的条形，
多个控制栅极电极包括：至少位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极；
交替堆叠的第二部分中的电导电层与多个控制栅极电极电接触，并从存储器区域延伸到包括多个电导电通孔连接的接触区域，所述多个电导电通孔连接被电连接到场效应晶体管的源极区域；并且
基板包括包含用于NAND器件的驱动电路的硅基板。
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