JP7208374B2 - 三次元（３ｄ）メモリデバイスを形成するための方法、三次元（３ｄ）メモリデバイス内にチャネル穴を形成するための方法 - Google Patents
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Description
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小されてきている。しかし、メモリセルの最小寸法（feature sizes）が下限に近づくにつれて、プレーナプロセスおよび製造技術は、困難でコストがかかってくるようになってきている。その結果、プレーナ型メモリセルのメモリ密度は上限に近づいている。
３Ｄメモリアーキテクチャが、プレーナ型メモリセル内の密度の制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
非共形の犠牲層を使用して３Ｄメモリデバイス内にチャネル穴を形成するための方法の実施形態が、本明細書に開示される。
一例では、３Ｄメモリデバイスを形成するための方法が、開示される。交互に配置された第１の誘電体層および第２の誘電体層を含む誘電体スタックが、基板上に形成される。誘電体スタックを貫通して垂直に延びる開口部が、形成される。開口部の直径の変動が減少するように、開口部の側壁に沿って非共形の犠牲層が形成される。非共形の犠牲層および非共形の犠牲層に当接する誘電体スタックの一部が、除去される。非共形の犠牲層および誘電体スタックの一部を除去した後、開口部内にチャネル構造が形成される。
別の例では、３Ｄメモリデバイス内にチャネル穴を形成するための方法が開示される。開口部は、基板上の交互に配置された酸化ケイ素層および窒化ケイ素層を貫通してエッチングされる。非共形の犠牲層が、開口部の側壁に沿って堆積される。非共形の犠牲層の厚さは、開口部の側壁に沿って上部から底部に向かって減少する。酸化ケイ素と窒化ケイ素との間の選択性が約０．９から約１．１の間である第１のエッチング液が、開口部を通して施与されてチャネル穴を形成する。
さらに別の例では、３Ｄメモリデバイスは、基板と、基板上の交互に配置された導体層および誘電体層を含むメモリスタックと、メモリスタックを貫通して垂直に延びるメモリストリングとを含む。メモリストリングは、チャネル構造を含む。チャネル構造の直径の変動は、約２５％以下である。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と一緒になって、本開示の原理を説明し、当業者が本開示を作製し、使用できるようにする役割を果たす。
３Ｄメモリデバイス内の例示的なチャネル穴の断面図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。
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本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示のいくつかの実施形態による、３Ｄメモリデバイス内にチャネル穴を形成するための例示的な方法のフローチャートである。
本開示の実施形態について、添付の図面を参照して説明する。
特有の構成および配置について論じているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、説明する実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が、必ずしもその特定の特徴、構造、または特性を含んでいなくてもよいことを示すことが、留意される。さらに、そのような言い回しは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような機能、構造、または特性を実行することは、当業者の知識の範囲内である。
通常、用語は、少なくとも部分的には文脈内での使用から理解され得る。例えば、本明細書で使用する「１つまたは複数」という用語は、少なくとも部分的には状況に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用されてよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つ（ａ）」、「１つ（ａｎ）」、または「その（ｔｈｅ）」などの用語は、少なくとも部分的に文脈に応じて、単一の用法を伝えるか、または複数の用法を伝えると理解され得る。さらに、「に基づく」という用語は、排他的な要素のセットを伝えることを必ずしも意図しないと理解されてよく、その代わりに、ここでも少なくとも部分的には状況に応じて、必ずしも明示的に説明していない追加の要素の存在を可能にすることができる。
本開示における「上」、「上方」、および「覆って」の意味は、「の上」が何かの「直接上にある」ことを意味するだけでなく、間に中間特徴または層を有して何かの上にあるという意味も含み、「上方」または「覆って」は、何かの「上方」または何かを「覆って」の意味だけでなく、間に中間特徴または層を有さずに（すなわち何かの上に直接に）何かの上方にあるまたは何かを覆うことを意味するように広範に解釈されるべきであることが容易に理解されるはずである。
さらに、「下」、「下方」、「下側」、「上方、「上側」などのような空間的に相対的な用語は、説明を容易にするために、１つの要素または特徴と別の要素（複数可）または特徴（複数可）との関係を図に示すように説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられ（９０度または他の方向に回転され）てもよく、本明細書で使用する空間的に相対的な記述子も同様に、それに応じて解釈されてもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターン化することができる。基板の上部に追加された材料をパターン化することもでき、またはパターン化せずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にある若しくは上にある構造の全体を覆って延びることができ、または、下にある若しくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある水平面の任意の対間に位置することができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延びることができる。基板は、層であることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、上方、および／またはその下方に１つまたは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、（相互接続線および／またはビアコンタクトが内部に形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「公称／名目上」という用語は、製品またはプロセスの設計段階中に設定される構成要素またはプロセス工程の特性またはパラメータの所望の値または目標値を、その所望の値より上および／または下の値の範囲を伴って指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、±１０％、±２０％、または±３０％）内で変動する所与の量の値を示すことができる。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に向けられたストリング（本明細書では、ＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）が、メモリストリングが基板に対して垂直方向に延びるように、横方向に向けられた基板上に存在する、半導体デバイスを指す。本明細書で使用する場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどのいくつかの３Ｄメモリデバイスでは、半導体プラグ（例えば、シリコン結晶シリコンプラグ）が通常、チャネル穴の下端に形成される。例えばドライエッチングプロセスによってエッチングされた後のチャネル穴を洗浄するために、いくつかのウェットエッチングプロセスが通常使用される。ほとんどのウェットエッチングプロセスは等方性エッチングであるため、チャネル穴の限界寸法は洗浄によって大幅に拡大することがあり、それによってチャネル穴エッチングにおける限界寸法制御の厳密な要件およびチャネル穴の傾斜プロファイルを含む様々な問題が発生する。チャネル穴の上部の限界寸法の拡大は、後のゲート置換プロセス、例えば、横方向くぼみ内のタングステンの堆積に大きな影響を与える可能性がある。さらに、攻撃性のウェットエッチングプロセスを適用できないため、自然酸化物およびウェーハの破片が完全にクリーンアップされない場合があり、これは、半導体プラグの形成に影響を与え得る。
例えば、図１は、誘電体スタック１０４を貫通して垂直に延びるチャネル穴１１０を形成するための製造段階における３Ｄメモリデバイス１００内の例示的なチャネル穴１１０の断面を示している。誘電体スタック１０４は、基板１０２の上方に形成された第１の誘電体層１０６および（「犠牲層」としても知られる）第２の誘電体層１０８をそれぞれ含む複数の対（本明細書では「誘電体層対」と呼ばれる）を含むことができる。すべての製造プロセスが終了すると、誘電体スタック１０４は、各犠牲層１０８を導体層で置き換えるゲート置換プロセスによって、メモリスタックと置き換えられる。誘電体層対の数は、３Ｄメモリデバイス１００の「レベル」（「層」としても知られ、例えば、３２、６４、９６、１２８など）の数を決定することができる。
図１に示すように、開口部は、誘電体スタック１０４を貫通してエッチングされ、基板１０２の一部内に延びてチャネル穴１１０を形成し、このチャネル穴内に、ＮＡＮＤメモリストリングを形成することができる。チャネル穴１１０は、通常、深掘り反応性イオンエッチング（ＤＲＩＥ）などのドライエッチングプロセスのためにエッチングされる。セル密度が高くなるにつれて３Ｄメモリデバイス１００のレベルが増大し続けると、チャネル穴１１０のアスペクト比も増大し、それによって、異なる深さで均一な直径を有するチャネル穴１１０の垂直側壁プロファイルを取得することがさらに困難になる。その結果、チャネル穴１１０の直径は、図１に示すように、底部から上部に向かって増大する。
ドライエッチングプロセスからのウェーハの破片およびポリマーなど、一部のエッチング後の残留物（図示せず）は、洗浄プロセスの前または後でもチャネル穴１１０内に残り得る。自然酸化物１１２もまた、チャネル穴１１０の下部、例えば、基板１０２が空気にさらされる側壁および底面上に形成され得る。エッチング後の残留物および自然酸化物１１２を除去するために、エッチング後処理および半導体プラグ成長前洗浄などの１つまたは複数の洗浄プロセスが、チャネル穴エッチングと半導体プラグ成長との製造段階との間で実施される。洗浄プロセスによって使用される等方性エッチングは、チャネル穴１１０の洗浄後プロファイル１１４によって示すように、チャネル穴１１０の寸法をすべての方向に拡大し得る。洗浄後プロファイル１１４の傾斜した側壁は、上部内のチャネル穴１１０の直径をさらに大きくし、これは、その後のゲート置換プロセスにとって望ましくない。（チャネル穴１１０の最大直径および最小直径に基づいて決定される）チャネル穴１１０の直径の変動は、洗浄プロセスの前および／または後で、２５％以上であり得る。
本開示による様々な実施形態は、非共形の犠牲層を使用して、傾斜の少ないプロファイルを有するチャネル穴を形成するための効果的な方法を提供する。傾斜の少ない側壁プロファイルは、特に高度な３Ｄメモリデバイスにおけるアスペクト比が高いチャネル穴の場合、チャネル穴の限界寸法を制御する際の困難を低減することができる。チャネル穴の限界寸法をより良好に制御することで、チャネル構造の堆積およびゲートの置換などのその後のプロセスでのプロセスマージンを大幅に改善できるため、製品の信頼性および歩留まりが向上する。さらに、本明細書に開示する方法では、より攻撃性の洗浄プロセスを使用して、チャネル穴内の自然酸化物およびエッチング後の残留物を効果的に除去することができ、これにより、半導体プラグを成長させるためのより良い条件を作り出すことができる。
図２は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２００の断面を示す。３Ｄメモリデバイス２００は、基板２０２を含むことができ、この基板は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはその他の適切な材料を含むことができる。いくつかの実施形態では、基板２０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄化された、薄化された基板（例えば、半導体層）である。３Ｄメモリデバイス２００内の構成要素の空間的関係をさらに示すために、ｘ軸およびｙ軸が図２に含まれることに留意されたい。３Ｄメモリデバイス２００の基板２０２は、ｘ方向（すなわち、横方向）に横方向に延びる２つの面（例えば、上面および底面）を含む。本明細書で使用する場合、１つの構成要素（例えば、層またはデバイス）が３Ｄメモリデバイス（例えば、３Ｄメモリデバイス２００）の別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」であるかどうかは、基板が３Ｄメモリデバイスのｙ方向における最低平面内配置されたときに、３Ｄメモリデバイスの基板（例えば基板２０２）に対してｙ方向（すなわち垂直方向）に決定される。空間的関係を説明するための同じ概念が、本開示全体を通じて適用される。
３Ｄメモリデバイス２００は、モノリシック３Ｄメモリデバイスの一部であることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理およびメモリアレイデバイス処理の畳み込みにより、製造には追加の制限がある。例えば、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）の製造は、同じ基板上に形成された、または形成される予定の周辺デバイスに関連する熱収支（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）によって制約される。
あるいは、３Ｄメモリデバイス２００は、非モノリシック３Ｄメモリデバイスの一部であることができ、その内部では、構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）を異なる基板上に別々に形成し、次いで、例えば、面同士を合わせて接合させることができる。いくつかの実施形態では、メモリアレイデバイス基板（例えば、基板２０２）は、接合された非モノリシック３Ｄメモリデバイスの基板として残っており、（例えば、図示しないが、ページバッファ、デコーダ、およびラッチなどの、３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含む）周辺デバイスは、ハイブリッド接合のために反転され、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）に向かって下向きになる。いくつかの実施形態では、メモリアレイデバイス基板（例えば、基板２０２）は、ハイブリッド接合のために反転され、周辺デバイス（図示せず）に向かって下向きになり、それにより、接合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスは周辺デバイスの上方にあることが、理解される。メモリアレイデバイス基板（例えば、基板２０２）は、（接合された非モノリシック３Ｄメモリデバイスの基板ではない）薄化された基板であることができ、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ）相互接続を、薄化されたメモリアレイデバイス基板の裏側に形成することができる。
いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルが、基板２０２の上方に垂直にそれぞれが延びるＮＡＮＤメモリストリング２１０のアレイの形態で設けられる、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、（本明細書では「導体／誘電体層対」と呼ばれる）導体層２０６および誘電体層２０８をそれぞれが含む複数の対を貫通して延びるＮＡＮＤメモリストリング２１０を含むことができる。積み重ねられた導体／誘電体層の対は、本明細書では「メモリスタック」２０４とも呼ばれる。いくつかの実施形態では、絶縁層（図示せず）が、基板２０２とメモリスタック２０４との間に形成される。メモリスタック２０４内の導体／誘電体層の対の数（例えば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス２００内のメモリセルの数を決定する。メモリスタック２０４は、交互に配置された導体層２０６および誘電体層２０８を含むことができる。メモリスタック２０４内の導体層２０６および誘電体層２０８は、垂直方向に交互になることができる。導体層２０６は、それだけに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたケイ素、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。誘電体層２０８は、それだけに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。
図２に示すように、ＮＡＮＤメモリストリング２１０は、メモリスタック２０４を貫通して垂直に延びるチャネル構造２１４を含むことができる。チャネル構造２１４は、半導体材料（例えば、半導体チャネル２１６として）および誘電体材料（例えば、メモリフィルム２１８として）で充填されたチャネル穴を含むことができる。いくつかの実施形態では、半導体チャネル２１６は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム２１８は、トンネリング層、記憶層（「チャージトラップ層」としても知られる）、およびブロッキング層を含む複合層である。チャネル構造２１４の残りの空間は、酸化ケイ素などの誘電体材料を含む充填層２２０で部分的または完全に充填され得る。チャネル構造２１４は、円筒形状（例えば、柱形）を有することができる。いくつかの実施形態によれば、充填層２２０、半導体チャネル２１６、トンネリング層、記憶層、およびブロッキング層は、この順序で、柱の中心から外面に向かって径方向に配置される。トンネリング層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。記憶層は、窒化ケイ素、酸窒化ケイ素、ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。１つの例では、メモリフィルム２１８は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態では、メモリスタック２０４内の（それぞれがワードラインの一部である）導体層２０６は、ＮＡＮＤメモリストリング２１０内のメモリセルのゲート導体として機能する。導体層２０６は、複数のＮＡＮＤメモリセルの複数の制御ゲートを含むことができ、（例えば、メモリスタック２０４の階段構造において）メモリスタック２０４の縁部で終わるワードラインとして横方向に延びることができる。いくつかの実施形態では、ＮＡＮＤメモリストリング２１０内のメモリセルトランジスタは、タングステンから作製されたゲート導体（すなわち、チャネル構造２１４に当接する導体層２０６の部分）と、チタン／窒化チタン（Ｔｉ／ＴｉＮ）またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）と、高ｋ誘電体材料から作製されたゲート誘電体層（図示せず）と、ポリシリコンを含むチャネル構造２１４とを含む。
いくつかの実施形態では、ＮＡＮＤメモリストリング２１０は、チャネル構造２１４の下方のＮＡＮＤメモリストリング２１０の下部（例えば、下端）内に半導体プラグ２１２をさらに含む。本明細書で使用する場合、基板２０２が３Ｄメモリデバイス２００の最低平面内に配置されたとき、構成要素（例えば、ＮＡＮＤメモリストリング２１０）の「上端」は、ｙ方向に基板２０２から遠く離れた端部であり、構成要素（例えば、ＮＡＮＤメモリストリング２１０）の「下端」は、ｙ方向に基板２０２に近い方の端部である。半導体プラグ２１２は、基板２０２から任意の適切な方向にエピタキシャル成長させたシリコンなどの半導体材料を含むことができる。いくつかの実施形態では、半導体プラグ２１２は、基板２０２と同じ材料である単結晶シリコンを含むことが理解される。換言すれば、半導体プラグ２１２は、基板２０２の材料と同じであるエピタキシャル成長させた半導体層を含むことができる。いくつかの実施形態では、半導体プラグ２１２の一部は、基板２０２の上面の上方にあり、半導体チャネル２１６と接触している。半導体プラグ２１２は、ＮＡＮＤメモリストリング２１０のソース選択ゲートによって制御されるチャネルとして機能することができる。いくつかの実施形態では、３Ｄメモリデバイス２００は、半導体プラグ２１２を含まないことが理解される。
いくつかの実施形態では、ＮＡＮＤメモリストリング２１０は、ＮＡＮＤメモリストリング２１０の上部（例えば、上端）にチャネルプラグ２２２をさらに含む。チャネルプラグ２２２は、半導体チャネル２１６の上端と接触することができる。チャネルプラグ２２２は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含むことができる。いくつかの実施形態では、チャネルプラグ２２２は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体としてのタングステンで充填された開口部を含む。３Ｄメモリデバイス２００の製造中にチャネル構造２１４の上端を覆うことにより、チャネルプラグ２２２は、酸化ケイ素および窒化ケイ素など、チャネル構造２１４内に充填された誘電体のエッチングを防止するためのエッチング停止層として機能することができる。いくつかの実施形態では、チャネルプラグ２２２は、ＮＡＮＤメモリストリング２１０のドレインとしても機能する。いくつかの実施形態では、３Ｄメモリデバイス２００は、チャネルプラグ２２２を含まないことが理解される。
図１のチャネル穴１１０の洗浄後プロファイル１１４と比較して、図２の３Ｄメモリデバイス２００内の（チャネル構造２１４、チャネルプラグ２２２、および半導体プラグ２１２の一部で充填された）チャネル穴の側壁プロファイルは、以下に詳細に説明するように製造プロセスを改良することにより、傾斜が少なくなる（より垂直になる）。詳細には、（図２の３Ｄメモリデバイス２００内では除去される）非共形の犠牲層を洗浄プロセスの前に形成することができ、その後、制御された選択性を有する攻撃性のエッチングプロセスを続けて、非共形の犠牲層および誘電体スタックの一部を除去する。その結果、洗浄後のチャネル穴の側壁プロファイルの傾斜は、より少なくなる（より垂直になる）。いくつかの実施形態では、洗浄プロセスによって引き起こされるチャネル穴の直径の拡大の程度は、下部よりも上部の方が小さく、その結果、半導体プラグ２１２およびチャネル構造２１４の形成直前のチャネル穴の側壁プロファイルの傾斜は、より少なくなる（より垂直になる）。
いくつかの実施形態では、チャネル構造２１４（およびそのチャネル穴）の直径の変動は、約２５％以下、例えば２５％以下である。いくつかの実施形態では、直径の変動は、約５％から約２５％の間、例えば、５％から２５％の間（例えば、５％、１０％、１５％、２０％、２５％、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。いくつかの実施形態では、直径の変動は、約１５％から約２５％の間、例えば、１５％から２５％の間（例えば、１５％、１６％、１７％、１８％、１９％、２０％、２１％、２２％、２３％、２４％、２５％、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。変動は、最大直径および最小直径に基づいて決定することができ、例えば、最大直径と最小直径の差を最大直径で割ったものである。チャネル穴の直径の変動は、以下で詳細に説明するように、非共形の犠牲層堆積プロセスおよびその後の攻撃性のエッチングプロセスによって低減され得る。いくつかの実施形態では、チャネル構造２１４の直径は、非共形の犠牲層および誘電体スタックの一部を除去するときにチャネル穴を拡大する攻撃性のエッチングプロセスにより、半導体プラグ２１２の直径よりも大きい。
図２に示すように、より傾斜の少ない（より垂直な）側壁プロファイルを有する、例えば直径の変動が２５％以下であるチャネル構造２１４は、３Ｄメモリデバイス２００内の隣接するチャネル穴間の間隔を大きくすることができ、それによってゲート置換プロセス中の横方向のくぼみ内のタングステンの堆積など、その後の製造プロセスを緩和することができる。チャネル穴の直径の変動の低減はまた、洗浄マージンを増大させることもでき、それによってチャネル穴の底部内のエッチング後の残留物および自然酸化物を除去するためのより攻撃性の徹底的な洗浄プロセスが可能になり、それによって半導体プラグ２１２の成長条件を改善することができる。
図３Ａ～図３Ｄは、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す。図４は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法４００のフローチャートを示す。図５は、本開示のいくつかの実施形態による、３Ｄメモリデバイス内にチャネル穴を形成するための例示的な方法５００のフローチャートを示す。図３Ａ～３Ｄ、図４、および図５に示す３Ｄメモリデバイスの例は、図２に示す３Ｄメモリデバイス２００を含む。図３Ａ～３Ｄ、図４、および図５を一緒に説明する。方法４００および５００に示す工程は網羅的ではなく、図示する工程のいずれかの前、後、または間で他の工程を実施できることが理解される。さらに、工程のいくつかは、同時に、または図４および図５に示すものとは異なる順序で実施され得る。
図４を参照すれば、方法４００は工程４０２で開始し、ここでは、誘電体スタックが基板上に形成される。基板は、シリコン基板であることができる。誘電体スタックは、交互に配置された第１の誘電体層および第２の誘電体層を含むことができる。図３Ａを参照すれば、第１の誘電体層３０６と（「犠牲層」として知られる）第２の誘電体層３０８の複数の（本明細書では「誘電体層対」と呼ばれる）対を含む誘電体スタック３０４が、シリコン基板３０２上に形成される。すなわち、いくつかの実施形態によれば、誘電体スタック３０４は、交互に配置された犠牲層３０８および誘電体層３０６を含む。誘電体層３０６および犠牲層３０８は、代替的に、シリコン基板３０２上に堆積されて誘電体スタック３０４を形成され得る。いくつかの実施形態では、各誘電体層３０６は、酸化ケイ素の層を含み、各犠牲層３０８は、窒化ケイ素の層を含む。誘電体スタック３０４は、それだけに限定されないが、化学的蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、絶縁層（図示せず）が、シリコン基板３０２上に酸化ケイ素などの誘電体材料を堆積させることによって、シリコン基板３０２と誘電体スタック３０４との間に形成される。
方法４００は、図４に示すように工程４０４に進み、ここでは、誘電体スタックを貫通して垂直に延びる開口部が形成される。図５に示す例では、工程５０２において、開口部は、基板上の交互に配置された酸化ケイ素層および窒化ケイ素層を通してエッチングされる。図３Ａに示すように、チャネル穴３１０が、誘電体スタック３０４を貫通して垂直に延びる開口部をエッチングすることによって形成される。いくつかの実施形態では、複数の開口部が誘電体スタック３０４を貫通して形成され、それにより、各開口部は、後のプロセスで個々のＮＡＮＤメモリストリングを成長させるための場所になる。いくつかの実施形態では、チャネル穴３１０を形成するための製造プロセスは、ウェットエッチングおよび／またはＤＲＩＥなどのドライエッチングを含む。いくつかの実施形態では、チャネル穴３１０は、シリコン基板３０２の上部内にさらに延びる。誘電体スタック３０４を介したエッチングプロセスは、シリコン基板３０２の上面で止めなくてよく、シリコン基板３０２の一部をエッチングし続けることができる。いくつかの実施形態では、誘電体スタック３０４を貫通してエッチングした後、シリコン基板３０２の一部をエッチングするために別個のエッチングプロセスが使用される。エッチング後、自然酸化物３１２が、チャネル穴３１０の下部内、例えば、シリコン基板３０２が空気中に露出している側壁および底面上に形成され得る。ウェーハ破片およびポリマーなどの、チャネル穴３１０を形成する際のドライエッチングプロセスからのエッチング後の残留物（図示せず）が、チャネル穴３１０内、例えば、チャネル穴３１０の側壁および／または底面上に残り得る。
図５に示す例では、工程５０４において、エッチング液が開口部を通して施与されて、開口部内のエッチング後の残留物を除去する。図３Ａに示すように、エッチング後の残留物の少なくとも一部は、チャネル穴３１０を通してエッチング液を施与するなどのウェットエッチングによって除去される。エッチング液を加熱して、エッチング速度を上げることができる。いくつかの実施形態では、ポリマーなどの、エッチング後の残留物を除去するためのエッチング液は、硫酸と過酸化水素の混合物（ＳＰＭ）を含む。
方法４００は、図４に示すように工程４０６に進み、ここでは、開口部の直径の変動が減少するように、開口部の側壁に沿って非共形の犠牲層が形成される。図５に示す例では、工程５０６において、非共形の犠牲層が、開口部の側壁に沿って堆積される。非共形の犠牲層の厚さは、開口部の側壁に沿って上部から底部に向かって減少し得る。非共形の犠牲層は、酸化ケイ素、または窒化ケイ素およびポリシリコンなどの他の適切な犠牲材料を含むことができる。いくつかの実施形態では、非共形の犠牲層を形成した後、開口部の直径の変動は、約２５％以下である。
図３Ｂに示すように、非共形の犠牲層３１４が、チャネル穴３１０の側壁に沿って形成される。いくつかの実施形態によれば、非共形の犠牲層３１４の厚さは、チャネル穴３１０の側壁に沿って上部から底部に向かって減少する。いくつかの実施形態では、非共形の犠牲層３１４の厚さは、チャネル穴３１０の上端から、例えば、その底面にあるチャネル穴３１０の下端まで徐々に減少する。非共形の犠牲層３１４の厚さは、チャネル穴３１０の下端、または下端の上方の任意の場所、例えば、シリコン基板３０２と誘電体スタック３０４との間の界面で、ほぼ０まで低減することができる（すなわち、堆積されない）。すなわち、非共形の犠牲層３１４は、その厚さがチャネル穴３１０の側壁に沿って上部から底部に向かって減少するので、チャネル穴３１０の側壁全体を覆わなくてよい。いくつかの実施形態では、非共形の犠牲層３１４は、複数の副層を含む非共形の複合層であることができ、この副層の少なくとも１つは、非共形の層である。副層の１つまたは複数は共形層であることができるが、副層は一緒になって、チャネル穴３１０の側壁に沿って非共形である。
非共形の犠牲層３１４は、酸化ケイ素および窒化ケイ素などの誘電体材料、ポリシリコンなどの半導体材料、またはそれらの任意の組み合わせを含むことができる。非共形の犠牲層３１４は、その他の犠牲材料を含むことができ、この犠牲材料は、非共形の堆積によってチャネル穴３１０の傾斜した側壁に沿って堆積され、後で除去され得る。１つの例では、非共形の犠牲層３１４は、酸化ケイ素を含む。非共形の堆積は、層が不均一に堆積され、それによって層の厚さの変動をもたらす堆積である。非共形の犠牲層３１４は、それだけに限定されないが、蒸発、イオンプレーティング、およびスパッタリングなどのＰＶＤ堆積を含む任意の非共形堆積によって形成され得る。
非共形の犠牲層３１４を堆積させることにより、垂直方向のチャネル穴３１０の直径の変動を低減することができる（例えば、図３Ａおよび３Ｂを比較する）。いくつかの実施形態では、非共形の犠牲層３１４を堆積した後、チャネル穴３１０の直径の変動は、約２５％以下となる。換言すれば、非共形の犠牲層３１４は、図３Ａに示すように、ドライエッチング後のチャネル穴３１０の直径の比較的大きな変動を補償することができ、側壁のプロファイルの傾斜をより少なくする（より垂直にする）ことができる。いくつかの実施形態では、非共形の犠牲層３１４の堆積後のチャネル穴３１０の直径の変動は、約５％から約２５％の間、例えば、５％から２５％の間（例えば、５％、１０％、１５％、２０％、２５％、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。いくつかの実施形態では、直径の変動は、約１５％から約２５％の間、例えば、１５％から２５％の間（例えば、１５％、１６％、１７％、１８％、１９％、２０％、２１％、２２％、２３％、２４％、２５％、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。
方法４００は、図４に示すように工程４０８に進み、ここでは、非共形の犠牲層および非共形の犠牲層に当接する誘電体スタックの一部が、除去される。図５に示す例では、工程５０８において、別のエッチング液が開口部を通して施与されて、非共形の犠牲層ならびに誘電体スタック内の酸化ケイ素層および窒化ケイ素層の一部を除去する。いくつかの実施形態では、非共形の犠牲層および誘電体スタックの一部は、開口部を通してエッチング液を施与することによってウェットエッチングされ、このエッチング液は、第１の誘電体層（例えば、酸化ケイ素）と第２の誘電体層（例えば、窒化ケイ素）との間の選択性が約０．９から約１．１との間である。エッチング液の選択性は、約１であることができる。第１および第２の誘電体層が酸化ケイ素および窒化ケイ素をそれぞれ含むいくつかの実施形態では、エッチング液は、フッ化水素酸と硫酸の混合物を含む。いくつかの実施形態では、非共形の犠牲層および誘電体スタックの一部を除去した後、開口部の直径は、約２５％以下の変動を有する。
図３Ｃに示すように、（図３Ｂに示す）非共形犠牲層３１４は、エッチングプロセスによって除去され、非共形の犠牲層３１４に当接する誘電体スタック３０４の一部も同様に、同じエッチングプロセスによって除去されて、エッチングプロセスの前後で実質的に同じ側壁傾斜を維持する。エッチングプロセス前の非共形の犠牲層３１４の側壁プロファイル３１６、および非共形の犠牲層３１４と誘電体スタック３０４の縁部との間の界面プロファイル３１８が、図３Ｃに示される。図３Ｃは、非共形の犠牲層３１４全体および非共形の犠牲層３１４に当接する誘電体スタック３０４の一部を含む、エッチングプロセスによって除去された構造を説明するためのものである。いくつかの実施形態では、エッチング液によってエッチング除去される材料の量がチャネル穴３１０の側壁に沿って（ｙ方向に）実質的に同じになるように、エッチング液は、実質的に同じエッチング速度で、非共形の犠牲層３１４、誘電体層３０６、および犠牲層３０８の等方性ウェットエッチングに使用される。結果として、チャネル穴の直径の変動は、非共形の犠牲層３１４を除去した後も実質的に同じままであり得る。いくつかの実施形態では、非共形の犠牲層３１４（側壁プロファイル３１６と界面プロファイル３１８との間）および誘電体スタック３０４の一部（界面プロファイル３１８と誘電体スタック３０４の側壁との間）を除去した後、チャネル穴３１０の直径の変動は、約２５％以下である。いくつかの実施形態では、非共形の犠牲層３１４の除去後の直径の変動は、約５％から約２５％の間、例えば、５％から２５％の間（例えば、５％、１０％、１５％、２０％、２５％、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。いくつかの実施形態では、直径の変動は、約１５％から約２５％の間、例えば、１５％から２５％の間（例えば、１５％、１６％、１７％、１８％、１９％、２０％、２１％、２２％、２３％、２４％、２５％、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。
非共形の犠牲層３１４を除去するための「攻撃性の」ウェットエッチングは、誘電体層３０６（例えば、酸化ケイ素）と犠牲層３０８（例えば、窒化ケイ素）との間の選択性が、約０．９から約１．１の間、例えば０．９から１．１の間（例えば、０．９、０．９５、１、１．０５、１．１、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）であるエッチング液を施与することによって達成され得る。いくつかの実施形態では、エッチング液の選択性は、約１、例えば１である。いくつかの実施形態では、非共形の犠牲層３１４は、酸化ケイ素層または窒化ケイ素層であり、誘電体層３０６は、酸化ケイ素層であり、犠牲層３０８は、窒化ケイ素層であり、酸化ケイ素と窒化ケイ素との間のエッチング液の選択性は、名目上同じである。いくつかの実施形態では、エッチング液は、フッ化水素酸と硫酸の混合物を含む。フッ化水素酸および硫酸の濃度は、酸化ケイ素と窒化ケイ素の混合物の選択性が名目上同じになるように調整することができる。エッチング液の成分および／または濃度は、非共形の犠牲層３１４、誘電体層３０６、および犠牲層３０８によって使用される材料に応じて変動し得ることが理解される。
図３Ｃに示すように、（図３Ｂに示す）自然酸化物３１２も同様に、エッチング液によって除去される。図１の例と比較すると、異なる深さのチャネル穴３１０の直径をより均一に拡大する、上記で説明した攻撃性のウェットエッチングプロセスを適用することによって、自然酸化物３１２をチャネル穴３１０からより効果的に除去することができる。いくつかの実施形態によれば、シリコン基板３０２の上面の下方のチャネル穴３１０の直径（すなわち、シリコン基板３０２内に延びる部分）は、エッチング液がケイ素に対して高い選択性を有し得るので、増大されない。結果として、シリコン基板３０２の上面の上方のチャネル穴３１０の直径は、その下方の直径よりも大きくなり得る。いくつかの実施形態では、非共形の犠牲層３１４の除去の前後にエッチング後の残留物が残っていればこれを除去するための、エッチング後処理および半導体プラグ成長前洗浄プロセスなどの１つまたは複数の追加の洗浄プロセス。
方法４００は、図４に示すように工程４１０に進み、ここでは、開口部の下部内に半導体プラグが形成される。半導体プラグは、開口部の下部内の基板からエピタキシャル成長させることができる。いくつかの実施形態では、半導体プラグは、エピタキシャル成長させたシリコンプラグである。図３Ｄに示すように、シリコンプラグ３２０は、チャネル穴３１０の下部を、シリコン基板３０２から任意の適切な方向に（例えば、底面および／または側面から）エピタキシャル成長させた単結晶シリコンで充填することによって形成され得る。エピタキシャル成長するシリコンプラグ３２０の製造プロセスは、それだけに限定されないが、気相エピタキシー（ＶＰＥ）、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＰＥ）、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、結果として得られる３Ｄメモリデバイスは半導体プラグ３２０を含まない場合があるため、工程４１０をスキップできることが理解される。
方法４００は、図４に示すように工程４１２に進み、ここでは、チャネル構造が、半導体プラグの上方に形成される。いくつかの実施形態では、チャネル構造は、メモリフィルムと、半導体チャネルとを含む。図３Ｄに示すように、チャネル構造３２２は、（図３Ｃに示す）チャネル穴３１０のシリコンプラグ３２０の上方に形成される。チャネル構造３２２は、シリコンプラグ３２０の上方に形成された（例えば、ブロッキング層、記憶層、およびトンネリング層を含む）メモリフィルム３２４および半導体チャネル３２６を含むことができる。いくつかの実施形態では、メモリフィルム３２４は、最初にチャネル穴３１０の側壁および底面に沿って堆積され、次に半導体チャネル３２６が、メモリフィルム３２４およびコンタクトシリコンプラグ３２０を覆って堆積される。ブロッキング層、記憶層、およびトンネリング層を、この順番で、ＡＬＤ、ＣＶＤ、ＰＶＤ、およびその他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積して、メモリフィルム３２４を形成することができる。次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、半導体チャネル３２６をトンネリング層上に堆積させることができる。いくつかの実施形態では、充填層３２８が、酸化ケイ素などの誘電体材料を堆積させることによって半導体チャネル３２６を堆積した後、チャネル穴３１０の残りの空間内に充填される。
図３Ｄに示すように、チャネルプラグ３３０が、チャネル穴３１０の上部内に形成される。いくつかの実施形態では、誘電体スタック３０４の上面およびチャネル穴３１０の上部内のメモリフィルム３２４、半導体チャネル３２６、および充填層３２８の一部を、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去して、チャネル穴３１０の上部内にくぼみを形成することができる。次に、チャネルプラグ３３０が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料を凹部内に堆積させることによって形成され得る。これにより、ＮＡＮＤメモリスティングが、形成される。
図示しないが、図３Ａ～図３Ｄに示すようなＮＡＮＤメモリストリングの形成後、誘電体スタック３０４内の犠牲層３０８を導体層で置き換えることによって、メモリスタックを形成することができる。したがって、メモリスタックは、複数の導体／誘電体層の対を含むことができる。いくつかの実施形態では、メモリスタックを形成するために、誘電体スタック３０４を貫通してスリット開口部（例えば、ゲートラインスリット）を形成することができ、スリット開口部を貫通してエッチング液を施与することによって、誘電体スタック３０４内の犠牲層３０８をエッチングして複数の横方向くぼみを形成することができ、横方向くぼみ内に導体層を堆積させることができる。
本開示の１つの態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。交互に配置された第１の誘電体層および第２の誘電体層を含む誘電体スタックが、基板上に形成される。誘電体スタックを貫通して垂直に延びる開口部が、形成される。開口部の側壁に沿って、非共形の犠牲層が形成される。非共形の犠牲層および非共形の犠牲層に当接する誘電体スタックの一部が、除去される。半導体プラグが、非共形の犠牲層および誘電体スタックの一部を除去した後、開口部の下部内に形成される。非共形の犠牲層および誘電体スタックの一部を除去した後、開口部内にチャネル構造が形成される。
いくつかの実施形態では、非共形の犠牲層の厚さは、開口部の側壁に沿って上部から底部に向かって減少する。
いくつかの実施形態では、非共形の犠牲層および誘電体スタックの一部を除去するために、第１の誘電体層と第２の誘電体層との間の選択性が約０．９から約１．１の間である第１のエッチング液が、開口部を通して施与される。第１のエッチング液の選択性は、約１であることができる。いくつかの実施形態では、第１および第２の誘電体層は、酸化ケイ素および窒化ケイ素をそれぞれ含み、第１のエッチング液は、フッ化水素酸と硫酸の混合物を含む。
いくつかの実施形態では、非共形の犠牲層は、酸化ケイ素を含む。
いくつかの実施形態では、非共形の犠牲層を形成する前に、第２のエッチング液が開口部を通して施与されて、開口部内のエッチング後の残留物を除去する。第２のエッチング液は、硫酸と過酸化水素の混合物を含むことができる。
いくつかの実施形態では、非共形の犠牲層を形成した後、開口部の直径の変動は、約２５％以下である。いくつかの実施形態では、非共形の犠牲層および誘電体スタックの一部を除去した後、開口部の直径の変動は、約２５％以下である。
いくつかの実施形態では、半導体プラグが、非共形の犠牲層および誘電体スタックの一部を除去した後、開口部の下部内に形成される。
本開示の別の態様によれば、３Ｄメモリデバイス内にチャネル穴を形成するための方法が開示される。開口部は、基板上の交互に配置された酸化ケイ素層および窒化ケイ素層を貫通してエッチングされる。非共形の犠牲層が、開口部の側壁に沿って堆積される。非共形の犠牲層の厚さは、開口部の側壁に沿って上部から底部に向かって減少する。酸化ケイ素と窒化ケイ素との間の選択性が約０．９から約１．１の間である第１のエッチング液が、開口部を通して施与されてチャネル穴を形成する。
いくつかの実施形態では、第１のエッチング液の選択性は、約１である。いくつかの実施形態では、第１のエッチング液は、フッ化水素酸と硫酸の混合物を含む。
いくつかの実施形態では、非共形の犠牲層は、酸化ケイ素を含む。
いくつかの実施形態では、非共形の犠牲層ならびに非共形の犠牲層に当接する酸化ケイ素層および窒化ケイ素層の一部は、第１のエッチング液によって除去される。
いくつかの実施形態では、非共形の犠牲層を堆積させる前、第２のエッチング液が開口部を通して施与されて、開口部内のエッチング後の残留物を除去する。第２のエッチング液は、硫酸と過酸化水素の混合物を含むことができる。
いくつかの実施形態では、非共形の犠牲層を堆積させた後、開口部の直径の変動は約２５％以下である。いくつかの実施形態では、第１のエッチング液を施与した後、開口部の直径の変動は、約２５％以下である。
本開示のさらに別の態様によれば、３Ｄメモリデバイスは、基板と、基板上の交互に配置された導体層および誘電体層を含むメモリスタックと、メモリスタックを貫通して垂直に延びるメモリストリングとを含む。メモリストリングは、チャネル構造を含む。チャネル構造の直径の変動は、約２５％以下である。
いくつかの実施形態では、直径の変動は、約５％から約２５％の間である。いくつかの実施形態では、直径の変動は、約１５％から約２５％の間である。
いくつかの実施形態では、メモリストリングは、チャネル構造の下方に半導体プラグをさらに含む。いくつかの実施形態によれば、チャネル構造の直径は、半導体プラグの直径よりも大きい。
いくつかの実施形態では、チャネル構造は、メモリフィルムと、半導体チャネルとを含む。
特有の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、当業者の知識を適用することにより、本開示の全般的な概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途に合わせて容易に変更および／または適応させることができる。したがって、そのような適応および変更は、本明細書に提示する教示およびガイダンスに基づいて、開示する実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の言い回しまたは用語は、説明を目的とするものであり、限定ではないため、本明細書の用語または言い回しが、教示およびガイダンスに照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、明記する特徴およびそれらの関係の実装を示す機能的構成ブロックを用いて上記で説明してきた。これらの機能的構成ブロックの境界は、説明の便宜上、ここでは任意に定義されている。明記する特徴およびその関係が適切に実行される限り、代替的な境界を定義することができる。
概要および要約の項は、本発明者が企図する本開示のすべてではないが１つまたは複数の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲をいずれの形においても限定することを意図しない。
本開示の広がりおよび範囲は、上記で説明した典型的な実施形態のいずれによっても限定されるべきではなく、特許請求の範囲およびそれらの均等物に従ってのみ定義されなければならない。
Claims (17)
- 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
基板上に交互に配置された第１の誘電体層および第２の誘電体層を含む誘電体スタックを形成することと、
前記誘電体スタックを貫通して垂直に延びる開口部を形成することと、
前記開口部の直径の変動が減少するように、前記開口部の側壁に沿って非共形の犠牲層を形成することと、
前記非共形の犠牲層および前記誘電体スタックのうち前記非共形の犠牲層に当接する部分を除去することと、
前記非共形の犠牲層および前記誘電体スタックの一部を除去した後、前記開口部内にチャネル構造を形成することとを含む、方法。 - 前記非共形の犠牲層の厚さが、前記開口部の前記側壁に沿って上部から底部に向かって減少する、請求項１に記載の方法。
- 前記非共形の犠牲層および前記誘電体スタックの一部を除去することは、前記開口部を通して、前記第１の誘電体層と前記第２の誘電体層との間の選択性が約０．９から約１．１の間である第１のエッチング液を施与することを含む、請求項１に記載の方法。
- 前記第１のエッチング液の前記選択性が、約１である、請求項３に記載の方法。
- 前記第１および第２の誘電体層が、酸化ケイ素および窒化ケイ素をそれぞれ含み、
前記第１のエッチング液が、フッ化水素酸と硫酸の混合物を含む、請求項３に記載の方法。 - 前記非共形の犠牲層が、酸化ケイ素を含む、請求項１に記載の方法。
- 前記非共形の犠牲層を形成する前に、前記開口部を通して第２のエッチング液を施与して前記開口部内のエッチング後の残留物を除去することをさらに含む、請求項１に記載の方法。
- 前記第２のエッチング液が、硫酸と過酸化水素の混合物を含む、請求項７に記載の方法。
- 前記非共形の犠牲層を形成した後、前記開口部の前記直径の前記変動が、約２５％以下である、請求項１に記載の方法。
- 前記非共形の犠牲層および前記誘電体スタックの一部を除去した後、前記開口部の前記直径の前記変動が、約２５％以下である、請求項９に記載の方法。
- 三次元（３Ｄ）メモリデバイス内にチャネル穴を形成するための方法であって、
基板上の交互に配置された酸化ケイ素層および窒化ケイ素層を貫通して開口部をエッチングすることと、
前記開口部の側壁に沿って、厚さが前記開口部の前記側壁に沿って上部から底部に向かって減少する非共形の犠牲層を堆積させることと、
前記開口部を通して、酸化ケイ素と窒化ケイ素との間の選択性が約０．９から約１．１の間である第１のエッチング液を施与して、前記チャネル穴を形成することとを含み、
前記非共形の犠牲層が、酸化ケイ素を含み、
前記非共形の犠牲層ならびに前記非共形の犠牲層に当接する前記酸化ケイ素層および窒化ケイ素層の一部が、前記第１のエッチング液によって除去される、方法。 - 前記第１のエッチング液の選択性が、約１である、請求項１１に記載の方法。
- 前記第１のエッチング液が、フッ化水素酸と硫酸の混合物を含む、請求項１１に記載の方法。
- 前記非共形の犠牲層を堆積させる前に、前記開口部を通して第２のエッチング液を施与して前記開口部内のエッチング後の残留物を除去することをさらに含む、請求項１１に記載の方法。
- 前記第２のエッチング液が、硫酸と過酸化水素の混合物を含む、請求項１４に記載の方法。
- 前記非共形の犠牲層を堆積させた後、前記開口部の直径の変動が、約２５％以下である、請求項１１に記載の方法。
- 前記第１のエッチング液を施与した後、前記開口部の前記直径の前記変動が、約２５％以下である、請求項１６に記載の方法。
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