TWI692852B - 三維儲存裝置、用於形成三維儲存裝置的方法以及用於在三維儲存裝置中形成通道孔的方法 - Google Patents

三維儲存裝置、用於形成三維儲存裝置的方法以及用於在三維儲存裝置中形成通道孔的方法 Download PDF

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Abstract

公開了使用非共形犧牲層在3D儲存裝置中形成通道孔的方法的實施例。在一個示例中，在基底上形成包括交錯的第一介電層和第二介電層的介電疊層。形成垂直延伸穿過介電疊層的開口。沿著開口的側壁形成非共形犧牲層，使得開口直徑的變化減小。去除非共形犧牲層和介電疊層鄰接非共形犧牲層的部分。在去除非共形犧牲層和部分介電疊層之後，在開口中形成通道結構。

Description

三維儲存裝置、用於形成三維儲存裝置的方法以及用於在三 維儲存裝置中形成通道孔的方法
本公開係關於三維(3D)儲存裝置及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的信號的週邊裝置。
本文公開了使用非共形犧牲層在3D儲存裝置中形成通道孔的方法的實施例。
在一個示例中，公開了一種用於形成3D儲存裝置的方法。在基底上形成包括交錯的第一介電層和第二介電層的介電疊層。形成垂直延伸穿過介電 疊層的開口。沿著開口的側壁形成非共形犧牲層，使得開口直徑的變化減小。去除非共形犧牲層和介電疊層的鄰接非共形犧牲層的部分。在去除非共形犧牲層和部分所述介電疊層之後，在開口中形成通道結構。
在另一示例中，公開了一種用於在3D儲存裝置中形成通道孔的方法。穿過基底上的交錯的氧化矽層和氮化矽層蝕刻開口。沿著開口的側壁沉積非共形犧牲層。非共形犧牲層的厚度沿著開口的側壁從頂部到底部減小。通過開口施加在氧化矽和氮化矽之間具有約0.9至約1.1之間的選擇比的第一蝕刻劑，以形成通道孔。
在又一個示例中，一種3D儲存裝置包括：基底，包括基底上的交錯的導體層和介電層的記憶體疊層，以及垂直延伸穿過記憶體疊層的記憶體串。記憶體串包括通道結構。通道結構直徑的變化不大於約25%。
100:3D儲存裝置
102:基底
104:介電疊層
106:第一介電層
108:第二介電層
110:通道孔
112:原生氧化物
114:清潔後輪廓
200:3D儲存裝置
202:基底
204:記憶體疊層
206:導體層
208:介電層
210:NAND記憶體串
212:半導體插塞
214:通道結構
216:半導體通道
218:記憶體膜
220:填充層
222:通道插塞
302:矽基底
304:介電疊層
306:第一介電層
308:第二介電層
310:通道孔
312:原生氧化物
314:非共形犧牲層
316:側壁輪廓
318:介面輪廓
320:矽插塞
322:通道結構
324:記憶體膜
326:半導體通道
328:填充層
330:通道插塞
400:方法
402:操作
404:操作
406:操作
408:操作
410:操作
412:操作
500:方法
502:操作
504:操作
506:操作
508:操作
併入本文並形成說明書的一部分的附圖示出了本公開內容的實施例，並且與說明書一起進一步用於解釋本公開內容的原理並且使得相關領域技術人員能夠實施和使用本公開內容。
第1圖示出了3D儲存裝置中的示例性通道孔的橫截面。
第2圖示出了根據本公開內容的一些實施例的示例性3D儲存裝置的橫截面。
第3A圖至第3D圖示出了根據本公開內容的一些實施例的用於形成3D儲存裝置的示例性製造過程。
第4圖示出了根據本公開內容的一些實施例的用於形成3D儲存裝置的示例性方法的流程圖。
第5圖示出了根據本公開內容的一些實施例的用於在3D儲存裝置中形成通 道孔的示例性方法的流程圖。
將參考附圖來說明本公開內容的實施例。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本公開內容還可以用於各種其他應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如本文所用的術語“一個或複數個”至少部分取決於上下文，可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”、“一個”或“該”的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解的是，本公開內容中的“在......上”、“在......之上”和“在......上方”的含義應以最寬泛的方式來解釋，使得“在......上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且 “在......之上”或“在......上方”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文使用諸如“在......之下”、“在......下方”、“下”、“在......之上”、“上”等的空間相對術語來描述如圖所示的一個元件或特徵與另一個或複數個元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以相應地解釋本文使用的空間相對描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水平平面之間。層可以水平、垂直或/及沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，或/及可以在其上、上方或/及其下具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和觸點層(其中形成有互連線或/及過孔觸點)以及一個或複數個介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設定的部件或過程操作的特性或參數的期望值或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可以是由於製程或公差的輕微變化而引起。如 本文所使用的，術語“約”表示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語“3D儲存裝置”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為“記憶體串”，諸如NAND記憶體串)的半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”表示標稱垂直於基底的橫向表面(lateral surface)。
在諸如3D NAND儲存裝置的一些3D儲存裝置中，半導體插塞(例如，矽晶體矽插塞)通常形成在通道孔的下端。在例如通過乾式蝕刻製程蝕刻通道孔之後，通常使用幾種濕式蝕刻製程清潔通道孔。因為大多數濕式蝕刻製程是等向性蝕刻，所以通過清潔可以顯著擴大通道孔的臨界尺寸，從而引起各種問題，包括通道孔蝕刻中的臨界尺寸控制和通道孔的傾斜輪廓的嚴格要求。通道孔頂部中的臨界尺寸的增大可以顯著影響後面的閘極替換製程，例如，在橫向凹槽中的鎢沉積。此外，由於不能應用侵蝕性(aggressive)濕式蝕刻製程，可能無法完全清除原生(native)氧化物和晶圓碎片，這會影響半導體插塞的形成。
例如，第1圖示出了處於形成垂直延伸穿過介電疊層104的通道孔110的製造階段的3D儲存裝置100中的示例性通道孔110的橫截面。介電疊層104可以包括複數個對(在本文中稱為“介電層對”)，各自包括形成在基底102上方的第一介電層106和第二介電層(也稱為“犧牲層”)108。一旦完成所有製程，就通過閘極替換製程用記憶體疊層替換介電疊層104，閘極替換製程用導體層替換每個犧牲層(第二介電層108)。介電層對的數量可以確定3D儲存裝置100的“層級”(也稱為“級”，例如，32、64、96、128等)的數量。
如第1圖所示，將開口蝕刻穿過介電疊層104並延伸到基底102的一部 分中以形成通道孔110，其中可以形成NAND記憶體串。通常用乾式蝕刻製程(例如深反應離子蝕刻(DRIE))來蝕刻通道孔110。隨著3D儲存裝置100的層級繼續增加以獲得更高的單元密度，通道孔110的縱橫比也增加，這使得更加難以獲得在不同深度處具有均勻直徑的通道孔110的垂直側壁輪廓。結果，通道孔110的直徑從底部到頂部增加，如第1圖所示。
一些蝕刻後殘留物(未示出)可以在清潔過程之前或甚至之後保留在通道孔110中，例如來自乾式蝕刻製程的晶圓碎片和聚合物。原生氧化物112也可以形成在通道孔110的下部中，例如，在基底102暴露於空氣的側壁和底表面上。為了去除蝕刻後殘留物和原生氧化物112，在通道孔蝕刻和半導體插塞生長的製造階段之間執行一個或複數個清潔過程，例如蝕刻後處理和半導體插塞生長預清潔。清潔過程所使用的等向性蝕刻可以在所有方向上擴大通道孔110的尺寸，如通道孔110的清潔後輪廓114所示。清潔後輪廓114的傾斜側壁使得通道孔110的直徑在頂部中更大，這對於後續的閘極替換製程是不希望的。在清潔過程之前或/及之後，通道孔110的直徑的變化(基於通道孔110的最大和最小直徑確定)可以是25%或更多。
根據本公開內容的各種實施例提供了使用非共形犧牲層形成具有較小傾斜輪廓的通道孔的有效方法。較小傾斜的側壁輪廓可以降低控制通道孔臨界尺寸的難度，特別是對於高級3D儲存裝置中具有高縱橫比的通道孔而言。更好地控制通道孔臨界尺寸可以大大改善後續製程中的製程餘量，例如通道結構沉積和閘極替換，從而提高產品可靠性和產量。此外，可以在本文所公開的方法中使用更具侵蝕性的清潔過程，以有效地去除通道孔中的原生氧化物和蝕刻後殘留物，這可以為生長半導體插塞創造更好的條件。
第2圖示出了根據本公開內容的一些實施例的示例性3D儲存裝置200的橫截面。3D儲存裝置200可以包括基底202，其可以包括矽(例如，單晶矽)、 矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上的鍺(GOI)，或任何其他合適的材料。在一些實施例中，基底202是減薄的基底(例如，半導體層)，其通過研磨、蝕刻、化學機械研磨(CMP)或其任何組合而減薄。注意，x和y軸包括在第2圖中以進一步示出3D儲存裝置200中的部件的空間關係。3D儲存裝置200的基底202包括在x方向(即，橫向方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，當基底在y方向上位於3D儲存裝置的最低平面中時，在y方向(即，垂直方向)上相對於3D儲存裝置的基底(例如，基底202)確定一個部件(例如，層或裝置)是在3D儲存裝置(例如，3D儲存裝置200)的另一部件(例如，層或裝置)“上”、“上方”還是“下方”。在整個本公開內容中應用了用於描述空間關係的相同概念。
3D儲存裝置200可以是單片3D儲存裝置的一部分。術語“單片”意味著3D儲存裝置的部件(例如，週邊裝置和記憶體陣列裝置)形成在單個基底上。對於單片3D儲存裝置，由於週邊裝置處理和記憶體陣列裝置處理的盤繞(convolution)，製造遇到額外的限制。例如，記憶體陣列裝置(例如，NAND記憶體串)的製造受到與已經形成或將要形成在同一基底上的週邊裝置相關聯的熱預算的約束。
可替換地，3D儲存裝置200可以是非單片3D儲存裝置的一部分，其中部件(例如，週邊裝置和記憶體陣列裝置)可以在不同的基底上單獨形成，然後例如以面對面的方式接合。在一些實施例中，記憶體陣列裝置基底(例如，基底202)保持為接合的非單片3D儲存裝置的基底，週邊裝置(例如，包括用於有助於3D儲存裝置200的操作的任何合適的數位、類比或/及混合信號週邊電路，例如頁緩衝器、解碼器和鎖存器；未示出)被翻轉並面向下朝向記憶體陣列裝置(例如，NAND記憶體串)以用於混合接合。應當理解，在一些實施例中，記憶體陣列裝置基底(例如，基底202)被翻轉並面向下朝向週邊裝置(未示出) 以用於混合接合，使得在接合的非單片3D儲存裝置中，記憶體陣列裝置位於週邊裝置上方。記憶體陣列裝置基底(例如，基底202)可以是減薄的基底(其不是接合的非單片3D儲存裝置的基底)，可以在減薄的記憶體陣列裝置基底的背面上形成非單片3D儲存裝置的後段製程(BEOL)互連。
在一些實施例中，3D儲存裝置200是NAND快閃記憶體裝置，其中以NAND記憶體串210的陣列的形式提供記憶體單元，每個NAND記憶體串210在基底202上方垂直延伸。記憶體陣列裝置可以包括延伸穿過多個對的NAND記憶體串210，每個對包括導體層206和介電層208(本文稱為“導體/介電層對”)。堆疊的導體/介電層對在本文中也稱為“記憶體疊層”204。在一些實施例中，在基底202和記憶體疊層204之間形成絕緣層(未示出)。記憶體疊層204中的導體/介電層對的數量(例如，32、64、96或128)確定3D儲存裝置200中的記憶體單元的數量。記憶體疊層204可以包括交錯的導體層206和介電層208。記憶體疊層204中的導體層206和介電層208可以在垂直方向上交替。導體層206可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層208可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如第2圖所示，NAND記憶體串210可以包括垂直延伸穿過記憶體疊層204的通道結構214。通道結構214可以包括填充有半導體材料(例如，作為半導體通道216)和介電材料(例如，作為記憶體膜218)的通道孔。在一些實施例中，半導體通道216包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜218是複合層，包括穿隧層、儲存層(也稱為“電荷捕獲層”)和阻障層。通道結構214的剩餘空間可以部分或完全填充有包括介電材料(如氧化矽)的填充層220。通道結構214可以具有圓柱形狀(例如，柱形)。根據一些實施例，填充層220、半導體通道216、穿隧層、儲存層和阻障層按此順序從柱的中心朝向 外表面徑向排列。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電材料或其任何組合。在一個示例中，記憶體膜218可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，記憶體疊層204中的導體層206(各自是字元線的一部分)用作NAND記憶體串210中的記憶體單元的閘極導體。導體層206可以包括複數個NAND記憶體單元的複數個控制閘極，並且可以作為在記憶體疊層204的邊緣處結束的字元線而橫向延伸(例如，在記憶體疊層204的階梯結構中)。在一些實施例中，NAND記憶體串210中的記憶體單元電晶體包括：由鎢製成的閘極導體(即，導體層206鄰接通道結構214的部分)，包括鈦/氮化鈦(Ti/TiN)或鉭/氮化鉭(Ta/TaN)的黏著層(未示出)，由高k介電材料製成的閘極介電層(未示出)，以及包括多晶矽的通道結構214。
在一些實施例中，NAND記憶體串210還包括位於通道結構214下方的NAND記憶體串210的下部(例如，在下端)的半導體插塞212。如本文所使用的，當基底202位於3D儲存裝置200的最低平面中時，部件(例如，NAND記憶體串210)的“上端”是在y方向上遠離基底202的端部，而部件(例如，NAND記憶體串210)的“下端”是在y方向上更靠近基底202的端部。半導體插塞212可以包括半導體材料，例如矽，其在任何合適的方向上從基底202磊晶生長。應當理解，在一些實施例中，半導體插塞212包括與基底202的材料相同的單晶矽。即，半導體插塞212可以包括與基底202的材料相同的磊晶生長的半導體層。在一些實施例中，半導體插塞212的一部分在基底202的頂表面上方並與半導體通道216接觸。半導體插塞212可以用作由NAND記憶體串210的源選擇閘極(source select gate)控制的通道。應當理解，在一些實施例中，3D儲存裝置200不包括半導體插塞212。
在一些實施例中，NAND記憶體串210還包括位於NAND記憶體串210的上部中(例如，在上端)的通道插塞222。通道插塞222可以與半導體通道216的上端接觸。通道插塞222可以包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。在一些實施例中，通道插塞222包括填充有作為黏著層的Ti/TiN或Ta/TaN以及作為導體的鎢的開口。通過在3D儲存裝置200的製造期間覆蓋通道結構214的上端，通道插塞222可以用作蝕刻停止層以防止蝕刻填充在通道結構214中的介電材料，例如氧化矽和氮化矽。在一些實施例中，通道插塞222還用作NAND記憶體串210的汲極。應當理解，在一些實施例中，3D儲存裝置200不包括通道插塞222。
因為如下面詳細描述的改進的製造過程，與第1圖中的通道孔110的清潔後輪廓114相比，第2圖中的3D儲存裝置200中的通道孔(填充有通道結構214、通道插塞222和半導體插塞212的一部分)的側壁輪廓傾斜較小(更垂直)。具體地，可以在清潔過程之前形成非共形犧牲層(在第2圖中的3D儲存裝置200中去除)，接著是具有受控選擇比的侵蝕性蝕刻過程，以去除非共形犧牲層和部分介電疊層，導致清潔之後的通道孔的側壁輪廓傾斜較小(更垂直)。在一些實施例中，由清潔過程引起的通道孔直徑擴大的程度在上部比下部小，從而導致剛好在形成半導體插塞212和通道結構214之前的通道孔的側壁輪廓傾斜較小(更垂直)。
在一些實施例中，通道結構214(及其通道孔)的直徑的變化不大於約25%，例如不大於25%。在一些實施例中，直徑的變化在約5%至約25%之間，例如在5%至25%之間(例如，5%、10%、15%、20%、25%，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍)。在一些實施例中，直徑的變化在約15%至約25%之間，例如在15%至25%之間(例如，15%、16%、17%、18%、19%、20%、21%、22%、23%、24%、 25%，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍)。可以基於最大直徑和最小直徑確定變化，例如，最大直徑和最小直徑之間的差除以最大直徑。通道孔直徑的變化可以通過非共形犧牲層沉積過程和隨後的侵蝕性蝕刻過程來減小，如下面詳細描述的。在一些實施例中，由於在去除非共形犧牲層和部分介電疊層時擴大通道孔的侵蝕性蝕刻過程，通道結構214的直徑大於半導體插塞212的直徑。
如第2圖所示的側壁輪廓傾斜較小(更垂直)的通道結構214，例如，直徑的變化不大於25%，可以允許3D儲存裝置200中的相鄰通道孔之間的更大間距，這可以放鬆後面的製造製程的壓力，所述後面的製造製程例如在閘極替換過程期間在橫向凹槽中沉積鎢。通道孔直徑的變化減小也可以增加清潔餘量，以允許更具侵蝕性和徹底的清潔過程去除通道孔底部的蝕刻後殘留物和原生氧化物，這可以改善半導體插塞212的生長條件。
第3A圖至第3D圖示出了根據本公開內容的一些實施例的用於形成3D儲存裝置的示例性製造過程。第4圖示出了根據本公開內容的一些實施例的用於形成3D儲存裝置的示例性方法400的流程圖。第5圖示出了根據本公開內容的一些實施例的用於在3D儲存裝置中形成通道孔的示例性方法500的流程圖。第3A圖至第3D圖、第4圖和第5圖中所示的3D儲存裝置的示例包括第2圖中所示的3D儲存裝置200。將一起說明第3A圖至第3D圖、第4圖和第5圖。應當理解，方法400和方法500中所示的操作不是詳盡的，也可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與第4圖和第5圖中所示不同的順序執行。
參考第4圖，方法400開始於操作402，其中在基底上形成介電疊層。基底可以是矽基底。介電疊層可以包括交錯的第一介電層和第二介電層。參考第3A圖，在矽基底302上形成包括多對第一介電層306和第二介電層(稱為“犧牲 層”)308(本文統稱為“介電層對”)的介電疊層304。即，根據一些實施例，介電疊層304包括交錯的犧牲層(第二介電層308)和第一介電層306。可以在矽基底302上交替地沉積第一介電層306和犧牲層(第二介電層308)以形成介電疊層304。在一些實施例中，每個第一介電層306包括氧化矽層，並且每個犧牲層(第二介電層308)包括氮化矽層。介電疊層304可以通過一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，通過在矽基底302上沉積諸如氧化矽的介電材料，在矽基底302和介電疊層304之間形成絕緣層(未示出)。
方法400前進到操作404，如第4圖中所示，其中形成垂直延伸穿過介電疊層的開口。在第5圖所示的示例中，在操作502處，穿過基底上的交錯的氧化矽層和氮化矽層蝕刻開口。如第3A圖所示，通過蝕刻垂直延伸穿過介電疊層304的開口形成通道孔310。在一些實施例中，穿過介電疊層304形成複數個開口，使得每個開口成為在後面過程中生長單個NAND記憶體串的位置。在一些實施例中，用於形成通道孔310的製造過程包括濕式蝕刻或/及乾式蝕刻，例如DRIE。在一些實施例中，通道孔310進一步延伸到矽基底302的頂部中。穿過介電疊層304的蝕刻過程可以不在矽基底302的頂表面處停止並且可以繼續蝕刻矽基底302的一部分。在一些實施例中。在蝕刻穿過介電疊層304之後，使用單獨的蝕刻過程來蝕刻矽基底302的一部分。在蝕刻之後，可以在通道孔310的下部中，例如在矽基底302暴露於空氣的側壁和底表面上，形成原生氧化物312。來自形成通道孔310中的乾式蝕刻製程的蝕刻後殘留物(未示出)，例如晶圓碎片和聚合物，可以保留在通道孔310中，例如，保留在通道孔310的側壁或/及底表面上。
在第5圖所示的示例中，在操作504處，通過開口施加蝕刻劑以去除開口中的蝕刻後殘留物。如第3A圖所示，通過例如通過通道孔310施加蝕刻劑的 濕式蝕刻去除至少一些蝕刻後殘留物。可以加熱蝕刻劑以增加蝕刻速率。在一些實施例中，用於去除蝕刻後殘留物(例如聚合物)的蝕刻劑包括硫酸和過氧化氫(SPM)的混合物。
方法400前進到操作406，如第4圖所示，其中沿著開口的側壁形成非共形犧牲層，使得開口直徑的變化減小。在第5圖所示的示例中，在操作506處，沿開口的側壁沉積非共形犧牲層。非共形犧牲層的厚度可以沿著開口的側壁從頂部到底部減小。非共形犧牲層可以包括氧化矽或任何其他合適的犧牲材料，例如氮化矽和多晶矽。在一些實施例中，在形成非共形犧牲層之後，開口直徑的變化不大於約25%。
如第3B圖中所示，沿著通道孔310的側壁形成非共形犧牲層314。根據一些實施例，非共形犧牲層314的厚度沿著通道孔310的側壁從頂部到底部減小。在一些實施例中，非共形犧牲層314的厚度從通道孔310的上端到例如在其底表面處的通道孔310的下端逐漸減小。非共形犧牲層314的厚度可以在通道孔310的下端或下端上方的任何位置減小到約為0(即，不沉積)，例如，在矽基底302和介電疊層304之間的介面處。即，非共形犧牲層314可以不覆蓋通道孔310的整個側壁，因為其厚度沿著通道孔310的側壁從頂部到底部減小。在一些實施例中，非共形犧牲層314可以是包括多個子層的非共形複合層，其中至少一個子層是非共形層。一個或多個子層可以是共形層，但是子層沿著通道孔310的側壁總體是非共形的。
非共形犧牲層314可以包括介電材料，例如氧化矽和氮化矽，半導體材料，例如多晶矽，或其任何組合。非共形犧牲層314可以包括任何其他犧牲材料，其可以通過非共形沉積沿著通道孔310的傾斜側壁沉積，並且隨後被去除。在一個示例中，非共形犧牲層314包括氧化矽。非共形沉積是以不均勻的方式沉積層的沉積，從而導致層厚度的變化。非共形犧牲層314可以通過任何非共形沉 積形成，包括但不限於PVD沉積，例如蒸發，離子鍍覆和濺射。
通過沉積非共形犧牲層314，可以減小通道孔310的直徑在垂直方向上的變化(例如，比較第3A圖和第3B圖)。在一些實施例中，在沉積非共形犧牲層314之後，通道孔310的直徑的變化成為不大於約25%。即，非共形犧牲層314可以補償乾式蝕刻之後的通道孔310的直徑的相對大的變化，如第3A圖所示，並且可以使側壁輪廓傾斜較小(更垂直)。在一些實施例中，沉積非共形犧牲層314之後的通道孔310的直徑的變化在約5%至約25%之間，例如在5%至25%之間(例如，5%、10%、15%、20%、25%，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍)。在一些實施例中，直徑的變化在約15%至約25%之間，例如在15%至25%之間(例如，15%、16%、17%、18%、19%、20%、21%、22%、23%、24%、25%，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍)。
方法400前進到操作408，如第4圖中所示，其中去除非共形犧牲層和介電疊層鄰接非共形犧牲層的部分。在第5圖所示的示例中，在操作508處，通過開口施加另一蝕刻劑以去除非共形犧牲層和介電疊層中的部分氧化矽層及氮化矽層。在一些實施例中，通過穿過開口施加蝕刻劑來濕式蝕刻非共形犧牲層和部分介電疊層，該蝕刻劑在第一介電層(例如，氧化矽)和第二介電層(例如，氮化矽)之間具有約0.9至約1.1的選擇比。蝕刻劑的選擇比可以約為1。在其中第一和第二介電層分別包括氧化矽和氮化矽的一些實施例中，蝕刻劑包括氫氟酸和硫酸的混合物。在一些實施例中，在去除非共形犧牲層和部分介電疊層之後，開口的直徑具有不大於約25%的變化。
如第3C圖中所示，通過蝕刻過程去除非共形犧牲層314(第3B圖中所示)，並且還通過相同的蝕刻過程去除介電疊層304鄰接非共形犧牲層314的部分，以在蝕刻過程前後保持基本相同的側壁斜率。在第3C圖中示出在蝕刻過程 之前的非共形犧牲層314的側壁輪廓316和非共形犧牲層314與介電疊層304的邊緣之間的介面輪廓318，以示出通過蝕刻過程去除的結構，其包括整個非共形犧牲層314和介電疊層304鄰接非共形犧牲層314的部分。在一些實施例中，蝕刻劑用於以基本相同的蝕刻速率等向性濕式蝕刻非共形犧牲層314、第一介電層306和犧牲層(第二介電層308)，使得蝕刻劑蝕刻掉的材料量沿著通道孔310的側壁(例如，在y方向上)基本相同。結果，在去除非共形犧牲層314之後，通道孔直徑的變化可以保持基本相同。在一些實施例中，在去除非共形犧牲層314(在側壁輪廓316和介面輪廓318之間)和部分介電疊層304(在介面輪廓318和介電疊層304的側壁之間)之後，通道孔310的直徑的變化不大於約25%。在一些實施例中，在去除非共形犧牲層314之後直徑的變化在約5%至約25%之間，例如在5%至25%之間(例如，5%、10%、15%、20%、25%，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍)。在一些實施例中，直徑的變化在約15%至約25%之間，例如在15%至25%之間(例如，15%、16%、17%、18%、19%、20%、21%、22%、23%、24%、25%，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍)。
用於去除非共形犧牲層314的“侵蝕性”濕式蝕刻可以通過施加在第一介電層306(例如，氧化矽)和犧牲層(第二介電層308)(例如，氮化矽)之間具有約0.9至約1.1之間(例如0.9至1.1之間(例如，0.9、0.95、1、1.05、1.1，由這些值中的任何一個為下端限制的任何範圍，或由這些值中的任何兩個限定的任何範圍))的選擇比的蝕刻劑來實現。在一些實施例中，蝕刻劑的選擇比約為1，例如1。在一些實施例中，非共形犧牲層314是氧化矽層或氮化矽層，第一介電層306是氧化矽層，並且犧牲層(第二介電層308)是氮化矽層，蝕刻劑在氧化矽和氮化矽之間的選擇比標稱上相同。在一些實施例中，蝕刻劑包括氫氟 酸和硫酸的混合物。可以調整氫氟酸和硫酸的濃度，使得混合物在氧化矽和氮化矽之間的選擇比標稱上相同。應當理解，蝕刻劑的成分或/及濃度可以根據非共形犧牲層314、第一介電層306和犧牲層(第二介電層308)所使用的材料而變化。
如第3C圖中所示，(第3B圖中所示的)原生氧化物312也被蝕刻劑去除。與第1圖中的示例相比，通過應用上述侵蝕性濕式蝕刻過程，可以更有效地從通道孔310去除原生氧化物312，其更均勻地擴大通道孔310在不同深度的直徑。根據一些實施例，由於蝕刻劑可以具有對矽的高選擇比，因此矽基底302的頂表面下方的通道孔310的直徑(即，延伸到矽基底302中的部分)不會增大。結果，矽基底302的頂表面上方的通道孔310的直徑可以大於其下方的直徑。在一些實施例中，一個或複數個額外的清潔過程，例如蝕刻後處理和半導體插塞生長預清潔過程，以在去除非共形犧牲層314之前和之後進一步去除任何剩餘的蝕刻後殘留物。
方法400前進到操作410，如第4圖中所示，其中在開口的下部中形成半導體插塞。半導體插塞可以在開口的下部從基底磊晶生長。在一些實施例中，半導體插塞是磊晶生長的矽插塞。如第3D圖中所示，可以通過用在任何合適的方向(例如，從底表面或/及側表面)上從矽基底302磊晶生長的單晶矽填充通道孔310的下部來形成矽插塞320。磊晶生長矽插塞320的製造製程可以包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或其任何組合。應當理解，在一些實施例中，可以跳過操作410，因為得到的3D儲存裝置可以不包括半導體插塞(例如矽插塞320)。
方法400前進到操作412，如第4圖中所示，其中在半導體插塞上方形成通道結構。在一些實施例中，通道結構包括記憶體膜和半導體通道。如第3D圖中所示，通道結構322形成在通道孔310中的矽插塞320上方(如第3C圖中所 示)。通道結構322可以包括記憶體膜324(例如，包括阻障層、儲存層和穿隧層)和形成在矽插塞320上方的半導體通道326。在一些實施例中，首先沿著通道孔310的側壁和底表面沉積記憶體膜324，然後，在記憶體膜324和接觸矽插塞320上方沉積半導體通道326。然後使用一個或複數個薄膜沉積製程(例如ALD、CVD、PVD，任何其他合適的製程或其任何組合)依順序沉積阻障層、儲存層和穿隧層，以形成記憶體膜324。然後可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD，任何其他合適的製程或其任何組合)在穿隧層上沉積半導體通道326。在一些實施例中，在沉積半導體通道326之後，通過沉積諸如氧化矽的介電材料，將填充層328填充在通道孔310的剩餘空間中。
如第3D圖中所示，在通道孔310的上部中形成通道插塞330。在一些實施例中，記憶體膜324、半導體通道326和填充層328的位於介電疊層304的頂表面上和通道孔310的頂部中的部分可以通過CMP、研磨、濕式蝕刻或/及乾式蝕刻去除，以在通道孔310的上部中形成凹槽。然後可以通過借助一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍覆或其任何組合)將諸如金屬的導電材料沉積到凹槽中來形成通道插塞330。由此形成NAND記憶體串。
儘管未示出，但應理解，在形成如第3A圖至第3D圖所示的NAND記憶體串之後，可以通過用導體層替換介電疊層304中的犧牲層(第二介電層308)來形成記憶體疊層。因此，記憶體疊層可以包括複數個導體/介電層對。在一些實施例中，為了形成記憶體疊層，可以穿過介電疊層304形成狹縫開口(例如，閘極線狹縫)，可以通過穿過狹縫開口施加蝕刻劑來蝕刻介電疊層304中的犧牲層(第二介電層308)，以形成複數個橫向凹槽，並且可以將導體層沉積在橫向凹槽中。
根據本公開內容的一個方面，公開了一種用於形成3D儲存裝置的方法。在基底上形成包括交錯的第一介電層和第二介電層的介電疊層。形成垂直 延伸穿過介電疊層的開口。沿著開口的側壁形成非共形犧牲層。去除非共形犧牲層和介電疊層鄰接非共形犧牲層的部分。在去除非共形犧牲層和部分介電疊層之後，在開口的下部中形成半導體插塞。在去除非共形犧牲層和部分介電疊層之後，在開口中形成通道結構。
在一些實施例中，非共形犧牲層的厚度沿著開口的側壁從頂部到底部減小。
在一些實施例中，為了去除非共形犧牲層和部分介電疊層，通過開口施加在第一介電層和第二介電層之間具有在約0.9至約1.1之間的選擇比的第一蝕刻劑。第一蝕刻劑的選擇比可以約為1。在一些實施例中，第一介電層和第二介電層分別包括氧化矽和氮化矽，第一蝕刻劑包括氫氟酸和硫酸的混合物。
在一些實施例中，非共形犧牲層包括氧化矽。
在一些實施例中，在形成非共形犧牲層之前，通過開口施加第二蝕刻劑以去除開口中的蝕刻後殘留物。第二蝕刻劑可以包括硫酸和過氧化氫的混合物。
在一些實施例中，在形成非共形犧牲層之後，開口直徑的變化不大於約25%。在一些實施例中，在去除非共形犧牲層和部分介電疊層之後，開口直徑的變化不大於約25%。
在一些實施例中，在去除非共形犧牲層和部分介電疊層之後，在開口的下部中形成半導體插塞。
根據本公開內容的另一方面，公開了一種用於在3D儲存裝置中形成通道孔的方法。穿過基底上的交錯氧化矽層和氮化矽層蝕刻開口。沿著開口的側壁沉積非共形犧牲層。非共形犧牲層的厚度沿著開口的側壁從頂部到底部減小。通過開口施加在氧化矽和氮化矽之間具有約0.9至約1.1之間的選擇比的第一蝕刻劑，以形成通道孔。
在一些實施例中，第一蝕刻劑的選擇比約為1。在一些實施例中，第一蝕刻劑包括氫氟酸和硫酸的混合物。
在一些實施例中，非共形犧牲層包括氧化矽。
在一些實施例中，通過第一蝕刻劑去除非共形犧牲層以及氧化矽層和氮化矽層的鄰接非共形犧牲層的部分。
在一些實施例中，在沉積非共形犧牲層之前，通過開口施加第二蝕刻劑以去除開口中的蝕刻後殘留物。第二蝕刻劑可以包括硫酸和過氧化氫的混合物。
在一些實施例中，在沉積非共形犧牲層之後，開口直徑的變化不大於約25%。在一些實施例中，在施加第一蝕刻劑之後，開口直徑的變化不大於約25%。
根據本公開內容的又一方面，一種3D儲存裝置包括基底，包括基底上的交錯導體層和介電層的記憶體疊層，以及垂直延伸穿過記憶體疊層的記憶體串。記憶體串包括通道結構。通道結構直徑的變化不大於約25%。
在一些實施例中，直徑的變化在約5%至約25%之間。在一些實施例中，直徑的變化在約15%至約25%之間。
在一些實施例中，記憶體串還包括在通道結構下方的半導體插塞。根據一些實施例，通道結構的直徑大於半導體插塞的直徑。
在一些實施例中，通道結構包括記憶體膜和半導體通道。
以上對具體實施例的描述將揭示本公開內容的一般性質，以使得其他人可以通過應用本領域技術內的知識容易地修改或/及適應這些具體實施例的各種應用，而無需過度實驗，且不脫離本公開內容的一般概念。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同變換的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非 限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經借助於功能構件塊描述了本公開內容的實施例，該功能構件塊示出了特定功能及其關係的實施方式。為了描述的方便，本文任意定義了這些功能構件塊的邊界。只要適當地執行了其特定功能和關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由發明人設想的本公開內容的一個或複數個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本公開內容和所附發明申請專利範圍。
本公開內容的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附發明申請專利範圍及其等同變換來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
302:矽基底
304:介電疊層
306:第一介電層
308:第二介電層
310:通道孔
312:原生氧化物
314:非共形犧牲層

Claims (19)

  1. 一種用於形成三維(3D)儲存裝置的方法，包括：在基底上形成包括交錯的第一介電層和第二介電層的介電疊層；形成垂直延伸穿過該介電疊層的開口；沿著該開口的側壁形成非共形犧牲層，使得該開口的直徑的變化減小；去除該非共形犧牲層和該介電疊層鄰接該非共形犧牲層的部分；以及在去除該非共形犧牲層和部分該介電疊層之後，在該開口中形成通道結構。
  2. 如請求項1所述的方法，其中，該非共形犧牲層的厚度沿著該開口的側壁從頂部到底部減小。
  3. 如請求項1所述的方法，其中，去除該非共形犧牲層和部分該介電疊層包括通過該開口施加第一蝕刻劑，該第一蝕刻劑在該第一介電層和該第二介電層之間具有在0.9至1.1之間的選擇比。
  4. 如請求項3所述的方法，其中，該第一蝕刻劑的選擇比為1。
  5. 如請求項3所述的方法，其中：該第一介電層和該第二介電層分別包括氧化矽和氮化矽；並且該第一蝕刻劑包括氫氟酸和硫酸的混合物。
  6. 如請求項1所述的方法，其中，該非共形犧牲層包括氧化矽。
  7. 如請求項1所述的方法，還包括在形成該非共形犧牲層之前，通過該 開口施加第二蝕刻劑以去除該開口中的蝕刻後殘留物。
  8. 如請求項7所述的方法，其中，該第二蝕刻劑包括硫酸和過氧化氫的混合物。
  9. 如請求項1所述的方法，其中，在形成該非共形犧牲層之後，該開口的直徑的變化不大於約25%。
  10. 如請求項9所述的方法，其中，在去除該非共形犧牲層和部分該介電疊層之後，該開口的直徑的變化不大於約25%。
  11. 一種用於在三維(3D)儲存裝置中形成通道孔的方法，包括：穿過基底上的交錯的氧化矽層和氮化矽層蝕刻開口；沿著該開口的側壁沉積非共形犧牲層，該非共形犧牲層的厚度沿著該開口的側壁從頂部到底部減小；以及通過該開口施加第一蝕刻劑，該第一蝕刻劑在氧化矽和氮化矽之間具有在0.9至1.1之間的選擇比，以形成該通道孔。
  12. 如請求項11所述的方法，其中，該第一蝕刻劑的選擇比為1。
  13. 如請求項11所述的方法，其中，該第一蝕刻劑包括氫氟酸和硫酸的混合物。
  14. 如請求項11所述的方法，其中，該非共形犧牲層包括氧化矽。
  15. 如請求項11所述的方法，其中，通過該第一蝕刻劑去除該非共形犧牲層以及該氧化矽層和該氮化矽層的鄰接該非共形犧牲層的部分。
  16. 如請求項11所述的方法，還包括在沉積該非共形犧牲層之前，通過該開口施加第二蝕刻劑以去除該開口中的蝕刻後殘留物。
  17. 如請求項16所述的方法，其中，該第二蝕刻劑包括硫酸和過氧化氫的混合物。
  18. 如請求項11所述的方法，其中，在沉積該非共形犧牲層之後，該開口的直徑的變化不大於約25%。
  19. 如請求項18所述的方法，其中，在施加該第一蝕刻劑之後，該開口的直徑的變化不大於約25%。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3931868A4 (en) 2019-04-12 2023-01-04 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICE WITH DEPOSITED SEMICONDUCTOR PLUGS AND METHOD OF PRODUCTION THEREOF
JP7365895B2 (ja) * 2019-12-25 2023-10-20 東京エレクトロン株式会社 基板処理方法および基板処理装置
CN111403403B (zh) * 2020-03-31 2023-05-26 长江存储科技有限责任公司 三维存储器及其制造方法
CN111788687B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
CN112490140B (zh) * 2020-11-18 2023-08-01 长江存储科技有限责任公司 一种监测沟道通孔的开封方法
KR102578437B1 (ko) * 2021-02-17 2023-09-14 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
CN112992910B (zh) * 2021-03-24 2023-04-18 长江存储科技有限责任公司 三维存储器及其制备方法
WO2022205121A1 (en) * 2021-03-31 2022-10-06 Yangtze Memory Technologies Co., Ltd. Method for forming semiconductor structure
US11626517B2 (en) 2021-04-13 2023-04-11 Macronix International Co., Ltd. Semiconductor structure including vertical channel portion and manufacturing method for the same
EP4367666A4 (en) * 2022-09-23 2024-05-22 Yangtze Memory Tech Co Ltd THREE-DIMENSIONAL MEMORY DEVICES AND THEIR FORMATION METHODS

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256775A1 (en) * 2008-09-30 2013-10-03 Samsung Electronics Co., Ltd. Three-dimensional microelectronic devices including horizontal and vertical patterns
US20150371993A1 (en) * 2014-06-20 2015-12-24 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN108431961A (zh) * 2015-10-28 2018-08-21 桑迪士克科技有限责任公司 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR101052921B1 (ko) * 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
KR101650841B1 (ko) * 2010-04-27 2016-08-25 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
JP5180263B2 (ja) * 2010-07-23 2013-04-10 倉敷紡績株式会社 基板処理装置
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR20130127791A (ko) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
US9099496B2 (en) * 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
JP2015177118A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法
US9570460B2 (en) * 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US9997373B2 (en) * 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
KR20160097002A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9461063B1 (en) * 2015-05-06 2016-10-04 Macronix International Co., Ltd. Method for forming a semiconductor structure
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
CN105374826B (zh) * 2015-10-20 2019-01-15 中国科学院微电子研究所 三维半导体器件及其制造方法
US9842851B2 (en) * 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
KR20170082893A (ko) * 2016-01-07 2017-07-17 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
CN108206188B (zh) * 2016-12-19 2020-06-09 旺宏电子股份有限公司 三维存储器元件及其制作方法
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
KR102333439B1 (ko) * 2017-04-28 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256775A1 (en) * 2008-09-30 2013-10-03 Samsung Electronics Co., Ltd. Three-dimensional microelectronic devices including horizontal and vertical patterns
US20150371993A1 (en) * 2014-06-20 2015-12-24 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN108431961A (zh) * 2015-10-28 2018-08-21 桑迪士克科技有限责任公司 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管

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