TW202013685A - 在三維記憶體元件中由保護性介電層保護的半導體插塞及其形成方法 - Google Patents

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Abstract

公開了具有由介電層保護的半導體插塞的3D記憶體元件及其形成方法的實施例。在示例中，3D記憶體元件包括基底、在基底上的包括複數個交錯的導體層和介電層的記憶體堆疊層、以及垂直延伸穿過記憶體堆疊層的記憶體串。記憶體串包括位於記憶體串的下部的半導體插塞、半導體插塞上的保護性介電層、以及在保護性介電層之上並沿著記憶體串的側壁的儲存膜。

Description

在三維記憶體元件中由保護性介電層保護的半導體插塞及其形成方法
本公開的實施例涉及三維（3D）記憶體元件及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製作方法，將平面記憶體單元縮放到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的週邊元件。
本文公開了具有由保護性介電層保護的半導體插塞的3D記憶體元件及其形成方法的實施例。
在一個示例中，3D記憶體元件包括基底、在基底上的包括複數個交錯的導體層和介電層的記憶體堆疊層、以及垂直延伸穿過記憶體堆疊層的記憶體串。記憶體串包括位於記憶體串的下部的半導體插塞、半導體插塞上的保護性介電層、以及位於保護性介電層上方並沿著記憶體串的側壁的儲存膜。
在另一個示例中，公開了一種用於形成3D記憶體元件的方法。包括第一複數個交錯的犧牲層和介電層的第一介電堆疊形成在基底上。形成垂直延伸穿過第一介電堆疊的第一開口。半導體插塞形成在第一開口的下部。在半導體插塞上形成保護性介電層。在第一開口中在保護性介電層上形成犧牲層。在第一介電堆疊上形成包括第二複數個交錯的犧牲層和介電層的第二介電堆疊。形成垂直延伸穿過第二介電堆疊的第二開口，以暴露第一開口中的犧牲層。去除第一開口中的犧牲層。在保護性介電層上並沿著第一和第二開口的側壁形成儲存膜。穿過在第一開口的下部的儲存膜和保護性介電層形成第三開口。在儲存膜之上和第三開口中形成半導體通道以接觸半導體插塞。
在又一個示例中，公開了一種用於形成3D記憶體元件的方法。包括第一複數個交錯的犧牲層和介電層的第一介電堆疊形成在基底上。形成垂直延伸穿過第一介電堆疊的第一開口。在第一開口的下部從基底磊晶生長半導體插塞。半導體插塞的頂部被氧化以形成自然氧化層。在第一開口中在自然氧化層上形成犧牲層。在第一介電堆疊上形成包括第二複數個交錯的犧牲層和介電層的第二介電堆疊。形成垂直延伸穿過第二介電堆疊的第二開口，以暴露第一開口中的犧牲層。蝕刻犧牲層直到被自然氧化層停止。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的語詞未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或複數個」可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語「基於」可以被理解為不一定旨在傳達一組排他性的因素，而是可以替代地，至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解，本公開中的「在…上」、「在…之上」和「在…上方」的含義應當以最廣方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括大範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成互連線和/或通孔接觸件）和一個或複數個介電層。
如本文使用的，術語「名義/名義地」是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與對象半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%至30%（例如，值的±10%、±20%或±30%）內變化。
如本文所使用的，術語「3D記憶體元件」指的是在橫向取向的基底上具有垂直取向的記憶體單元電晶體串（在本文中稱為「記憶體串」，例如NAND記憶體串）使得記憶體串相對於基底在垂直方向上延伸的半導體元件。如本文所使用的，術語「垂直/垂直地」意味著名義上正交於基底的橫向表面。
在一些3D記憶體元件中，例如3D NAND記憶體元件，半導體插塞通常形成在NAND記憶體串的一端。半導體插塞當與圍繞它形成的閘極導體層結合時，用作電晶體的通道。在製造例如具有96級或更多級的先進技術的3D NAND記憶體元件時，通常使用雙堆疊架構，這需要去除填充在半導體插塞之上在下堆疊中的下通道孔的犧牲層（例如，多晶矽）。
例如，第1圖示出了在製造階段的示例性3D記憶體元件100的橫截面，該製造階段用於形成垂直延伸穿過雙堆疊介電堆疊層104（包括下介電堆疊104A和上介電堆疊104B）的NAND記憶體串。下介電堆疊104A和上介電堆疊104B中的每一個可包括複數個對，每個對包括形成在基底102之上的介電層106和犧牲層108（在本文中稱為「介電層對」）。一旦所有製造過程完成之後，透過用導體層替換每個犧牲層108的閘極替換製程來用記憶體堆疊層代替介電堆疊層104。上通道孔110和下通道孔（在第1圖中填充有犧牲層114）可以分別穿過上介電堆疊104B和下介電堆疊104A而形成，其中可以形成NAND記憶體串。如第1圖所示，3D記憶體元件100可以包括位於下通道孔的下端的半導體插塞112。在一些實施例中，半導體插塞112延伸到基底102的部分中，即，在基底102的頂面以下。
可以形成犧牲層114以穿過下介電堆疊104A部分或完全填充下通道孔。換句話說，犧牲層114可以形成在下通道孔中在半導體插塞112之上。當在後面的製程中蝕刻犧牲層114時，需要保護下面的半導體插塞112免受化學蝕刻劑引起的損壞，這通常通過使用原子層沉積（ALD）製程沿著下通道孔的側壁和底面沉積的襯裡氧化層116來完成。
在3D記憶體元件100的製造過程期間，還需要在去除犧牲層之後去除襯裡氧化層116，然而，這會導致各種製程問題。例如，襯裡氧化層116的蝕刻可能擴大通道孔，特別是上通道孔110的臨界尺寸。而且，襯裡氧化層116的蝕刻對於在下介電堆疊104A中的介電層106（例如，由氧化矽製成）凹陷控制具有高風險性。此外，用於形成襯裡氧化層116的相對昂貴的ALD製程和用於去除襯裡氧化層116的額外蝕刻製程會增加製程成本。
根據本公開的各種實施例提供了一種成本有效的結構和方法，其用於透過形成保護性介電層來保護3D記憶體元件的半導體插塞免受犧牲層的蝕刻。在一些實施例中，半導體插塞的自然氧化層代替ALD襯裡氧化層用於保護下面的半導體插塞。與ALD製程相比，用於形成自然氧化層的製程（例如熱氧化或濕化學氧化）較便宜。此外，由於在製造過程期間不需要去除自然氧化層，因此該製程變得更具成本效益，並且可以解決擴大通道孔的臨界尺寸和難以控制氧化物凹陷的問題。
第2圖示出了根據本公開的一些實施例的具有由保護性介電層214保護的半導體插塞212的示例性3D記憶體元件200的橫截面。3D記憶體元件200可包括基底202，其可包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge），絕緣體上矽（SOI）、絕緣體上鍺（GOI）、或任何其他合適的材料。在一些實施例中，基底202是減薄的基底（例如，半導體層），其通過研磨、蝕刻、化學機械拋光（CMP）或其任何組合而變薄。注意，x和y軸包括在第2圖中以進一步示出3D記憶體元件200中的元件的空間關係。3D記憶體元件200的基底202包括在x方向（即，橫向方向）上橫向延伸的兩個橫向表面（例如，頂面和底面）。如本文所使用的，一個元件（例如，層或元件）是否在3D記憶體元件（例如，3D記憶體元件200）的另一元件（例如，層或元件）「上」、「之上」或「之下」是在基底在y方向上位於3D記憶體元件的最低部平面中時、相對於3D記憶體元件的基底（例如，基底202）在y方向（即，垂直方向）上所確定的。在整個本公開中均採用用於描述空間關係的相同概念。
3D記憶體元件200可以是單片3D記憶體元件的一部分。術語「單片」意指3D記憶體元件的元件（例如，週邊元件和記憶體陣列元件）形成在單個基底上。對於單片3D記憶體元件，由於週邊元件處理和記憶體陣列元件處理的迴旋，製造遇到額外的限制。例如，記憶體陣列元件（例如，NAND記憶體串）的製造受到與已經形成或將要形成在同一基底上的週邊元件相關聯的熱預算的約束。
可替換地，3D記憶體元件200可以是非單片3D記憶體元件的部分，其中元件（例如，週邊元件和記憶體陣列元件）可以在不同的基底上單獨形成，然後例如以面對面的方式鍵合。在一些實施例中，記憶體陣列元件基底（例如，基底202）保持為鍵合的非單片3D記憶體元件的基底，並且週邊元件（例如，包括用於促進3D記憶體元件200的操作的任何合適的數位、類比和/或混合訊號週邊電路，例如頁面緩衝器、解碼器和鎖存器；未示出）被翻轉並向下朝向記憶體陣列元件（例如，NAND記憶體串）以用於混合鍵合。應當理解，在一些實施例中，記憶體陣列元件基底（例如，基底202）被翻轉並向下朝向週邊元件（未示出）以用於混合鍵合，使得在鍵合的非單片3D記憶體元件中，記憶體陣列元件位於週邊元件之上。記憶體陣列元件基底（例如，基底202）可以是減薄的基底（其不是鍵合的非單片3D記憶體元件的基底），並且非單片3D記憶體元件的後段製程（BEOL）互連可以形成在減薄的記憶體陣列元件基底的背面上。
在一些實施例中，3D記憶體元件200是NAND快閃記憶體元件，其中記憶體單元以在基底202之上垂直延伸的NAND記憶體串210的陣列的形式提供。記憶體陣列元件可包括延伸穿過多個對的NAND記憶體串210，其中，每對包括導體層206和介電層208（本文中稱為「導體/介電層對」）。堆疊的導體/介電層對在本文中也稱為「記憶體堆疊層」204。在一些實施例中，在基底202和記憶體堆疊層204之間形成絕緣層203，例如氧化矽層。記憶體堆疊層204中的導體/介電層對的數量（例如，32、64、96或128）確定3D記憶體元件200中的記憶體單元的數量。記憶體堆疊層204可包括複數個交錯的導體層206和介電層208。記憶體堆疊層204中的導體層206和介電層208可以在垂直方向上交替。導體層206可包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。介電層208可包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，記憶體堆疊層204具有雙堆疊架構，其包括下儲存堆疊204A和在下儲存堆疊204A上的上儲存堆疊204B。下儲存堆疊204A和上儲存堆疊204B中的每一個中的導體/介電層對的數量可以相同或不同。
如第2圖所示，NAND記憶體串210可包括垂直延伸穿過記憶體堆疊層204的通道結構211。通道結構211可包括填充有半導體材料（例如，作為半導體通道224）和介電材料（例如，作為儲存膜216）的通道孔。在一些實施例中，半導體通道224包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜216是複合層，包括穿隧層222、儲存層220（也稱為「電荷捕獲層」）和阻障層218。通道結構211的剩餘空間可以是部分或者完全填充有填充層226，該填充層226包括介電材料，例如氧化矽。通道結構211可以具有圓柱形狀（例如，柱形）。根據一些實施例，填充層226、半導體通道224、穿隧層222、儲存層220和阻障層218按此順序從柱的中心朝向外表面徑向佈置。穿隧層222可包括氧化矽、氮氧化矽或其任何組合。儲存層220可包括氮化矽、氮氧化矽、矽或其任何組合。阻障層218可包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任何組合。在一個示例中，儲存膜216可包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，記憶體堆疊層204中的導體層206（每個是字元線的一部分）用作NAND記憶體串210中的記憶體單元的閘極導體。導體層206可包括複數個NAND記憶體單元的複數個控制閘極，並且可以作為在記憶體堆疊層204的邊緣處（例如，在記憶體堆疊層204的階梯結構中）結束的字元線橫向延伸。在一些實施例中，NAND記憶體串210中的記憶體單元電晶體包括由W製成的閘極導體（即，導體層206的鄰接通道結構211的部分）、包括鈦/氮化鈦（Ti/TiN）或鉭/氮化鉭（Ta/TaN）的黏著層（未示出）、由高k介電材料製成的閘極介電層（未示出）、以及包括多晶矽的通道結構211。
在一些實施例中，NAND記憶體串210還包括位於NAND記憶體串210的下部（例如，在下端）的半導體插塞212。如本文所使用的，在基底202位於3D記憶體元件200的最低部平面時，元件（例如，NAND記憶體串210）的「上端」是在y方向上遠離基底202的端部，並且元件（例如，NAND記憶體串210）的「下端」是在y方向上更靠近基底202的端部。半導體插塞212可以包括半導體材料，例如矽，其在任何合適的方向上從基底202磊晶生長。應當理解，在一些實施例中，半導體插塞212包括單晶矽，與基底202的材料相同。換句話說，半導體插塞212可以包括與基底202的材料相同的磊晶生長的半導體層。半導體插塞212可以用作由NAND記憶體串210的源極選擇閘極控制的通道。
在一些實施例中，NAND記憶體串210還包括位於NAND記憶體串210的上部（例如，在上端）的通道插塞230。通道插塞230可以與半導體通道224的上端接觸。通道插塞230可包括半導體材料（例如，多晶矽）或導電材料（例如，金屬）。在一些實施例中，通道插塞230包括填充有Ti/TiN或Ta/TaN作為黏著層並且包括鎢作為導體的開口。通過在3D記憶體元件200的製造期間覆蓋通道結構211的上端，通道插塞230可以用作蝕刻停止層以防止蝕刻填充在通道結構211中的介電質，例如氧化矽和氮化矽。在一些實施例中，通道插塞230還用作NAND記憶體串210的汲極。
與半導體插塞112由形成在半導體插塞112上以及沿著NAND記憶體串（例如，下通道孔）的側壁的襯裡氧化層116所保護的第1圖不同，如第2圖所示，根據一些實施例，半導體插塞212由形成在半導體插塞212上但不沿著NAND記憶體串210的側壁的保護性介電層214保護。在一些實施例中，代替使用相對昂貴的ALD製程來實現在通道孔的側壁和底面上具有良好覆蓋的共形薄膜（例如，作為襯裡氧化層116），可以使用任何合適的非ALD製程來形成保護性介電層214，該非ALD製程包括但不限於物理氣相沉積（PVD）、化學氣相沉積（CVD）、電鍍、化學鍍或其任何組合，其與ALD製程相比更便宜。此外，保護性介電層214可保留在3D記憶體元件200的最終產品中，與從最終產品中去除（例如襯裡氧化層116）相反。即，在一些實施例中，用於3D記憶體元件200的製造過程在去除填充NAND記憶體串210的通道孔的犧牲層之後，不包括用於去除保護性介電層214的蝕刻步驟。結果，可以避免由如上所述的用於製造3D記憶體元件100的襯裡氧化層116的去除所引起的各種問題。
如第2圖所示，根據一些實施例，沿NAND記憶體串210的側壁未形成保護性介電層214。保護性介電層214可以基本上覆蓋半導體插塞212的整個頂面，例如，僅留下用於形成半導體接觸件228的開口，以用於將通道結構211的半導體通道224電連接到半導體插塞212。即，保護性介電層214可以垂直設置在NAND記憶體串210中的通道結構211和半導體插塞212之間。因此，儲存膜216（及其中的穿隧層222、儲存層220和阻障層218）可以設置在保護性介電層214之上並沿著NAND記憶體串210的側壁。在一些實施例中，半導體通道224延伸穿過保護性介電層214中的開口以接觸下面的半導體插塞212。半導體通道224和半導體接觸件228可包括相同的半導體材料，例如多晶矽。在一些實施例中，半導體通道224和半導體接觸件228均包括多晶矽，並且半導體插塞212包括單晶矽。除了半導體接觸件228的區域之外，保護性介電層214可以形成在半導體插塞212的整個頂面上並且鄰接NAND記憶體串210的側壁以保護下面的半導體插塞212和基底202免受例如由犧牲去除製程中使用的化學蝕刻劑造成的損壞。
保護性介電層214的厚度可以在約1nm和約5nm之間，例如在1nm和5nm之間（例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由下限通過任何這些值限定的任何範圍、或處於由這些值中的任何兩個定義的任何範圍）。在一些實施例中，保護性介電層214的厚度為約3nm，例如3nm。介電層214的厚度可以透過平衡兩個因素來確定：（1）在後面的製造過程中是否足夠厚以保護下面的半導體插塞212和基底202；以及（2）在為了半導體接觸件228來蝕刻開口時是否太厚而不能引入過量的蝕刻負載。在一些實施例中，保護性介電層214是包括垂直堆疊的複數個介電層的複合層，其組合厚度在上述範圍內。
保護性介電層214可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、高k介電質或其任何組合。在一些實施例中，保護性介電層214是半導體插塞212的自然氧化層。換句話說，半導體插塞212的頂部可以被氧化以形成自然氧化層作為保護性介電層214，以用於保護下面的半導體插塞212的剩餘部分。如下面詳細描述的，自然氧化層可以以任何合適的方式形成，例如通過熱氧化或濕化學氧化（例如，使用含有臭氧的化學品）。當半導體插塞212包括矽時，自然氧化層可以是氧化矽層。應當理解，在一些實施例中，保護性介電層214不是半導體插塞212的自然氧化層，而是沉積在半導體插塞212的頂面上。例如，半導體插塞212包括矽，並且保護性介電層214可包括除氧化矽之外的任何介電材料。
第3A圖至第3J圖示出了根據本公開的一些實施例的用於形成具有由保護性介電層保護的半導體插塞的3D記憶體元件的示例性製造過程。第4A圖至第4B圖示出了根據本公開的一些實施例的用於形成具有由保護性介電層保護的半導體插塞的3D記憶體元件的示例性方法400的流程圖。第3A圖至第3J圖和第4A圖至第4B圖中示出的3D記憶體元件的示例包括第2圖中示出的3D記憶體元件200。將一起描述第3A圖至第3J圖和第4A圖至第4B圖。應當理解，方法400中示出的步驟不是窮舉的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與第4A圖至第4B圖中所示不同的循序執行。
參照第4A圖，方法400開始於步驟402，其中在基底上形成第一介電堆疊。基底可以是矽基底。第一介電堆疊可包括第一複數個交錯的犧牲層和介電層。參照第3A圖，在矽基底302上形成包括多對第一介電層306和第二介電層（稱為「犧牲層」）308（在本文統稱為「介電層對」）的下介電堆疊304A。在一些實施例中，通過在形成下介電堆疊304A之前在矽基底302上沉積介電材料（例如氧化矽或熱氧化），在下介電堆疊304A和矽基底302之間形成絕緣層303。根據一些實施例，下介電堆疊304A包括交錯的犧牲層308和介電層306。可替換地，可以在矽基底302上沉積介電層306和犧牲層308，以形成下介電堆疊304A。在一些實施例中，每個介電層306包括氧化矽層，並且每個犧牲層308包括氮化矽層。下介電堆疊304A可以通過一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合。
方法400前進到步驟404，如第4A圖所示，其中形成垂直延伸穿過第一介電堆疊的第一開口。如第3A圖所示，下通道孔310是形成為垂直延伸穿過下介電堆疊304A的開口。在一些實施例中，穿過下介電堆疊304A形成複數個開口，使得每個開口成為在後面的製程中用於生長單個NAND記憶體串的位置。在一些實施例中，用於形成下通道孔310的製造過程包括濕蝕刻和/或乾蝕刻，例如深度離子反應蝕刻（DRIE）。在一些實施例中，下通道孔310進一步延伸穿過矽基底302的頂部。穿過下介電堆疊304A的蝕刻製程可以不停止在矽基底302的頂面處並且可以繼續蝕刻矽基底302的部分。在一些實施例中，在蝕刻穿過下介電堆疊304A之後，使用單獨的蝕刻製程來蝕刻矽基底302的部分。
方法400前進到步驟406，如第4A圖所示，其中半導體插塞形成在第一開口的下部。半導體插塞可以在第一開口的下部從基底磊晶生長。在一些實施例中，半導體插塞是磊晶生長的矽插塞。如第3A圖所示，可以通過用以任何合適的方向（例如，從底面和/或側表面）從矽基底302磊晶生長的單晶矽填充下通道孔310的下部來形成矽插塞312。用於磊晶生長矽插塞312的製造過程可包括但不限於氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或其任何組合。
方法400前進到步驟408，如第4A圖所示，其中在半導體插塞上形成保護性介電層以保護半導體插塞。可以氧化半導體插塞的頂部以形成自然氧化層作為保護性介電層。可以通過熱氧化或濕化學氧化形成自然氧化層。在一些實施例中，保護性介電層的厚度在1nm和5nm之間。根據一些實施例，保護性介電層不沿第一開口的側壁形成。在一些實施例中，形成保護性介電層以完全覆蓋半導體插塞。
如第3B圖所示，保護性介電層314形成在矽插塞312上以完全覆蓋矽插塞312。在一些實施例中，保護性介電層314不沿著下通道孔310的側壁形成。保護性介電層314的厚度可以在約1nm和約5nm，例如在1nm和5nm之間（例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由下限通過任何這些值限定的任何範圍、或處於由這些值中的任何兩個定義的任何範圍）。在一些實施例中，保護性介電層314的厚度為約3nm，例如3nm。
保護性介電層314可以是通過氧化矽插塞312的頂部而形成的矽插塞312的自然氧化層，其厚度在上述範圍內。在一些實施例中，矽插塞312的頂部通過熱氧化製程被氧化。使用分子氧作為氧化劑的乾氧化或使用水蒸氣作為氧化劑的濕氧化可以用於在例如約700℃和約1200℃之間的溫度下形成自然氧化層。由於熱氧化物包含從矽插塞312消耗的矽和從環境供應的氧，自然氧化層可以向下生長到矽插塞312中並且從矽插塞312向上生長，從而導致部分自然氧化層厚度位於矽插塞312的原始頂面以下以及部分自然氧化層厚度在其之上。所得到的自然氧化層的厚度可以通過熱氧化溫度和/或時間來控制。
在一些實施例中，矽插塞312的頂部通過濕化學氧化製程氧化。包括臭氧的濕化學品可用於氧化矽插塞312的部分以形成自然氧化層。在一些實施例中，濕化學品是氫氟酸和臭氧（例如FOM）的混合物。例如，氫氟酸在超純水中的濃度為49％。所得到的自然氧化層的厚度可以通過濕化學成分、溫度和/或時間來控制。
應理解，在一些實施例中，通過使用一個或複數個薄膜沉積製程（例如PVD、CVD、電鍍、化學鍍、或其任何組合）（其與ALD製程相比更便宜）在矽插塞312上沉積一層或多層介電材料來形成保護性介電層314。在一些實施例中，用於形成保護性介電層314的沉積製程是朝向下通道孔310的底部高度定向的（例如，使用磁場引導），以避免沉積在下通道孔310的側壁上。在一些實施例中，保護性介電層314使用定向ALD製程沉積以覆蓋矽插塞312的頂面，但不覆蓋下通道孔310的側壁。
方法400前進到步驟410，如第4A圖所示，其中在第一開口中在保護性介電層上形成犧牲層。如第3C圖所示，使用一個或複數個薄膜沉積製程（例如PVD、CVD、ALD、電鍍、化學鍍或其任何組合）沉積犧牲層316，以部分或完全填充下通道孔310（如第3B圖所示）。犧牲層316可包括將在後續製程中去除的任何合適的材料，例如多晶矽。根據一些實施例，為了避免與犧牲層316一起去除保護性介電層314，犧牲層316和保護性介電層314包括不同的材料。
方法400前進到步驟412，如第4A圖所示，其中第二介電堆疊形成在第一介電堆疊上。類似於第一介電堆疊，第二介電堆疊可包括第二複數個交錯的犧牲層和介電層。參照第3D圖，包括複數個介電層對的上介電堆疊304B形成在下介電堆疊304A上。上介電堆疊304B可以通過一種或多種薄膜沉積製程形成，該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
方法400前進到步驟414，如第4A圖所示，其中形成垂直延伸穿過第二介電堆疊的第二開口以暴露犧牲層。如第3E圖所示，上通道孔318是形成為垂直延伸穿過上介電堆疊304B以暴露犧牲層316的另一開口。上通道孔318可與下通道孔310對準（如第3F圖所示），以暴露犧牲層316的至少一部分。在去除犧牲層316之後，可以連接上通道318和下通道310。在一些實施例中，用於形成上通道孔318的製造過程包括濕蝕刻和/或乾蝕刻，例如DRIE。在一些實施例中，上通道孔318延伸到犧牲層316的部分中。穿過上介電堆疊304B的蝕刻製程可以不停止在犧牲層316的頂面處並且繼續蝕刻犧牲層316的一部分。在一些實施例中，在蝕刻上介電堆疊304B之後，使用單獨的蝕刻製程來蝕刻犧牲層316的一部分。
方法400前進到步驟416，如第4B圖中所示，其中去除犧牲層。在一些實施例中，蝕刻犧牲層直到被保護性介電層停止。如第3F圖所示，通過濕蝕刻和/或乾蝕刻在下介電堆疊304A中去除犧牲層316（第3E圖中所示），直到被保護性介電層314停止。在一些實施例中，犧牲層316包括多晶矽，保護性介電層314包括氧化矽（例如，矽插塞312的自然氧化層），並且通過四甲基氫氧化銨（TMAH）蝕刻劑蝕刻犧牲層316，該蝕刻劑可以被保護性介電層314的氧化矽停止。具有如上所述的足夠厚度的保護性介電層314可以用作蝕刻停止層，以防止由犧牲層316的蝕刻引起的對下面的矽插塞312和矽基底302的損壞。在去除犧牲層316之後，下通道孔310再次打開並與上通道孔318連接，如第3F圖所示。
方法400前進到步驟418，如第4B圖所示，其中儲存膜形成在保護性介電層上並沿著第一和第二開口的側壁。在一些實施例中，首先在保護性介電層上並沿著第一和第二開口的側壁形成儲存膜，並且在儲存膜之上形成通道犧牲層。在一些實施例中，將第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層按此順序相繼沉積在第一和第二開口的側壁上，以形成儲存膜和通道犧牲層。
如第3G圖所示，儲存膜320（包括阻障層322、儲存層324和穿隧層326）和通道犧牲層328形成在保護性介電層314上並沿著下通道孔310和上通道孔318的側壁。在一些實施例中，首先沿著下通道孔310和上通道孔318的側壁並且在保護性介電層314上沉積儲存膜320，並且然後在儲存膜320之上沉積通道犧牲層328。阻障層322、儲存層324以及穿隧層326可以使用一個或複數個薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合）按此順序相繼沉積，以形成儲存膜320。通道犧牲層328可以然後透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合）在穿隧層326上沉積多晶矽或任何其他合適的犧牲材料來形成。如第3G圖所示，儲存膜320和通道犧牲層328可以覆蓋底面（在保護性介電層314上）和下通道孔310與上通道孔318的側壁。在一些實施例中，氧化矽層、氮化矽層、氧化矽層和多晶矽層（「SONO」結構）相繼沉積以形成儲存膜320和通道犧牲層328。不同於使用ALD襯裡氧化層（其在形成儲存膜和半導體通道之前去除）作為半導體插塞的保護層的一些3D記憶體元件，矽插塞312的保護性介電層314保留在所有後續製造過程和所得到的3D記憶體元件中。
方法400前進到步驟420，如第4B圖所示，其中在第一開口的下部形成穿過儲存膜和保護性介電層的第三開口。如第3H圖所示，使用複數個濕蝕刻和/或乾蝕刻製程，穿過通道犧牲層328、儲存膜320和保護性介電層314到矽插塞312來形成接觸件開口330。在一些實施例中，當形成通道犧牲層328和儲存膜320的「SONO」結構時，使用稱為「SONO穿孔」的製程來蝕刻穿過在下通道孔310的底面處的通道犧牲層328和儲存膜320，接著進行另一蝕刻製程以蝕刻穿過保護性介電層314以到達矽插塞312。
方法400前進到步驟422，如第4B圖所示，其中半導體通道形成在儲存膜之上和第三開口中以接觸半導體插塞。在一些實施例中，為了形成半導體通道，在第二氧化矽層之上和在第三開口中沉積多晶矽層。在一些實施例中，在形成半導體通道之後形成填充層以填充第一和第二開口。如第3I圖中所示，透過濕蝕刻和/或乾蝕刻去除通道犧牲層328（第3H圖中所示），並且也使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任何組合），在儲存膜320的穿隧層326之上和在接觸件開口330中形成半導體通道332（如第3H圖所示），以接觸矽插塞312。在一些實施例中，半導體通道332包括多晶矽。半導體通道332可以完全或部分地填充接觸件開口330，只要它可以接觸矽插塞312。例如，半導體通道332可以沉積在接觸件開口330的側壁上而不完全填充接觸件開口330。如第3I圖所示，使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任何組合）將填充層334（例如氧化矽層）形成在下通道孔310和上通道孔318中（如第3H圖所示），以完全或部分地填充下通道孔310和上通道孔318的剩餘空間。
如第3J圖所示，通道插塞336形成在上通道孔318的上部（如第3H圖所示）。在一些實施例中，透過CMP、濕蝕刻和/或乾蝕刻去除並平坦化位於上介電堆疊304B的頂面上（第3I圖中所示）的儲存膜320、半導體通道332和填充層334的部分。然後，透過濕蝕刻和/或乾蝕刻在上通道孔318的上部（如第3I圖所示）的儲存膜320、半導體通道332和填充層334中的部分，可以在上通道孔318的上部形成凹陷。然後可以通過一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任何組合）將導電材料（例如金屬）沉積到凹陷中來形成通道插塞336。由此形成NAND記憶體串。
儘管未示出，但應理解，在形成如第3A圖至第3J圖所示的NAND記憶體串之後，可以通過用導體層替換下介電堆疊304A和上介電堆疊304B中的犧牲層308來形成雙堆疊記憶體堆疊層。因此，記憶體堆疊層可包括複數個導體/介電層對。在一些實施例中，為了形成記憶體堆疊層，可以穿過下介電堆疊304A和上介電堆疊304B形成縫隙開口（例如，閘極縫隙），下介電堆疊304A和上介電堆疊304B中的犧牲層308可以通過穿過縫隙開口施加蝕刻劑來蝕刻以形成複數個橫向凹陷，並且可以將導體層沉積在橫向凹陷中。
根據本公開的一個方面，3D記憶體元件包括基底、在基底上的包括複數個交錯的導體層和介電層的記憶體堆疊層、以及垂直延伸穿過記憶體堆疊層的記憶體串。記憶體串包括位於記憶體串的下部的半導體插塞、在半導體插塞上的保護性介電層、以及在保護性介電層之上並沿著記憶體串的側壁的儲存膜。
在一些實施例中，半導體插塞是磊晶生長的矽插塞。
在一些實施例中，保護性介電層是半導體插塞的自然氧化層。保護性介電層的厚度可以在約1nm和約5nm之間。在一些實施例中，保護性介電層不沿記憶體串的側壁設置。在一些實施例中，保護性介電層鄰接記憶體串的側壁。
在一些實施例中，保護性介電層包括開口。根據一些實施例，記憶體串包括沿著記憶體串的側壁並且延伸穿過開口以接觸半導體插塞的半導體通道。
在一些實施例中，儲存膜包括阻障層、儲存層和穿隧層。
根據本公開的另一方面，公開了一種用於形成3D記憶體元件的方法。包括第一複數個交錯的犧牲層和介電層的第一介電堆疊形成在基底上。形成垂直延伸穿過第一介電堆疊的第一開口。半導體插塞形成在第一開口的下部。在半導體插塞上形成保護性介電層。犧牲層形成在第一開口中在保護性介電層上。在第一介電堆疊上形成包括第二複數個交錯的犧牲層和介電層的第二介電堆疊。形成垂直延伸穿過第二介電堆疊的第二開口，以暴露第一開口中的犧牲層。去除第一開口中的犧牲層。在保護性介電層上並沿著第一和第二開口的側壁形成儲存膜。第三開口形成在第一開口的下部的儲存膜和保護性介電層中。半導體通道形成在儲存膜之上和第三開口中以接觸半導體插塞。
在一些實施例中，為了形成保護性介電層，形成半導體插塞的自然氧化層。在一些實施例中，自然氧化層通過熱氧化形成。在一些實施例中，自然氧化層通過濕化學氧化形成。保護性介電層的厚度可以在約1nm和約5nm之間。在一些實施例中，保護性介電層不沿第一開口的側壁形成。在一些實施例中，形成保護性介電層以完全覆蓋半導體插塞。
在一些實施例中，從基底磊晶生長矽插塞，以形成半導體插塞。
在一些實施例中，蝕刻犧牲層直到被保護性介電層停止，以去除犧牲層。
在一些實施例中，將第一氧化矽層、氮化矽層和第二氧化矽層按此順序相繼沉積在第一和第二開口的側壁上，以形成儲存膜。在一些實施例中，在第二氧化矽層之上和第三開口中沉積多晶矽層，以形成半導體通道。
根據本公開的又一方面，公開了一種用於形成3D記憶體元件的方法。包括第一複數個交錯的犧牲層和介電層的第一介電堆疊形成在基底上。形成垂直延伸穿過第一介電堆疊的第一開口。在第一開口的下部從基底磊晶生長半導體插塞。半導體插塞的頂部被氧化以形成自然氧化層。在第一開口中在自然氧化層上形成犧牲層。在第一介電堆疊上形成包括第二複數個交錯的犧牲層和介電層的第二介電堆疊。形成垂直延伸穿過第二介電堆疊的第二開口，以暴露第一開口中的犧牲層。蝕刻犧牲層直到被自然氧化層停止。
在一些實施例中，在蝕刻犧牲層之後，在自然氧化層上並沿著第一和第二開口的側壁形成儲存膜。
在一些實施例中，穿過在第一開口的下部的儲存膜和自然氧化層形成第三開口，並且在儲存膜之上和在第三開口中形成半導體通道以接觸半導體插塞。
在一些實施例中，將第一氧化矽層、氮化矽層和第二氧化矽層按此順序相繼沉積在第一和第二開口的側壁上，以形成儲存膜。在一些實施例中，在第二氧化矽層之上和第三開口中沉積多晶矽層，以形成半導體通道。
在一些實施例中，自然氧化層通過熱氧化形成。在一些實施例中，其中自然氧化層通過濕化學氧化形成。自然氧化層的厚度可以在約1nm和約5nm之間。
對特定實施例的上述說明因此將揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能方塊描述了本公開的實施例，功能方塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能方塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附發明申請專利範圍及其等同物來進行限定。
100:3D記憶體元件102:基底104:介電堆疊層104A:下介電堆疊104B:上介電堆疊106:介電層108:犧牲層110:上通道孔112:半導體插塞114:犧牲層116:襯裡氧化層200:3D記憶體元件202:基底203:絕緣層204:記憶體堆疊層204A:下儲存堆疊204B:上儲存堆疊206:導體層208:介電層210:NAND記憶體串211:通道結構212:半導體插塞214:保護性介電層216:儲存膜218:阻障層220:儲存層222:穿隧層224:半導體通道226:填充層228:半導體接觸件230:通道插塞302:矽基底303:絕緣層304A:下介電堆疊304B:上介電堆疊306:介電層308:犧牲層310:下通道孔312:矽插塞314:保護性介電層316:犧牲層318:上通道孔320:儲存膜322:阻障層324:儲存層326:穿隧層328:通道犧牲層330:接觸件開口332:半導體通道334:填充層336:通道插塞400:方法402、404、406、408、410、412、414、416、418、420、422:步驟X:x軸Y:y軸
併入本文中並且構成說明書的部分的附圖示出了本公開的實施例，並且與說明書一起進一步用來對本公開的原理進行解釋，並且使相關領域技術人員能夠實施和使用本公開。 第1圖示出了示例性3D記憶體元件的橫截面。 第2圖示出了根據本公開的一些實施例的具有由保護性介電層保護的半導體插塞的示例性3D記憶體元件的橫截面。 第3A圖至第3J圖示出了根據本公開的一些實施例的用於形成具有由保護性介電層保護的半導體插塞的3D記憶體元件的示例性製造過程。 第4A圖至第4B圖示出了根據本公開的一些實施例的用於形成具有由保護性介電層保護的半導體插塞的3D記憶體元件的示例性方法的流程圖。 將參考附圖來描述本公開的實施例。
200:3D記憶體元件
202:基底
203:絕緣層
204:記憶體堆疊層
204A:下儲存堆疊
204B:上儲存堆疊
206:導體層
208:介電層
210:NAND記憶體串
211:通道結構
212:半導體插塞
214:保護性介電層
216:儲存膜
218:阻障層
220:儲存層
222:穿隧層
224:半導體通道
226:填充層
228:半導體接觸件
230:通道插塞
X:x軸
Y:y軸

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 基底； 在所述基底上的記憶體堆疊層，包括複數個交錯的導體層和介電層；以及 記憶體串，其垂直延伸穿過所述記憶體堆疊層，並包括： 在所述記憶體串的下部的半導體插塞； 在所述半導體插塞上的保護性介電層；以及 在所述保護性介電層之上並沿著所述記憶體串的側壁的儲存膜。
  2. 根據請求項1所述的3D記憶體元件，其中所述保護性介電層是所述半導體插塞的自然氧化層。
  3. 根據請求項1所述的3D記憶體元件，其中所述半導體插塞是磊晶生長的矽插塞。
  4. 根據請求項1所述的3D記憶體元件，其中所述保護性介電層的厚度在1nm和5nm之間。
  5. 根據請求項1所述的3D記憶體元件，其中所述保護性介電層不沿著所述記憶體串的側壁設置。
  6. 根據請求項1所述的3D記憶體元件，其中所述保護性介電層鄰接所述記憶體串的側壁。
  7. 一種用於形成三維（3D）記憶體元件的方法，包括： 在基底上形成第一介電堆疊，所述第一介電堆疊包括第一複數個交錯的犧牲層和介電層； 形成垂直延伸穿過所述第一介電堆疊的第一開口； 在所述第一開口的下部形成半導體插塞； 在所述半導體插塞上形成保護性介電層； 在所述第一開口中在所述保護性介電層上形成犧牲層； 在所述第一介電堆疊上形成第二介電堆疊，所述第二介電堆疊包括第二複數個交錯的犧牲層和介電層； 形成垂直延伸穿過所述第二介電堆疊的第二開口，以暴露所述第一開口中的犧牲層； 去除所述第一開口中的犧牲層； 在所述保護性介電層上並沿著所述第一開口和所述第二開口的側壁形成儲存膜； 穿過在所述第一開口的下部的所述儲存膜和所述保護性介電層形成第三開口；以及 在所述儲存膜之上和所述第三開口中形成半導體通道以接觸所述半導體插塞。
  8. 根據請求項7所述的方法，其中形成所述保護性介電層包括形成所述半導體插塞的自然氧化層。
  9. 根據請求項8所述的方法，其中所述自然氧化層透過熱氧化形成。
  10. 根據請求項8所述的方法，其中所述自然氧化層透過濕化學氧化形成。
  11. 根據請求項7所述的方法，其中形成所述半導體插塞包括從所述基底磊晶生長矽插塞。
  12. 根據請求項7所述的方法，其中所述保護性介電層的厚度在1nm和5nm之間。
  13. 根據請求項7所述的方法，其中所述介電層不沿著所述第一開口的側壁形成。
  14. 根據請求項7所述的方法，其中形成所述保護性介電層以完全覆蓋所述半導體插塞。
  15. 根據請求項7所述的方法，其中去除所述犧牲層包括蝕刻所述犧牲層直到被所述保護性介電層停止。
  16. 根據請求項7所述的方法，其中， 形成所述儲存膜包括將第一氧化矽層、氮化矽層和第二氧化矽層按此順序相繼沉積在所述第一開口和所述第二開口的側壁上；以及 形成所述半導體通道包括將多晶矽層沉積在所述第二氧化矽層之上和所述第三開口中。
  17. 一種用於形成三維（3D）記憶體元件的方法，包括： 在基底上形成第一介電堆疊，所述第一介電堆疊包括第一複數個交錯的犧牲層和介電層； 形成垂直延伸穿過所述第一介電堆疊的第一開口； 在所述第一開口的下部從所述基底磊晶生長半導體插塞； 氧化所述半導體插塞的頂部以形成自然氧化層； 在所述第一開口中在所述自然氧化層上形成犧牲層； 在所述第一介電堆疊上形成第二介電堆疊，所述第二介電堆疊包括第二複數個交錯的犧牲層和介電層； 形成垂直延伸穿過所述第二介電堆疊的第二開口，以暴露所述第一開口中的犧牲層；以及 蝕刻所述犧牲層直到被所述自然氧化層停止。
  18. 根據請求項17所述的方法，其中所述自然氧化層透過熱氧化形成。
  19. 根據請求項17所述的方法，其中所述自然氧化層透過濕化學氧化形成。
  20. 根據請求項17所述的方法，其中所述自然氧化層的厚度在1nm和5nm之間。
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