TWI715423B - 具有位於記憶體串中的口袋結構的立體記憶體元件及其形成方法 - Google Patents

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Abstract

公開了具有位於記憶體串中的口袋結構的3D記憶體元件及其形成方法的實施例。在示例中，一種3D記憶體元件包括基底、位於基底上的選擇性磊晶層、位於選擇性磊晶層上的包括交替的導電層和介電層的記憶體堆疊層、以及包括在記憶體堆疊層中垂直延伸的通道結構，和在選擇性磊晶層中垂直延伸的口袋結構的記憶體串。所述記憶體串包括在所述通道結構中垂直延伸，並且在所述口袋結構中垂直以及橫向延伸並接觸所述選擇性磊晶層的半導體通道。

Description

具有位於記憶體串中的口袋結構的立體記憶體元件及其形成 方法
本發明的實施例涉及立體(3D)記憶體元件及其製作方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程，使平面儲存單元縮小到了更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。結果，平面儲存單元的儲存密度接近上限。
立體(3D)儲存架構能夠解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列，以及用於控制存取於儲存陣列的信號的週邊元件。
本文公開了具有位於記憶體串中的口袋結構的3D記憶體元件及其形成方法的實施例。
在一個示例中，一種3D記憶體元件包括基底、位於基底上的選擇性 磊晶層、位於選擇性磊晶層上的包括交替的導電層和介電層的記憶體堆疊層、以及包括在記憶體堆疊層中垂直延伸的通道結構，和在選擇性磊晶層中垂直延伸的口袋結構的記憶體串。所述記憶體串包括在所述通道結構中垂直延伸，並且在所述口袋結構中垂直以及橫向延伸，並接觸所述選擇性磊晶層的半導體通道。
在另一示例中，一種3D記憶體元件包括基底、位於基底上的選擇性磊晶層、位於選擇性磊晶層上的包括交替的導電層和介電層的記憶體堆疊層，以及包括在記憶體堆疊層中垂直延伸的通道結構，和在選擇性磊晶層中垂直延伸的口袋結構的記憶體串。所述通道結構的橫向尺寸不大於所述口袋結構的橫向尺寸。
在又一個示例中，公開了一種用於形成3D記憶體元件的方法。在基底上方形成選擇性磊晶犧牲層並且在選擇性磊晶犧牲層上方形成介電堆疊層。形成垂直延伸穿過介電堆疊層和選擇性磊晶犧牲層的第一開口。擴大第一開口的垂直延伸穿過選擇性磊晶犧牲層的部分。接下來沿第一開口的側壁和底表面按照該順序形成記憶體膜和半導體通道。去除選擇性磊晶犧牲層，以形成曝露記憶體膜的部分的空穴。去除記憶體膜的在所述空穴中曝露的部分，以曝露半導體通道的部分。從基底磊晶生長選擇性磊晶層，以填充所述空穴並且與半導體通道的所述部分接觸。
102:基底
104:介電堆疊層
106:閘極犧牲層
108:介電層
110:選擇性磊晶犧牲層
112:襯墊氧化物層
114:NAND記憶體串
116:記憶體膜
118:阻擋層
120:儲存層
122:穿隧層
124:半導體通道
126:帽蓋層
128:縫隙
130:保護層
132:空穴
134:部分(薄弱點)
200:3D記憶體元件
202:基底
204:記憶體堆疊層
206:導電層
208:介電層
210:選擇性磊晶層
212:NAND記憶體串
213:通道結構
214:記憶體膜
216:阻擋層
218:儲存層(電荷捕集層)
220:穿隧層
222:半導體通道
224:帽蓋層
225:通道插塞
226:口袋結構
228:源極接觸結構
230:間隔部
232:源極導體
302:矽基底
304:襯墊氧化物層
306:選擇性磊晶犧牲層
308:閘極犧牲層(第一介電層)
310:介電層(第二介電層)
312:介電堆疊層
314:通道孔
316:部分
318:記憶體膜
320:阻擋層
322:儲存層
324:穿隧層
326:半導體通道
328:帽蓋層
330:NAND記憶體串
331:通道結構
332:口袋結構
334:縫隙
336:保護層
338:空穴
340:口袋結構
341:橫向凹陷
342:選擇性磊晶犧牲層
342:記憶體堆疊層
344:導電層
348:間隔部
350:源極導體
352:源極接觸結構
400:方法
402:操作步驟
404:操作步驟
406:操作步驟
408:操作步驟
410:操作步驟
412:操作步驟
414:操作步驟
416:操作步驟
418:操作步驟
420:操作步驟
422:操作步驟
424:操作步驟
W1:橫向尺寸
W2:橫向尺寸
被併入本文並形成說明書的一部分的附圖例示了本發明的實施例並與說明 書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。
圖1A-1C示出了用於形成3D記憶體元件的示例性製作製程。
圖2示出了根據本發明的一些實施例的具有位於記憶體串中的口袋結構的示例性3D記憶體元件的截面圖。
圖3A-3L示出了根據本發明的一些實施例的用於形成具有位於記憶體串中的口袋結構的3D記憶體元件的示例性製作製程。
圖4A-4B示出了根據本發明的一些實施例的用於形成具有位於記憶體串中的口袋結構的3D記憶體元件的示例性方法的流程圖。
將參考附圖描述本發明的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必各個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍中。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，例如“在...下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖中所描繪的取向之外的在設備使用或操作步驟中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、 磷化銦等。替代地，基底可以由例如玻璃、塑膠或藍寶石晶片的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體層和接觸層(其中形成互連線和/或過孔接觸)和一個或多個介電層。
如本文使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)中變化。
如本文所用，術語“3D記憶體元件”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(本文稱為“記憶體串”，例如NAND串)，以使得記憶體串在相對於基底的垂直方向上延伸的半導體元件。文中使用的術語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
在一些3D NAND記憶體元件中，選擇性地生長圍繞NAND記憶體串的側壁的半導體插塞。與形成於NAND記憶體串的下端的另一種類型的半導體插塞相比，側壁半導體插塞的形成，避免了蝕刻位於通道孔的底表面處的記憶體膜和半導體通道，由此增大了製程尺寸，尤其是在採用先進技術製作3D NAND記憶體元件時，例如，在利用多堆疊架構製作具有96級或更多級的3D NAND記憶體元件時。然而，由於某些用於形成側壁半導體插塞的製程必須對底部犧牲層和記憶體膜進行蝕刻，以曝露與側壁半導體插塞接觸的半導體通道，因而對位於具有較高的級數的介電堆疊層下的犧牲層和記憶體膜的去除，將使NAND記憶體串的底部結構變弱，其可能導致剝離問題，乃至引起塌陷。
例如，圖1A-1C示出了用於形成3D記憶體元件的示例性製作製程。如圖1A所示，介電堆疊層104包括形成於基底102上方的交替的閘極犧牲層106和介電層108。一旦完成了所有的製作製程，就透過用導電層代替各個閘極犧牲層106的閘極替換製程，以及用記憶體堆疊層代替介電堆疊層104。在介電堆疊層104和基底102之間垂直地形成選擇性磊晶犧牲層110和襯墊氧化物層112。NAND記憶體串114在介電堆疊層104中垂直地延伸穿過選擇性磊晶犧牲層110和襯墊氧化物層112並進入基底102。NAND記憶體串114包括記憶體膜116，記憶體膜116包括沿NAND記憶體串114的側壁的阻擋層118、儲存層120和穿隧層122。NAND記憶體串114還包括被記憶體膜116包圍的半導體通道124和帽蓋層126。
如圖1A所示，形成垂直地穿過介電堆疊層104進入選擇性磊晶犧牲層110中的縫隙128。形成覆蓋縫隙128的側壁的保護層130。去除保護層130的底部表面，以曝露選擇性磊晶犧牲層110的部分。如圖1B所示，製作製程繼續進行，進而透過縫隙128去除選擇性磊晶犧牲層110(如圖1A所示)，以形成曝露記憶體 膜116的部分的空穴132。如圖1C所示，製作製程繼續進行，進而去除在空穴132中曝露的記憶體膜116的部分，以曝露半導體通道124的部分(如部分134中圈出的)。當在接下來的製程中利用選擇性磊晶層(未示出)填充空穴132之前，部分134變成了薄弱點(下文的“薄弱點134”)，因為其必須支撐整個上面的結構，例如，介電堆疊層104，這可能導致剝離問題，乃至引起塌陷，進而降低良率。
本發明的各種實施例，提供了一種用於在製作製程期間，在選擇性磊晶犧牲層的去除和選擇性磊晶層的形成之間，支撐上部結構的具有更高機械強度的改進結構及其製作方法。在一些實施例中，透過對選擇性磊晶犧牲層進行回蝕刻，來形成3D NAND記憶體串的在選擇性磊晶犧牲層中延伸的口袋結構。口袋結構中的半導體通道和帽蓋層與它們在圖1C的薄弱點134中的相對物相比可以具有更大的尺寸，因此以提供更強的機械支撐，由此降低塌陷的風險，並提高良率。此外，除了回蝕刻製程之外不需要任何附加的會提高製作成本和複雜性的製作製程。
圖2示出了根據本發明的一些實施例的具有位於記憶體串中的口袋結構的3示例性3D記憶體元件200的截面圖。3D記憶體元件200可以包括基底202，基底202可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或者任何其他適當材料。在一些實施例中，基底202是透過打磨、蝕刻、化學機械拋光(CMP)或其任何組合受到減薄的減薄基底(例如，半導體層)。應當指出，在圖2中包含x軸和y軸是為了進一步例示3D記憶體元件200中的部件的空間關係。3D記憶體元件200的基底202包括沿x方向(即，橫向方向)橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如文中所使用的，當基底(例如，基底202)在y方向(即，垂直方 向)上位於3D記憶體元件(例如，3D記憶體元件200)的最低平面中時，所述3D記憶體元件的一個部件(例如，層或元件)是位於另一部件(例如，層或元件)“上”、“上方”還是“下方”是沿y方向相對於所述3D記憶體元件的基底而確定的。在本發明中將通篇採用相同的概念來描述空間關係。
3D記憶體元件200可以是單片式3D記憶體元件的部分。術語“單片式”是指3D記憶體元件的部件(例如，週邊元件和儲存陣列元件)形成在單個基底上。對於單片式3D記憶體元件而言，由於週邊元件加工和儲存陣列元件加工的原因，製造將面臨額外的限制。例如，儲存陣列元件(例如，NAND記憶體串)的製造受到與已經形成、或者將要形成在同一基底上的週邊元件相關聯的熱預算的限制。
替代地，3D記憶體元件200可以是非單片式3D記憶體元件的部分，在非單片式3D記憶體元件中，部件(例如，週邊元件和儲存陣列元件)可以單獨形成在不同基底上，並且之後按照(例如)面對面方式鍵合。在一些實施例中，儲存陣列元件基底(例如，基底202)作為鍵合的非單片式3D記憶體元件的基底保留下來，並使週邊元件(包括用於促進3D記憶體元件200的操作步驟的任何適當的數位、類比和/或混合信號週邊電路，例如，頁緩衝器、解碼器和鎖存器；未示出)翻轉，並且朝下面向儲存陣列元件(例如，NAND記憶體串)，以用於混合鍵合。應當理解，在一些實施例中，儲存陣列元件基底(例如，基底202)受到翻轉並且向下朝向週邊元件(未示出)以用於混合鍵合，以使得在鍵合的非單片式3D記憶體元件中，儲存陣列元件位於週邊元件上方。儲存陣列元件基底(例如，基底202)可以是減薄基底(其並非鍵合的非單片式3D記憶體元件的基底)，並且可以在減薄的儲存陣列元件基底的背面形成非單片式3D記憶體 元件的後道工序(BEOL)互連。
如圖2所示，3D記憶體元件200還包括位於基底202上的選擇性磊晶層210。選擇性磊晶層210可以是如上文所述的“側壁半導體插塞”的示例。選擇性磊晶層210可以包括從基底202向上磊晶生長的半導體材料(例如，矽)。在一些實施例中，基底202是矽基底，並且選擇性磊晶層210包括單晶矽，即與基底202相同的材料。換言之，選擇性磊晶層210可以包括磊晶生長的半導體層，其為與基底202的材料相同的材料。在一些實施例中，選擇性磊晶層210充當NAND記憶體串212的陣列的陣列公共源極(ACS)的至少一部分。
在一些實施例中，3D記憶體元件200是NAND快閃記憶體元件，其中，儲存單元是以NAND記憶體串212的陣列的形式提供的，所述NAND記憶體串在基底202上方垂直延伸。儲存陣列元件可以包括延伸穿過多個對的NAND記憶體串212，其中，每一對包括導電層206和介電層208(本文被稱為“導電/介電層對”)。堆疊的導電/介電層對在文中又被稱為“記憶體堆疊層”204。記憶體堆疊層204中的導電/介電層對的數量(例如，32、64、96、128、160、192、256等)確定3D記憶體元件200中的儲存單元的數量。記憶體堆疊層204可以包括位於選擇性磊晶層210上的多個交替的導電層206和介電層208。記憶體堆疊層204中的導電層206和介電層208可以在垂直方向上交替。導電層206可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層208可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。儘管圖2未示出，但是應當理解，在一些實施例中，記憶體堆疊層204可以具有多堆疊架構，例如包括下部記憶體堆疊和位於下部記憶體堆疊上的上部記憶體堆疊的雙堆疊架構。
如圖2所示，NAND記憶體串212可以包括在記憶體堆疊層204中垂直延伸的通道結構213以及在選擇性磊晶層210中和通道結構213下方延伸的口袋結構226。NAND記憶體串212可以包括利用半導體材料(例如，作為半導體通道222)和介電材料(例如，作為記憶體膜214)填充的通道孔。在一些實施例中，半導體通道222包括矽，例如非晶矽、多晶矽或單晶矽。在一個示例中，半導體通道222包括多晶矽。在一些實施例中，記憶體膜214是包括穿隧層220、儲存層218(又稱為“電荷捕集層”)和阻擋層216的複合層。通道孔的其餘空間可以部分或者全部填充有包括介電材料(例如，氧化矽)的帽蓋層224。通道結構213可以具有圓柱形狀(例如，柱形形狀)。根據一些實施例，帽蓋層224、半導體通道222、穿隧層220、儲存層218和阻擋層216按照此順序，從柱的中心向柱的外表面沿徑向佈置。穿隧層220可以包括氧化矽、氮氧化矽或其任何組合。儲存層218可以包括氮化矽、氮氧化或其任何組合。阻擋層216可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或其任何組合。在一個示例中，記憶體膜214可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。
在一些實施例中，記憶體堆疊層204中的導電層206(每者是字元線的部分)充當NAND記憶體串212中的儲存單元的閘極導體。導電層206可以包括多個NAND儲存單元的多個控制閘極，並且可以橫向延伸，以作為終止於記憶體堆疊層204的邊緣的字元線(例如，在記憶體堆疊層204的階梯結構中)。在一些實施例中，NAND記憶體串212中的儲存單元電晶體包括由鎢(W)製成的閘極導體(例如，與通道結構213毗鄰的導電層206的部分)、包括鈦/氮化鈦(Ti/TiN)或者鉭/氮化鉭(Ta/TaN)的粘合層(未示出)、由高k介電材料製成的閘極介電層(未示出)以及上文詳細描述的通道結構213。
在一些實施例中，NAND記憶體串212還包括位於NAND記憶體串212的上部中(例如，位於其上端)的通道插塞225。如文中所使用的，在基底202被置於3D記憶體元件200的最低平面中時，部件(例如，NAND記憶體串212)的“上端”是在y方向上離基底202較遠的一端，並且部件(例如，NAND記憶體串212)的“下端”是在y方向上離基底202較近的一端。通道插塞225可以是半導體通道222的上端或者可以是與半導體通道222的上端接觸的單獨結構。通道插塞225可以包括半導體材料(例如，多晶矽)。在一些實施例中，通道插塞225充當NAND記憶體串212的汲極。
與NAND記憶體串114包含有在將要形成選擇性磊晶層的空穴132中延伸的薄弱點134的圖1C不同，NAND記憶體串114可以包括在選擇性磊晶層210中延伸的口袋結構226，進而在製作製程期間為上部結構(例如，記憶體堆疊層204)提供更強的機械支撐。與其中NAND記憶體串114僅包括在薄弱點134中垂直延伸的半導體通道124的部分(而沒有記憶體膜116)的圖1C不同，NAND記憶體串114可以包括在口袋結構226中垂直和橫向延伸的半導體通道124的部分。結果，和NAND記憶體串114在薄弱點134處的橫向尺寸(例如，x方向上的寬度)小於上方的NAND記憶體串114的橫向尺寸的圖1C不同，根據一些實施例，圖2中的通道結構213的橫向尺寸W1(x方向上的寬度)不大於口袋結構226的橫向尺寸W2(例如，x方向上的寬度)。在一些實施例中，圖2中的通道結構213的橫向尺寸W1在標稱上與口袋結構226的橫向尺寸W2相同。也就是說，NAND記憶體串212可以在通道結構213和口袋結構226兩者中沿垂直方向具有均勻直徑。
如圖2所示，3D記憶體元件200中的半導體通道222可以在通道結構213中垂直延伸，並且可以在口袋結構226中垂直地並且橫向地延伸，並且與選擇性磊晶層210接觸。在一些實施例中，選擇性磊晶層210包括單晶矽，並且半導體通道222包括多晶矽。口袋結構226中的半導體通道222的部分可以與選擇性磊晶層210接觸，以在NAND記憶體串212和選擇性磊晶層210之間形成電性連接。在一些實施例中，半導體通道222在口袋結構226中橫向延伸一定距離，該距離在標稱上與記憶體膜214的厚度(即，阻擋層216、儲存層218和穿隧層220的總厚度)相同。例如，半導體通道222可以在口袋結構226中橫向延伸大約20奈米左右，例如20奈米。結果，根據一些實施例，形成在口袋結構226中的相對側壁上的半導體通道222之間的距離，大於形成在通道結構213中的相對側壁上的半導體通道222之間的距離。在一些實施例中，由於使用選擇性磊晶層210作為側壁半導體插塞，而並非使用需要去除半導體通道222的半導體插塞，因而半導體通道222在NAND記憶體串212的下端是平的。
如圖2所示，根據一些實施例，3D記憶體元件200的被半導體通道222包圍的帽蓋層224在口袋結構226中的橫向尺寸，大於其在通道結構213中的橫向尺寸。與帽蓋層126沿垂直方向具有均勻的橫向尺寸的圖1C不同，3D記憶體元件200的帽蓋層224可以在口袋結構226中變得更厚，進而連同擴展的半導體通道222一起提供增強的機械強度，以支撐上部結構，例如，記憶體堆疊層204。
在一些實施例中，3D記憶體元件200中的記憶體膜214，沿橫向位於記憶體堆疊層204和通道結構213中的半導體通道222之間。如圖2所示，記憶體膜214可以在通道結構213中垂直延伸，並且在口袋結構226中橫向延伸。與去除了薄弱點134中的記憶體膜116的圖1C不同，橫向延伸的記憶體膜214的至少部分 能夠保留在口袋結構226中，進而為上部結構(例如，記憶體堆疊層204)提供進一步的支撐。
在一些實施例中，3D記憶體元件200還包括源極接觸結構228。源極接觸結構228可以垂直地延伸穿過記憶體堆疊層204中的導電/介電層對，並與選擇性磊晶層210接觸。源極接觸結構228還可以橫向延伸(例如，沿垂直於x方向和y方向的方向)，進而將記憶體堆疊層204劃分成多個塊。源極接觸結構228可以包括採用包括但不限於W、Co、Cu、Al、矽化物或其任何組合的導電材料填充的開口(例如，縫隙)，以形成源極導體232。源極接觸結構228還可以包括沿橫向位於源極導體232和記憶體堆疊層204之間，且由介電材料(例如，氧化矽)構成的間隔部230，進而使源極導體232與位於記憶體堆疊層204中的周圍導電層206電絕緣。結果，多個源極接觸結構228能夠將3D記憶體元件200劃分成多個儲存塊和/或儲存指。在一些實施例中，源極導體232包括位於其下部的與選擇性磊晶層210(例如，包括單晶矽)接觸的多晶矽以及位於其上部的與金屬互連(未示出)接觸的金屬(例如，W)，進而在選擇性磊晶層210(例如，作為NAND記憶體串212的源極)和金屬互連之間形成電性連接。
圖3A-3L示出了根據本發明的一些實施例的用於形成具有位於記憶體串中的口袋結構的3D記憶體元件的示例性製作製程。圖4示出了根據本發明的一些實施例的用於形成具有位於記憶體串中的口袋結構的3D記憶體元件的示例性方法400的流程圖。圖3A-3L以及圖4A-4B中描繪的3D記憶體元件的示例包括圖2中描繪的3D記憶體元件200。將對圖3A-3L以及圖4A-4B一起描述。應當理解，方法400中所示的操作步驟並不具有排他性，並且也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。此外，所述操作步驟中 的一些可以是同時執行的或者可以是按照不同於圖4A-4B所示的循序執行的。
參考圖4A，方法400開始於操作步驟402，其中，在基底上方形成選擇性磊晶犧牲層，並且在選擇性磊晶犧牲層上方形成介電堆疊層。基底可以是矽基底。選擇性磊晶犧牲層可以是多晶矽基底。介電堆疊層可以包括多個交替的犧牲層和介電層。
如圖3A所示，在矽基底302上方形成選擇性磊晶犧牲層306。可以透過使用一種或多種薄膜沉積製程沉積多晶矽或者隨後可以被選擇性去除的任何其他適當犧牲材料(例如，碳)來形成選擇性磊晶犧牲層306，所述沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，透過在形成選擇性磊晶犧牲層306之前，在基底302上沉積如氧化矽的介電材料，或者對矽基底302進行熱氧化而在選擇性磊晶犧牲層306和矽基底302之間形成襯墊氧化物層304。在選擇性磊晶犧牲層306上形成包括多個由第一介電層(被稱為“閘極犧牲層308”)和第二介電層310構成的對(在文中一起被稱為“介電層對”)的介電堆疊層312。根據一些實施例，介電堆疊層312包括交替的閘極犧牲層308和介電層310。介電層310和閘極犧牲層308可以替代地沉積在位於矽基底302上方的選擇性磊晶犧牲層306上，以形成介電堆疊層312。在一些實施例中，各個介電層310包括氧化矽層，並且各個閘極犧牲層308包括氮化矽層。介電堆疊層312可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。
方法400進行至操作步驟404，如圖4A所示，其中，形成垂直地延伸 穿過介電堆疊層和選擇性磊晶犧牲層的第一開口。如圖3A所示，通道孔314是垂直地延伸穿過介電堆疊層312和選擇性磊晶犧牲層306的開口。在一些實施例中，形成穿過介電堆疊層312和選擇性磊晶犧牲層306的多個開口，使得各個開口變成用於在後面的製程中生長各個NAND記憶體串的位置。在一些實施例中，用於形成通道孔314的製作過程包括濕式蝕刻和/或乾式蝕刻，例如，深度離子反應蝕刻(DRIE)。在一些實施例中，通道孔314進一步延伸穿過襯墊氧化物層304並且進入到矽基底302的頂部。穿過介電堆疊層312、選擇性磊晶犧牲層306和襯墊氧化物層304的蝕刻製程，可以不停止於矽基底302的頂表面處，並且可以繼續蝕刻掉矽基底302的部分。在一些實施例中，在蝕刻穿過介電堆疊層312、選擇性磊晶犧牲層306和襯墊氧化物層304之後，使用單獨的蝕刻製程蝕刻矽基底302的部分。
方法400進行到操作步驟406，如圖4A所示，其中，擴大第一開口之垂直延伸穿過選擇性磊晶犧牲層的部分。在一些實施例中，為了擴大第一開口的該部分，透過第一開口對選擇性磊晶犧牲層進行回蝕刻。如圖3B所示，擴大通道孔314的垂直延伸穿過選擇性磊晶犧牲層306的部分316。例如，可以透過對選擇性磊晶犧牲層306之圍繞通道孔314的部分，進行回蝕刻而增大通道孔314穿過選擇性磊晶犧牲層306的部分的直徑。可以透過濕式蝕刻和/或乾式蝕刻(例如，透過通道孔314施加濕式蝕刻劑)來執行回蝕刻。在一個示例中，可以透過通道孔314施加四乙基氫氧化銨(TMAH)，以蝕刻包括多晶矽的選擇性磊晶犧牲層306。可以透過控制蝕刻條件(例如，蝕刻劑濃度、溫度、持續時長等)控制擴大程度，即，受到蝕刻的選擇性磊晶犧牲層306的量。
方法400進行至操作步驟408，如圖4所示，其中，接下來，沿第一開 口的側壁和底表面按照該順序形成記憶體膜和半導體通道。在一些實施例中，為了要形成記憶體膜，將第一氧化矽層、氮化矽層、和第二氧化矽層按照該順序沉積在第一開口的側壁和底表面上。在一些實施例中，為了形成半導體通道，在第二氧化矽層之上沉積多晶矽層。根據一些實施例，第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層在第一開口的擴大部分中橫向延伸。
如圖3C所示，接下來記憶體膜318(包括阻擋層320、儲存層322和穿隧層324)和半導體通道326沿通道孔314(如圖3B所示)的側壁和底表面按照該順序形成。在一些實施例中，首先沿通道孔314的側壁和底表面沉積記憶體膜318，並且之後在記憶體膜318之上沉積半導體通道326。接下來可以使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其他適當製程，或其任何組合的一種或多種薄膜沉積製程按照此順序沉積阻擋層320、儲存層322和穿隧層324，以形成記憶體膜318。之後，可以透過使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其他適當製程，或其任何組合的一種或多種薄膜沉積製程在記憶體膜318的穿隧層324上沉積例如多晶矽的半導體材料而形成半導體通道326。在一些實施例中，按順序沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(“SONO”結構)，以形成記憶體膜318和半導體通道326。
如圖3C中所示，在通道孔314(如圖3B所示)中並且在半導體通道326之上形成帽蓋層328，以完全或部分地填充通道孔314(例如，有或沒有空氣間隙)。之後，可以透過使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程，沉積例如氧化矽的介電材料而形成帽蓋層328。由此形成了包括在介電堆 疊層312(之後將被記憶體堆疊層代替)中垂直延伸的通道結構331以及在選擇性磊晶犧牲層306(以後將被選擇性磊晶層代替)中垂直延伸的口袋結構332的NAND記憶體串330。
如圖3C中所示，還可以沿通道孔314(如圖3B所示)的擴大部分316的側壁沉積記憶體膜318、半導體通道326和帽蓋層328，以形成口袋結構332。在一些實施例中，使用原子層沉積(ALD)沉積各層阻擋層320、儲存層322、穿隧層324、半導體通道326和帽蓋層328，以控制每一層的厚度，進而使每一層遵循通道孔314(包括其擴大部分316)的側壁輪廓。結果，根據一些實施例，阻擋層320(例如，包括第一氧化矽層)、儲存層322(例如，包括氮化矽層)、穿隧層324(例如，包括第二氧化矽層)和半導體通道326(例如，包括多晶矽層)在通道孔314的擴大部分316中橫向延伸。在一些實施例中，在圖3B中對通道孔314進行回蝕刻一定距離，該距離在標稱上與記憶體膜318的厚度(即，阻擋層320、儲存層322和穿隧層324的總厚度)相同。例如，各層記憶體膜318和擴大部分316的回蝕刻距離的厚度約為20奈米。
方法400進行至操作步驟410，如圖4A所示，其中，形成垂直延伸穿過介電堆疊層的第二開口，以曝露選擇性磊晶犧牲層的部分。如圖3D所示，縫隙334是垂直延伸穿過介電堆疊層312，並且曝露選擇性磊晶犧牲層306的部分的開口。在一些實施例中，用於形成縫隙334的製作製程，包括濕式蝕刻和/或乾式蝕刻，例如DRIE。在一些實施例中，縫隙334進一步延伸到選擇性磊晶犧牲層306的頂部中。穿過介電堆疊層312的蝕刻製程可以不停止於選擇性磊晶犧牲層306的頂表面處，並且可以繼續蝕刻掉選擇性磊晶犧牲層306的部分。在一些實施例中，在蝕刻穿過介電堆疊層312之後，使用單獨的蝕刻製程蝕刻選擇性磊晶犧牲 層306的部分。
方法400進行至操作步驟412，如圖4A所示，其中，形成覆蓋第二開口的側壁的保護層。在一些實施例中，為了形成保護層，在第二開口的側壁和底表面上形成高k介電層，並且蝕刻掉第二開口的底表面上的高k介電層的部分，進而曝露選擇性磊晶犧牲層的部分。
如圖3E所示，沿縫隙334的側壁和底表面形成保護層336。在一些實施例中，還在介電堆疊層312上形成保護層336。可以透過使用例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程，在縫隙334的側壁和底表面上沉積高k介電層(例如，氧化鋁)或之後要去除的任何其他犧牲材料，而形成保護層336。在一個示例中，保護層336可以是使用原子層沉積(ALD)沉積的。保護層336的材料可以是不同於選擇性磊晶犧牲層306(例如，多晶矽)以及記憶體膜318的材料(例如，氧化矽和氮化矽)的材料的任何適當犧牲材料，進而使保護膜336能夠在去除選擇性磊晶犧牲層306和口袋結構332中的記憶體膜318的部分期間保留下來，以保護介電堆疊層312。
如圖3F所示，使用乾式蝕刻和/或濕式蝕刻去除保護層336的位於縫隙334的底部的部分，以曝露選擇性磊晶犧牲層306的部分。結果，根據一些實施例，對於橫向製程而言，保護層336覆蓋縫隙334的側壁，而不覆蓋縫隙334的整個底表面。
方法400進行至操作步驟414，如圖4B所示，其中，去除選擇性磊晶 犧牲層，以形成部分曝露記憶體膜的空穴。在一些實施例中，為了去除選擇性磊晶犧牲層，透過第二開口對選擇性磊晶犧牲層進行蝕刻。如圖3G所示，透過濕式蝕刻和/或乾式蝕刻去除選擇性磊晶犧牲層306(如圖3F所示)，以形成空穴338。在一些實施例中，選擇性磊晶犧牲層306包括多晶矽，保護層336包括高k介電材料，並且透過經由縫隙334施加TMAH蝕刻劑而對選擇性磊晶犧牲層306進行蝕刻，該蝕刻被保護層336的高k介電材料以及口袋結構332中的記憶體膜318的介電材料停止。也就是說，根據一些實施例，對選擇性磊晶犧牲層306的去除，將不會去除介電堆疊層312和NAND記憶體串330的口袋結構332。口袋結構332由於其擴大的尺寸以及其中的記憶體膜318、半導體通道326和帽蓋層328的獨特形狀的原因，而能夠在去除了選擇性磊晶犧牲層306之後為上部結構提供增強的機械支撐，如圖3G所示。
方法400進行至操作步驟416，如圖4B所示，其中，去除在空穴中曝露的記憶體膜的部分，進而曝露半導體通道的部分。在一些實施例中，為了去除在空穴中曝露的記憶體膜的部分，對記憶體膜的該部分進行蝕刻，直到被半導體通道的部分停止為止。如圖3H所示，去除在在空穴338(如圖3G所示)中曝露的記憶體膜318的部分，以曝露口袋結構340中的半導體通道326的部分。在一些實施例中，透過經由縫隙334和空穴338施加蝕刻劑(例如，用於蝕刻氮化矽的磷酸、和用於蝕刻氧化矽的氫氟酸)而對阻擋層320(例如，包括氧化矽)、儲存層322(例如，包括氮化矽)和穿隧層(例如，包括氧化矽)的部分進行蝕刻。所述蝕刻可以被保護層336和半導體通道326停止。也就是說，根據一些實施例，去除在空穴338中曝露的記憶體膜318的部分的步驟中，將不會去除介電堆疊層312(由保護層336保護)和NAND記憶體串330的口袋結構340(例如，包括多晶矽的半導體通道326以及被半導體通道326包圍的帽蓋層328)。口袋結構 340由於其擴大的尺寸以及其中的記憶體膜318、半導體通道326和帽蓋層328的獨特形狀原因，而能夠在去除了記憶體膜318的部分之後為上部結構提供增強的機械支撐，如圖3H所示。
方法400進行至操作步驟418，如圖4B中所示，其中，從基底磊晶生長選擇性磊晶層，以填充空穴並且與半導體通道的部分接觸。如圖3I所示，選擇性磊晶層342是透過利用從矽基底302向上磊晶生長的單晶矽選擇性地填充空穴338(如圖3H所示)而形成的。用於磊晶生長選擇性磊晶犧牲層342的製作製程可以包括預先清潔空穴338，隨後是(例如)氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或者它們的任何組合。選擇性磊晶層342可以與半導體通道326的位於NAND記憶體串330的口袋結構340中的部分的側壁接觸。
方法400進行至操作步驟420，如圖4B所示，其中，去除保護層。如圖3J中所示，使用濕式蝕刻和/或乾式蝕刻去除覆蓋縫隙334的側壁的保護層336(如圖3I所示)，以從縫隙334曝露介電堆疊層312的閘極犧牲層308(如圖3I所示)，以便進行後續製程。
方法400進行至操作步驟422，如圖4B所示，其中，透過第二開口形成代替介電堆疊層的記憶體堆疊層。如圖3J和圖3K所示，在去除保護層336之後，可以透過閘極替換製程形成記憶體堆疊層346，即，利用導電層344代替閘極犧牲層308(如圖3I所示)。因而，記憶體堆疊層346可以包括位於矽基底302上方的選擇性磊晶層342上交替的導電層344和介電層310。如圖3J所示，為了形成記憶體堆疊層346，透過經由縫隙334施加蝕刻劑而去除閘極犧牲層308(如圖3I所示)，以形成多個橫向凹陷341。如圖3K所示，可以使用例如物理氣相沉積 (PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程將導電層344沉積到橫向凹陷341中。
方法400進行至操作步驟424，如圖4B所示，其中，形成源極接觸結構於第二開口中，並垂直延伸穿過記憶體堆疊層，以接觸選擇性磊晶犧牲層。如圖3K所示，在縫隙334中形成包括源極導體350以及圍繞源極導體350的間隔部348的源極接觸結構352(如圖3K所示)。在一些實施例中，接下來使用例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積製程，將包括例如氧化矽的介電材料的間隔部348、以及包括一種或多種導電材料(例如多晶矽和鎢)的源極導體350按照該順序沉積到縫隙334中，以填充縫隙334。源極接觸結構352可以與選擇性磊晶層342接觸，如圖3L所示。
根據本發明的一個方面，一種3D記憶體元件包括基底、位於基底上的選擇性磊晶層、位於選擇性磊晶層上的包括交替的導電層和介電層的記憶體堆疊層，以及包括在記憶體堆疊層中垂直延伸的通道結構，和在選擇性磊晶層中垂直延伸的口袋結構的記憶體串。記憶體串包括在所述通道結構中垂直延伸，並且在所述口袋結構中垂直以及橫向延伸，並接觸所述選擇性磊晶層的半導體通道。
在一些實施例中，所述通道結構的橫向尺寸不大於所述口袋結構的橫向尺寸。在一些實施例中，所述通道結構的橫向尺寸與所述口袋結構的橫向尺寸相同。
在一些實施例中，所述記憶體串包括沿橫向位於記憶體堆疊層和通道結構中的半導體通道之間的記憶體膜，所述記憶體膜在通道結構中垂直延伸並且在口袋結構中橫向延伸。在一些實施例中，記憶體膜包括阻擋層、儲存層和穿隧層。
在一些實施例中，所述記憶體串包括被半導體通道包圍的帽蓋層，帽蓋層在口袋結構中的橫向尺寸大於帽蓋層在通道結構中的橫向尺寸。
在一些實施例中，選擇性磊晶層包括單晶矽，並且半導體通道包括多晶矽。
在一些實施例中，半導體通道在口袋結構中橫向延伸大約20奈米。
在一些實施例中，半導體通道在記憶體串的下端是平的。
在一些實施例中，所述3D記憶體元件還包括垂直延伸穿過記憶體堆疊層並且與選擇性磊晶層接觸的源極接觸結構。
在一些實施例中，所述通道結構的橫向尺寸不大於所述口袋結構的橫向尺寸。在一些實施例中，所述通道結構的橫向尺寸與所述口袋結構的橫向尺寸相同。
在一些實施例中，所述記憶體串包括沿橫向位於記憶體堆疊層和通道結構中的半導體通道之間的記憶體膜，所述記憶體膜在通道結構中垂直延伸 並且在口袋結構中橫向延伸。在一些實施例中，記憶體膜包括阻擋層、儲存層和穿隧層。
在一些實施例中，所述記憶體串包括被半導體通道包圍的帽蓋層，帽蓋層在口袋結構中的橫向尺寸大於帽蓋層在通道結構中的橫向尺寸。
在一些實施例中，選擇性磊晶層包括單晶矽，並且半導體通道包括多晶矽。
在一些實施例中，半導體通道在口袋結構中橫向延伸大約20奈米。
在一些實施例中，半導體通道在記憶體串的下端是平的。
在一些實施例中，所述3D記憶體元件還包括垂直延伸穿過記憶體堆疊層並且與選擇性磊晶層接觸的源極接觸結構。
根據本發明的另一方面，一種3D記憶體元件包括基底、位於基底上的選擇性磊晶層、位於選擇性磊晶層上的包括交替的導電層和介電層的記憶體堆疊層、以及包括在記憶體堆疊層中垂直延伸的通道結構和在選擇性磊晶層中垂直延伸的口袋結構的記憶體串。所述通道結構的橫向尺寸不大於所述口袋結構的橫向尺寸。
在一些實施例中，所述通道結構的橫向尺寸與所述口袋結構的橫向尺寸相同。
在一些實施例中，所述記憶體串包括在所述通道結構中垂直延伸並且在所述口袋結構中垂直以及橫向延伸並接觸選擇性磊晶層的半導體通道。
在一些實施例中，半導體通道在口袋結構中橫向延伸大約20奈米。
在一些實施例中，所述記憶體串包括沿橫向位於記憶體堆疊層和通道結構中的半導體通道之間的記憶體膜，所述記憶體膜在通道結構中垂直延伸並且在口袋結構中橫向延伸。在一些實施例中，記憶體膜包括阻擋層、儲存層和穿隧層。
在一些實施例中，所述記憶體串包括被半導體通道包圍的帽蓋層，帽蓋層在口袋結構中的橫向尺寸大於帽蓋層在通道結構中的橫向尺寸。
在一些實施例中，選擇性磊晶層包括單晶矽，並且半導體通道包括多晶矽。
在一些實施例中，半導體通道在記憶體串的下端是平的。
在一些實施例中，所述3D記憶體元件還包括垂直延伸穿過記憶體堆疊層並且與選擇性磊晶層接觸的源極接觸結構。
在一些實施例中，所述通道結構的橫向尺寸與所述口袋結構的橫向尺寸相同。
在一些實施例中，所述記憶體串包括在所述通道結構中垂直延伸並且在所述口袋結構中垂直以及橫向延伸並接觸選擇性磊晶層的半導體通道。
在一些實施例中，半導體通道在口袋結構中橫向延伸大約20奈米。
在一些實施例中，所述記憶體串包括沿橫向位於記憶體堆疊層和通道結構中的半導體通道之間的記憶體膜，所述記憶體膜在通道結構中垂直延伸並且在口袋結構中橫向延伸。在一些實施例中，記憶體膜包括阻擋層、儲存層和穿隧層。
在一些實施例中，所述記憶體串包括被半導體通道包圍的帽蓋層，帽蓋層在口袋結構中的橫向尺寸大於帽蓋層在通道結構中的橫向尺寸。
在一些實施例中，選擇性磊晶層包括單晶矽，並且半導體通道包括多晶矽。
在一些實施例中，半導體通道在記憶體串的下端是平的。
在一些實施例中，所述3D記憶體元件還包括垂直延伸穿過記憶體堆疊層並且與選擇性磊晶層接觸的源極接觸結構。
根據本發明的又一方面，公開了一種用於形成3D記憶體元件的方法。在基底上方形成選擇性磊晶犧牲層並且在選擇性磊晶犧牲層上方形成介電 堆疊層。形成垂直延伸穿過介電堆疊層和選擇性磊晶犧牲層的第一開口。擴大第一開口的垂直延伸穿過選擇性磊晶犧牲層的部分。接下來沿第一開口的側壁和底表面將記憶體膜和半導體通道按照該順序形成。去除選擇性磊晶犧牲層，以形成曝露記憶體膜的部分的空穴。去除記憶體膜的在所述空穴中曝露的部分，以曝露半導體通道的部分。從基底磊晶生長選擇性磊晶層，以填充所述空穴並且與半導體通道的所述部分接觸。
在一些實施例中，為了擴大第一開口的該部分，透過第一開口對選擇性磊晶犧牲層進行回蝕刻。
在一些實施例中，為了形成記憶體膜，接下來將第一氧化矽層、氮化矽層、和第二氧化矽層按照該順序沉積在第一開口的側壁和底表面上，並且為了形成半導體通道，將多晶矽層沉積在第二氧化矽層之上。
在一些實施例中，第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層在第一開口的擴大部分中橫向延伸。
在一些實施例中，在形成記憶體膜和半導體通道之後，形成垂直延伸穿過介電堆疊層的第二開口，以曝露選擇性磊晶犧牲層的部分，並且形成覆蓋第二開口的側壁的保護層。
在一些實施例中，為了形成保護層，在第二開口的側壁和底表面上形成高k介電層，並且蝕刻掉第二開口的底表面上的高k介電層的部分，以曝露選擇性磊晶犧牲層的部分。
在一些實施例中，為了去除選擇性磊晶犧牲層，透過第二開口對選擇性磊晶犧牲層進行蝕刻；並且為了去除在所述空穴中曝露的記憶體膜的部分，對記憶體膜的所述部分進行蝕刻，直到被半導體通道的部分停止為止。
在一些實施例中，在磊晶生長選擇性磊晶層之後，去除保護層，並且透過第二開口形成記憶體堆疊層來代替介電堆疊層。
在一些實施例中，源極接觸結構形成於第二開口中並垂直延伸穿過記憶體堆疊層，以接觸選擇性磊晶犧牲層。
在一些實施例中，所述基底是矽基底，並且選擇性磊晶層包括單晶矽。
在一些實施例中，為了擴大第一開口的該部分，透過第一開口對選擇性磊晶犧牲層進行回蝕刻。
在一些實施例中，為了形成記憶體膜，接下來將第一氧化矽層、氮化矽層、和第二氧化矽層按照該順序沉積在第一開口的側壁和底表面上，並且為了形成半導體通道，將多晶矽層沉積在第二氧化矽層之上。
在一些實施例中，第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層在第一開口的擴大部分中橫向延伸。
在一些實施例中，在形成記憶體膜和半導體通道之後，形成垂直延伸穿過介電堆疊層的第二開口，以曝露選擇性磊晶犧牲層的部分，並且形成覆蓋第二開口的側壁的保護層。
在一些實施例中，為了形成保護層，在第二開口的側壁和底表面上形成高k介電層，並且蝕刻掉第二開口的底表面上的高k介電層的部分，以曝露選擇性磊晶犧牲層的部分。
在一些實施例中，為了去除選擇性磊晶犧牲層，透過第二開口對選擇性磊晶犧牲層進行蝕刻；並且為了去除在所述空穴中曝露的記憶體膜的部分，對記憶體膜的所述部分進行蝕刻，直到被半導體通道的部分停止為止。
在一些實施例中，在磊晶生長選擇性磊晶層之後，去除保護層，並且透過第二開口形成記憶體堆疊層來代替介電堆疊層。
在一些實施例中，源極接觸結構形成於第二開口中並垂直延伸穿過記憶體堆疊層，以接觸選擇性磊晶犧牲層。
在一些實施例中，所述基底是矽基底，並且選擇性磊晶層包括單晶矽。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。 因此，基於本文呈現的教導和指導，這種調整和修改旨在位於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，進而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍書及其等同物來進行限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:3D記憶體元件
202:基底
204:記憶體堆疊層
206:導電層
208:介電層
210:選擇性磊晶層
212:NAND記憶體串
213:通道結構
214:記憶體膜
216:阻擋層
218:儲存層(電荷捕集層)
220:穿隧層
222:半導體通道
224:帽蓋層
225:通道插塞
226:口袋結構
228:源極接觸結構
230:間隔部
232:源極導體
W1:橫向尺寸
W2:橫向尺寸

Claims (19)

  1. 一種立體(3D)記憶體元件，包括：一基底；位於所述基底上的一選擇性磊晶層；位於所述選擇性磊晶層上的一記憶體堆疊層，所述記憶體堆疊層包括交替的多層導電層和多層介電層；以及一記憶體串，其包括在所述記憶體堆疊層中垂直延伸的一通道結構，以及在所述選擇性磊晶層中垂直延伸的一口袋結構；其中，所述記憶體串包括在所述通道結構中垂直延伸，並且在所述口袋結構中垂直以及橫向延伸並與所述選擇性磊晶層接觸的一半導體通道，其中所述通道結構的橫向尺寸不大於所述口袋結構的橫向尺寸。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述通道結構的橫向尺寸與所述口袋結構的橫向尺寸相同。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述記憶體串包括沿橫向位於所述記憶體堆疊層和所述通道結構中的所述半導體通道之間的一記憶體膜，所述記憶體膜在所述通道結構中垂直延伸，並且在所述口袋結構中橫向延伸。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述記憶體串包括被所述半導體通道包圍的一帽蓋層，所述帽蓋層在所述口袋結構中的橫向尺寸大於所述帽蓋層在所述通道結構中的橫向尺寸。
  5. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述選擇性磊晶層包括單晶矽，並且所述半導體通道包括多晶矽。
  6. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述半導體通道在所述口袋結構中橫向延伸大約20奈米。
  7. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述半導體通道在所述記憶體串的一下端是平的。
  8. 根據申請專利範圍第1項所述的3D記憶體元件，還包括垂直延伸穿過所述記憶體堆疊層，並且與所述選擇性磊晶層接觸的一源極接觸結構。
  9. 一種立體(3D)記憶體元件，包括：一基底；位於所述基底上的一選擇性磊晶層；位於所述選擇性磊晶層上的一記憶體堆疊層，所述記憶體堆疊層包括交替的多層導電層和多層介電層；以及一記憶體串，其包括在所述記憶體堆疊層中垂直延伸的一通道結構，以及在所述選擇性磊晶層中垂直延伸的一口袋結構，其中，所述通道結構的橫向尺寸不大於所述口袋結構的橫向尺寸。
  10. 根據申請專利範圍第9項所述的3D記憶體元件，其中，所述通道結構的橫向尺寸與所述口袋結構的橫向尺寸相同。
  11. 根據申請專利範圍第9項所述的3D記憶體元件，其中，所述記憶體串包括在所述通道結構中垂直延伸，並且在所述口袋結構中垂直以及橫向延伸，並與所述選擇性磊晶層接觸的一半導體通道。
  12. 一種用於形成立體(3D)記憶體元件的方法，包括：在一基底上方形成一選擇性磊晶犧牲層，並且在所述選擇性磊晶犧牲層上方形成一介電堆疊層；形成垂直延伸穿過所述介電堆疊層和所述選擇性磊晶犧牲層的一第一開口；擴大所述第一開口的垂直延伸穿過所述選擇性磊晶犧牲層的部分；接下來沿所述第一開口的側壁和底表面，依順序形成一記憶體膜和一半導體通道；去除所述選擇性磊晶犧牲層，以形成曝露所述記憶體膜的部分的一空穴；去除所述記憶體膜的在所述空穴中曝露的所述部分，以曝露所述半導體通道的部分；以及從所述基底磊晶生長一選擇性磊晶層，以填充所述空穴，並且與所述半導體通道的所述部分接觸。
  13. 根據申請專利範圍第12項所述的方法，其中，擴大所述第一開口的所述部分包括透過所述第一開口對所述選擇性磊晶犧牲層進行一回蝕刻。
  14. 根據申請專利範圍第13項所述的方法，其中，形成所述記憶體膜包括將一第一氧化矽層、一氮化矽層和一第二氧化矽層按照該順序沉積在所述第一開口的側壁和底表面上；並且 形成所述半導體通道包括在所述第二氧化矽層之上沉積一多晶矽層。
  15. 根據申請專利範圍第12項所述的方法，還包括在形成所述記憶體膜和所述半導體通道之後：形成垂直延伸穿過所述介電堆疊層的一第二開口，以曝露所述選擇性磊晶犧牲層的部分；以及形成覆蓋所述第二開口的側壁的一保護層。
  16. 根據申請專利範圍第15項所述的方法，其中，形成所述保護層包括：在所述第二開口的側壁和底表面上沉積一高介電常數(高k)介電層；以及蝕刻掉位於所述第二開口的底表面上的部分所述高k介電層，以曝露所述選擇性磊晶犧牲層的部分。
  17. 根據申請專利範圍第15所述的方法，其中去除所述選擇性磊晶犧牲層，包括透過所述第二開口蝕刻所述選擇性磊晶犧牲層；並且去除所述記憶體膜的在所述空穴中曝露的所述部分，包括對所述記憶體膜的所述部分進行蝕刻，直到停止於所述半導體通道的部分。
  18. 根據申請專利範圍第15項所述的方法，還包括在磊晶生長所述選擇性磊晶層之後：去除所述保護層；以及透過所述第二開口形成一記憶體堆疊層，以代替所述介電堆疊層。
  19. 根據申請專利範圍第18項所述的方法，還包括在所述第二開口中形成一源極接觸結構，所述源極接觸結構垂直延伸穿過所述記憶體堆疊層，以與所述選擇性磊晶犧牲層接觸。
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