TWI692086B - 三維記憶體元件及其形成方法 - Google Patents

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Abstract

本公開提供了一種三維(3D)記憶體元件以及形成3D記憶體元件的方法。在一個示例中，所述3D記憶體元件包括：基底；存儲堆疊體，包括在所述基底上的交錯的導電層和介電層；以及階梯結構，在所述存儲堆疊體的一側上。所述3D記憶體元件還包括：在所述階梯結構中的階梯接觸部；多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯結構。所述多個虛設源極結構圍繞所述階梯接觸部。

Description

三維記憶體元件及其形成方法
本公開的實施例涉及三維(3D)記憶體元件及其製造方法。
通過改進工藝技術、電路設計、程式設計演算法和製造工藝，平面記憶體單元被縮放到較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面工藝和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的存儲密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制信號來往於記憶體陣列的週邊元件。
於此公開了3D記憶體元件和用於形成該元件的方法的實施例。
在一個示例中，提供了一種3D記憶體元件。所述3D記憶體元件包括：基底；存儲堆疊體，包括在所述基底上的交錯的導電層和介電層；以及階梯結構，在所述存儲堆疊體的一側上。所述3D記憶體元件還包括在所述階梯結構中的階梯接觸部。所述3D記憶體元件還包括多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯結構。所述多個虛設源極結構圍繞所述階梯接 觸部。
在另一示例中，提供了一種3D記憶體元件。所述3D記憶體元件包括：基底；存儲堆疊體，具有在所述基底上的交錯的導電層和介電層；以及階梯結構，在所述存儲堆疊體的一側上。所述3D記憶體元件還包括虛設通道結構的陣列，每一個虛設通道結構垂直延伸穿過所述階梯結構。所述3D記憶體元件還包括多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯堆疊體。所述虛設通道結構的子集由所述多個虛設源極結構圍繞。
在又一示例中，提供了一種用於形成3D記憶體元件的方法。所述方法包括在基底上形成介電堆疊體，所述介電堆疊體包括交錯的犧牲層和介電層。所述方法還包括形成在所述介電堆疊體的至少一側上的階梯結構。所述方法還包括形成垂直延伸穿過所述階梯結構的多個虛設通道孔和多個虛設源極孔。所述虛設通道孔的子集由所述多個虛設源極孔圍繞。所述方法還包括形成在所述多個虛設通道孔中的每一個虛設通道孔中的虛設通道結構以及通過經所述虛設源極孔用導電層來替代所述階梯結構中的所述犧牲層來形成在所述階梯結構中的交錯的所述導電層和介電層。另外，所述方法包括形成沿著所述多個虛設源極孔中的每一個虛設源極孔的側壁的間隔物以覆蓋所述階梯結構中的所述導電層以及形成在所述多個虛設源極孔中的每一個虛設源極孔中的所述間隔物內的接觸部。
在再一示例中，提供了一種用於形成3D記憶體元件的方法。所述方法包括在基底上交替地沉積交錯的犧牲層和介電層。所述方法還包括在所述交錯的犧牲層和介電層的至少一側上形成階梯結構。所述方法還包括同時蝕刻穿過所述階梯結構以形成多個虛設通道孔和多個虛設源極孔。所述多個虛設源極孔在沿著平面圖中的橫向方向的行中與所述多個虛設通道孔的部分對準。所述方法還包括在所述多個虛設源極孔中的每一個虛設源極孔和所述多個虛設通道 孔中的每一個虛設通道孔中沉積密封層。所述方法還包括蝕刻掉所述虛設源極孔中的每一個虛設源極孔中的所述密封層。另外，所述方法包括經所述虛設源極孔用多個導電層來替代所述階梯結構中的所述犧牲層以及沿著所述虛設源極孔中的每一個虛設源極孔的側壁沉積間隔物。
100:3D記憶體元件
102:基底
104:記憶體串
106:導電層
108:介電層
116:內部區域
118:外部區域
122、122':階梯接觸部
123、123'、123":階梯接觸部
125、125'、125":階梯接觸部
124:虛設通道結構
126:虛設源極結構
132、133、134、136:行
142:虛線正方形形狀
143:虛線矩形形狀
144:八邊形
145:六邊形
146:菱形形狀
147:虛線正方形形狀
148:正方形形狀
149:菱形形狀
150:存儲區域
160:存儲堆疊體
162:通道結構
164:半導體通道
166:存儲膜
168:覆蓋層
170:半導體插塞
172:通道插塞
175:階梯結構
177:間隔物
178:虛設源極結構
179:接觸部
180:虛設通道結構
122、122':階梯接觸部
123、123'、123":階梯接觸部
124:虛設通道結構
125、125'、125":階梯接觸部
126:虛設源極結構
132、133、134、136:行
142:虛線正方形形狀
143:虛線矩形形狀
144:八邊形
145:六邊形
146:菱形形狀
147:虛線正方形形狀
148:正方形形狀
149:菱形形狀
202:矽基底
203:階梯結構
204:介電堆疊體
206:第一介電層(犧牲層)
208:第二介電層(介電層)
209:虛設通道結構
210:虛設通道孔
211:通道孔
212:虛設源極孔
214:密封層
216:光阻層
218:記憶體串
220:通道結構
222:半導體插塞
224:通道插塞
226:存儲膜
228:半導體通道
229:覆蓋層
230:絕緣層
232:光阻層
234:橫向凹槽
236:導電層
238:存儲堆疊體
240:凹槽
242:間隔物
244:接觸部
246:虛設源極結構
300、400:方法
302、304、306、308、310、312:操作
402、404、406、408、410、412、414:操作
500:3D記憶體元件
502:NAND記憶體串
504:閘極線縫隙(GLS)
506:虛設通道結構
508:階梯接觸部
510:內部區域
在此併入並形成說明書的一部分的附圖示出了本公開的實施例，並且與描述一起，進一步用於解釋本公開的原理並使得本領域技術人員能夠實現和使用本公開。
圖1A-1C示出了根據本公開的一些實施例的示例性3D記憶體元件的平面圖。
圖1D示出了根據本公開的一些實施例的圖1A中所示的3D記憶體元件沿著A-A’方向的截面圖。
圖2A-2L示出了根據本公開的一些實施例的用於形成3D記憶體元件的示例性製造工藝。
圖3示出了根據本公開的一些實施例的用於形成3D記憶體元件的示例性方法的流程圖。
圖4示出了根據本公開的一些實施例的用於形成3D記憶體元件的另一示例性方法的流程圖。
圖5示出了具有閘極線縫隙的示例性3D記憶體元件的平面圖。
將參考附圖描述本公開的實施例。
儘管討論了具體的配置和佈置，但是應當理解的是，這僅僅是為了說明性的目的而進行的。本領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和佈置。對於本領域的技術人員顯而易見的是，本公開還可以採用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”，“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每一個實施例可能不一定包括特定的特徵、結構或特性。而且，這些短語不一定指的是相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來影響該特徵、結構或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如，如於此使用的術語“一個或多個”，至少部分地取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”、“一個”或“該”之類的術語再次可以被理解為傳達單數用法或傳達複數用法，至少部分地取決於上下文。另外，術語“基於”可以理解為不必然意圖傳達排他組因素，而是替代地可以容許不必然清楚描述的附加因素的存在，仍然至少部分取決於上下文。
應當容易理解的是，本公開中的“在……上”、“在……以上”以及“在……之上”的意思應當以最廣泛方式解釋，使得“在……上”不僅意指“直接在某物上”，而且也包括“在某物上”且其間具有中間特徵或層的含義，並且“在……以上”或“在……之上”不僅意指“在某物以上”或“在某物之上”的含義，而且還可以包括“在某物以上”或“在某物之上”且其間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語，諸如“在……之下”、“在……以下”、“下 部”、“在……以上”、“上部”等可以在此用於便於描述，以描述如圖中所示出的一個元件或特徵與別的元件(單個或多個)或特徵(單個或多個)的關係。除了圖中所描繪的取向之外，空間相對術語旨在涵蓋使用或操作中器件的不同取向。設備可另外地取向(旋轉90度或以其他取向)，並且相應地，可以同樣地解釋於此使用的空間相對描述符。
如於此使用的，術語“基底”是指在其上添加後續材料層的材料。 基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括寬廣系列的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料製成。
如於此使用的，術語“層”是指包括具有厚度的區域的材料部分。 層可以在整個下層或上層結構之上延伸，或者可具有小於下層或上層結構的廣度的廣度。此外，層可以是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或處的任何一對水準平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其以上和/或其以下具有一個或多個層。層可以包含多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線和/或過孔接觸部)和一個或多個介電層。
如於此使用的，術語“標稱/標稱上”指的是在一個產品或工藝的設計階段期間設定的對於元件或工藝操作的特性或參數的期望值或目標值與在期望值以上和/或以下的一系列值一起。值的範圍可以歸因於加工工藝或公差的微小變化。如於此使用的，術語“約”指示可以基於與主題半導體器件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示給定量的值，其在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化。
如於此使用的，術語“3D記憶體元件”是指半導體元件，該半導體元件在橫向取向的基底上具有記憶體單元電晶體的垂直取向的串(於此稱作“記憶體串”，諸如NAND記憶體串)，從而記憶體串相對於基底在垂直方向上延伸。如於此使用的，術語“垂直/垂直地”意指標稱上正交於基底的橫向表面。
在3D記憶體元件製造工藝中，閘極替代工藝通常用於形成交替的字元線/介電堆疊體，其中，用導電層來替代犧牲層以形成閘極電極/字元線。虛設通道結構(例如，通過用介電材料填充虛設通道孔形成的)可以用於3D記憶體元件的階梯結構中以防止氧化物層彎曲。隨著3D記憶體元件繼續縮小，閘極替代工藝變得更具有挑戰性。例如，在諸如電荷捕獲3D NAND記憶體元件的一些3D記憶體元件中，形成閘極線縫隙(GLS)以將記憶體串的陣列(例如，在3D記憶體元件的內部區域中)和/或虛設通道結構(例如，在3D記憶體元件的階梯區域中)劃分成不同的存儲區域。通常，GLS具有大的尺寸並且填充有形成在溝槽中的絕緣結構，該溝槽在陣列中橫向延伸。該3D記憶體元件中的閘極替代工藝通常包括蝕刻掉犧牲層並經溝槽沉積導電材料。使用GLS來執行閘極替代工藝具有缺點。例如，在階梯區域中，相鄰的GLS之間的大橫向距離可以導致導電材料不均一地填充在去除犧牲層之後形成的橫向凹槽中，導致形成的閘極電極中的空隙。閘極電極可能具有不期望的高電阻。而且，因為在相鄰的GLS之間形成虛設通道孔，所以用於蝕刻不同位置處的虛設通道孔的邊界條件可能由於大面積GLS的存在而不同，導致虛設通道孔具有不均勻的橫向尺寸。例如，虛設通道孔的橫向尺寸可隨著虛設通道孔遠離GLS移動而逐漸變化，導致記憶體單元的潛在性能變化。另外，GLS佔據的大的面積限制了晶片表面上的用以放置諸如階梯接觸部的其他元件的可使用空間。
例如，圖5示出了具有GLS 504的示例性3D記憶體元件500的平面圖。3D記憶體元件500包括在內部區域510中的NAND記憶體串502的陣列、在階梯區 域520中的虛設通道結構506的陣列和多個平行的GLS 504，多個平行的GLS 504將NAND記憶體串502和虛設通道結構506的陣列劃分成不同的存儲區域(例如，記憶體指狀物或塊)。如圖5中所示，每一個GLS 504在平面圖中(平行於晶片平面)以直線圖案沿著字元線方向橫向延伸。應當注意，X和Y軸包括在圖5中，以示出晶片平面中的兩個正交方向。X方向是字元線方向，並且Y方向是位元線方向。3D記憶體元件500還包括用於在階梯結構中形成字元線接觸部的階梯接觸部508。
在閘極替代工藝期間，用於形成閘極電極的導電材料需要在相鄰的GLS 504之間行進相對長的距離以填充去除犧牲層之後形成的橫向凹槽。此沉積工藝易於受到不均勻沉積的閘極電極和/或空隙的形成的影響。此外，GLS 504的形狀(例如，具有沿著延伸方向(或X方向)的尺寸比沿著擴展維度(或Y方向)的尺寸大得多的縫隙形狀)可以導致不同方向上的晶片平坦度(例如，晶片翹曲偏差(bias))的不平衡變化。翹曲偏差會對形成元件圖案的光學微影製程具有不利影響，從而導致潛在的晶片產量損失。
根據本公開的各種實施例提供適用於通過以虛設源極結構替代GLS來解決上述問題的改進的3D記憶體結構方案。3D記憶體結構包括分佈在虛設通道結構的陣列和/或階梯區域中的階梯接觸部中的多個虛設源極結構。每一個虛設源極結構可以包括虛設源極孔中的絕緣間隔層和間隔層內的導電接觸部。在一些實施例中，一個或多個虛設源極結構與基底接觸並且可在3D記憶體元件和週邊期間之間提供互連。虛設源極結構可以佈置成圖案，例如陣列，因此虛設源極結構可以均勻地分佈在階梯結構中。虛設源極結構的佈置可以改善用於蝕刻階梯區域中的虛設通道孔的均勻性和穩定性。
此外，虛設源極結構的佈置可以允許形成具有改善的均勻性和品質的閘極電極/字元線，降低閘極電極/字元線的電阻率。例如，可以執行閘極替代 工藝以經隨後形成虛設源極結構的虛設源極孔沉積導電材料。因為導電材料行進較短的距離來填滿橫向凹槽以形成閘極電極，所以閘極電極不易受空隙或密度不均勻的影響。
在本公開中，可以通過形成虛設通道孔的相同工藝來形成可以與虛設通道孔具有相同直徑的虛設源極孔，因此虛設源極孔的形成對虛設通道孔的橫向均勻性具有最小的影響。此外，階梯區域中的虛設通道孔和虛設源極孔均可以通過形成內部區域中的通道孔的相同工藝形成。形成通道孔的蝕刻工藝可以進一步導致具有更均勻直徑的通道孔。同時，可以例如基於設計和/或製造要求靈活地確定在階梯區域中形成的虛設通道孔的數量。
圖1A-1C示出了根據一些實施例的示例性3D記憶體元件的平面圖。圖1D示出了圖1中所示的3D記憶體元件的截面圖。圖2A-2L示出了根據一些實施例的示例性3D記憶體元件在示例性製造工藝的各個階段的截面圖。圖3和4各自示出了根據一些實施例的形成3D記憶體元件的示例性方法。
圖1A示出了示例性3D記憶體元件100的平面圖。3D記憶體元件100可以包括存儲區域150。存儲區域150可包括內部區域116(也稱為“核心陣列區域”)和外部區域118(也稱為“階梯區域”)。在一些實施例中，內部區域116是存儲區域150的形成記憶體串104(例如NAND記憶體串)的陣列所在的中心區域，且外部區域118是存儲區域150的圍繞內部區域116(包括側邊和邊沿)而無記憶體串104的其餘區域。
記憶體串104可以佈置在內部區域116中的陣列中。記憶體串104可佈置成任何合適的圖案。取決於製造和/或設計要求，可以在內部區域116中形成任何合適數量的記憶體串104。
階梯區域118可包括多個階梯接觸部122、多個虛設通道結構124、以及分佈在虛設通道結構124和階梯接觸部122之間的多個虛設源極結構126。階梯 接觸部122、虛設通道結構124和/或虛設源極結構126可在階梯區域118中佈置成諸如陣列的任何合適的圖案。如圖1A中所示，諸如由菱形形狀146指示的四個虛設源極結構的多個虛設源極結構可圍繞諸如階梯接觸部122的階梯接觸部。由菱形形狀146指示的四個虛設源極結構可設置為與階梯接觸部122相鄰(例如，在階梯接觸部122與四個虛設源極結構中的每一個之間沒有諸如虛設通道結構、虛設源極結構以及階梯接觸部的其他元件)。由菱形形狀146指示的四個虛設源極結構可與階梯接觸部122間隔開標稱上相等的橫向距離。換句話說，由菱形形狀146指示的四個虛設源極結構可均一或均勻地分佈在階梯接觸部122周圍。
如圖1A中所示，至少兩個虛設源極結構可佈置在沿第一橫向方向(例如，X方向)延伸的第一行132中。例如，行132包括兩個虛設源極結構。另外兩個虛設源極結構可佈置在第二行134中，第二行134沿著正交於第一橫向方向(例如，X方向)的第二橫向方向(例如，Y方向)延伸。例如，行134包括兩個虛設源極結構。
諸如由正方形形狀148指示的四個虛設通道結構的多個虛設通道結構可圍繞階梯接觸部。如圖1A中所示，四個虛設通道結構可與階梯接觸部間隔開標稱上相等的橫向距離。換句話說，圍繞階梯接觸部的虛設通道結構可以均一地分佈在階梯接觸部周圍。
在一些實施例中，多個虛設通道結構中的至少兩個可佈置在沿著與第一或第二橫向方向平行的第三橫向方向延伸的第三行136中。例如，行136包括四個虛設通道結構(兩個在中心，其他兩個在兩端)。行136與Y方向平行，與行134平行，如圖1A中所示。
多個虛設源極結構可與多個虛設通道結構交錯。例如，虛設源極結構可佈置在虛設通道結構的陣列中，其中一個或多個虛設通道結構可設置於兩個虛設源極結構之間，並且反之亦然。
在一些實施例中，至少一個虛設源極結構可設置於兩個階梯接觸部之間。例如，圖1A示出了兩個虛設源極結構設置於階梯接觸部122和122'之間。 圖1B示出了另一個實施例，其中兩個虛設源極結構設置於階梯接觸部123和123'之間，而一個虛設源極結構設置於階梯接觸部123'和123"之間。圖1C示出了另一個實施例，其中一個虛設源極結構設置於階梯接觸部125和125'之間，並且一個虛設源極結構設置於階梯接觸部125'和125"之間。其他數量的虛設源極結構也可設置在兩個階梯接觸部之間。
在一些實施例中，虛設通道結構的子集可由多個虛設源極結構圍繞。參考圖1A，由虛線正方形形狀142指示的四個虛設通道結構由以八邊形144指示的八個虛設源極結構圍繞。在圖1B中所示的實施例中，由虛線矩形形狀143指示的兩個虛設通道結構由以六邊形145指示的六個虛設源極結構圍繞。在圖1C中所示的實施例中，由虛線正方形形狀147指示的一個虛設通道結構由以菱形形狀149指示的四個虛設源極結構圍繞。任何合適數量的虛設通道結構可由任何合適數量的虛設源極結構圍繞。
在一些實施例中，兩個虛設源極結構和兩個虛設通道結構可沿著在第一橫向方向上延伸的第一行對準。例如，如圖1A中所示，行132包括沿著X方向對準的兩個虛設通道結構和兩個虛設源極結構。兩個虛設源極結構由兩個虛設通道結構分開。在另一示例中，如圖1B中所示，兩個虛設源極結構在行133中由一個虛設通道結構分開，而行133包括沿著X方向對準的兩個虛設通道結構和兩個虛設源極結構。返回圖1A，沿著在正交於X方向的Y方向上延伸的第二行134對準兩個其他虛設源極結構和兩個其他虛設通道結構。行132和行134在虛設通道結構處彼此交叉，如圖1A中所示。
雖然圖1A-1C示出了虛設源極結構和虛設通道結構的某些示例性佈置，但應當注意，虛設源極結構126和/或虛設通道結構124可以任何合適的佈置 分佈或佈置在外部區域118中。例如，虛設源極結構126可在平面圖中佈置成圖案(例如，具有以規則間隔重複的相同形狀的佈置)。在一些實施例中，虛設源極結構126佈置成陣列。
在一些實施例中，每一個行中的虛設源極結構126的數量和與虛設源極結構126對準的虛設通道結構124的數量/佈置可改變。例如，在行中，每兩個相鄰的虛設源極結構126可由多於或少於兩個的虛設通道結構分開。在一些實施例中，圍繞一個或多個虛設通道結構124的虛設源極結構的數量可以大於或小於八、六或四。虛設源極結構126的橫向尺寸(例如，直徑)可標稱上與虛設通道結構124和/或記憶體串104的橫向尺寸(例如，直徑)相同。虛設源極結構126和虛設通道結構124的具體佈置可基於不同的製造和/或設計要求來確定，並且不應該受到本公開的實施例的限制。
虛設源極結構126的佈置可在許多方面改善3D記憶體元件100的製造和元件性能。例如，通過從階梯區域118去除GLS，更多的空間可用於諸如階梯接觸部122的其它結構。虛設源極結構126分佈在虛設通道結構124中並且還圍繞到相應的階梯接觸部122的橫向距離標稱上相同的階梯接觸部122。在閘極替代工藝中，用於形成閘極電極的導電材料可行進標稱上相同的距離至去除犧牲層之後形成的圍繞橫向凹槽。這可以有助於形成具有改善的均勻性和品質的閘極電極，降低閘極電極的電阻率。虛設源極結構126的佈置還允許更多的階梯接觸部更靠近且更均勻地設置。而且，虛設源極結構126的佈置和尺寸可以導致在蝕刻工藝期間階梯區域118中的不同位置處的虛設通道孔的邊界條件的變化減小。因此，形成的虛設通道孔的橫向尺寸可具有改善的均勻性。此外，可在階梯區域118中靈活地確定虛設通道結構的數量。這可進一步增大蝕刻工藝期間階梯區域118的穩定性。虛設源極結構126的橫向尺寸和分佈還可減小3D記憶體元件100的翹曲偏差，從而減小3D記憶體元件100的表面平坦度的變化。虛設通道結構和虛 設源極結構的對稱架構可以改善蝕刻工藝的性能和效率。可基於階梯區域的尺寸採用不同的佈局、圖案和設計。
圖1D示出了根據本公開的一些實施例的沿著圖1A中所示的A-A'方向的示例性3D記憶體元件100的截面圖。3D記憶體元件100可以包括基底102，其可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其他合適的材料。在一些實施例中，基底102是減薄的基底(例如，半導體層)，其通過研磨、蝕刻、化學機械拋光(CMP)或其任何組合而減薄。
3D記憶體元件100可以包括基底102以上的記憶體陣列元件。應當注意，X和Z軸/方向包括在圖1D中以進一步示出3D記憶體元件100中的元件的空間關係。基底102包括在XY平面中橫向延伸的兩個橫向表面：晶片正面上的頂表面，其上可以形成3D記憶體元件100；以及與晶片正面相對的背面上的底表面。Z軸正交於X和Y軸。如於此使用的，一個元件(例如，層或元件)是在半導體元件(例如，3D記憶體元件100)的另一元件(例如，層或元件)“上”、“以上”還是“以下”是當基底在Z方向上位於半導體元件的最低平面中時，相對於半導體元件的基底(例如，基底102)在Z方向(正交於XY平面的垂直方向)上確定的。用於描述空間關係的相同概念適用於整個本公開。
3D記憶體元件100可以是單片3D記憶體元件的部分。術語“單片”意味著3D記憶體元件的元件(例如，週邊元件和記憶體陣列元件)形成在單個基底上。對於單片3D記憶體元件，由於週邊元件處理和記憶體陣列元件處理的盤旋(convolution)，製造遇到了額外的限制。例如，記憶體陣列元件(例如，NAND記憶體串)的製造受到與已經形成或將要形成在相同基底上的週邊元件相關聯的熱預算的約束。
替代地，3D記憶體元件100可以是非單片3D記憶體元件的部分，其中 元件(例如，週邊元件和記憶體陣列元件)可分開形成在不同基底上，並且然後被鍵合，例如，以面對面的方式。在一些實施例中，記憶體陣列元件基底(例如，基底102)保持為鍵合的非單片3D記憶體元件的基底，且週邊元件(例如，包括用於促進3D記憶體元件100的操作的任何合適的數位、類比和/或混合信號週邊電路，諸如頁面緩衝器、解碼器和鎖存器，未示出)被翻轉並且面向下朝向記憶體陣列元件(例如，NAND記憶體串)用於混合鍵合。應當理解，在一些實施例中，記憶體陣列元件基底(例如，基底102)被翻轉並且面向下朝向週邊元件(未示出)用於混合鍵合，使得在鍵合的非單片3D記憶體元件中，記憶體陣列元件在週邊元件以上。記憶體陣列元件基底(例如，基底102)可以是減薄的基底(其不是鍵合的非單片3D記憶體元件的基底)，並且非單片3D記憶體元件的後端工序(BEOL)互連，可以在減薄的記憶體陣列元件基底的背面上形成。
在一些實施例中，3D記憶體元件100是在其中以均在基底102以上垂直延伸的NAND記憶體串104的陣列的形式提供記憶體單元的NAND快閃記憶體元件。NAND記憶體串104可以延伸穿過多個均包括導電層106和介電層108的對(於此稱為“導體/介電層對”)。堆疊的導體/介電層對於此也稱為“存儲堆疊體”160。在一些實施例中，絕緣層(未示出)形成於基底102和存儲堆疊體160之間。存儲堆疊體160中的導體/介電層對的數量(例如，32、64、96、或128)確定3D記憶體元件100的記憶體單元的數量。存儲堆疊體160可以包括交錯的導電層106和介電層108。至少在橫向方向上的一側，存儲堆疊體160可以包括階梯結構175。存儲堆疊體160中的導電層106和介電層108可以在垂直方向上交替。導電層106可以包括導電材料，該導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層108可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。
如圖1D中所示，記憶體串104可以包括垂直延伸穿過存儲堆疊體160 的通道結構162。通道結構162可以包括填充有半導體材料(例如，作為半導體通道164)和介電材料(例如，作為存儲膜166)的通道孔。在一些實施例中，半導體通道164包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，存儲膜166是複合層，該複合層包括隧穿層、儲存層(也被稱為“電荷捕獲層”)和阻擋層。通道結構162的通道孔的其餘空間可以部分或完全填充有覆蓋層168，覆蓋層168包括諸如氧化矽的介電材料。通道結構162可具有圓柱形狀(例如，柱形狀)。 根據一些實施例，覆蓋層168、半導體通道164、隧穿層、儲存層和阻擋層以此順序從中心朝向柱的外表面徑向佈置。隧穿層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或其任何組合。在一個示例中，存儲膜166可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，存儲堆疊體160中的導電層106用作記憶體串104中的記憶體單元的閘極電極/閘導體/閘極線。導電層106可以包括多個NAND記憶體單元的多個控制閘極，並且可以作為在存儲堆疊體160的邊緣處(例如，在存儲堆疊體160的階梯結構175中)結束的字元線橫向延伸。在一些實施例中，字元線在正交於Y方向和Z方向的X方向上延伸。位元線在正交於X方向和Z方向的Y方向上延伸。在一些實施例中，記憶體串104中的記憶體單元電晶體包括由鎢製成的閘極導體(例如，導電層106的鄰接通道結構162的部分)、包括鈦/氮化鈦(Ti/TiN)或鉭/氮化鉭(Ta/TaN)的黏附層(未示出)、由高k介電材料製成的閘極介電層(未示出)和通道結構162。
在一些實施例中，記憶體串104還在記憶體串104的下部部分(例如，在下端部)中包括半導體插塞170。如於此使用的，當基底102位於3D記憶體元件100的最低平面中時，部件(例如，記憶體串104)的“上端部”是在z方向上更遠離基底102的端部，並且部件(例如，記憶體串104)的“下端部”是在Z方 向上更靠近基底102的端部。半導體插塞170可以包括諸如矽的半導體材料，其是在任何合適的方向上從基底102磊晶生長的。應當理解，在一些實施例中，半導體插塞170包括單晶矽，與基底102的材料相同。換句話說，半導體插塞170可以包括與基底102的材料相同的磊晶生長的半導體層。在一些實施例中，半導體插塞170的部分在基底102的頂表面之上並與半導體通道164接觸。半導體插塞170可以用作由記憶體串104的源極選擇閘極控制的通道。
在一些實施例中，記憶體串104還在記憶體串104的上部部分(例如，在上端部)中包括通道插塞172。通道插塞172可以與半導體通道164的上端部接觸。通道插塞172可包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。 在一些實施例中，通道插塞172包括填充有作為黏附層的Ti/TiN或Ta/TaN和作為導電層的鎢的開口。通過在3D記憶體元件100的製造期間覆蓋通道結構162的上端部，通道插塞172可以用作蝕刻停止層以防止蝕刻填充在通道結構162中的介電層，諸如氧化矽和氮化矽。在一些實施例中，通道插塞172還用作記憶體串104的汲極。
在一些實施例中，3D記憶體元件100還包括虛設通道結構180。每一個虛設通道結構180垂直延伸穿過階梯結構175。虛設通道結構180可包括諸如氧化矽的介電材料。在一些實施例中，虛設通道結構180可達到基底102並與基底102接觸。虛設通道結構180可具有與通道結構162的直徑標稱上相同的直徑。
在一些實施例中，3D記憶體元件100還包括虛設源極結構178。每一個虛設源極結構178可以垂直延伸穿過階梯結構175。在一些實施例中，虛設源極結構178包括填充有導電材料作為接觸部179的虛設源極孔。虛設源極結構178還可以包括由接觸部179和存儲堆疊體160之間的任何合適的介電材料(例如，氧化矽)製成的間隔物177，以將存儲堆疊體160中的圍繞導電層106與接觸部179分開。結果，虛設源極結構178可以將3D記憶體元件100橫向分開為多個存儲區域， 例如記憶體塊。在一些實施例中，虛設源極結構178可用作將3D記憶體元件100與其它週邊元件連接的互連。
如下面詳細描述的，由於用於形成虛設源極孔的蝕刻工藝(例如，深反應離子蝕刻(DRIE))的限制，特別是當存儲堆疊體160的層級繼續增加時，虛設源極孔的側壁輪廓不是如圖1D中所示的直的，而是傾斜的。在一些實施例中，虛設源極孔(和虛設源極結構178)的橫向尺寸從頂部到底部減小。也就是說，虛設源極結構178在其上部部分的橫向尺寸可以大於在其下部部分的橫向尺寸。
圖2A-2L示出了根據本公開的一些實施例的用於形成3D記憶體元件的示例性製造工藝。圖3示出了根據本公開的一些實施例的用於形成3D記憶體元件的示例性方法300的流程圖。圖4示出了根據本公開的一些實施例的用於形成3D記憶體元件的另一示例性方法400的流程圖。圖2A-2L和3-4中描繪的3D記憶體元件100的示例包括圖1A-1D中描繪的3D記憶體元件100。將一起描述圖2A-2L和3-4。應當理解，方法300和400中所示的操作不是窮舉的並且也能夠在任何示出的操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖3-4中所示的順序不同的循序執行。
參照圖3，方法300開始於操作302，其中在基底上形成介電堆疊體，並且在介電堆疊體的至少一側上形成階梯結構。基底可以是矽基底。介電堆疊體可包括交錯的犧牲層和介電層。在圖4中的方法400的示例中，在操作402，交錯的犧牲層和介電層交替地沉積在基底上，並且階梯結構在交錯的犧牲層和介電層的至少一側上。
參照圖2A，在矽基底202上形成包括多對第一介電層(也稱為“犧牲層”206)和第二介電層208(在此一起稱為“介電層對”)的介電堆疊體204。 也就是說，根據一些實施例，介電堆疊體204包括交錯的犧牲層206和介電層208。 介電層208和犧牲層206可以交替地沉積在矽基底202上以形成介電堆疊體204。在一些實施例中，每一個介電層208包括氧化矽層，並且每一個犧牲層206包括氮化矽層。介電堆疊體204可以通過一種或多種薄膜沉積工藝形成，該一種或多種薄膜沉積工藝包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，通過在矽基底202上沉積諸如氧化矽的介電材料，在矽基底202和介電堆疊體204之間形成絕緣層(未示出)。
如圖2A中示出的，階梯結構203形成於介電堆疊體204的側面上。階梯結構203可以通過所謂的“整修-蝕刻”工藝來形成，其中，在每一個迴圈中，對圖案化的光阻層進行整修(例如，增加地和向內地蝕刻，通常從所有方向)，接著使用經整修的光阻層作為蝕刻遮罩來蝕刻介電/犧牲層對的暴露的部分以形成階梯結構203的一個臺階。
方法300進行到操作304，如圖3中示出的，其中穿過階梯結構形成多個虛設通道孔和多個虛設源極孔。在圖4中的方法400的示例中，在操作404，穿過階梯結構中的交錯的犧牲層和介電層形成多個虛設通道孔和多個虛設源極孔。通過例如使用蝕刻遮罩執行各向異性蝕刻工藝以去除階梯結構的部分，可以穿過階梯結構同時形成多個虛設通道孔和多個虛設源極孔。另外，可以通過相同的蝕刻工藝與介電堆疊體中的通道孔同時形成多個虛設通道孔和多個虛設源極孔。多個虛設源極孔可以與沿著橫向方向(例如，X方向)的行中的多個虛設通道孔的部分對準。虛設通道孔的子集可以由多個虛設源極孔圍繞。
如圖2A中示出的，穿過階梯結構203同時形成多個虛設通道孔210和虛設源極孔212。還可穿過介電堆疊體204的內部區域同時形成多個通道孔211。 在一些實施例中，通過曝光、顯影和蝕刻在介電堆疊體204上圖案化蝕刻遮罩(未示出)。蝕刻遮罩可以是光阻遮罩或基於曝光遮罩圖案化的硬遮罩。曝光遮罩和/或蝕刻遮罩可以在其上具有虛設通道孔210、虛設源極孔212和/或通道孔211的圖 案。在一些實施例中，蝕刻遮罩包括用於形成虛設通道孔210的第一開口和用於形成虛設源極孔212的第二開口的陣列。第一開口和第二開口可以具有標稱上相同的橫向尺寸(例如，直徑)。在一些實施例中，虛設通道孔210和虛設源極孔212具有標稱上相同的橫向尺寸(例如，直徑)。在一些實施例中，虛設通道孔210、虛設源極孔212和通道孔211具有標稱上相同的橫向尺寸(例如，直徑)。
如圖2A中示出的，使用圖案化的蝕刻遮罩通過一個或多個濕式蝕刻和/或乾式蝕刻工藝(諸如DRIE)蝕刻穿過介電堆疊體204的部分，以同時形成由曝光遮罩和/或蝕刻遮罩限定的圖案中的虛設通道孔210和虛設源極孔212。在一些實施例中，虛設通道孔210和虛設源極孔212進一步垂直延伸到矽基底202的上部部分中。穿過介電堆疊體204的蝕刻工藝可以不停止在矽基底202的頂部表面並且可以繼續蝕刻矽基底202的部分。在一些實施例中，獨立的蝕刻工藝用於在蝕刻穿過介電堆疊體204之後蝕刻矽基底202的部分。在一些實施例中，虛設通道孔210的橫向尺寸(例如，直徑D1)標稱上與虛設源極孔212的橫向尺寸(例如，直徑D2)相同，並且還可標稱上與通道孔211的橫向尺寸(例如，直徑D3)相同。
方法300進行到操作306，如圖3中示出的，其中在每一個虛設通道孔中形成虛設通道結構。在圖4中的方法400的示例中，在操作406，在每一個虛設源極孔中形成密封層。在一些實施例中，在每一個通道孔中形成通道結構。半導體插塞形成在每一個通道孔的下部部分中，並且通道插塞形成在每一個通道孔的上部部分中。
如圖2B中示出的，形成密封層214以填充並覆蓋虛設通道孔210、虛設源極孔212和通道孔211。可以通過使用包括ALD、CVD、PVD、任何其他合適的工藝、或其任何組合的一種或多種薄膜沉積工藝沉積諸如多晶矽的犧牲層(稍後將被去除)來形成密封層214，以部分地填充和覆蓋通道孔211和虛設源極孔212。在一些實施例中，密封層214通過快速密封沉積工藝形成。虛設通道結構209 形成有虛設通道孔210，虛設通道孔210填充有密封層214。
在形成密封層214之後，重新打開通道孔211。如圖2C中示出的，使用曝光和顯影工藝圖案化光阻層216(作為通道孔重新打開遮罩)以覆蓋虛設通道孔210和虛設源極孔212正上方的密封層214的部分。如圖2D中示出的，使用濕式蝕刻和/或乾式蝕刻工藝去除通道孔211正上方的密封層214的部分，因為它們未被光阻層216覆蓋，留下密封層214以填充並覆蓋僅虛設源極孔212和虛設通道孔210。通道孔211由此被重新打開用於以後的工藝。
如圖2E中示出的，通過用半導體材料(例如，從矽基底202磊晶生長的單晶矽或沉積在矽基底202之上的多晶矽)在任何合適的方向上(例如，從底表面和/或側表面)填充通道孔211的下部部分(圖2D中所示)來形成半導體插塞222。用於磊晶生長半導體插塞222的製造工藝可包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MBE)或其任何組合。
如圖2E中示出的，通道結構220形成在通道孔211中的半導體插塞222以上。通道結構220可以包括存儲膜226(例如，包括阻擋層、儲存層和隧穿層)和形成在半導體插塞222以上的半導體通道228。在一些實施例中，首先沿著通道孔211的側壁和底表面沉積存儲膜226，並且然後在存儲膜226之上和半導體插塞222以上沉積半導體通道228。阻擋層、儲存層以及隧穿層可以使用諸如ALD、CVD、PVD、任何其他合適的工藝或其任何組合的一種或多種薄膜沉積工藝以此順序依次沉積以形成存儲膜226。然後可以使用諸如ALD、CVD、PVD、任何其他合適的工藝或其任何組合的一種或多種薄膜沉積工藝將半導體通道228沉積在隧穿層上。在一些實施例中，通過在沉積半導體通道228(諸如氧化矽)之後沉積介電材料，在通道孔211的其餘空間中填充覆蓋層229。
如圖2E中示出的，通道插塞224形成在通道孔211的上部部分中。在一些實施例中，在介電堆疊體204的頂表面上和通道孔211的上部部分中的存儲膜 226、半導體通道228和覆蓋層229的部分可以通過CMP、研磨、濕式蝕刻和/或乾式蝕刻去除，以在通道孔211的上部部分中形成凹槽。然後可以通過用諸如CVD、PVD、ALD、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積工藝將諸如金屬的導電材料沉積到凹槽中來形成通道插塞224。由此形成記憶體串218(例如，NAND記憶體串)。在一些實施例中，在形成記憶體串218的通道結構220之後，在介電堆疊體204上形成包括諸如氧化矽的介電材料的絕緣層230。
方法400進行到操作408，如圖4中示出的，其中在通道孔中形成通道結構之後，從每一個虛設源極孔去除密封層。如圖2F中示出的，使用曝光和顯影工藝圖案化光阻層232(作為虛設源極孔重新打開遮罩)以覆蓋記憶體串218和虛設通道結構209正上方的絕緣層230的部分。如圖2G中示出的，使用濕式蝕刻和/或乾式蝕刻工藝去除虛設源極孔212正上方的絕緣層230的部分和填充並覆蓋虛設源極孔212(圖2F中所示)的密封層214，因為它們未被光阻層232覆蓋(圖2F中所示)。由此重新打開虛設源極孔212用於以後工藝。
方法300進行到操作308，如圖3中示出的，其中在階梯結構中形成交錯的導電層和介電層。在圖4中的方法400的示例中，在操作410，穿過虛設源極孔形成多個導電層。在一些實施例中，形成交錯的導電層和介電層包括蝕刻介電堆疊體中的犧牲層，以及經虛設源極孔沉積存儲堆疊體的導電層。
如圖2H中示出的，通過對介電層208有選擇性的濕式蝕刻和/或乾式蝕刻去除介電堆疊體204中的犧牲層206(圖2G中示出)。在完全蝕刻掉犧牲層206之後，可以形成連接到虛設源極孔212的橫向凹槽234。在一些實施例中，通過將虛設源極孔212暴露於熱磷酸來促進蝕刻工藝，通過該熱磷酸，犧牲層206中的氮化矽相對於介電層208中的氧化矽被優先蝕刻。
如圖2I中示出的，導電層236沿著虛設源極孔212的側壁形成並填充在橫向凹槽234中(圖2H中所示)。在一些實施例中，導電層236是包括黏附層和導 體層(例如，閘極導體/閘極線)的複合層。在一些實施例中，在導電層236的沉積之前沉積閘極介電層(未示出)。可以通過諸如ALD、CVD、PVD、任何其他合適的工藝或其任何組合的一種或多種薄膜沉積工藝來形成閘極介電層和導電層236。閘極介電層可包括介電材料，該介電材料包括氮化矽、高k介電或其任何組合。導電層236可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，閘極介電層、黏附層和導體層均通過CVD工藝形成，該工藝中，反應氣體通過虛設源極孔212到達橫向凹槽234並且沿著虛設源極孔212和橫向凹槽234的側壁反應和沉積。導電層236從而替代犧牲層206，以將介電堆疊體204轉移到存儲堆疊體238中。
如圖2J中示出的，通過蝕刻鄰接虛設源極孔212的側壁的存儲堆疊體238的導電層236的部分來形成鄰接虛設源極孔212的側壁的凹槽240。在一些實施例中，通過經虛設源極孔212將蝕刻劑施加到導電層236來形成凹槽240，以沿著虛設源極孔212的側壁完全去除導電層236的部分，並進一步蝕刻橫向凹槽234中的導電層236的部分(圖2H中所示)。凹槽240的尺寸可以通過蝕刻速率(例如，基於蝕刻劑溫度和濃度)和/或蝕刻時間來控制。
方法300進行到操作310，如圖3中示出的，其中沿著虛設源極孔的側壁形成間隔物以覆蓋導電層並將存儲堆疊體的導電層與後面形成在虛設源極孔中的接觸部電分開。在圖4的示例中，在操作412，沿著每一個虛設源極孔的側壁沉積間隔物。如圖2K中示出的，使用一種或多種薄膜沉積工藝(諸如ALD、CVD、PVD、任何其他合適的工藝或其任何組合)沿著虛設源極孔212的側壁和在凹槽240中(圖2J中所示)形成間隔物242。間隔物242可以包括諸如氧化矽和氮化矽的介電材料的單層或複合層。通過覆蓋虛設源極孔的側壁以及用間隔物242填充凹槽240，存儲堆疊體238的導電層236(例如，閘極線)可以通過間隔物242與後面在虛設源極孔212中形成的接觸部電分開。
方法300進行到操作312，如圖3中示出的，其中在虛設源極孔中的間隔物內形成接觸部。在圖4中的方法400的示例中，在操作414，在虛設源極孔中的間隔物內形成接觸部。接觸部可電連接到其他週邊元件。接觸部可以沉積在每一個虛設源極孔中的間隔物之上。如圖2L中示出的，在虛設源極孔212中的間隔物242內形成接觸部244(圖2K中所示)。可以通過使用諸如ALD、CVD、PVD、任何其他合適的工藝或其任何組合的一種或多種薄膜沉積工藝在虛設源極孔中的間隔物242之上沉積導電材料來形成接觸部244，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。由此在虛設源極孔中形成包括間隔物242和接觸部244的虛設源極結構246，虛設源極結構246由多個虛設通道結構209圍繞。在內部區域(例如，圖1A中所示的內部區域116)中，可以形成源極結構。形成於內部區域中的源極結構可經由諸如矽基底202中的摻雜區域(未示出)的公共源極與圍繞通道結構(例如，圖2E所示的記憶體串218的通道結構220)連接。在一些實施例中，虛設源極結構246可不連接至內部區域中的通道結構。 而是，虛設源極結構246可與內部區域中的源極結構同時形成，並在閘極替代工藝之後用作機械支撐結構，而不連接至內部區域中的通道結構。在一些實施例中，虛設源極結構246可不達到矽基底202。例如，虛設源極結構246可在矽基底202以上，並仍然達到介電堆疊體的下部部分以執行閘極替代工藝。
在一些實施例中，通過將導電材料同時填充到虛設源極孔212和階梯接觸部122(圖1A中所示)，接觸部244可與字元線接觸部同時形成。以此方式，可以在形成字元線接觸部的相同工藝中形成虛設源極結構。
在一些實施例中，在閘極替代工藝之後，可以給虛設源極孔212填充介電材料，而無導電材料。例如，當在與形成字元線接觸部分開的步驟中填充虛設源極孔212時，可以使用任何合適的材料來形成虛設源極結構246，包括介電材料、導電材料或其任何組合。當使用導電材料來填充虛設源極孔212(例如， 接觸部244)時，虛設源極結構246可用作將3D記憶體元件100與其它週邊元件連接的互連。當使用介電材料來填充虛設源極孔212時，虛設源極結構246可用作機械支撐結構以改善階梯區域的穩定性。
在一些實施例中，一種3D記憶體元件，包括：基底；存儲堆疊體，包括在所述基底上的交錯的導電層和介電層；階梯結構，在所述存儲堆疊體的一側上；階梯接觸部，在所述階梯結構中；以及多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯結構。所述多個虛設源極結構圍繞所述階梯接觸部。
在一些實施例中，所述多個虛設源極結構設置為與所述階梯接觸部相鄰。
在一些實施例中，所述多個虛設源極結構中的至少兩個虛設源極結構到所述階梯接觸部的橫向距離標稱上相等。
在一些實施例中，所述多個虛設源極結構到所述階梯接觸部的橫向距離標稱上相等。
在一些實施例中，在平面圖中，所述多個虛設源極結構中的至少兩個虛設源極結構佈置在沿著第一橫向方向延伸的第一行中。
在一些實施例中，在所述平面圖中，至少兩個其他虛設源極結構佈置在第二行中，所述第二行沿著正交於所述第一橫向方向的第二橫向方向延伸。
在一些實施例中，所述3D記憶體元件還包括圍繞所述階梯接觸部的多個虛設通道結構，每一個虛設通道結構垂直延伸穿過所述階梯結構。
在一些實施例中，所述多個虛設通道結構到所述階梯接觸部的橫向距離標稱上相等。
在一些實施例中，在所述平面圖中，所述多個虛設源極結構與所述多個虛設通道結構交錯。
在一些實施例中，在所述平面圖中，所述多個虛設通道結構中的至少兩個虛設通道結構佈置在第三行中，所述第三行沿著與所述第一橫向方向或所述第二橫向方向平行的第三橫向方向延伸。
在一些實施例中，所述3D記憶體元件還包括第一階梯接觸部和第二階梯接觸部，其中，至少一個虛設源極結構設置於所述第一階梯接觸部和所述第二階梯接觸部之間。
在一些實施例中，至少兩個虛設源極結構設置於所述第一階梯接觸部和所述第二階梯接觸部之間。
在一些實施例中，所述多個虛設源極結構與所述基底接觸。
在一些實施例中，所述多個虛設源極結構不與所述基底接觸。
在一些實施例中，一種3D記憶體元件，包括：基底；存儲堆疊體，具有在所述基底上的交錯的導電層和介電層；階梯結構，在所述存儲堆疊體的一側上；虛設通道結構的陣列，每一個虛設通道結構垂直延伸穿過所述階梯結構；以及多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯堆疊體。所述虛設通道結構的子集由所述多個虛設源極結構圍繞。
在一些實施例中，至少一個虛設通道結構由至少四個虛設源極結構圍繞。
在一些實施例中，至少兩個虛設通道結構由至少六個虛設源極結構圍繞。
在一些實施例中，至少四個虛設通道結構由至少八個虛設源極結構圍繞。
在一些實施例中，在平面圖中，兩個虛設源極結構和兩個虛設通道結構沿著在第一橫向方向上延伸的第一行對準。
在一些實施例中，所述兩個虛設源極結構由所述兩個虛設通道結構 分開。
在一些實施例中，所述兩個虛設源極結構由所述兩個虛設通道結構中的一個虛設通道結構分開。
在一些實施例中，在所述平面圖中，兩個其他虛設源極結構和兩個其他虛設通道結構沿著在正交於所述第一橫向方向的第二橫向方向上延伸的第二行對準。
在一些實施例中，所述第一行和所述第二行在虛設通道結構處彼此交叉。
在一些實施例中，至少一個虛設源極結構包括與所述基底接觸的導體層。
在一些實施例中，所述至少一個虛設源極結構包括沿著所述導體層的側壁圍繞所述導體層的間隔物，所述間隔物包括介電材料。
在一些實施例中，所述多個虛設源極結構與所述基底接觸。
在一些實施例中，所述多個虛設源極結構不與所述基底接觸。
在一些實施例中，一種用於形成3D記憶體元件的方法，包括如下操作。首先在基底上形成介電堆疊體，所述介電堆疊體包括交錯的犧牲層和介電層。形成在所述介電堆疊體的至少一側上的階梯結構。形成垂直延伸穿過所述階梯結構的多個虛設通道孔和多個虛設源極孔。所述虛設通道孔的子集由所述多個虛設源極孔圍繞。形成在所述多個虛設通道孔中的每一個虛設通道孔中的虛設通道結構。通過經所述虛設源極孔用導電層來替代所述階梯結構中的所述犧牲層，形成在所述階梯結構中的交錯的所述導電層和介電層。形成沿著所述多個虛設源極孔中的每一個虛設源極孔的側壁的間隔物，以覆蓋所述階梯結構中的所述導電層。形成在所述多個虛設源極孔中的每一個虛設源極孔中的所述間隔物內的接觸部。
在一些實施例中，形成所述多個虛設通道孔和所述多個虛設源極孔包括執行圖案化工藝以同時形成穿過所述階梯結構的所述多個虛設通道孔和所述多個虛設源極孔。
在一些實施例中，所述方法還包括：在形成穿過所述階梯結構的所述多個虛設通道孔和所述多個虛設源極孔的同時，形成穿過所述介電堆疊體的多個通道孔。
在一些實施例中，所述方法還包括：在所述虛設源極孔中的每一個虛設源極孔中形成密封層。在所述虛設源極孔中的每一個虛設源極孔中形成所述密封層之後，形成多個通道結構。在形成所述多個通道結構之後，從所述虛設源極孔中的每一個虛設源極孔去除所述密封層。
在一些實施例中，經所述虛設源極孔用所述導電層替代所述階梯結構中的所述犧牲層包括：在形成所述多個通道結構之後，經所述虛設源極孔中的每一個虛設源極孔去除所述階梯結構中的所述犧牲層，以形成多個橫向凹槽；以及沉積導電材料以填滿所述多個橫向凹槽。
在一些實施例中，所述方法還包括在形成所述間隔物之前形成鄰接所述虛設源極孔中的每一個虛設源極孔的側壁的多個凹槽。
在一些實施例中，形成所述多個凹槽包括蝕刻所述階梯結構中的所述導電層的鄰接所述虛設源極孔的所述側壁的部分。
在一些實施例中，一種用於形成3D記憶體元件的方法，包括如下操作。首先在基底上交替地沉積交錯的犧牲層和介電層。在所述交錯的犧牲層和介電層的至少一側上形成階梯結構。通過同時蝕刻穿過所述階梯結構來形成多個虛設通道孔和多個虛設源極孔。所述多個虛設源極孔在沿著平面圖中的橫向方向的行中與所述多個虛設通道孔的部分對準。在所述多個虛設源極孔中的每一個虛設源極孔和所述多個虛設通道孔中的每一個虛設通道孔中沉積密封層。 在所述虛設源極孔中的每一個虛設源極孔中蝕刻掉所述密封層。經所述虛設源極孔用多個導電層來替代所述階梯結構中的所述犧牲層。沿著所述虛設源極孔中的每一個虛設源極孔的側壁沉積間隔物。
在一些實施例中，所述方法還包括在所述多個虛設源極孔中的每一個虛設源極孔中的所述間隔物內沉積接觸部。
在一些實施例中，所述方法還包括在所述階梯結構上圖案化蝕刻遮罩。所述蝕刻遮罩包括與所述多個虛設通道孔對應的多個第一開口和與所述多個虛設源極孔對應的多個第二開口。
在一些實施例中，在所述多個虛設源極孔中的每一虛設源極孔中沉積密封層包括：執行快速密封沉積工藝以在所述多個虛設源極孔和所述多個虛設通道孔中沉積密封材料。
具體實施例的前述描述將充分揭示本公開的一般性質，使得在不脫離本公開的一般概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應該具體實施例的各種應用，而無需過多的實驗。因此，基於於此給出的教導和指導，這些改編和修改旨在在所公開的實施例的等同物的含義和範圍內。應理解，於此的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經借助於示出指定功能及其關係的實現的功能構建塊描述了本公開的實施例。為了便於描述，這裡任意定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所預期的本公開的一個或多個但不是所有示例性實施例，並且因此，不旨在以任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，而應僅 根據以下請求項及其等同物來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
104:記憶體串
116:內部區域
118:外部區域
122、122':階梯接觸部
124:虛設通道結構
126:虛設源極結構
132、134、136:行
142:虛線正方形形狀
144:八邊形
146:菱形形狀
148:正方形形狀
150:存儲區域

Claims (20)

  1. 一種三維(3D)記憶體元件，包括：基底；存儲堆疊體，包括在所述基底上的交錯的導電層和介電層；階梯結構，在所述存儲堆疊體的一側上；階梯接觸部，在所述階梯結構中；以及多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯結構，所述多個虛設源極結構圍繞所述階梯接觸部。
  2. 如請求項1所述的3D記憶體元件，其中，所述多個虛設源極結構設置為與所述階梯接觸部相鄰。
  3. 如請求項1所述的3D記憶體元件，其中，所述多個虛設源極結構中的至少兩個虛設源極結構到所述階梯接觸部的橫向距離標稱上相等。
  4. 如請求項1所述的3D記憶體元件，其中，所述多個虛設源極結構到所述階梯接觸部的橫向距離標稱上相等。
  5. 如請求項1所述的3D記憶體元件，其中，在平面圖中，所述多個虛設源極結構中的至少兩個虛設源極結構佈置在沿著第一橫向方向延伸的第一行中。
  6. 如請求項5所述的3D記憶體元件，其中，在所述平面圖中，至少兩個 其他虛設源極結構佈置在第二行中，所述第二行沿著正交於所述第一橫向方向的第二橫向方向延伸。
  7. 如請求項5所述的3D記憶體元件，還包括圍繞所述階梯接觸部的多個虛設通道結構，每一個虛設通道結構垂直延伸穿過所述階梯結構。
  8. 一種三維(3D)記憶體元件，包括：基底；存儲堆疊體，包括在所述基底上的交錯的導電層和介電層；階梯結構，在所述存儲堆疊體的一側上；虛設通道結構的陣列，每一個虛設通道結構垂直延伸穿過所述階梯結構；以及多個虛設源極結構，每一個虛設源極結構垂直延伸穿過所述階梯堆疊體，其中，所述虛設通道結構的子集由所述多個虛設源極結構圍繞。
  9. 如請求項8所述的3D記憶體元件，其中，至少一個虛設通道結構由至少四個虛設源極結構圍繞。
  10. 如請求項8所述的3D記憶體元件，其中，至少兩個虛設通道結構由至少六個虛設源極結構圍繞。
  11. 如請求項8所述的3D記憶體元件，其中，至少四個虛設通道結構由至少八個虛設源極結構圍繞。
  12. 如請求項8所述的3D記憶體元件，其中，在平面圖中，兩個虛設源極結構和兩個虛設通道結構沿著在第一橫向方向上延伸的第一行對準。
  13. 如請求項12所述的3D記憶體元件，其中，所述兩個虛設源極結構由所述兩個虛設通道結構分開。
  14. 如請求項12所述的3D記憶體元件，其中，所述兩個虛設源極結構由所述兩個虛設通道結構中的一個虛設通道結構分開。
  15. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上形成介電堆疊體，所述介電堆疊體包括交錯的犧牲層和介電層；在所述介電堆疊體的至少一側上形成階梯結構；形成垂直延伸穿過所述階梯結構的多個虛設通道孔和多個虛設源極孔，其中，所述虛設通道孔的子集由所述多個虛設源極孔圍繞；在所述多個虛設通道孔中的每一個虛設通道孔中形成虛設通道結構；通過經所述虛設源極孔用導電層來替代所述階梯結構中的所述犧牲層，在所述階梯結構中形成交錯的所述導電層和介電層；沿著所述多個虛設源極孔中的每一個虛設源極孔的側壁形成間隔物，以覆蓋所述階梯結構中的所述導電層；以及在所述多個虛設源極孔中的每一個虛設源極孔中的所述間隔物內形成接觸部。
  16. 如請求項15所述的方法，其中，形成所述多個虛設通道孔和所述多個虛設源極孔包括執行圖案化工藝以同時形成穿過所述階梯結構的所述多個虛 設通道孔和所述多個虛設源極孔。
  17. 如請求項15所述的方法，還包括：在形成穿過所述階梯結構的所述多個虛設通道孔和所述多個虛設源極孔的同時，形成穿過所述介電堆疊體的多個通道孔。
  18. 如請求項15所述的方法，還包括：在所述虛設源極孔中的每一個虛設源極孔中形成密封層；在所述虛設源極孔中的每一個虛設源極孔中形成所述密封層之後，形成多個通道結構；以及在形成所述多個通道結構之後，從所述虛設源極孔中的每一個虛設源極孔去除所述密封層。
  19. 如請求項18所述的方法，其中，經所述虛設源極孔用所述導電層替代所述階梯結構中的所述犧牲層包括：在形成所述多個通道結構之後，經所述虛設源極孔中的每一個虛設源極孔去除所述階梯結構中的所述犧牲層，以形成多個橫向凹槽；以及沉積導電材料以填滿所述多個橫向凹槽。
  20. 如請求項15所述的方法，還包括在形成所述間隔物之前形成鄰接所述虛設源極孔中的每一個虛設源極孔的側壁的多個凹槽。
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