KR20210125268A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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김강민
박경진
송승민
신중식
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Abstract

수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널, 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물, 상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸며 충전 패턴 및 이의 측벽에 형성된 식각 방지 패턴을 포함하는 식각 방지 구조물, 및 상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아를 포함할 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
COP 구조의 VNAND 플래시 메모리 장치에서, 게이트 전극들을 관통하여 하부 회로 패턴에 전기적으로 연결되는 관통 비아는 상기 게이트 전극들과 전기적으로 연결되지 않도록 상기 게이트 전극들의 일부 영역에 절연 패턴 구조물을 형성하고 이를 관통하도록 형성할 수 있다. 이에, 원하는 영역에 상기 절연 패턴 구조물을 형성하기 위한 방법이 요구된다.
본 발명의 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널, 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물, 상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸며 충전 패턴 및 이의 측벽에 형성된 식각 방지 패턴을 포함하는 식각 방지 구조물, 및 상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아를 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널, 상부에서 보았을 때 닫힌 테두리 형상을 갖고 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며 서로 다른 물질들을 각각 포함하는 복수의 패턴들을 갖는 식각 방지 구조물, 상기 식각 방지 구조물에 의해 둘러싸인 절연 패턴 구조물, 및 상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아를 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널, 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물, 상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸는 식각 방지 구조물, 상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 상기 제2 방향으로 연장된 제1 분리 패턴, 상기 제1 분리 패턴들 사이에서 상기 게이트 전극 구조물을 관통하며 상기 제2 방향으로 서로 이격되도록 복수 개로 형성된 제2 분리 패턴들, 및 상기 식각 방지 구조물 상면을 커버하면서 상기 각 제1 및 제2 분리 패턴들의 상부 측벽에 접촉하는 지지막을 포함할 수 있으며, 상기 각 제1 분리 패턴들은 상기 제3 방향으로 상기 식각 방지 구조물과 이격되고, 상기 각 제2 분리 패턴들은 상기 식각 방지 구조물과 상기 제2 방향으로 서로 이격될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 패드 영역을 포함하는 기판 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 전극 플레이트(CSP), 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 각각 연장되며 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판의 셀 어레이 영역 상의 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장된 채널들, 상기 각 채널들의 측벽에 형성된 전하 저장 구조물, 상기 기판의 패드 영역 상에서 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물, 상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸는 식각 방지 구조물, 상기 절연 패턴 구조물 및 상기 CSP를 관통하여 상기 제1 방향으로 연장되며 상기 하부 회로 패턴에 전기적으로 연결된 관통 비아, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 상기 기판의 셀 어레이 영역 및 상기 패드 영역 상에서 상기 제2 방향으로 연장된 제1 분리 패턴, 상기 제1 분리 패턴들 사이에서 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성된 제2 분리 패턴들, 및 상기 식각 방지 구조물 상면을 커버하면서 상기 각 제1 및 제2 분리 패턴들의 상부 측벽에 접촉하는 지지막을 포함할 수 있으며, 상기 각 제1 분리 패턴들은 상기 제3 방향으로 상기 식각 방지 구조물과 이격되고, 상기 각 제2 분리 패턴들은 상기 식각 방지 구조물과 상기 제2 방향으로 서로 이격될 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치는, 그 제조 공정 시 게이트 전극 구조물이 쓰러지지 않을 수 있으며, 상기 게이트 전극 구조물에 포함된 상하층 게이트 전극들 사이에 전기적 쇼트가 발생하지 않을 수 있다.
도 1 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 식각 방지 구조물을 설명하기 위한 단면도이다.
도 35 및 36은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다.
도 37은 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 식각 방지 구조물, 및 제1 내지 제4 분리 패턴들의 레이아웃을 설명하기 위한 평면도이다.
도 38 및 39는 예시적인 실시예들에 따른 수직형 메모리 장치들에 각각 포함된 식각 방지 구조물, 및 제1 내지 제4 분리 패턴들의 레이아웃을 설명하기 위한 평면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1)으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다.
도 1 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-2, 6, 8, 15, 19, 24, 27 및 29는 평면도들이고, 도 3-5, 7, 9-14, 16-18, 20-23, 25-26, 28 및 30-33은 단면도들이다.
이때, 도 3-5, 7, 28 및 30-31은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 9, 11-13, 16, 18a, 20, 22, 25 및 32는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 10, 14, 17, 18b, 21, 23, 26 및 33은 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이다. 한편, 도 2 내지 도 33은 도 1의 X 영역에 대한 도면들이고, 도 7b는 도 7a의 Y 영역에 대한 확대 단면도이며, 도 28b 및 30b는 각각 도 28a 및 30a의 Z 영역에 대한 확대 단면도들이다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 이를 적어도 부분적으로 둘러싸는 제2 영역(II)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 예시적인 실시예들에 있어서, 기판(100)은 예를 들어, 붕소와 같은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 및 제2 영역들(I, II)은 각각 셀 어레이 영역 및 패드 영역(혹은 연장 영역)일 수 있으며, 이들은 함께 셀 영역을 형성할 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 각각이 게이트 전극, 채널 및 전하 저장 구조물을 포함하는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 상기 메모리 셀들에 신호를 전달하는 상부 콘택 플러그들 및 이와 접촉하는 패드들이 형성될 수 있다. 도면 상에서는 제2 영역(II)이 제1 영역(I)을 완전히 둘러싸고 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 제2 영역(II)은 제1 영역(I)의 제2 방향(D2)으로의 양 측에만 형성될 수도 있다.
한편 도시하지는 않았으나, 기판(100)의 제2 영역(II)을 둘러싸는 제3 영역(III)이 더 형성될 수도 있으며, 제3 영역(III) 상에는 상기 상부 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 설명하기로 한다.
도 2 및 3을 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어, STI 공정을 통해 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다.
상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
도 9와 함께 참조하면, 예를 들어, 기판(100)의 제2 및 제1 영역들(II, I) 상에는 제1 및 제2 트랜지스터들이 각각 형성될 수 있다. 이때, 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(142), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있으며, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(146), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제3 및 제4 불순물 영역들(106, 107)을 포함할 수 있다.
제1 하부 게이트 구조물(142)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122) 및 제1 하부 게이트 전극(132)을 포함할 수 있으며, 제2 하부 게이트 구조물(146)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(126) 및 제2 하부 게이트 전극(136)을 포함할 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제4 불순물 영역들(102, 103, 106, 107)에 각각 접촉하는 제1, 제2, 제4 및 제5 하부 콘택 플러그들(162, 163, 168, 169), 및 제1 하부 게이트 전극(132)에 접촉하는 제3 하부 콘택 플러그(164)가 형성될 수 있다. 한편 도시하지는 않았으나, 제1 층간 절연막(150)을 관통하여 제2 하부 게이트 전극(136)에 접촉하는 제6 하부 콘택 플러그가 더 형성될 수도 있다.
제1 내지 제5 하부 배선들(182, 183, 184, 188, 189)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제5 하부 콘택 플러그들(162, 163, 164, 168, 169) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제6 하부 배선(202), 제3 하부 비아(212) 및 제8 하부 배선(222)이 순차적으로 적층될 수 있고, 제4 하부 배선(188) 상에는 제2 하부 비아(196), 제7 하부 배선(206), 제4 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제9 하부 배선들(182, 183, 184, 188, 189, 202, 206, 222, 226) 및 제1 내지 제4 하부 비아들(192, 196, 212, 216)을 커버할 수 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 4를 참조하면, 제2 층간 절연막(170) 상에 공통 전극 플레이트(common source plate: CSP)(240), 제1 희생막 구조물(290) 및 제1 지지막(300)을 순차적으로 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
제1 희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 제1 지지막(300)의 일부는 제1 희생막 구조물(290)을 관통하여 CSP(240) 상면에 접촉하여 제1 지지 패턴(도시되지 않음)을 형성할 수도 있다.
이후, 제1 지지막(300) 상에 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 절연막들(310) 및 제4 희생막들(320)을 포함하는 몰드막이 제1 지지막(300) 상에 형성될 수 있다. 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
다만 도 6을 함께 참조하면, 최하층 제4 희생막(320)의 일부를 관통하는 제1 분리 패턴(330)이 형성될 수 있다. 제1 분리 패턴(330)은 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(330)은 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5를 참조하면, 최상층에 형성된 절연막(310) 상에 이를 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(310) 및 그 하부의 최상층 제4 희생막(320)을 식각한다. 이에 따라, 최상층 제4 희생막(320) 하부에 형성된 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 최상층 절연막(310), 최상층 제4 희생막(320), 상기 노출된 절연막(310), 및 그 하부의 제4 희생막(320)을 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(320) 및 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 제2 방향(D2)을 따라 배치될 수 있다. 다른 실시예들에 있어서, 상기 계단은 제3 방향(D3)으로도 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 상기 계단들의 제2 방향(D2)으로의 길이는 일부를 제외하고는 일정할 수 있다. 이때, 상기 일부 계단들의 제2 방향(D2)으로의 길이는 다른 계단들의 제2 방향(D2)으로의 길이보다 클 수 있으며, 이하에서는 상대적으로 작은 길이를 갖는 계단들을 제1 계단들로, 상대적으로 큰 길이를 갖는 계단들을 제2 계단들로 지칭하기로 한다. 도 5에는 2개의 상기 제2 계단들이 도시되어 있다. 한편, 도 6 이후의 각 평면도들에서 상기 계단들은 점선으로 표시되어 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 지지막(300) 상에 형성될 수 있으며, 제1 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 상기 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 6, 7a 및 7b를 참조하면, 상기 몰드 및 상기 노출된 제1 지지막(300) 상면을 커버하는 제3 층간 절연막(340)을 CSP(240) 상에 형성하고, 최상층의 절연막(310)의 상면이 노출될 때까지 제3 층간 절연막(340)을 평탄할 수 있다. 이에 따라, 상기 몰드의 측벽은 제3 층간 절연막(340)에 의해 커버될 수 있다. 이후, 상기 몰드의 상면 및 제3 층간 절연막(340)의 상면에 제4 층간 절연막(350)을 형성할 수 있다.
이후, 제4 층간 절연막(350), 상기 몰드, 제1 지지막(300), 및 제1 희생막 구조물(290)을 관통하여 기판(100)의 제1 영역(I) 상에 형성된 CSP(240) 부분의 상면을 노출시키며 제1 방향(D1)으로 연장되는 채널 홀을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀은 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있다.
상기 각 채널 홀들 측벽, 상기 노출된 CSP(240)의 상면, 및 제4 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 각 채널 홀들의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 이후, 제4 층간 절연막(350)의 상면이 노출될 때까지 상기 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화하여, 상기 각 채널 홀들 내에 순차적으로 적층된 전하 저장 구조물(400), 채널(410) 및 제1 충전 패턴(420)을 형성할 수 있다. 이때, 각 전하 저장 구조물(400), 채널(410) 및 제1 충전 패턴(420)은 제1 방향(D1)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(400)은 채널(410)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(390), 전하 저장 패턴(380), 및 제1 블로킹 패턴(370)을 포함할 수 있다. 터널 절연 패턴(390) 및 제1 블로킹 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 충전 패턴(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 상기 각 채널 홀들 내부에 순차적으로 적층된 전하 저장 구조물(400), 채널(410) 및 제1 충전 패턴(420)의 상부를 제거하여 제1 트렌치를 형성한 후, 이를 채우는 캐핑 패턴(430)을 형성할 수 있다. 캐핑 패턴(430)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(410)은 각 제2 및 제3 방향들(D2, D3)을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 제2 방향(D2)을 따라 복수 개로 형성된 채널들(410)을 포함하는 제1 채널 열(410a)과, 제2 방향(D2)을 따라 복수 개로 형성된 채널들(410)을 포함하면서 제3 방향(D3)으로 제1 채널 열(410a)과 일정한 간격으로 이격된 제2 채널 열(410b)을 포함할 수 있다. 이때, 제1 채널 열(410a)에 포함된 채널들(410)은 제2 채널 열(410b)에 포함된 채널들(410)로부터 제2 방향(D2) 혹은 제3 방향(D3)과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 채널 열들(410a, 410b)은 제3 방향(D3)을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 제3 방향(D3)을 따라 5개의 제1 채널 열들(410a) 및 4개의 제2 채널 열들(410b)이 서로 교대로 배치될 수 있으며, 이들은 하나의 채널 그룹을 형성할 수 있다.
이하에서는, 상기 채널 그룹 내에 배열된 4개의 채널 열들을 제3 방향(D3)을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(410a, 410b, 410c, 410d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(410e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(410a, 410b, 410c, 410d)로 지칭하기로 한다.
이때, 제3 방향(D3)으로 배치된 2개의 채널 그룹들은 함께 채널 블록을 형성할 수 있다. 한편, 채널들(410), 전하 저장 구조물들(400), 및 후술하는 게이트 전극들을 포함하는 메모리 셀들 역시 상기 채널 그룹 및 채널 블록에 대응하여 메모리 그룹 및 메모리 블록이 각각 정의될 수 있다. 이때, 상기 수직형 메모리 장치에서 소거(erase) 동작은 상기 메모리 블록 단위로 수행될 수 있다. 도 6에는 제3 방향(D3)을 따라 배치된 2개의 메모리 블록들이 도시되어 있으며, 상기 각 메모리 블록들은 제3 방향(D3)을 따라 배치된 2개의 메모리 그룹들을 포함한다.
이후, 제4 층간 절연막(350), 절연막들(310)의 일부 및 제4 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제1 개구를 형성한 후, 이를 채우는 제2 분리 패턴(440)을 형성할 수 있다.
예시적인 실시예에 있어서, 제2 분리 패턴(440)은 일부 제1 채널들(410), 구체적으로 상기 각 채널 그룹들에서 제5 채널 열(410e)에 속하는 제1 채널들(410)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(440)은 상기 일부 제1 채널들(410)의 상부뿐만 아니라, 제4 층간 절연막(350), 상부 2개의 층들에 형성된 제4 희생막들(320), 및 상부의 2개의 층들에 형성된 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(440)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 몰드에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(440)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(320)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 8 내지 도 10을 참조하면, 제4 층간 절연막(350), 캐핑 패턴(430) 및 제2 분리 패턴(440) 상에 제5 층간 절연막(450)을 형성한 후, 식각 공정을 통해 제3 내지 제5 층간 절연막들(340, 350, 450), 및 상기 몰드를 관통하는 제2 내지 제4 개구들(460, 465, 467)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(460)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장되어, 계단 형상의 상기 몰드의 제2 방향(D2)으로의 각 양단들까지 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 상기 몰드는 각 제2 개구들(460)에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 분리될 수 있다. 일 실시예에 있어서, 각 제2 개구들(460)은 상기 메모리 블록들 사이에 형성될 수 있다. 즉, 상기 메모리 블록들은 제2 개구들(460)에 의해 제3 방향(D3)으로 분리되어 서로 이격될 수 있다.
한편, 제2 개구(460)가 형성됨에 따라서, 상기 몰드에 포함된 절연막들(310) 및 제4 희생막들(320)은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)로 변환될 수 있다.
예시적인 실시예들에 있어서, 제3 개구(465)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)을 따라 형성되는 제3 개구들(465)은 제2 방향(D2)으로 서로 이웃하는 제2 개구들(460) 사이에 형성될 수 있다. 일 실시예에 있어서, 제3 개구들(465)은 제2 개구들(460)에 의해 서로 이격된 상기 각 메모리 블록들에 포함된 메모리 그룹들 사이에 형성될 수 있다. 즉, 상기 메모리 그룹들은 상기 각 메모리 블록들 내에서 제3 개구들(465)에 의해 제3 방향(D3)으로 서로 이격될 수 있다.
다만, 제3 개구들(465)은 제2 방향(D2)으로 상기 각 몰드의 양단까지 연장되는 제2 개구(460)와는 달리, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되므로, 상기 각 메모리 블록 내에 포함된 상기 메모리 그룹들이 서로 완전히 분리되지는 않을 수 있다. 예시적인 실시예들에 있어서, 제2 방향(D2)으로 서로 이격된 제3 개구들(465) 사이에 형성된 상기 몰드의 각 부분들은 제1 방향(D1)으로 제1 분리 패턴(330)과 오버랩될 수 있다.
한편, 각 제3 개구들(465)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)을 따라 끊임없이 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서도 상기 몰드의 상부 2개 층들에 형성된 계단층의 각 양단들까지는 계속 연장될 수 있다. 이에 따라, 상기 몰드의 상부 2개 층들에 형성된 제4 희생 패턴들(325)은 제3 개구(465) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제2 분리 패턴들(440)에 의해서 제3 방향(D3)으로 서로 분리되어 이격될 수 있다.
제4 개구(467)는 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 상부에서 보았을 때 닫힌 테두리 형상으로 형성될 수 있다. 이하에서는, 닫힌 테두리 형상의 제4 개구(467)에 의해 둘러싸인 절연막(310) 및 제4 희생막(320) 부분을 각각 제2 및 제3 절연 패턴들(317, 327)로 지칭하며, 이들은 함께 절연 패턴 구조물을 형성할 수 있다. 예시적인 실시예들에 있어서, 제4 개구(467)는 상기 각 몰드들에서 제2 방향(D2)으로 상대적으로 큰 길이를 갖는 제2 계단을 관통하도록 형성될 수 있으며, 제3 방향(D3)으로 서로 이웃하는 제2 개구들(460) 사이에 형성될 수 있다.
일 실시예에 있어서, 제4 개구(467)는 상부에서 보았을 때, 직사각형의 테두리 형상을 가질 수 있으며, 제3 방향(D3)으로의 각 양 변들은 제2 분리 패턴(440)과 제2 방향(D2)으로 얼라인될 수 있다. 다만, 본 발명은 반드시 이에 한정되지는 않으며, 제4 개구(467)는 예를 들어, 모서리가 라운드진 직사각 테두리 형상, 타원형 테두리 형상, 원형의 테두리 형상 등을 가질 수도 있다.
예시적인 실시예들에 있어서, 제4 개구(467)는 제2 방향(D2)으로 서로 이격된 제3 개구들(465) 사이에 형성되어 이들과 이격될 수 있으며, 적어도 일부가 제1 방향(D1)으로 제1 분리 패턴(330)과 오버랩될 수 있다. 이에 따라, 제2 개구들(460) 사이에 형성된 상기 각 몰드의 최하층에 형성된 제4 희생 패턴(325)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)으로 연장되는 제3 개구(465)에 의해 제3 방향(D3)으로 서로 분리될 수 있으며, 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 서로 이격된 제3 개구들(465), 이들 사이에 형성된 제4 개구들(467), 및 제3 개구들(465) 사이 및 제3 및 제4 개구들(465, 467) 사이에 형성된 상기 몰드 부분들에 제1 방향(D1)으로 각각 오버랩되는 제1 분리 패턴들(330)에 의해서 제3 방향(D3)으로 서로 분리될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제2 내지 제4 개구들(460, 465, 467)이 제1 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다.
이후, 제2 내지 제4 개구들(460, 465, 467)의 측벽 및 제5 층간 절연막(450) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제2 내지 제4 개구들(460, 465, 467)의 저면에 형성된 부분을 제거하여 제1 스페이서(470)를 형성할 수 있으며, 이에 따라 제1 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(300) 부분 및 그 하부의 제1 희생막 구조물(290) 부분을 제거함으로써, 각 제2 내지 제4 개구들(460, 465, 467)을 하부로 확장할 수 있다. 이에 따라, 각 제2 내지 제4 개구들(460, 465, 467)은 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(470)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 희생막 구조물(290)이 부분적으로 제거될 때, 각 제2 내지 제4 개구들(460, 465, 467)의 측벽은 제1 스페이서(470)에 의해 커버되므로, 상기 몰드에 포함된 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)은 제거되지 않을 수 있다.
도 11을 참조하면, 제2 내지 제4 개구들(460, 465, 467)를 통해 제1 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(295)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
제1 갭(295)이 형성됨에 따라서, 제1 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제1 갭(295)에 의해 전하 저장 구조물(400)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(400) 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(410)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(400)은 상기 몰드를 관통하여 채널(410)의 대부분의 외측벽을 커버하는 상부와, 채널(410)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 12를 참조하면, 제1 스페이서(470)를 제거하고, 각 제2 내지 제4 개구들(460, 465, 467)의 측벽 및 제1 갭(295) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 각 제2 내지 제4 개구들(460, 465, 467) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(295) 내에 채널 연결 패턴(480)을 형성할 수 있다.
채널 연결 패턴(480)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제2 및 제3 개구들(460, 465) 사이에 형성된 채널들(410), 즉 각 채널 그룹들에 속하는 채널들(410)이 서로 연결될 수 있다.
채널 연결 패턴(480)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(480) 내에는 에어 갭(485)이 형성될 수도 있다.
도 13 및 14를 참조하면, 제2, 제3 및 제4 개구들(460, 465, 467)을 각각 채우는 제2 및 제3 희생막 구조물들(520, 525) 및 식각 방지 구조물(527)을 형성할 수 있다.
제2 및 제3 희생막 구조물들(520, 525) 및 식각 방지 구조물(527)은 제2 내지 제4 개구들(460, 465, 467)의 측벽 및 이들에 의해 노출된 CSP(240) 상면에 식각 저지막 및 제2 스페이서 막을 순차적으로 형성하고, 상기 제2 스페이서 막 상에 제2 내지 제4 개구들(460, 465, 467)을 채우는 제5 희생막을 형성한 후, 제5 층간 절연막(450) 상면이 노출될 때까지 상기 제5 희생막, 상기 제2 스페이서 막 및 상기 식각 저지막을 평탄화함으로써 형성할 수 있다.
이때, 제2 희생막 구조물(520)은 순차적으로 적층된 제1 식각 저지 패턴(490), 제2 스페이서(500) 및 제5 희생 패턴(510)을 포함할 수 있고, 제3 희생막 구조물(525)은 순차적으로 적층된 제2 식각 저지 패턴(495), 제3 스페이서(505) 및 제6 희생 패턴(515)을 포함할 수 있으며, 식각 방지 구조물(527)은 순차적으로 적층된 제3 식각 저지 패턴(497), 제4 스페이서(507) 및 제2 충전 패턴(517)을 포함할 수 있다.
상기 식각 저지막은 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 제2 스페이서 막 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제5 희생막은 예를 들어, 폴리실리콘을 포함할 수 있다.
도 15 내지 도 17을 참조하면, 제5 층간 절연막(450) 및 제2 및 제3 희생막 구조물들(520, 525) 및 식각 방지 구조물(527) 상에 제2 지지막(530)을 형성하고, 이를 부분적으로 식각하여 제5 및 제6 개구들(540, 545)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 개구(540)는 제2 희생막 구조물(520)에 제1 방향(D1)을 따라 오버랩될 수 있다. 다만, 제5 개구(540)는 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 연장될 수 있으나, 기판(100)의 제1 영역(I) 상에서는 동일한 제2 희생막 구조물(520) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제5 개구(540)는 제2 희생막 구조물(520)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제6 개구(545)는 제3 희생막 구조물(525)에 제1 방향(D1)을 따라 오버랩될 수 있다. 이에 따라, 제6 개구(545)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제6 개구(545)는 기판(100)의 제1 영역(I) 상에서 동일한 제3 희생막 구조물(525) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제6 개구(545)는 제3 희생막 구조물(525)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
제2 지지막(530)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 식각 방지 구조물(527)은 제2 지지막(530)에 의해 전면적으로 커버될 수 있으며, 외부로 노출되지 않을 수 있다.
도 18a 및 18b를 참조하면, 제5 및 제6 개구들(540, 545)을 통한 식각 공정을 수행하여 제2 및 제3 희생막 구조물들(520, 525)을 제거할 수 있으며, 이에 따라 제2 및 제3 개구들(460, 465)이 다시 형성될 수 있다.
전술한 바와 같이, 적어도 기판(100)의 제1 영역(I) 상에서는 각 제2 및 제3 희생막 구조물들(520, 525) 상에서 제5 및 제6 개구들(540, 545)이 이들을 전면적으로 노출시키지 않고 부분적으로 그 상면을 커버하므로, 상기 식각 공정을 통해 제2 및 제3 개구들(460, 465)이 다시 형성되더라도, 이들의 상면은 제2 지지막(530)에 의해 적어도 부분적으로 커버될 수 있다. 이에 따라, 상기 몰드의 상면의 높이가 높고 제2 방향(D2)으로의 연장 길이가 길더라도, 이들 상면에 형성되어 제2 및 제3 개구들(460, 465)이 형성된 영역을 적어도 부분적으로 커버하는 제2 지지막(530)에 의해서, 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 희생막 구조물들(520, 525)은 습식 식각 공정을 통해 제거될 수 있다.
한편, 식각 방지 구조물(527)은 제2 지지막(530)에 의해 전면적으로 커버되어 외부로 노출되지 않으므로, 상기 식각 공정을 수행하더라도 제거되지 않을 수 있다.
이후, 제2 및 제3 개구들(460, 465)에 의해 노출되며 실리콘을 포함하는 막 구조물에 산화 공정을 수행하여 보호막(550)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 산화 공정을 수행함에 따라서, 제2 및 제3 개구들(460, 465)에 의해 노출된 CSP(240)의 상면, 채널 연결 패턴(480)의 측벽 및 제1 지지막(300)의 측벽에 보호막(550)이 형성될 수 있다. 보호막(550)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 19 내지 도 21을 참조하면, 제2 및 제3 개구들(460, 465)에 의해 노출된 제4 희생 패턴들(325)을 제거하여, 각 층에 형성된 제1 절연 패턴들(315) 사이에 제2 갭(560)을 형성할 수 있으며, 제2 갭(560)에 의해서 전하 저장 구조물(400)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(325)을 제거할 수 있다.
상기 습식 식각 공정은 제2 및 제3 개구들(460, 465)을 통해 수행될 수 있으며, 제2 및 제3 개구들(460, 465)을 통해 양 방향으로 각각 유입되는 식각액에 의해서 이들 사이에 형성된 제4 희생 패턴(325) 부분이 모두 제거될 수 있다. 다만, 식각 방지 구조물(527)이 형성된 영역에서는 제2 개구(460)를 통해서 일 방향으로만 식각액이 유입되어 제2 개구(460)와 식각 방지 구조물(527) 사이에 형성된 제4 희생 패턴(325) 부분이 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 개구들(460, 465) 사이의 제3 방향(D3)으로의 이격 거리의 절반인 제1 거리(D1)와 비교할 때, 제2 개구(460)와 식각 방지 구조물(527)의 제3 방향(D3)으로의 이격 거리인 제2 거리(D2)는 이와 동일하거나 더 작을 수 있다. 이에 따라, 상기 습식 식각 공정에서 식각액이 제2 개구(460)를 통해서만 일 방향으로 유입되더라도, 제2 개구(460)와 식각 방지 구조물(527) 사이에 형성된 제4 희생 패턴(325) 부분도 용이하게 모두 제거될 수 있다.
한편, 상기 습식 식각 공정에 의해 식각 방지 구조물(527)의 외측벽이 노출될 수 있으나, 식각 방지 구조물(527)의 외측벽에는 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질을 포함하는 제3 식각 저지 패턴(497)이 형성되어 있으므로, 상기 습식 식각 공정에 의해 식각 방지 구조물(527)은 제거되지 않을 수 있으며, 이에 의해 둘러싸인 제3 절연 패턴(327) 부분 역시 제거되지 않을 수 있다.
도 22 및 23을 참조하면, 제2 및 제3 개구들(460, 465)에 의해 노출된 전하 저장 구조물(400)의 외측벽, 식각 방지 구조물(527)의 외측벽, 제2 갭들(560)의 내벽, 제1 절연 패턴들(315)의 표면, 보호막(550)의 상면, 제5 층간 절연막(450)의 측벽 및 일부 상면, 및 제2 지지막(530)의 측벽 및 상면에 제2 블로킹 막(570)을 형성하고, 제2 블로킹 막(570) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다. 제2 블로킹 막(570)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(560) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 결국, 순차적으로 적층된 제4 희생 패턴(325) 및 제1 절연 패턴(315)을 각 계단층으로 포함하는 계단 형상의 상기 몰드에서 제4 희생 패턴(325)이 상기 게이트 전극 및 그 상하면을 커버하는 제2 블로킹 막(570)으로 치환될 수 있다.
전술한 바와 같이, 제2 개구(460)와 식각 방지 구조물(527)의 제3 방향(D3)으로의 이격 거리인 제2 거리(D2)는 제2 및 제3 개구들(460, 465) 사이의 제3 방향(D3)으로의 이격 거리의 절반인 제1 거리(D1)와 동일하거나 더 작을 수 있다. 이에 따라, 제2 및 제3 개구들(460, 465)을 통해 증착 가스를 유입시킴으로써 상기 게이트 전극막을 형성하기 위한 증착 공정에서, 제2 개구(460)을 통해 일 방향으로만 상기 증착 가스가 유입되더라도, 제2 개구(460)와 식각 방지 구조물(527) 사이에 형성된 각 제2 갭들(560) 내에 상기 게이트 전극막이 잘 증착될 수 있으며, 내부에 보이드가 거의 생성되지 않을 수 있다.
만약, 제2 거리(D2)가 제1 거리(D1)보다 상당히 큰 경우에는, 상기 증착 공정 시 제2 개구(460)와 식각 방지 구조물(527) 사이에 형성된 각 제2 갭들(560) 내에 증착되는 게이트 전극막 부분 내에 보이드가 생성될 수 있으며, 이후 상기 게이트 전극막을 부분적으로 제거하는 식각 공정 시 상기 보이드가 외부로 노출될 수 있다. 나아가 상기 식각 공정에서 상기 노출된 보이드를 통해서 각 제2 갭들(560) 상하에 형성된 제1 절연 패턴들(315)도 함께 식각되어, 결국 상하층에 형성된 게이트 전극들 사이에 전기적 쇼트가 발생할 수도 있다.
하지만, 예시적인 실시예들에 따르면, 제2 개구(460)와 식각 방지 구조물(527)의 제2 거리(D2)가 제2 및 제3 개구들(460, 465) 사이의 거리의 반인 제1 거리(D1)와 동일하거나 더 작으므로, 제2 개구(460)와 식각 방지 구조물(527) 사이의 각 제2 갭들(560)을 채우도록 형성되는 게이트 전극막 부분 내에 보이드 발생이 억제되므로, 상하층 게이트 전극들 사이의 전기적 쇼트 발생이 방지될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있다. 한편, 상기 각 게이트 전극들의 제2 방향(D2)으로의 말단 부분으로서 상부 게이트 전극들에 의해 제1 방향(D1)으로 오버랩지 않는 부분, 즉 각 계단층들의 계단에 해당하는 부분은 패드로 지칭될 수 있다. 상기 게이트 전극 구조물은 제2 방향(D2)으로의 길이가 상대적으로 작은 제1 패드들과, 제2 방향(D2)으로의 길이가 상대적으로 큰 제2 패드들을 포함할 수 있으며, 상기 제1 및 제2 패드들의 개수에는 제한이 없다.
또한, 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 이들은 제2 개구들(460)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 전술한 바와 같이, 제3 개구들(465)은 제2 방향(D2)을 따라 상기 게이트 전극 구조물의 양단들까지 연장되지 않고 서로 이격되도록 복수 개로 형성되므로, 상기 게이트 전극 구조물은 제3 개구들(465)에 의해 제3 방향(D3)으로 서로 분리되지는 않을 수 있다. 다만, 상기 게이트 전극 구조물에서 최하층에 형성된 게이트 전극의 경우는, 제3 개구들(465) 및 제1 분리 패턴(330)에 의해서 제3 방향(D3)으로 서로 분리될 수 있으며, 또한 상부 각 2개 층들에 형성된 게이트 전극의 경우는 제3 개구(465)에 의해서, 또한 제2 분리 패턴(440)에 의해서 제3 방향(D3)으로 각각 분리될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(752, 754, 756)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(752)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(756)은 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(754)은 제1 및 제3 게이트 전극들(752, 754) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 서로 이웃하는 제2 개구들(460) 사이에 형성된 상기 각 메모리 블록들은 각 층 당 2개의 GSL들, 1개의 워드 라인, 및 4개의 SSL들을 포함할 수 있다.
도 24 내지 도 26을 참조하면, 제2 및 제5 개구들(460, 540)을 채우는 제3 분리 패턴(580), 및 제3 및 제6 개구들(465, 545)을 채우는 제4 분리 패턴(585)을 제2 블로킹 막(570) 상에 형성하고, 제2 지지막(330) 상면이 노출될 때까지 이들을 평탄화할 수 있다. 이에 따라, 제2 블로킹 막(570)은 제2 블로킹 패턴(575)으로 변환될 수 있다.
제3 및 제4 분리 패턴들(580, 585)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 27, 28a 및 28b를 참조하면, 제2 지지막(530), 제3 내지 제5 층간 절연막들(340, 350, 450), 및 제1 절연 패턴(315)을 관통하는 제1 내지 제3 상부 콘택 플러그들(610, 620, 630)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
제1 내지 제3 상부 콘택 플러그들(610, 620, 630)은 제3, 제2 및 제1 게이트 전극들(756, 754, 752)의 패드들에 각각 접촉할 수 있다. 도 27에는 제1 내지 제3 상부 콘택 플러그들(610, 620, 630)의 예시적인 레이아웃이 도시되어 있으나, 본 발명의 개념이 이에 한정되지 않는다.
도 29, 30a 및 30b를 참조하면, 제2 지지막(530) 및 제1 내지 제3 상부 콘택 플러그들(610, 620, 630) 상에 제6 층간 절연막(630)을 형성한 후, 기판(100)의 제2 영역(II) 상에서 식각 방지 구조물(527)에 의해 둘러싸인 제2 및 제3 절연 패턴들(317, 327), 제1 지지막(300), 채널 연결 패턴(480), CSP(240) 및 제2 층간 절연막(170)의 상부를 관통하여 제8 하부 배선(222) 상면에 접촉하는 관통 비아(650)를 형성할 수 있다.
관통 비아(650)는 식각 방지 구조물(527)에 의해 둘러싸인 영역 내에서 서로 이격되도록 복수 개로 형성될 수 있다. 도면 상에서는 각 영역에 형성된 6개의 관통 비아들(650)이 도시되어 있으나, 이는 예시적인 것이며 본 발명의 개념은 이에 한정되지 않는다.
한편 관통 비아(650)의 측벽에는 제4 절연 패턴(640)이 형성될 수 있으며, 이에 따라 제1 지지막(300), 채널 연결 패턴(480), 및 CSP(240)와 전기적으로 절연될 수 있다. 다만, 관통 비아(650)는 식각 방지 구조물(527)에 의해 둘러싸인 상기 절연 패턴 구조물 즉, 제2 및 제3 절연 패턴들(317, 327)을 관통하여 제1 내지 제3 게이트 전극들(752, 754, 756)과는 절연되므로, 제1 지지막(300), 채널 연결 패턴(480), 및 CSP(240)의 측벽에만 별도의 절연 패턴을 형성하는 경우, 제4 절연 패턴(640)은 형성되지 않을 수도 있다.
전술한 제1 내지 제3 콘택 플러그들(610, 620, 630) 및 관통 비아(650)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제4 절연 패턴(640)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 도시하지는 않았으나, 상기 게이트 전극 구조물 의해 커버되지 않고 노출된 제1 지지막(300) 부분에는 공통 소스 콘택 플러그가 더 형성될 수도 있다.
도 31 내지 도 33을 참조하면, 제6 층간 절연막(630), 제4 절연 패턴(640) 및 관통 비아(650) 상에 제7 층간 절연막(660)을 형성한 후, 제4 및 제5 상부 콘택 플러그들(672, 674), 제6 상부 콘택 플러그(도시되지 않음), 및 제7 및 제8 상부 콘택 플러그들(680, 690)을 형성할 수 있다.
제4 및 제5 상부 콘택 플러그들(672, 674) 및 상기 제6 상부 콘택 플러그는 제6 및 제7 층간 절연막들(630, 660)을 관통하여 제1 내지 제3 상부 콘택 플러그들(610, 620, 630) 상면에 각각 접촉할 수 있고, 제7 상부 콘택 플러그(680)는 제7 층간 절연막(660)을 관통하여 관통 비아(650)의 상면에 접촉할 수 있으며, 제8 상부 콘택 플러그(690)는 제2 지지막(530) 및 제5 내지 제7 층간 절연막들(450, 630, 660)을 관통하여 캐핑 패턴(430) 상면에 접촉할 수 있다.
이후, 제7 층간 절연막(660), 제4 및 제5 상부 콘택 플러그들(672, 674), 상기 제6 상부 콘택 플러그, 및 제7 및 제8 상부 콘택 플러그들(680, 690) 상에 제8 층간 절연막(700)을 형성한 후, 이를 관통하는 제1 및 제2 상부 배선들(712, 714), 제3 상부 배선(도시되지 않음), 및 제4 및 제5 상부 배선들(720, 730)을 형성할 수 있다.
제1 및 제2 상부 배선들(712, 714)은 제4 및 제5 상부 콘택 플러그들(672, 674) 상면에 접촉할 수 있고, 상기 제3 상부 배선은 상기 제6 상부 콘택 플러그 상면에 접촉할 수 있으며, 제4 및 제5 상부 배선들(720, 730)은 제7 및 제8 상부 콘택 플러그들(680, 690) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제5 상부 배선(730)은 제3 방향(D3)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성되어 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제5 상부 배선(730) 상에 추가적으로 상부 비아 및 제6 상부 배선이 더 형성되어, 상기 제6 상부 배선이 상기 비트 라인 역할을 수행할 수도 있다.
한편, 제1 및 제2 상부 배선들(712, 714), 상기 제3 상부 배선, 및 제4 상부 배선(720)은 기판(100)의 제2 영역(II) 상에서 설계의 필요에 따른 레이아웃으로 자유롭게 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 하부 회로 패턴과 전기적으로 연결되며 게이트 전극 구조물을 관통하도록 형성되는 관통 비아(650)는 기판(100)의 제2 영역(II) 상에서 상기 게이트 전극 구조물의 각 제2 패드들, 즉 제2 방향(D2)으로의 길이가 상대적으로 긴 각 제2 패드들을 관통하며 상부에서 보았을 때 닫힌 테두리 형상을 갖는 식각 방지 구조물(527)에 의해 둘러싸인 상기 절연 패턴 구조물을 관통하도록 형성될 수 있다. 이때, 식각 방지 구조물(527)은 제4 희생 패턴들(325)을 게이트 전극들로 각각 치환하기 위해서 형성되는 제2 및 제3 개구들(460, 465)과 함께 형성되는 제4 개구(467) 내에 형성될 수 있으며, 제4 개구(467)의 측벽 및 저면으로부터 순차적으로 적층된 제3 식각 저지 패턴(497), 제4 스페이서(507) 및 제2 충전 패턴(517)을 포함할 수 있다.
식각 방지 구조물(527)과 제2 개구(460) 사이의 제2 거리(D2)는 제2 및 제3 개구들(460, 465) 사이의 거리의 반인 제1 거리(D1)와 동일하거나 더 작을 수 있으며, 이에 따라 식각 방지 구조물(527)과 제2 개구(460) 사이에 형성된 제4 희생 패턴들(325) 부분이 용이하게 제거될 수 있을 뿐만 아니라, 이들 사이의 제2 갭(560) 부분에 게이트 전극막이 내부에 보이드 없이 잘 증착될 수 있다. 따라서 상기 게이트 전극막을 식각하여 상기 게이트 전극을 형성할 때, 이들 상하부에 형성된 제1 절연 패턴들(315)이 함께 식각되는 현상이 방지될 수 있으며, 결과적으로 상하층 게이트 전극들 사이의 전기적 쇼트 발생이 방지될 수 있다.
한편 전술한 공정들을 통해 제조된 상기 수직형 메모리 장치는 다음과 같은 구조적 특징을 가질 수 있다. 도 29 내지 도 33을 함께 참조하면, 상기 수직형 메모리 장치는 제1 영역(I) 및 이를 적어도 부분적으로 둘러싸는 제2 영역(II)을 포함하는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 CSP(240), 제1 방향(D1)을 따라 CSP(240) 상에서 서로 이격되고 제2 방향(D2)으로 기판(100)의 제1 및 제2 영역들(I, II) 상에서 각각 연장되며, 기판(100)의 제2 영역(II) 상에서 계단 형상으로 적층된 게이트 전극들(752, 754, 756)을 포함하는 게이트 전극 구조물, 기판(100)의 제1 영역(I) 상의 CSP(240) 상에서 상기 게이트 전극 구조물을 관통하여 제1 방향(D1)으로 각각 연장된 채널들(410), 각 채널들(410)의 측벽에 형성된 전하 저장 구조물(400), 기판(100)의 제2 영역(II) 상에서 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물, 상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸는 식각 방지 구조물(527), 상기 절연 패턴 구조물 및 CSP(240)를 관통하여 제1 방향(D1)으로 연장되며 상기 하부 회로 패턴에 전기적으로 연결된 관통 비아(650), 제3 방향(D3)으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장된 제3 분리 패턴(580), 제3 분리 패턴들(580) 사이에서 상기 게이트 전극 구조물을 관통하며 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성된 제4 분리 패턴들(585), 및 식각 방지 구조물(527) 상면을 커버하면서 각 제3 및 제4 분리 패턴들(580, 585)의 상부 측벽에 접촉하는 제2 지지막(530)을 포함할 수 있으며, 각 제3 분리 패턴들(580)은 제3 방향(D3)으로 식각 방지 구조물(527)과 이격되고, 각 제4 분리 패턴들(585)은 식각 방지 구조물(527)과 제2 방향(D2)으로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(580)으로부터 제2 방향(D2)을 따라 식각 방지막 구조물(527)에 이르는 제2 거리(D2)는 제2 방향(D2)으로 서로 이웃하는 제3 및 제4 분리 패턴들(580, 585) 사이의 제2 방향(D2)으로의 거리의 반인 제1 거리(D1)와 동일하거나 이보다 더 작을 수 있다.
예시적인 실시예들에 있어서, 각 제3 및 제4 분리 패턴들(580, 585)의 측벽에는 금속 산화물을 포함하는 제2 블로킹 패턴(575)이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제3 및 제4 분리 패턴들(580, 585)의 상면의 높이는 식각 방지 구조물(527)의 상면의 높이보다 더 높을 수 있다. 이때, 각 제3 및 제4 분리 패턴들(580, 585)은 순차적으로 적층되어 서로 접촉하는 하부 및 상부를 포함할 수 있으며, 각 제3 및 제4 분리 패턴들(580, 585) 하부의 상면 높이는 식각 방지 구조물(527) 상면의 높이와 실질적으로 동일할 수 있다. 또한, 각 제3 및 제4 분리 패턴들(580, 585)의 저면의 높이는 식각 방지 구조물(527)의 저면의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 전극 구조물의 최하층에 형성된 제1 게이트 전극(752)의 측벽에 접촉하며, 제2 방향(D2)으로 서로 이격된 제4 분리 패턴들(585) 사이의 상기 게이트 전극 구조물 부분에 제1 방향(D1)으로 오버랩되는 제1 분리 패턴(330)을 더 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 제3 및 제4 분리 패턴들(580, 585) 사이에 형성되어 제2 방향(D2)으로 연장되며, 상기 게이트 전극 구조물의 상부 2개 층들에 형성된 제3 게이트 전극들(756)을 관통하는 제2 분리 패턴(440)을 더 포함할 수 있다. 이때, 제2 분리 패턴(440)의 상면의 높이는 식각 방지 구조물(527)의 상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 식각 방지 구조물(527)은 서로 다른 물질들을 각각 포함하는 복수의 패턴들을 포함할 수 있다. 예를 들어, 식각 방지 구조물(527)은 충전 패턴(517), 이의 측벽 및 저면을 커버하는 제4 스페이서(507), 및 이의 저면 및 측벽을 커버하는 제3 식각 방지 패턴(497)을 포함할 수 있다. 이때, 충전 패턴(517)은 폴리실리콘을 포함할 수 있고, 제4 스페이서(507)는 질화물을 포함할 수 있으며, 제3 식각 방지 패턴(497)은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 식각 방지 구조물(527)은 상부에서 보았을 때, 닫힌 테두리 형상, 예를 들어 직사각 테두리 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 방향(D1)으로 서로 이격된 게이트 전극들(752, 754, 756) 사이에는 제1 절연 패턴들(315)이 형성되어 이들을 전기적으로 절연시킬 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴 구조물은 제1 방향(D1)으로 교대로 반복적으로 적층된 제2 및 제3 절연 패턴들(317, 327)을 포함할 수 있으며, 각 제2 절연 패턴들(317)은 산화물을 포함하고, 각 제3 절연 패턴들(327)은 질화물을 포함할 수 있다. 이때, 제2 절연 패턴들(317)은 대응하는 제1 절연 패턴들(315)과 각각 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극들(752, 754, 756)은 기판(100)의 제2 영역(II) 상에서 계단 형상으로 적층될 수 있으며, 각 게이트 전극들(752, 754, 756)은 기판(100)의 제2 영역(II) 상에서 상층의 게이트 전극들에 의해 제1 방향(D1)으로 오버랩되지 않는 패드를 포함할 수 있다. 이때, 게이트 전극들(752, 754, 756)의 패드들은 제2 방향(D2)으로 상대적으로 짧은 길이를 갖는 제1 패드 및 제2 방향(D2)으로 상대적으로 긴 길이를 갖는 제2 패드를 포함할 수 있으며, 식각 방지 구조물(527) 및 상기 절연 패턴 구조물은 상기 제2 패드를 관통할 수 있다. 상기 게이트 전극 구조물은 제2 방향(D2)으로 서로 이격된 복수의 제2 패드들을 포함할 수 있으며, 식각 방지 구조물(527)은 이에 대응하여 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(580)은 기판의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연속적으로 연장될 수 있고, 각 제2 및 제4 분리 패턴들(440, 585)은 적어도 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)으로 연속적으로 연장될 수 있으며, 제1 분리 패턴(330)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 식각 방지 구조물을 설명하기 위한 단면도이다. 상기 식각 방지 구조물은 도 30a 및 30b를 참조로 설명한 것과 일부에서만 차이가 있으므로, 차이점에 대해서만 설명한다.
도 34를 참조하면, 식각 방지 구조물(527)은 순차적으로 적층된 제3 식각 저지 패턴(497) 및 제2 충전 패턴(517)을 포함할 수 있으며, 제4 스페이서(507)는 포함하지 않을 수 있다.
다만, 제2 충전 패턴(517)은 폴리실리콘, 혹은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
즉, 식각 방지 구조물(527)은 도 19 내지 도 21을 참조로 설명한 바와 같이, 제2 및 제3 개구들(460, 465)을 통해 유입되는 식각액에 대해 잘 식각되지 않는 예를 들어, 실리콘 산화물을 포함하는 제3 식각 저지 패턴(497)을 반드시 포함하되, 제4 개구(467)의 나머지 부분은 복수 개의 막들뿐만 아니라 하나의 막으로 채워져도 무방하다.
한편, 식각 방지 구조물(527) 내에는 보이드(529)가 형성될 수도 있다.
도 35 및 36은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다. 상기 수직형 메모리 장치들은 도 29 내지 도 33을 참조로 설명한 수직형 메모리 장치와 식각 방지 구조물의 형상을 제외하고는 실질적으로 동일하거나 유사하다.
먼저 도 35를 참조하면, 식각 방지 구조물(527)은 상부에서 보았을 때 닫힌 테두리 형상이 아니라 부분적으로 열린 형상, 예를 들어 제2 방향(D2)으로 각각 연장되는 제1 부분들, 제3 방향(D3)으로 각각 연장되는 제2 부분들을 포함할 수 있으며, 이들은 서로 이격될 수 있다.
다만, 상기 제1 및 제2 부분들 사이의 간격이 작을 수 있으며, 이에 따라 도 19 내지 도 21을 참조로 설명한 습식 식각 공정 시, 식각액이 식각 방지 구조물(527)이 형성된 영역 내부로 유입되는 양이 작을 수 있다. 이에 따라, 실질적으로 식각 방지 구조물(527)이 형성된 영역 내부의 제4 희생막들(320)은 대부분 제3 절연 패턴들(327)로 잔류할 수 있다.
한편, 도 36을 참조하면, 식각 방지 구조물(527)은 상부에서 보았을 때 고리 형상과 같이 닫힌 형상을 갖지 않으며, 예를 들어, 제2 방향(D2)으로 각각 연장되며 제3 방향(D3)으로 서로 이격된 제1 부분들만을 포함할 수 있다.
이에 따라, 도 19 내지 도 21을 참조로 설명한 습식 식각 공정 시, 식각액이 식각 방지 구조물(527)의 상기 제1 부분들 사이의 영역으로 유입될 수 있다. 다만, 식각 방지 구조물(527)이 형성된 영역에서는, 이와 제2 방향(D2)으로 이격된 제3 개구들(465)을 통해 유입되는 식각액의 양이 제3 방향(D3)으로 이격된 제2 개구들(460)을 통해 유입되는 식각액의 양보다 작으므로, 실질적으로 식각 방지 구조물(527)의 상기 제1 부분들 사이의 제4 희생막들(320)은 대부분 제3 절연 패턴들(327)로 잔류할 수 있다.
도 37은 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 식각 방지 구조물, 및 제1 내지 제4 분리 패턴들의 레이아웃을 설명하기 위한 평면도로서, 하나의 메모리 블록에 대응하는 영역이 도시되어 있다.
도 37을 참조하면, 기판(100)의 제1 영역(I), 및 게이트 전극 구조물의 상부 2개 층들에 형성된 게이트 전극들의 패드들이 형성된 기판(100)의 제2 영역(II) 부분 상에서는, 제2 방향(D2)으로 각각 연장되는 제3 분리 패턴들(580) 사이에 제2 방향(D2)으로 각각 연장되는 제4 분리 패턴들(585) 및 제2 분리 패턴들(440)이 제3 방향(D3)으로 서로 이격되도록 교대로 배치될 수 있다.
한편, 상기 게이트 전극 구조물의 나머지 층들에 형성된 게이트 전극들의 패드들이 형성된 기판(100)의 제2 영역(II) 부분 상에서는, 제2 방향(D2)으로 각각 연장되는 제3 분리 패턴들(580) 사이에서 제2 방향(D2)으로 서로 이격된 복수의 제4 분리 패턴들(585)이 배치되어 제4 분리 패턴 열을 형성할 수 있으며, 상기 제4 분리 패턴 열은 제3 방향(D3)으로 서로 이격되도록 복수 개로 배치될 수 있다.
제2 식각 방지 구조물은 제3 분리 패턴(580)과 이와 제3 방향(D3)으로 이격된 제4 분리 패턴(585) 사이의 제2 패드 부분을 관통하도록 형성될 수 있으며, 제2 방향(D2)으로 서로 이격된 제4 분리 패턴들(585) 사이에 배치될 수 있다.
이때, 제2 방향(D2) 혹은 제3 방향(D3)으로 서로 이격된 제4 분리 패턴들(585) 사이, 제2 방향(D2)으로 서로 이격된 제2 분리 패턴(440)과 제4 분리 패턴(585) 사이, 혹은 제2 방향(D2)으로 서로 이격된 제4 분리 패턴(585)과 식각 방지 구조물(527) 사이에는 제1 방향(D1)으로 이들과 적어도 부분적으로 오버랩되는 제1 분리 패턴(330)이 상기 게이트 전극 구조물의 최하층에 형성될 수 있다.
도면 상에서는 하나의 메모리 블록에서 각 층 당 6개의 SSL들, 1개의 워드 라인, 및 3개의 GSL들이 형성되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 38 및 39는 예시적인 실시예들에 따른 수직형 메모리 장치들에 각각 포함된 식각 방지 구조물, 및 제1 내지 제4 분리 패턴들의 레이아웃을 설명하기 위한 평면도들이다. 상기 수직형 메모리 장치들은 도 36을 참조로 설명한 수직형 메모리 장치와 식각 방지 구조물의 형상을 제외하고는 실질적으로 동일하거나 유사하다.
도 38을 참조하면, 식각 방지 구조물(527)은 상부에서 보았을 때 닫힌 테두리 형상이 아니라 부분적으로 열린 테두리 형상, 예를 들어 제2 방향(D2)으로 각각 연장되는 제1 부분들, 제3 방향(D3)으로 각각 연장되는 제2 부분들을 포함할 수 있으며, 이들은 서로 이격될 수 있다.
도 39를 참조하면, 식각 방지 구조물(527)은 상부에서 보았을 때 닫힌 테두리 형상 대신에, 제2 방향(D2)으로 각각 연장되며 제3 방향(D3)으로 서로 이격된 제1 부분들만을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 액티브 영역
102, 103, 106, 107: 제1 내지 제4 불순물 영역
110: 소자 분리 패턴
122, 126: 제1 및 제2 하부 게이트 절연 패턴
132, 136: 제1 및 제4 하부 게이트 전극
142, 146: 제1 및 제4 하부 게이트 구조물
150, 170, 340, 350, 450, 630, 660, 700: 제1 내지 제8 층간 절연막
162, 163, 164, 168, 169: 제1 내지 제5 하부 콘택 플러그
182, 183, 184, 188, 189, 202, 206, 222, 226: 제1 내지 제9 하부 배선
192, 196, 212, 216: 제1 내지 제4 하부 비아
240: CSP
260, 270, 280, 320: 제1 내지 제4 희생막
290, 520, 525: 제1 내지 제3 희생막 구조물
300, 530: 제1, 제2 지지막 310: 절연막
315, 317, 327, 640: 제1 내지 제4 절연 패턴
325, 510, 515: 제4 내지 제6 희생 패턴
330, 440, 580, 585: 제1 내지 제4 분리 패턴
370, 575: 제1, 제2 블로킹 패턴 380: 전하 저장 패턴
390: 터널 절연 패턴 400: 전하 저장 구조물
410: 채널 420, 517: 제1, 제2 충전 패턴
430: 캐핑 패턴
460, 465, 467, 540, 545: 제2 내지 제6 개구
470, 500, 505, 507: 제1 내지 제4 스페이서
480: 채널 연결 패턴 570: 제2 블로킹 막
610, 620, 630, 672, 674: 제1 내지 제5 상부 콘택 플러그
680, 690: 제7 및 제8 상부 콘택 플러그
714, 714: 제1, 제2 상부 배선
720, 730: 제4 및 제5 상부 배선
752, 754, 756: 제1 내지 제3 게이트 전극

Claims (20)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸며, 충전 패턴 및 이의 측벽에 형성된 식각 방지 패턴을 포함하는 식각 방지 구조물; 및
    상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아를 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 충전 패턴은 질화물 혹은 폴리실리콘을 포함하며, 상기 식각 방지 패턴은 산화물을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 식각 방지 구조물은 상기 충전 패턴과 상기 식각 방지 패턴 사이에 형성된 스페이서를 더 포함하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 충전 패턴은 폴리실리콘을 포함하고, 상기 스페이서는 질화물을 포함하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 식각 방지 구조물은 상부에서 보았을 때, 닫힌 테두리 형상을 갖는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 식각 방지 구조물은
    상기 제2 방향으로 각각 연장되며 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격된 제1 부분들; 및
    상기 제3 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 제2 부분들을 포함하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 식각 방지 구조물은 상기 제2 방향으로 각각 연장되며 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격된 2개의 부분들을 포함하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 식각 방지 구조물은 보이드를 포함하는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 제1 방향으로 서로 이격된 상기 게이트 전극들 사이에 각각 형성된 제1 절연 패턴들을 더 포함하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 절연 패턴 구조물은 상기 제1 방향으로 교대로 반복적으로 적층된 제2 및 제3 절연 패턴들을 포함하며,
    상기 각 제2 절연 패턴들은 질화물을 포함하고, 상기 각 제3 절연 패턴들은 산화물을 포함하는 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 제3 절연 패턴들은 대응하는 상기 제1 절연 패턴들과 각각 실질적으로 동일한 높이에 형성된 수직형 메모리 장치.
  12. 제1항에 있어서, 상기 관통 비아의 측벽을 커버하는 절연 패턴을 더 포함하는 수직형 메모리 장치.
  13. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상부에서 보았을 때 닫힌 테두리 형상을 갖고 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 서로 다른 물질들을 각각 포함하는 복수의 패턴들을 갖는 식각 방지 구조물;
    상기 식각 방지 구조물에 의해 둘러싸인 절연 패턴 구조물; 및
    상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아를 포함하는 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 식각 방지 구조물은
    질화물 혹은 폴리실리콘을 포함하며, 상부에서 보았을 때 상기 닫힌 테두리 형상을 갖고 상기 제1 방향으로 연장된 제1 패턴; 및
    산화물을 포함하며, 상기 제1 패턴의 측벽 및 저면을 커버하는 제2 패턴을 포함하는 수직형 메모리 장치.
  15. 제14항에 있어서, 상기 제1 패턴은 폴리실리콘을 포함하며,
    상기 식각 방지 구조물은 상기 제1 및 제2 패턴들 사이에 형성되며 질화물을 포함하는 제3 패턴을 더 구비하는 수직형 메모리 장치.
  16. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸는 식각 방지 구조물;
    상기 절연 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 관통 비아;
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 상기 제2 방향으로 연장된 제1 분리 패턴;
    상기 제1 분리 패턴들 사이에서 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성된 제2 분리 패턴들; 및
    상기 식각 방지 구조물 상면을 커버하면서 상기 각 제1 및 제2 분리 패턴들의 상부 측벽에 접촉하는 지지막을 포함하며,
    상기 각 제1 분리 패턴들은 상기 제3 방향으로 상기 식각 방지 구조물과 이격되고, 상기 각 제2 분리 패턴들은 상기 식각 방지 구조물과 상기 제2 방향으로 서로 이격된 수직형 메모리 장치.
  17. 제16항에 있어서, 상기 각 제1 및 제2 분리 패턴들의 상면은 상기 식각 방지 구조물의 상면보다 높은 수직형 메모리 장치.
  18. 제16항에 있어서, 상기 제1 분리 패턴으로부터 상기 식각 방지막 구조물에 이르는 거리는 상기 제2 방향으로 서로 이웃하는 상기 제1 및 제2 분리 패턴들 사이의 거리의 반과 동일하거나 이보다 더 작은 수직형 메모리 장치.
  19. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 패드 영역을 포함하는 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성된 공통 전극 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 각각 연장되며, 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 어레이 영역 상의 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장된 채널들;
    상기 각 채널들의 측벽에 형성된 전하 저장 구조물;
    상기 기판의 패드 영역 상에서 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 절연 패턴 구조물의 적어도 일부 측벽을 둘러싸는 식각 방지 구조물;
    상기 절연 패턴 구조물 및 상기 CSP를 관통하여 상기 제1 방향으로 연장되며, 상기 하부 회로 패턴에 전기적으로 연결된 관통 비아;
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 상기 기판의 셀 어레이 영역 및 상기 패드 영역 상에서 상기 제2 방향으로 연장된 제1 분리 패턴;
    상기 제1 분리 패턴들 사이에서 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성된 제2 분리 패턴들; 및
    상기 식각 방지 구조물 상면을 커버하면서 상기 각 제1 및 제2 분리 패턴들의 상부 측벽에 접촉하는 지지막을 포함하며,
    상기 각 제1 분리 패턴들은 상기 제3 방향으로 상기 식각 방지 구조물과 이격되고, 상기 각 제2 분리 패턴들은 상기 식각 방지 구조물과 상기 제2 방향으로 서로 이격된 수직형 메모리 장치.
  20. 제19항에 있어서, 상기 게이트 전극 구조물의 최하층에 형성된 게이트 전극의 측벽에 접촉하며, 상기 제2 방향으로 서로 이격된 상기 제2 분리 패턴들 사이의 상기 게이트 전극 구조물 부분에 상기 제1 방향으로 오버랩되는 제3 분리 패턴을 더 포함하는 수직형 메모리 장치.
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