KR102610403B1 - 3차원 구조의 반도체 메모리 장치 및 그 제조방법 - Google Patents

3차원 구조의 반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 기술에 따른 반도체 메모리 장치는, 셀 영역들 및 상기 셀 영역들 사이의 콘택 영역이 정의된 기판과, 상기 콘택 영역 상에 형성된 절연 구조물과, 상기 셀 영역들 상에 각각 형성된 셀부들, 상기 콘택 영역 상에 형성되며 상기 셀부들 사이를 연결하는 커플링부 및 상기 절연 구조물이 수용되는 관통부를 구비하는 메모리 블록과, 상기 메모리 블록 하부의 상기 기판 상에 형성된 주변회로와, 상기 메모리 블록 및 상기 주변회로 사이에 배치되며 상기 주변회로와 전기적으로 연결된 하부 배선들과, 상기 메모리 블록의 상부에 배치된 상부 배선들과, 상기 절연 구조물을 관통하여 상기 하부 배선들과 상기 상부 배선들을 연결하는 콘택 플러그들을 포함할 수 있다.

Description

3차원 구조의 반도체 메모리 장치 및 그 제조방법{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화를 위하여 셀 스트링(cell string)을 구성하는 메모리 셀(memory cell)들을 3차원으로 배열한 3차원 구조의 반도체 메모리 장치가 제안된 바 있다. 최근 이러한 3차원 반도체 메모리 장치의 특성 및 집적도를 향상시키기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시예는 전기적 특성 및 집적도를 향상시킬 수 있는 3차원 구조의 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역들 및 상기 셀 영역들 사이의 콘택 영역이 정의된 기판과, 상기 콘택 영역 상에 형성된 절연 구조물과, 상기 셀 영역들 상에 각각 형성된 셀부들, 상기 콘택 영역 상에 형성되며 상기 셀부들 사이를 연결하는 커플링부 및 상기 절연 구조물이 수용되는 관통부를 구비하는 메모리 블록과, 상기 메모리 블록 하부의 상기 기판 상에 형성된 주변회로와, 상기 메모리 블록 및 상기 주변회로 사이에 배치되며 상기 주변회로와 전기적으로 연결된 하부 배선들과, 상기 메모리 블록의 상부에 배치된 상부 배선들과, 상기 절연 구조물을 관통하여 상기 하부 배선들과 상기 상부 배선들을 연결하는 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법은, 셀 영역들 및 상기 셀 영역들 사이의 콘택 영역이 정의된 기판상에 주변 회로를 형성하는 단계와, 상기 주변 회로 상에 상기 주변 회로와 전기적으로 연결된 하부 배선들을 형성하는 단계와, 상기 하부 배선들 상에 층간절연막들 및 희생막들을 교대로 적층하는 단계와, 상기 콘택 영역의 층간절연막들 및 희생막들을 제1 부분 및 제2 부분으로 분할하는 제1 슬릿을 형성하는 단계를 포함할 수 있다. 여기서, 제1 부분은 상기 셀 영역의 층간절연막들 및 희생막들과 연속되고, 상기 제2 부분은 상기 제1 슬릿에 의해서 상기 셀 영역의 층간절연막들과 희생막들 및 상기 제1 부분과 고립된다. 상기 제2 부분은 절연 구조물을 구성한다.
그리고, 제1 슬릿을 형성하는 단계 후에 상기 제1 슬릿을 채우는 절연막 측벽을 형성하는 단계와, 상기 층간절연막들 및 희생막들에 제2 슬릿을 형성하는 단계와, 상기 제2 슬릿에 의해 노출된 희생막들을 제거하는 단계와, 상기 희생막들이 제거된 공간에 도전성 물질을 형성하여 도전 라인들을 형성하는 단계와, 상기 절연 구조물을 관통하여 상기 하부 배선과 전기적으로 연결되는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그에 전기적으로 연결되는 상부 배선들을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 전기적 특성 및 집적도 향상에 기여할 수 있는 3차원 구조의 반도체 메모리 장치 및 그 제조방법을 제시할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 사시도이다.
도 3은 도 2의 A-A' 라인에 따른 단면도이다.
도 4는 도 2의 B-B' 라인에 따른 단면도이다.
도 5는 도 의 C-C' 라인에 따른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 요부를 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 8a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로를 포함할 수 있다. 주변 회로는 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150) 및 전압 발생기(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(DSL,SSL)을 통해 행 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 소거 단위에 해당될 수 있다. 메모리 블록들 각각은 복수의 셀 스트링들(Cell Strings)을 포함할 수 있다. 셀 스트링은 직렬로 연결된 메모리 셀들의 단위이다. 하나의 셀 스트링에 포함된 메모리 셀들은 동일한 선택 트랜지스터에 의해서 선택된다.
행 디코더(120)는 입출력 버퍼(140)로부터 수신되는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 그리고, 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL)이나 선택 라인들(DSL,SSL)에 전압 발생기(160)로부터의 구동 신호들(DS,S,SS)를을 전달할 수 있다. 구동 신호들(DS,S,SS)은 워드라인 전압들(S), 선택 신호들(DS,SS)을 포함할 수 있다. 특히, 선택된 메모리 블록의 워드 라인들(WL)에는 고전압의 구동 신호워드라인 전압들(S)가이 제공되어야 한다. 따라서, 고전압을 전달하기 위하여 행 디코더(120)는 고전압 트랜지스터로 이루어진 패스 트랜지스터들을 구비할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인(BL)으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 감지하여 입출력 버퍼(140)로 전달한다. 소거 동작시 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인(BL)을 플로팅(flaoting)시킬 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 외부로부터 입력되는 쓰기 데이터를 페이지 버퍼(130)로 전달한다. 입출력 버퍼(140)는 읽기 동작시 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력한다. 입출력 버퍼(140)는 외부로부터 입력되는 어드레스(ADD) 또는 커맨드(CMD)를 행 디코더(120)나 제어 로직(150)에 전달한다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 커맨드(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼(130) 및 전압 발생기(160) 등을 제어한다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들(WL)로 공급될 다양한 종류의 워드라인 전압들(S)과, 메모리 셀들이 형성된 벌크, 예컨대 웰 영역으로 공급될 전압을 발생한다. 각각의 워드 라인들(WL)로 공급될 워드 라인 전압들(S)로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd,Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인(DSL,SSL)에 제공되는 선택 신호(DS,SS)를 생성할 수 있다. 선택 신호(DS)는 셀 스트링을 선택하기 위한 제어 신호이고, 선택 신호(SS)는 접지 선택 신호이다.
도 2 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 셀 영역들(AR) 및 셀 영역들(AR) 사이에 배치된 콘택 영역(BR)을 포함할 수 있다.
기판(10)의 셀 영역들(AR) 및 콘택 영역(BR) 상에는 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이는 메모리 블록(MB)을 포함할 수 있다. 메모리 블록(MB)은 셀 영역들(AR) 및 콘택 영역(BR)을 가로지르는 방향으로 연장될 수 있다. 비록, 도 2 내지 도 5에는 하나의 메모리 블록(MB)만 도시되어 있으나 기판(10) 상에는 복수의 메모리 블록들이 형성되는 것으로 이해되어야 할 것이다.
삭제
메모리 블록(MB)은 기판(10)의 셀 영역들(AR) 상에 각각 형성된 셀부들(CELL)과, 콘택 영역(BR) 상에 형성되며 셀부들(CELL) 사이를 연결하는 커플링부(COUPLING)와, 절연 구조물(40)이 수용되는 관통부(TH)를 포함할 수 있다.
셀부들(CELL) 및 커플링부(COUPLING)는 교대로 적층된 복수의 도전 라인들(20) 및 층간절연막들(30)을 포함할 수 있다. 도전 라인들(20) 중 최하층으로부터 적어도 한 층 이상의 도전 라인과 최상층으로부터 적어도 한 층 이상의 도전 라인은 선택 트랜지스터(select transistor)의 선택 라인(select line)으로 이용될 수 있다. 선택 라인들 사이의 도전 라인들은 메모리 셀들의 워드 라인들로 이용될 수 있다.
관통부(TH)는 절연 구조물(40) 형성을 위한 공간을 제공하기 위한 것으로, 커플링부(COUPLING)의 중심부에 배치될 수 있다. 절연 구조물(40)은 커플링부(COUPLING)에 의해 에워싸여질 수 있다. 한편, 도 6을 참조하면 관통부(TH)는 커플링부(COUPLING)의 측면으로 노출될 수 있고 절연 구조물(40)은 커플링부(COUPLING)의 일측에 배치될 수 있다.
도 2 내지 도 5를 다시 참조하면, 절연 구조물(40)은 교대로 적층된 제1 물질막들(30A)과 제2 물질막들(32)을 포함할 수 있다. 제1 물질막들(30A)은 메모리 블록(MB)의 층간절연막들(30)과 동일층에 배치되고, 제2 물질막들(32)은 메모리 블록(MB)의 도전 라인들(20)과 동일층에 배치될 수 있다. 제1 물질막들(30A)은 메모리 블록(MB)의 층간절연막들(30)과 동일한 절연 물질로 구성될 수 있고, 제2 물질막들(32)은 층간절연막들(30)과 상이한 식각 선택비를 갖는 절연 물질로 구성될 수 있다. 예컨대, 제1 물질막들(30A) 및 층간절연막들(30)은 산화막 계열의 물질로 구성되고, 제2 물질막들(32)은 질화막 계열의 물질로 구성될 수 있다. 절연 구조물(40)은 메모리 블록(MB)의 길이 방향으로 연장되는 라인 형태를 가질 수 있다.
절연 구조물(40)과 메모리 블록(MB) 사이에는 제1 슬릿(SLT1)이 형성될 수 있으며, 제1 슬릿(SLT1)은 절연막 측벽(50)에 의해 채워질 수 있다. 절연막 측벽(50)은 층간절연막들(30) 및 제1 물질막들(30A)과 동일한 물질, 예컨대 산화막 계열의 물질로 구성될 수 있다.
셀 영역(AR)에는 도전 라인들(20) 및 층간절연막들(30)을 관통하는 채널막들(CH)이 형성될 수 있다. 채널막들(CH) 각각은 층간절연막들(30)과 도전 라인들(20)을 관통하는 관통홀의 표면으로부터 중심 영역까지 채우는 매립형으로 형성될 수 있다. 채널막들(CH) 각각은 도전 라인들(20)을 관통하는 관통홀의 측벽을 따라 관통홀 중심 영역에 채워진 절연막을 감싸는 튜브형으로 형성될 수 있다. 채널막들(CH) 각각은 매립형과 튜브형를 포함하는 구조로 형성될 수도 있다.
각 채널막들(CH)의 일단은 메모리 블록(MB)의 상부에 형성된 비트라인(미도시)과 연결되고 타단은 메모리 블록(MB)의 하부에 형성된 소스 라인(SL)과 연결될 수 있다. 도시하지 않았지만, 한 쌍의 채널막들(CH)이 파이프 라인 채널을 통하여 'U'자 형상으로 연결되고, 비트 라인 및 소스 라인이 모두 메모리 블록(MB)의 상부에 형성되는 구조일 수도 있다.
선택 라인들과 채널막들(CH)의 교차부에는 선택 트랜지스터들이 형성되고, 워드라인들과 채널막들(CH)의 교차부에는 메모리 셀들이 형성될 수 있다. 이러한 구조에 의하여, 선택 트랜지스터들 사이에 적층된 다수의 메모리 셀들이 채널막(CH)에 의해 직렬로 연결되어 셀 스트링(ST)을 구성할 수 있다. 도시하지 않았으나, 채널막들(CH)과 워드라인용 도전 라인들 사이에는 터널 절연막, 전하 트랩막 및 전하 차단막을 포함하는 다층막이 더 형성될 수 있다. 채널막들(CH)과 선택 라인용 도전 라인들 사이에는 게이트 절연막이 더 형성될 수 있다.
커플링부(COUPLING)에는 도전 라인들(20) 및 층간절연막들(30)을 관통하는 지지대들(60)이 형성될 수 있다. 지지대들(60)은 층간절연막들(30)과 동일한 물질, 예컨대 산화막 계열의 물질을 이용하여 형성될 수 있다.
메모리 블록(MB) 하부 기판(10) 상에는 주변회로(PERI)가 형성될 수 있다. 주변회로(PERI)는 행 디코더, 페이지 버퍼, 입출력 버퍼, 제어 로직 및 전압 발생기 등을 포함할 수 있다.
주변 회로(PERI)는 트랜지스터들(12)을 구비할 수 있다. 트랜지스터들(12)은, 예를 들어 행 디코더에 포함된 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터들은 도전 라인들(20), 구체적으로 선택 라인들 및 워드라인들과 전기적으로 연결되어 블록 선택 신호에 응답하여 선택 라인들 및 워드라인들에 동작 전압을 제공할 수 있다.
각각의 트랜지스터들(12)은 기판(10)에 형성된 소자분리막(11)에 의해 정의된 활성 영역 상에 형성된 게이트 절연막(12A), 게이트 절연막(12A) 상에 형성된 게이트 전극(12B), 게이트 전극(12B) 양측 활성 영역 내에 형성된 불순물 영역들(12C)을 포함할 수 있다. 불순물 영역들은 트랜지스터(12)의 소스 또는 드레인으로 이용될 수 있다. 본 실시예에서는 주변 회로가 메모리 블록(MB)과 중첩하여 배치되므로 기판(10)의 면적을 최대한 활용하여 반도체 메모리 장치의 사이즈를 줄일 수 있다.
메모리 블록(MB)과 주변회로(PERI) 사이에는 하부 배선들(70)이 형성될 수 있다. 기판(10) 상에는 주변회로(PERI)를 덮는 적어도 한 층 이상의 절연막(ILD1)이 형성될 수 있으며, 하부 배선들(70)은 절연막(ILD1) 상에 배치되며 절연막(ILD1)을 관통하는 콘택 플러그들(CNT1)를 통해서 주변회로(PERI)에 전기적으로 연결될 수 있다. 도 3 내지 도 6에서는 도면의 간소화를 위하여 하부 배선(70) 및 콘택 플러그(CNT1)를 각각 하나씩만 도시하였으나, 메모리 블록(MB)과 주변회로(PERI) 사이에는 하부 배선(70) 및 콘택 플러그(CNT1)가 복수개씩 형성되는 것으로 이해되어야 할 것이다. 절연막(ILD1) 상에는 하부 배선들(70)을 덮는 적어도 한 층 이상의 절연막(ILD2, ILD3)이 형성될 수 있고, 메모리 블록(MB) 및 절연 구조물(40)은 절연막(ILD3) 상에 플라나(planar)하게 배치될 수 있다.
주변 회로(PERI)에는 고전압을 전달하기 위한 고전압 트랜지스터들이 형성될 수 있다. 반도체 메모리 장치의 동작시 주변 회로(PERI)의 트랜지스터들에서는 열이 많이 발생할 수 있다. 하부 배선들(70)은 주변 회로(PERI)에 가깝게 배치되므로 반도체 메모리 장치의 동작시에 주변 회로(PERI)에서 발생되는 열에 견딜 수 있도록 열 특성이 우수한 물질인 텅스텐을 사용하여 제작될 수 있다. 반도체 메모리 장치가 고집적화됨에 따라서 주변회로(PERI)를 통해 전달되는 신호의 수가 증가하고 있으며, 이에 대응하여 하부 배선들(70)의 개수를 증가시킬 필요가 있다. 한정된 공간에 많은 수의 하부 배선들(70)을 형성하기 위해서는 하부 배선들(70)을 미세한 피치로 형성해야 한다. 그런데, 하부 배선들(70)을 구성하는 텅스텐이 높은 저항값을 가지므로 하부 배선들(70)을 미세한 피치로 형성하거나 긴 길이로 형성할 경우 하부 배선들(70)의 저항이 과도하게 커지게 되어 신호의 무결성을 확보할 수 없게 된다.
하부 배선들(70)을 미세한 피치로 형성하거나 긴 길이로 형성할 필요가 없도록, 메모리 블록(MB)의 상부에 상부 배선들(80)이 형성될 수 있다. 도 3 내지 도 6에서는 도면의 간소화를 위하여 상부 배선(80)을 하나만 도시하였으나, 메모리 블록(MB)의 상부에는 상부 배선(80)이 복수개 형성되는 것으로 이해되어야 할 것이다.
메모리 블록(MB) 및 절연 구조물(40) 상에는 메모리 블록(MB) 및 절연 구조물(40)을 덮는 적어도 한층 이상의 절연막(ILD4)이 형성될 수 있고, 상부 배선들(80)은 절연막(ILD4) 상에 배치될 수 있다.
메모리 블록(MB)의 상부에 형성되는 상부 배선들(80)은 하부 배선들(70)에 비해서 주변 회로(PERI)와의 거리가 멀기 때문에 하부 배선들(70)과 달리 열 특성이 우수하지 않은 물질로 제작되어도 무방하다. 상부 배선들(80)은 하부 배선들(70)에 비해 낮은 저항값을 갖는 물질, 예컨대 구리 등을 이용하여 제작될 수 있다.
상부 배선들(80)과 하부 배선들(70)간 전기적 연결을 위하여, 절연 구조물(40)을 관통하는 콘택 플러그들(CNT2)이 형성될 수 있다. 콘택 플러그들(CNT2)은 절연 구조물(40)을 관통하여 메모리 블록(MB)의 상부에 배치된 상부 배선들(80)과 메모리 블록(MB)의 하부에 배치된 하부 배선들(70) 간을 전기적으로 연결할 수 있다.
본 실시예에 의하면, 상부 배선들(80)과 하부 배선들(70)간을 전기적으로 연결하는 콘택 플러그들(CNT2)이 메모리 블록(MB)의 관통부(TH)의 내측에 형성된 절연 구조물(40)을 관통하므로, 콘택 플러그들(CNT2) 형성을 위한 공간 확보를 위하여 메모리 블록(MB), 보다 정확하게 메모리 블록(MB)의 도전 라인들(20)을 단선시킬 필요가 없다. 따라서, 콘택 플러그들(CNT2) 형성을 위한 공간 확보를 위하여 도전 라인들을 단선시키는 경우에 단선된 도전 라인들간을 연결하기 위하여 연결 배선을 추가로 형성해야 했던 것과 달리, 어떠한 연결 배선도 필요로 하지 않는다. 따라서, 연결 배선들과 도전 라인들간 접속 불량으로 인한 페일(failure)이 원천적으로 방지되어 메모리 장치의 전기적 특성 및 신뢰성 향상에 기여할 수 있고, 연결 배선들과의 연결을 위하여 콘택 영역(BR)의 도전 라인들(20)을 계단형으로 패터닝하지 않아도 되므로 콘택 영역(BR)의 도전 라인들(20)이 계단 형태로 패터닝됨에 따르는 면적 증가를 방지하여 메모리 장치의 집적도 향상에 기여할 수 있다.
도 7은 주변 회로가 행 디코더의 패스 트랜지스터를 포함하는 경우에 하부 배선들(70) 및 상부 배선들(80)의 레이아웃 구조를 나타낸 도면이다.
도 7을 참조하면, 반도체 메모리 장치는 셀 영역들(AR), 셀 영역들(AR) 사이 사이에 배치된 콘택 영역들(BR), 슬리밍 영역(CR)을 포함할 수 있다.
셀 영역들(AR), 콘택 영역들(BR) 및 슬리밍 영역(CR) 상에는 셀 영역들(AR), 콘택 영역들(BR) 및 슬리밍 영역(CR)을 가로지르는 복수의 메모리 블록들(MB)이 배치될 수 있다.
메모리 블록(MB)은 기판(10)의 셀 영역들(AR) 상에 각각 형성된 셀부들(CELL)과, 콘택 영역(BR) 상에 형성되며 셀부들(CELL) 사이를 연결하는 커플링부(COUPLING)와, 절연 구조물(40)이 수용되는 관통부(TH)를 포함할 수 있다.
셀부들(CELL) 및 커플링부(COUPLING)는 교대로 적층된 복수의 도전 라인들(20) 및 층간절연막들(30)을 포함할 수 있다. 도전 라인들(20) 중 최하층으로부터 적어도 한 층 이상의 도전 라인과 최상층으로부터 적어도 한 층 이상의 도전 라인은 선택 트랜지스터(select transistor)의 선택 라인(select line)으로 이용될 수 있다. 선택 라인들 사이의 도전 라인들은 메모리 셀들의 워드 라인들로 이용될 수 있다.
동작 전압을 전달하는 콘택 플러그(미도시)와의 접속을 위하여, 도전 라인들(20)은 하부로 갈수록 슬리밍 영역(CR)쪽으로 돌출되게 형성된다. 즉, 도전 라인들(20)은 슬리밍 영역(CR)에서 계단형으로 패터닝될 수 있다.
메모리 블록(MB) 하부에는 주변 회로로서 패스 트랜지스터들(12)이 형성될 수 있다. 각각의 패스 트랜지스터들(12)은 기판에 형성된 소자분리막에 의해 정의된 활성 영역 상에 형성된 게이트 절연막(미도시), 게이트 절연막(미도시) 상에 형성된 게이트 전극(G), 게이트 전극(G) 양측 활성 영역 내에 형성된 불순물 영역들(S,D)을 포함할 수 있다. 불순물 영역들(S,D)은 패스 트랜지스터(12)의 소스(S) 또는 드레인(D)으로 이용될 수 있다.
패스 트랜지스터들(12)은 그 게이트 전극들(G)에 인가되는 블록 선택 신호들에 응답하여 구동될 수 있다. 패스 트랜지스터들(12)의 드레인들(D)은 하부 배선들(71) 및 콘택 플러그들(CNT11)을 통해서 글로벌 워드라인들(GWL)에 전기적으로 연결될 수 있고, 소스들(S)은 하부 배선들(72), 콘택 플러그들(CNT12) 및 상부 배선들(80)을 통해서 슬리밍 영역(CR)의 도전 라인들(20)에 전기적으로 연결될 수 있다.
메모리 블록(MB)이 선택된 경우 행 디코더의 블록 디코더(미도시)에 의해서 블록 선택 신호가 활성화된다. 패스 트랜지스터들(12)은 활성화된 블록 선택 신호에 응답하여 턴온되어 하부 배선들(71) 및 콘택 플러그들(CNT11)을 통해서 글로벌 워드라인들(GWL)으로부터 입력되는 동작 전압을 하부 배선들(72), 콘택 플러그들(CNT12) 및 상부 배선들(80)을 통해서 도전 라인들(20)에 전달할 수 있다.
도전 라인들(20)은 슬리밍 영역(CR)에서 콘택 플러그(미도시)를 통해서 상부 배선들(80)과 전기적으로 연결된다. 셀 영역들(AR)은 메모리 블록(MB)의 길이 방향을 따라서 배열되므로 슬리밍 영역(CR)으로부터 멀리 떨어져 있는 셀 영역(AR)에 형성된 패스 트랜지스터들(12)과 도전 라인들(20)간을 연결하기 위해서는 메모리 블록(MB)의 길이 방향으로 연장되는 긴 길이의 라우팅 배선들이 필요하다.
본 실시예에서는 상대적으로 고저항을 갖는 하부 배선들(72)들은 이웃하는 셀 영역(AR)과 콘택 영역(BR) 사이를 연결하도록 짧은 길이로 형성되고, 상대적으로 저저항을 갖는 상부 배선(80)들은 셀 영역들(AR) 및 콘택 영역들(BR)을 가로질러 슬리밍 영역(CR)까지 연결되도록 긴 길이로 형성된다. 따라서, 라우팅 배선의 저항을 낮출 수 있으므로 라우팅 배선을 통해서 도전 라인들(20)에 전달되는 신호의 무결성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명한다.
도 8a 및 8b를 참조하면, 기판(10)의 셀 영역들(AR) 및 콘택 영역(BR) 상에 주변회로(PERI)를 형성한다. 구체적으로, 기판(10)에 활성 영역을 한정하는 소자분리막(11)을 형성하고, 소자분리막(11)이 형성된 기판(10) 상에 게이트 절연막(12A)을 개재하여 게이트 전극(12B)을 형성한다. 이어서, 게이트 전극(12B) 양측 활성 영역에 n형 또는 p형 불순물을 주입하여 불순물 영역들(12C)을 형성한다. 불순물 영역들(12C)은 트랜지스터(12)의 소스 또는 드레인으로 이용될 수 있다. 이로써, 트랜지스터들(12)을 포함하는 주변회로(PERI)가 형성된다.
이후, 트랜지스터들(12)을 덮는 절연막(ILD1)을 형성하고, 절연막(ILD1)을 관통하여 주변회로(PERI)와 전기적으로 연결되는 콘택 플러그들(CNT1)을 형성한다.
도 9a 및 도 9b를 참조하면, 절연막(ILD1) 상에 콘택 플러그들(CNT1)과 전기적으로 연결되는 하부 배선들(70)을 형성한다. 하부 배선들(70)은 주변 회로(PERI)에서 발생되는 열에 견딜 수 있도록 열 특성이 우수한 물질인 텅스텐을 사용하여 제작될 수 있다.
이어서, 하부 배선들(70)을 덮는 절연막(ILD2)을 형성하고, 절연막(ILD2) 상에 소스 라인들(SL)을 형성한 다음, 소스 라인들(SL) 사이에 절연막(ILD3)을 형성한다.
그 다음, 소스 라인들(SL) 및 절연막(ILD3) 상에 층간절연막들(30)과 희생막들(32)을 교대로 적층한다. 층간절연막들(30) 및 희생막들(32)의 개수는 적층을 원하는 메모리 셀들의 개수에 따라서 달라질 수 있다. 희생막들(32)은 워드라인들 및 선택 라인들이 되는 도전 라인들이 형성될 부분에 형성되는 것으로, 층간절연막들(30)과 상이한 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 층간절연막들(30)은 산화막 계열의 물질로 형성될 수 있고, 희생막들(32)은 질화막 계열의 물질로 형성될 수 있다.
도 10a 내지 도 10c를 참조하면, 셀 영역(AR)의 층간절연막들(30) 및 희생막들(32)을 관통하여 소스 라인(SL)에 연결되는 채널막들(CH)을 형성한다. 채널막들(CH)은 층간절연막들(30) 및 희생막들(32)을 관통하는 관통홀들을 형성한 후, 관통홀들 내부에 형성된다. 각각의 채널막들(CH)은 관통홀 측벽을 따라 관통홀의 중심 영역을 개구시키는 튜브 형태로 형성되거나, 관통홀의 표면으로부터 관통홀의 중심 영역까지 채우며 형성될 수 있다. 채널막들(CH)이 튜브 형태로 형성된 경우, 각 채널막들(CH)의 개구된 중심 영역은 절연물질로 채워질 수 있다. 채널막들(CH)은 반도체막으로 형성될 수 있다.
채널막들(CH)을 형성하기 전에 관통홀의 측벽을 따라서 터널 절연막, 터널 저장막 및 블로킹 절연막 중 어느 하나를 포함하는 다층 절연막을 형성할 수 있다. 터널 절연막은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있고, 블로킹 절연막은 전하 차단이 가능한 실리콘 산화막으로 형성되거나 실리콘 산화막보다 유전율이 높은 고유전막으로 형성될 수 있다.
이어서, 식각 공정으로 콘택 영역(BR)에 층간절연막들(30) 및 희생막들(32)을 관통하는 제1 슬릿(SLT1)을 형성한다. 제1 슬릿(SLT1)에 의해서 콘택 영역(BR)의 층간절연막들(30) 및 희생막들(32)은 제1 부분 및 제2 부분으로 분할된다. 제1 부분은 셀 영역(AR)의 층간절연막들(30) 및 희생막들(32)과 연속되고, 제2 부분은 제1 슬릿(SLT1)에 의해서 제1 부분 및 셀 영역(AR)의 층간절연막들(30) 및 희생막들(32)과 고립된다. 이하, 제2 부분을 절연 구조물(40)이라고 명명할 것이다.
그리고, 층간절연막들(30) 및 희생막들(32)을 식각하여 콘택 영역(BR)의 층간절연막들(30) 및 희생막들(32)의 제1 부분에 관통홀들(H1)을 더 형성할 수 있다. 관통홀들(H1) 형성을 위한 식각 공정은 제1 슬릿(SLT1) 형성을 위한 식각 공정과 동시에 수행될 수 있다. 한편, 관통홀들(H1) 형성을 위한 식각 공정은 제1 슬릿(SLT1) 형성을 위한 식각 공정 이전 또는 이후에 수행될 수도 있다.
도 11a 내지 도 11c를 참조하면, 제1 슬릿(SLT1) 및 관통홀들(H1)이 충진되도록 절연막을 형성하고, 제1 슬릿(SLT1) 및 관통홀들(H1) 외부에 형성된 절연막을 제거하여 제1 슬릿(SLT1)을 채우는 절연막 측벽(50) 및 관통홀들(H1)을 채우는 지지대들(60)을 형성한다. 절연막 측벽(50) 및 지지대들(60)은 희생막들(32)과 상이한 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질로 형성될 수 있다.
이어서, 층간절연막들(30) 및 희생막들(32)을 식각하여 층간절연막들(30) 및 희생막들(32)을 관통하는 제2 슬릿(SLT2)을 형성한다. 층간절연막들(30) 및 희생막들(32)은 제2 슬릿(SLT2)에 의해 메모리 블록 단위로 분리될 수 있다.
그 다음, 제2 슬릿(SLT2)에 의해 노출된 희생막들(32)을 제거하여 개구부들을 형성한다. 이때, 절연 구조물(40)의 희생막들(32)은 절연막 측벽(50)에 의해 보호되어 제거되지 않게 된다.
도 12a 내지 도 12b를 참조하면, 희생막들(32)이 제거로 형성된 개구부들에 도전 물질을 채워서 도전 라인들(20)을 형성한다.
이상의 공정을 통해 채널막들(CH)에 관통되는 층간절연막들(30) 및 도전 라인들(20)을 형성함으로써, 채널막들(CH)을 따라서 3차원으로 적층된 메모리 셀들을 포함하는 셀 스트링(ST)을 형성할 수 있다. 도전 라인들(20) 중 소스 라인(SL)에 인접합 최하층으로부터 적어도 한 층은 제1 선택 라인으로 이용되고, 최상층으로부터 적어도 한 층은 제2 선택 라인으로 이용되고, 나머지는 워드라인들로 이용될 수 있다. 셀 스트링(ST)은 직렬로 연결된 적어도 하나의 제1 선택 트랜지스터, 메모리 셀들 및 적어도 하나의 제2 선택 트랜지스터로 구성된다. 이로써, 제2 슬릿(SLT2)에 의해 분리 복수의 메모리 블록들이 형성된다.
절연 구조물(40)은 하부 배선들(70)과 차후에 형성되는 상부 배선들(80)간을 전기적으로 연결하는 콘택 플러그들(CNT2)이 형성되는 공간을 제공하기 위한 것으로, 절연막 측벽(50)에 의해 메모리 블록과 분리된다.
메모리 블록들을 형성한 후, 메모리 블록들 및 절연 구조물(40) 상에 절연막(ILD4)을 형성할 수 있다. 이후, 절연막(ILD4), 절연 구조물(40) 및 절연막(ILD3)을 관통하여 하부 배선들(70)을 노출하는 콘택홀을 형성하고, 콘택홀 내부에 도전물질을 채워서 콘택 플러그들(CNT2)을 형성할 수 있다.
그 다음, 절연막(ILD4) 상에 콘택 플러그들(CNT2)을 통해서 하부 배선들(70)과 전기적으로 연결되는 상부 배선들(80)을 형성한다. 상부 배선들(80)은 하부 배선들(70)보다 저항이 작은 도전 물질로 형성될 수 있다.
상술한 바와 같이, 본 발명은 콘택 플러그(CNT2) 형성을 위한 공간을 제공하는 절연 구조물(40)을 셀 스트링(ST) 형성시 사용되는 층간절연막들(30) 및 희생막들(32)을 이용하여 형성하므로 공정 시간 및 공정 비용을 절감할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함할 수 있다.
비휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 14를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
MB: 메모리 블록
CELL: 셀부
COUPLING: 커플링부
TH: 관통부
20: 도전 라인들
30, 30A: 층간절연막들
32: 희생막들
40: 절연 구조물
50: 절연막 측벽
60: 지지대
70: 하부 배선들
80: 상부 배선들
CNT1,CNT2: 콘택 플러그들

Claims (16)

  1. 셀 영역들 및 상기 셀 영역들 사이의 콘택 영역이 정의된 기판;
    상기 콘택 영역 상에 형성된 절연 구조물;
    상기 셀 영역들 상에 각각 형성된 셀부들, 상기 콘택 영역 상에 형성되며 상기 셀부들 사이를 연결하는 커플링부 및 상기 절연 구조물이 수용되는 관통부를 구비하는 메모리 블록;
    상기 메모리 블록 하부의 상기 기판 상에 형성된 주변회로;
    상기 메모리 블록 및 상기 주변회로 사이에 배치되며 상기 주변회로와 전기적으로 연결된 하부 배선들;
    상기 메모리 블록의 상부에 배치된 상부 배선들;및
    상기 절연 구조물을 관통하여 상기 하부 배선들과 상기 상부 배선들을 연결하는 콘택 플러그들;을 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 절연 구조물은 상기 메모리 블록의 길이 방향으로 연장되는 라인 형상을 갖는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 절연 구조물과 상기 메모리 블록 사이의 형성된 슬릿; 및
    상기 슬릿에 채워지는 절연막 측벽을 더 포함하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 절연막 측벽은 산화막 계열의 물질을 포함하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 커플링부를 관통하는 적어도 하나 이상의 지지대를 더 포함하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 지지대는 산화막 계열의 물질을 포함하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 셀부들 및 상기 커플링부는 교대로 적층된 도전 라인들 및 층간절연막들;및
    상기 셀 영역의 상기 도전 라인들 및 상기 층간절연막들을 관통하는 채널막들;을 포함하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 주변 회로는 상기 도전 라인들에 동작 전압을 제공하기 위한 패스 트랜지스터들을 포함하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 상부 배선들은 상기 하부 배선들보다 저항이 낮은 도전 물질로 구성된 반도체 메모리 장치.
  10. 셀 영역들 및 상기 셀 영역들 사이의 콘택 영역이 정의된 기판상에 주변 회로를 형성하는 단계;
    상기 주변 회로 상에 상기 주변 회로와 전기적으로 연결된 하부 배선들을 형성하는 단계;
    상기 하부 배선들 상에 층간절연막들 및 희생막들을 교대로 적층하는 단계;
    상기 콘택 영역의 층간절연막들 및 희생막들을 제1 부분 및 제2 부분으로 분할하는 제1 슬릿을 형성하는 단계-여기서, 제1 부분은 상기 셀 영역의 층간절연막들 및 희생막들과 연속되고, 상기 제2 부분은 상기 제1 슬릿에 의해서 상기 셀 영역의 층간절연막들과 희생막들 및 상기 제1 부분과 고립되고, 절연 구조물을 구성함;
    상기 제1 슬릿을 채우는 절연막 측벽을 형성하는 단계;
    상기 층간절연막들 및 희생막들에 제2 슬릿을 형성하는 단계;
    상기 절연막 측벽을 에칭 마스크로 하는 식각 공정으로 제2 슬릿에 의해 노출된 희생막들을 제거하는 단계;
    상기 희생막들이 제거된 공간에 도전성 물질을 형성하여 도전 라인들을 형성하는 단계;
    상기 절연 구조물을 관통하여 상기 하부 배선과 전기적으로 연결되는 콘택 플러그를 형성하는 단계;및
    상기 콘택 플러그에 전기적으로 연결되는 상부 배선들을 형성하는 단계;를 포함하는 반도체 메모리 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제2 슬릿을 형성하는 단계 전에 상기 콘택 영역의 상기 층간절연막들 및 상기 희생막들의 제1 부분을 관통하는 관통홀을 형성하는 단계;및
    상기 관통홀을 채우는 지지대를 형성하는 단계;를 더 포함하는 반도체 메모리 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 관통홀을 형성하는 단계는 상기 제1 슬릿을 형성하는 단계와 동시에 수행되는 반도체 메모리 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 지지대를 형성하는 단계는 상기 절연막 측벽을 형성하는 단계와 동시에 수행되는 반도체 메모리 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 지지대 및 상기 절연막 측벽은 상기 희생막들과 상이한 식각 선택비를 갖는 물질로 이루어진 반도체 메모리 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 지지대 및 상기 절연막 측벽은 산화막 계열의 물질로 구성되고, 상기 희생막들은 질화막 계열의 물질로 구성되는 반도체 메모리 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제2 슬릿을 형성하는 단계는 상기 층간절연막들 및 상기 희생막들이 상기 제2 슬릿에 의해 메모리 블록 단위로 분리되도록 수행되는 반도체 메모리 장치의 제조방법.
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