JP2022041226A - 半導体記憶装置 - Google Patents

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Abstract

【課題】３次元構造を有する半導体記憶装置において積層体端部の階段形状を省くことができる半導体記憶装置を提供する。【解決手段】第１の層ＯＬと第２の層ＳＮ，ＷＬとが交互に積層される積層体ＳＫＩ，ＳＫと、積層体ＳＫＩ，ＳＫをその積層方向に貫通し、積層方向と交差する第１の方向に延伸する板状部ＳＴとを備える。第１の層ＯＬは第１絶縁材料で形成される。第２の層ＳＮ，ＷＬの各々が、第１の方向に延伸する板状部ＳＴのそれぞれの端部ＳＴＥと第１の方向における積層体の端部Ｅとの間を少なくとも占めるように、積層体の端部Ｅから第１の方向に延伸して配置され、第２絶縁材料の絶縁領域ＳＮと、絶縁領域ＳＮと第１の方向で接続する導電領域ＷＬとを有する。絶縁領域ＳＮと導電領域ＷＬとの境界部が、積層体の端部Ｅに対し、第１の方向に沿って複数の板状部ＳＴの各端部ＳＴＥよりも遠くに位置する。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。
例えば３次元構造を有する半導体記憶装置には、複数の絶縁層と複数の導電層が交互に一層ずつ積層された積層体と、その積層方向に貫通するメモリピラーと、メモリピラーに形成される複数のメモリセルとを有するものがある。ここで、導電層は、対応するメモリセルのワードラインとして機能する。ワードラインとしての導電層と、メモリセルを制御する制御回路等とを接続するため、各導電層に対してコンタクトが設けられる。このコンタクトは、積層体の端部を階段形状に加工することによりテラス面として現れる導電層に接続される。
ワードラインの抵抗を下げ、半導体記憶装置の動作を高速化するため、そのような階段形状は、積層体の端部にではなく中央付近に設けられる傾向にある。このような傾向の下、積層体の端部をどのように構成するかが注目される。
特開２０２０－０４７８１０号公報 特開２０１７－１６３１０１号公報 特開２０１９－１６１０５９号公報
本発明の一つの実施形態は、３次元構造を有する半導体記憶装置の少なくとも一つの端部において積層体端部の階段形状を省くことができる半導体記憶装置を提供する。
本発明の一つの実施形態によれば、半導体記憶装置が提供される。この半導体記憶装置は、複数の第１の層と複数の第２の層とが交互に一層ずつ積層される積層体と、前記積層体をその積層方向に貫通し、前記積層方向と交差する第１の方向に延伸する複数の板状部とを備える。前記複数の第１の層が第１の絶縁材料で形成される。前記第２の層の各々が、前記第１の方向に延伸する複数の板状部のそれぞれの第１の端部と前記第１の方向における前記積層体の端部との間を少なくとも占めるように、前記積層体の端部から第１の方向に延伸して配置され、第２の絶縁材料で形成される第１の絶縁領域と、当該第１の絶縁領域と前記第１の方向で接続する導電領域と、を有している。前記第１の絶縁領域と前記導電領域との境界部が、前記積層体の端部に対し、前記第１の方向に沿って前記複数の板状部の各第１の端部よりも遠くに位置する。
図１は、第１の実施形態による半導体記憶装置の一例を模式的に示す上面図である。 図２は、図１の半導体記憶装置のメモリ部の階段領域の一部を模式的に示す拡大上面図である。 図３は、図２中のＡ１－Ａ１線に沿った断面図である。 図４は、図２中のＡ２－Ａ２線に沿った断面図である。 図５（Ａ）は、スリット終端領域を模式的に示す拡大上面図であり、図５（Ｂ）は、図５（Ａ）のＬ６－Ｌ６線に沿った断面図である。 図６（Ａ）から図６（Ｅ）までは、図５（Ａ）中の各切断線に沿った断面図である。 図７（Ａ）から図７（Ｅ）までは、スリット終端領域の形成方法を説明するための上面図である。 図８（Ａ）から図８（Ｃ）までは積層体の断面を模式的に示す図である。 図９は、積層体中の窒化シリコン層を模式的に示す上面図である。 図１０（Ａ）から図１０（Ｃ）までは、比較例１による半導体記憶装置のスリット終端領域を示す説明図である。 図１１は、比較例１におけるスリット終端領域の導電層を示す上面図である。 図１２（Ａ）及び図１２（Ｂ）は、スリットを通してエッチングされる窒化シリコン層のエッチング長さと、スリット内のバリア層の長さとの関係を模式的に示す上面図である。 図１３（Ａ）から図１３（Ｃ）までは、比較例２による半導体記憶装置のスリット終端領域を説明する説明図である。 図１４（Ａ）は、第１の実施形態による半導体記憶装置の中央部分を模式的に示す上面図であり、図１４（Ｂ）は、第１の実施形態による半導体記憶装置の長手方向に沿って延びる端部を模式的に示す断面図である。 図１５（Ａ）は、第２の実施形態による半導体記憶装置の一例を模式的に示す上面図であり、図１５（Ｂ）は、第２の実施形態による半導体記憶装置の端部を模式的に示す一部断面図である。 図１６は、第３の実施形態による半導体記憶装置の長手方向に延びる端部の近傍の短手方向に沿った断面図である。 図１７は、第３の実施形態の変形例１による半導体記憶装置の長手方向に延びる端部の近傍の短手方向に沿った断面図である。 図１８は、第３の実施形態の変形例２による半導体記憶装置の長手方向に延びる端部の近傍の短手方向に沿った断面図である。 図１９は、第１の変形例による半導体記憶装置の階段領域を示す上面図である。 図２０（Ａ）は、図１９のＡ３－Ａ３線に沿った断面図であり、図２０（Ｂ）は、図１９のＡ４－Ａ４線に沿った断面図である。 図２１は、第２の変形例におけるスリット終端領域を模式的に示す断面図である。
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。
（第１の実施形態）
図１は、第１の実施形態による半導体記憶装置１の一例を模式的に示す上面図である。図１に示すように、半導体記憶装置１はチップ形状の基板１０を有している。基板１０の上に、後述する周辺回路部が形成され、周辺回路部の上に、積層体ＳＫ及び積層体ＳＫＩを有する積層体部が形成されている。積層体ＳＫは、導電層と絶縁層が交互に一層ずつ積層された構造を有し、積層体ＳＫＩは、互いに異なる絶縁層が交互に一層ずつ積層される構造を有する。図１に示すように、半導体記憶装置１は、その長手方向（Ｘ軸方向）に沿って並ぶ２つの積層体ＳＫを有しており、それぞれにメモリ部ＭＥＭ（プレーンとも言う）が形成されている。また、半導体記憶装置１は、２つの積層体ＳＫの周囲に積層体ＳＫＩを有している。すなわち、積層体ＳＫＩは、積層体ＳＫを取り囲むとともに、Ｙ軸方向に延びる端部Ｅと、Ｘ軸方向に延びる端部ＥＦとを有している。本実施形態では、積層体ＳＫＩの端部Ｅは半導体記憶装置１の端部１Ｙと一致し、端部ＥＦは半導体記憶装置１の端部１Ｘに一致している。このため、本実施形態による半導体記憶装置１のいずれの端面にも積層体ＳＫＩが現れている。
メモリ部ＭＥＭには、Ｘ軸方向に沿ってメモリアレイ領域ＭＡ、階段領域ＦＳＡ、メモリアレイ領域ＭＡがこの順に配置されている。すなわち、階段領域ＦＳＡは２つのメモリアレイ領域ＭＡに挟まれた、メモリ部ＭＥＭの中央に配置されている。メモリアレイ領域ＭＡには、複数のメモリセルが３次元的に設けられる。階段領域ＦＳＡには、メモリセルのゲートと電気的に接続するコンタクトや、周辺回路部の周辺回路とコンタクトとを電気的に接続する貫通コンタクトなどが設けられる。周辺回路はメモリセルの動作を制御する。周辺回路は、例えば、動作対象のメモリセルが含まれる領域を特定するロウデコーダと、メモリセルが保持するデータを感知するセンスアンプ回路とを含み得る。なお、階段領域ＦＳＡは、積層体ＳＫに設けられるが、後述するように局所的に積層体ＳＫＩを含んでいる。
また、半導体記憶装置１には、図中Ｘ軸方向に延びるスリットＳＴが設けられ、メモリ部ＭＥＭをＹ軸方向に分割している。
以下、図を参照しながら、階段領域ＦＳＡの構造について説明する。図２は、階段領域ＦＳＡの一部を模式的に示す拡大上面図である。ただし、図２において上層配線等は省略している。図２に示すように、一組の階段部ＦＳおよび貫通コンタクト領域Ｃ４Ａが、２つの隣接するスリットＳＴで区画されるフィンガー領域ＦＧの各々に設けられている。階段部ＦＳ及び貫通コンタクト領域Ｃ４Ａは、ともにＸ軸方向に細長い形状を有しており、Ｘ軸方向に並んで配置されている。なお、階段領域ＦＳＡの両側のセルアレイ領域ＭＡには、図示のとおり、積層体ＳＫをその積層方向（Ｚ軸方向）に貫通する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰと、階段領域ＦＳＡから延びる積層体ＳＫの複数の導電層（後述）とが交差する位置に複数のメモリセルがそれぞれ形成される。
図３は、図２中のＡ１－Ａ１線に沿った断面図である。ただし、図３において積層体ＳＫの下方の周辺回路部等は省略している。階段部ＦＳは、一組の導電層ＷＬと絶縁層ＯＬとが、絶縁層ＯＬをテラス面（踏み板面）とする一つの段となり、各段の幅（図中のＸ軸方向の長さ）が上の段ほど短くなる階段形状を有している。階段部ＦＳの上方には層間絶縁膜ＳＯが形成され、導電層ＷＬの各々には層間絶縁膜ＳＯ及び各段の絶縁層ＯＬを貫通するコンタクトＣＣが接続している。ここで、導電層ＷＬは、メモリアレイ領域ＭＡ内部にも延びており、メモリアレイ領域ＭＡ内のメモリピラーＭＰに接している。メモリピラーＭＰは、導電層ＷＬと絶縁層ＯＬが交互に一層ずつ積層された積層体ＳＫを貫通し、各メモリセルのソース電極として機能するベース層ＳＢに到達している。メモリピラーＭＰは、内部に、中心から外側に向かって同心円状に設けられるコア層Ｃ、チャネル層ＣＨ、及びメモリ膜Ｍを有している。チャネル層ＣＨは、ベース層ＳＢに対して、メモリ膜Ｍよりも突出しており、ベース層ＳＢと電気的に接続する。メモリピラーＭＰに接する複数の導電層ＷＬのうちの最上層及び最下層の導電層ＷＬは選択ゲート線として機能し、その間の導電層ＷＬは、各メモリセルのゲート電極（すなわちワード線）として機能する。
図４は、図２中のＡ２－Ａ２線に沿った断面図である。図示のとおり、基板１０の上に多層配線部ＭＬが形成されている。基板１０には、素子分離部ＥＩにより分離されたトランジスタＴｒが形成され、多層配線部ＭＬには、層間絶縁膜ＳＯ内に形成された配線ＬやビアＶが設けられている。基板１０内のトランジスタＴｒと、多層配線部ＭＬ内の配線ＬやビアＶにより、周辺回路部ＰＥＲが構成されている。また、多層配線部ＭＬの上に、例えばシリコンなどで形成されたベース層ＳＢが形成され、ベース層ＳＢの上に、積層体ＳＫが形成されている。積層体ＳＫは、交互に一層ずつ積層された複数の絶縁層ＯＬと複数の絶縁層ＷＬとを有している。絶縁層ＯＬは絶縁材料で形成され、本実施形態においては、具体的には例えば酸化シリコンで形成されている。以下の説明において、絶縁層ＯＬを酸化シリコン層ＯＬという。また、導電層ＷＬは例えばタングステンまたはモリブデンなどの金属で形成されてよい。
スリットＳＴは、積層体ＳＫを貫通し、ベース層ＳＢに到達している。スリットＳＴの内部には例えば酸化シリコンなどの絶縁材料が埋め込まれている。スリットＳＴの内部には、スリットＳＴの側壁を覆う絶縁材料を介して導電材料が埋め込まれ、この導電材料をベース層ＳＢと接続することで例えばソース線コンタクトとして機能させてもよい。図中の中央のスリットＳＴの両側のフィンガー領域ＦＧには階段部ＦＳが設けられ、これらの外側のフィンガー領域ＦＧには、貫通コンタクト領域Ｃ４Ａが設けられている。図４では、階段部ＦＳの最下段から５段目の段のテラス面に接続されたコンタクトＣＣが図示されている。
貫通コンタクト領域Ｃ４Ａには、２つの短いスリットＯＳＴと、これらの間に設けられる絶縁層領域ＯＮと、絶縁層領域ＯＮ及びベース層ＳＢを貫通する貫通コンタクトＣ４とが設けられている。短いスリットＯＳＴは、図２に示すように、スリットＳＴと同様にＸ軸方向に沿って延びるものの、スリットＳＴよりも短い。短いスリットＯＳＴの内面にはバリア層（不図示）が形成され、その内側の領域が酸化シリコンなどの絶縁材料により埋め込まれている。絶縁層領域ＯＮには、例えば、複数の酸化シリコン層と複数の窒化シリコン層とが交互に一層ずつ積層されており、よって全体として絶縁性を有している。このため、絶縁層領域ＯＮを貫通する貫通コンタクトＣ４は、積層体ＳＫ中の導電層ＷＬから絶縁されている。貫通コンタクトＣ４は、下端において、周辺回路部ＰＥＲの配線Ｌに電気的に接続し、さらに、ビアＶ等を通して周辺回路に電気的に接続される。また、貫通コンタクトＣ４は、その上端において、プラグＣＣＰを通して上層配線ＵＬと接続し、上層配線ＵＬはプラグＣＣＰを介してコンタクトＣＣと電気的に接続される。コンタクトＣＣは、導電層ＷＬを通してメモリセルと電気的に接続されるため、このような構成により、周辺回路とメモリセルとが電気的に接続される。
次に、図５（Ａ）から図６（Ｅ）までを参照しながら、積層体部（積層体ＳＫＩ）の端部Ｅと、メモリアレイ領域ＭＡとの間の領域の構成について説明する。この領域は、例えば図１に領域Ｒと示された領域であり、以下、便宜上、スリット終端領域Ｒと言う。図５（Ａ）は、スリット終端領域Ｒの拡大上面図であり、図５（Ｂ）は、図５（Ａ）のＬ６－Ｌ６線に沿った断面図である。また、図６（Ａ）は、図５（Ａ）中のＬ１－Ｌ１線に沿った断面図であり、図６（Ｂ）は、図５（Ａ）中のＬ２－Ｌ２線に沿った断面図であり、図６（Ｃ）は、図５（Ａ）中のＬ３－Ｌ３線に沿った断面図であり、図６（Ｄ）は、図５（Ａ）中のＬ４－Ｌ４線に沿った断面図であり、図６（Ｅ）は、図５（Ａ）中のＬ５－Ｌ５線に沿った断面図である。
図５（Ａ）に示すように、スリットＳＴは、積層体部（積層体ＳＫＩ）の端部Ｅから所定の距離だけ離れた位置に端部ＳＴＥを有し、Ｘ軸方向に延びている。スリットＳＴの内面にはバリア層ＢＬが形成され、バリア層ＢＬの内側には絶縁層ＩＬが形成されている。なお、上述のようにスリットＳＴの内部に導電材料を埋め込み、この導電材料をベース層ＳＢと接続することで例えばソース線コンタクトとして機能させる場合には、絶縁層としてのバリア層ＢＬの内側に導電材料が埋め込まれてよい。また、スリット終端領域Ｒにおけるフィンガー領域ＦＧには、図５（Ｂ）に示すように、積層体ＳＫＩと積層体ＳＫとが、Ｘ軸方向に並んでベース層ＳＢ上に形成されている。上述のスリットＳＴの端部ＳＴＥは、図５（Ａ）及び図５（Ｂ）から分かるように、積層体ＳＫＩ内に位置している。すなわち、Ｘ軸方向におけるスリットＳＴの端部ＳＴＥと端部Ｅとの間の領域は、積層体ＳＫＩと積層体ＳＫとのうち積層体ＳＫＩが占めている。また、図５（Ｂ）に示すように、積層体ＳＫＩの酸化シリコン層ＯＬと積層体ＳＫの酸化シリコン層ＯＬとは互いに接続しており、単一体を形成している。一方、積層体ＳＫＩの窒化シリコン層ＳＮと積層体ＳＫの導電層ＷＬとは、酸化シリコン層ＯＬの間で互いに接続している。したがって、スリット終端領域Ｒでは、複数の酸化シリコン層ＯＬが間を空けて配置され、その間において、窒化シリコン層ＳＮが端部ＥよりＸ軸方向に所定の長さだけ延び、それにＸ軸方向で接続して導電層ＷＬが延びているということもできる。
なお、本実施形態においては、窒化シリコン層ＳＮと導電層ＷＬとの境界は、図５（Ｂ）に示すように、積層体ＳＫＩ，ＳＫの積層方向に整列している。また、積層体ＳＫＩの積層構造は、上述の絶縁層領域ＯＮの積層構造と同じである。具体的には、酸化シリコン層ＯＬと窒化シリコン層ＳＮの積層数や、各層の厚さは、積層体ＳＫＩと絶縁層領域ＯＮにおいてほぼ等しい。なお、積層数は、図示の例に限らず、任意に決定されてよい。
図６（Ａ）を参照すると、ベース層ＳＢ上に積層体ＳＫＩが形成されている。この図は、図５（Ａ）のＬ１－Ｌ１線に沿った断面図であり積層体部（積層体ＳＫＩ）の端部ＥとスリットＳＴの端部ＳＴＥとの離間領域におけるＹ－Ｚ断面図である。一方、図６（Ｂ）や図６（Ｃ）には、スリットＳＴが図示されている。スリットＳＴは積層体ＳＫＩを貫通し、ベース層ＳＢに到達している。また、これらのスリットＳＴはバリア層ＢＬと絶縁層ＩＬを有している。
図５（Ａ）のＬ４－Ｌ４に沿った断面図である図６（Ｄ）を参照すると、積層体ＳＫＩではなく、積層体ＳＫがベース層ＳＢ上に形成されている。そして、この積層体ＳＫを複数のスリットＳＴが貫通している。これらのスリットＳＴは、図６（Ｂ）や図６（Ｃ）と同様に、バリア層ＢＬと絶縁層ＩＬを有している。
図６（Ｅ）では、図６（Ｄ）と同様に、積層体ＳＫを複数のスリットＳＴが貫通している。しかしながら、これらのスリットＳＴには、バリア層ＢＬは無く、絶縁層ＩＬのみが設けられている。
次に、図７（Ａ）から７（Ｅ）までを参照しながら、スリット終端領域Ｒの構造の形成方法について説明する。図７（Ａ）から７（Ｅ）までは、スリット終端領域Ｒの構造の形成方法を説明するための上面図である。
なお、この形成方法に先立って行われる、半導体記憶装置１の製造プロセスの概略は以下のとおりである。まず、例えばシリコンウエハなどの半導体ウエハ上に上述の周辺回路部ＰＥＲが形成される。次に、ベース層ＳＢが周辺回路部ＰＥＲの上に形成され、その上に、複数の酸化シリコン層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層構造（上述の積層体ＳＫＩと同様）が形成される。次いで、積層構造の上面に、階段部ＦＳが形成されるべき位置に開口を有するレジストマスクが設けられ、例えば、エッチングと、レジストマスクのスリミングと、再度のエッチングとを含む工程により、暫定的な階段部が形成される。暫定的な階段部においては、積層構造中の酸化シリコン層ＯＬがテラス面に配置される。この後、暫定的な階段部と積層構造とを覆うように例えば酸化シリコン膜が堆積される。次いで、この酸化シリコン膜が平坦化され、層間絶縁膜としての酸化シリコン膜ＳＯ（図５（Ｂ））が得られる。引き続いて、メモリアレイ領域ＭＡ（図１）に、積層構造を貫通する複数のメモリピラーＭＰ（図３）が形成される。メモリピラーＭＰは、例えば、積層構造を貫通してベース層ＳＢに至るメモリホールを形成し、メモリホールの内面にメモリ膜Ｍ（図３）、チャネル層ＣＨ、及びコア層Ｃを順次形成することにより形成される。
この後、スリット終端領域Ｒの構造が形成される。具体的には、まず、図７（Ａ）に示すように、複数のスリットＳＴが形成される。なお、スリットＳＴは、図１に示すようにメモリ部ＭＥＭの全体をＸ軸方向に横切るとともに、酸化シリコン膜ＳＯと積層体ＳＫＩを貫通してベース層ＳＢに到達するように形成されている（例えば図４参照）。また、スリットＳＴと同時に、上述の短いスリットＯＳＴ（図２、図４）が形成されることが望ましい。
次に、図７（Ｂ）に示すように、スリットＳＴの内面の全体にバリア層ＢＬが堆積される。バリア層ＢＬは、後述の窒化シリコン層ＳＮのエッチングに用いられるエッチング液に対して耐性を有する材料により形成される。そのような材料は、例えば酸化シリコンであってよい。次いで、図７（Ｃ）に示すように、酸化シリコン膜ＳＯの上面にレジストマスクＲＭが形成される。レジストマスクＲＭは、積層体ＳＫＩの端部Ｅから所定の距離の範囲を覆っている。このため、その範囲よりもメモリアレイ領域ＭＡに近い範囲では、酸化シリコン膜ＳＯやスリットＳＴ等が露出している。
なお、スリットＳＴと同時に形成された短いスリットＯＳＴの内面にもバリア層ＢＬが堆積される。そして、レジストマスクＲＭは、フィンガー領域ＦＧ内で隣接する２つの短いスリットＯＳＴ（図２、図４）を覆うことができる。
続けて、レジストマスクＲＭを用いてエッチングすることにより、図７（Ｄ）に示すように、スリットＳＴ内に堆積されたバリア層ＢＬを除去する。この後、レジストマスクＲＭをアッシング等により除去すると、図７（Ｅ）のように、バリア層ＢＬが一部に残ったスリットＳＴが得られる。
次に、このようなスリットＳＴを用いて、積層体ＳＫＩ中の窒化シリコン層ＳＮをエッチングする。具体的には、窒化シリコンを溶解可能なエッチング液をスリットＳＴへ注入する。そのようなエッチング液としては、リン酸（Ｈ３ＰＯ４）が例示される。
図８（Ａ）から図８（Ｃ）までは、エッチング後の積層体の断面を模式的に示す図である。図８（Ａ）は、図７（Ｅ）のＵ２－Ｕ２線に沿った断面図であり、図８（Ｂ）は、図７（Ｅ）のＵ４－Ｕ４線に沿った断面図であり、図８（Ｃ）は、図７（Ｅ）のＵ５－Ｕ５線に沿った断面図である。なお、Ｕ２－Ｕ２線は図５（Ａ）のＬ２－Ｌ２線に対応し、Ｕ４－Ｕ４線は図５（Ａ）のＬ４－Ｌ４線に対応し、Ｕ５－Ｕ５線は図５（Ａ）のＬ５－Ｌ５線に対応する。
始めに図８（Ｃ）を参照すると、複数の酸化シリコン層ＯＬが空間ＳＰを空けて上下方向に配置されている。空間ＳＰは、窒化シリコン層ＳＮがエッチングされて出来た空間である。すなわち、エッチング前には、スリットＳＴの内面には窒化シリコン層ＳＮが露出しており、スリットＳＴに注入されたエッチング液により、露出面から窒化シリコン層ＳＮが除去され、空間ＳＰが生じる。なお、窒化シリコン膜ＳＮが除去された後の酸化シリコン層ＯＬは、メモリアレイ領域ＭＡ内のメモリピラーＭＰや、図示しない複数の支持柱、スリットＳＴ内のバリア層ＢＬにより支持されている。ここに言う支持柱は、階段領域ＦＳＡ等において、複数の酸化シリコン層ＳＮと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層構造（積層体ＳＫＩ）を貫通するようにホールを形成し、例えば、その内部に酸化シリコンなどの絶縁材料を埋め込むことにより形成される。ただし、そのホールの内面に絶縁膜を形成し、その内側に導電材料を埋め込む場合もある。
一方、図８（Ａ）では、スリットＳＴの間では、複数の酸化シリコン層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層されたままとなっている。これは、スリットＳＴの内面のバリア層ＢＬによって、窒化シリコン層ＳＮのエッチングが回避されたためである。
なお、上述のとおり、図２及び図４に示す、フィンガー領域ＦＧ内で隣接する２つの短いスリットＯＳＴ内にもバリア層ＢＬが堆積されているため、これらの間においても窒化シリコン層ＳＮは除去されない。したがって、窒化シリコン層ＳＮはエッチングされず、絶縁層領域ＯＮが残ることとなる。
次に図８（Ｂ）を参照すると、スリットＳＴの内面にバリア層ＢＬがあるにも拘わらず、窒化シリコン層ＳＮが除去され、空間ＳＰが生じている。これは、スリットＳＴにおけるバリア層ＢＬが無い部分からの窒化シリコン層ＳＮのエッチングが、この部分まで広がったためである。以下、図９を参照しながら、この部分において窒化シリコン層ＳＮがどのようにエッチングされるかを説明する。図９は、積層体中の窒化シリコン層ＳＮを模式的に示す上面図である。スリットＳＴからエッチング液が注入されると、窒化シリコン層ＳＮのエッチングは、図９中の矢印Ａのように進行する。すなわち、バリア層ＢＬが無い部分では、窒化シリコン層ＳＮがエッチングされ、空間ＳＰが広がっていく。このようなエッチングが各スリットＳＴにおいて発生するため、各スリットＳＴから広がった空間ＳＰがフィンガー領域ＦＧ内で繋がることとなる。
一方、窒化シリコン層ＳＮのエッチングは、バリア層ＢＬの終点ＥＰからスリットＳＴの端部ＳＴＥに向かう方向にも進行する。したがって、図９に示すように、終点ＥＰを中心とした四半円状に窒化シリコン層ＳＮがエッチングされる。このため、図９中のＵ４－Ｕ４線で示す部分においては、バリア層ＢＬがあるためにエッチングが回避されるはずにも拘わらず、空間ＳＰが生じる。よって、図８（Ｂ）に示される断面構造が得られる。
以上のように、窒化シリコン層ＳＮが除去された後、例えば原子層堆積（ＡＬＤ）法により、例えばタングステンなどの金属で空間ＳＰを埋め込むことにより、導電層ＷＬが形成される。以上により、図５（Ａ）から図６（Ｅ）までを参照しながら説明したスリット終端領域Ｒの構造が出来上がる。
（比較例１）
次に、比較例１を参照しながら、上述のスリット終端領域Ｒの構造により奏される効果について説明する。図１０（Ａ）から図１０（Ｃ）までは、比較例１による半導体記憶装置のスリット終端領域の構造を示す説明図であり、積層体中の窒化シリコン層ＳＮのエッチング後の断面を図８（Ａ）から図８（Ｃ）と対比させて示している。図１０（Ａ）は、比較例１におけるスリット終端領域Ｒ１を示す上面図であり、図１０（Ｂ）は、図１０（Ａ）のＥ１－Ｅ１線に沿った断面図であり、図１０（Ｃ）は、図１０（Ａ）のＥ２－Ｅ２線に沿った断面図であり、Ｅ３－Ｅ３線に沿った断面図でもある。なお、スリット終端領域Ｒ１もまた、窒化シリコン層ＳＮのエッチング前には酸化シリコン層ＯＬと窒化シリコン層ＳＮとが交互に一層ずつ堆積された積層構造を有している。
図１０（Ａ）に示すように、比較例１におけるスリット終端領域Ｒ１にも複数のスリットＳＴ１が設けられている。ただし、スリットＳＴ１には、上述の第１の実施形態におけるバリア層ＢＬに相当する層は形成されていない。このため、スリットＳＴ１の内面には窒化シリコン層ＳＮが露出しており、したがって、図１０（Ｃ）に示すように、窒化シリコン層ＳＮが除去されて、空間ＳＰが生じている。また、スリットＳＴ１の端部ＳＴＥ１から積層体部の端部Ｅに向かっても窒化シリコン層ＳＮがエッチングされていくため、図１０（Ｂ）に示すように、積層体部の端部ＥとスリットＳＴ１の端部ＳＴＥ１との間の部分においても、空間ＳＰが生じている。
図１１は、比較例１におけるスリット終端領域Ｒ１の導電層ＷＬ１を示す上面図である。すなわち、図１１には、空間ＳＰにタングステンなどの金属を埋め込むことにより形成された導電層ＷＬ１が図示されている。図１１に示すように、積層体部の端部ＥとスリットＳＴ１の端部ＳＴＥ１の間の部分においても金属が埋め込まれるため、図中に矢印ＡＡで示すとおり、各フィンガー領域ＦＧ１における導電層ＷＬ１同士が導通している。言い換えると、フィンガー領域ＦＧ１を電気的に分離するというスリットＳＴ１の役割が損なわれている。
これに対し、本実施形態による半導体記憶装置１におけるスリット終端領域Ｒでは、図９に示すように、空間ＳＰは、バリア層ＢＬの終点ＥＰからスリットＳＴの端部ＳＴＥに向かって広がっているものの、当該端部ＳＴＥからは離間している。このため、空間ＳＰに金属（例えばタングステン）を埋め込むことにより導電層ＷＬを形成した場合、残存する窒化シリコン層ＳＮと導電層ＷＬとの境界部は、スリットＳＴの端部ＳＴＥからＸ軸方向に離間することとなる。言い換えると、窒化シリコン層ＳＮと導電層ＷＬとの境界部は、Ｘ軸方向に沿って、積層体部の端部Ｅに対してスリットＳＴの端部ＳＴＥより遠くに位置する。このため、図１１に矢印ＡＡで示す、スリットＳＴの端部ＳＴＥを回り込むような電気的な経路は生じない。したがって、隣接する２つのフィンガー領域ＦＧの間での導電層ＷＬの導通が妨げられ、フィンガー領域ＦＧ間の電気的な分離が確保される。
なお、窒化シリコン層ＳＮ及び導電層ＷＬの境界部と、スリットＳＴの端部ＳＴＥとの間の離間距離は、スリットＳＴの内面に形成されるバリア層ＢＬのＸ軸方向の長さに依存する。この離間距離とバリア層ＢＬの長さについて以下に説明する。図１２（Ａ）及び１２（Ｂ）は、スリットＳＴを通してエッチングされる窒化シリコン層ＳＮのエッチング長さと、バリア層ＢＬの長さとの関係を模式的に示す上面図である。
図１２（Ａ）に示すように、スリットＳＴから注入されたエッチング液により窒化シリコン層ＳＮが除去されて空間ＳＰが形成される一方、積層体部の端部ＥとスリットＳＴの端部ＳＴＥとの間に窒化シリコン層ＳＮの一部が残存している。ここで、窒化シリコン層ＳＮのエッチング長さをＥＬとし、フィンガー領域ＦＧの幅をＦＧＷとすると、スリットＳＴの端部ＳＴＥから十分に離れた部分では、フィンガー領域ＦＧ内の窒化シリコン層ＳＮのすべてを導電層ＷＬに置換するため、２×ＥＬ≧ＦＧＷという関係が成り立つ。また、スリットＳＴの端部ＳＴＥからスリットＳＴ内面のバリア層ＢＬの終点ＥＰまでの長さをＢＬＬとした場合、空間ＳＰが金属で埋め込まれて形成される導電層ＷＬと窒化シリコン層ＳＮとの境界が、スリットＳＴの端部ＳＴＥから離間するためには、ＢＬＬ＞ＥＬという関係が成り立つ必要がある。このことは、図１２（Ｂ）から明らかである。すなわち、バリア層ＢＬの長さＢＬＬよりもエッチング長さＥＬが長い場合には、空間ＳＰは、スリットＳＴの端部ＳＴＥを超えて広がり、一つのスリットＳＴの両側において繋がり、空間ＳＰに金属を埋め込むと、隣接するフィンガー領域ＦＧが電気的に導通してしまう。
以上から、スリットＳＴの端部ＳＴＥからのバリア層ＢＬの長さＢＬＬとフィンガー領域ＦＧの幅ＦＧＷとの間に、ＢＬＬ＞ＦＧＷ／２という関係が成り立てば、フィンガー領域ＦＧを電気的に分離することが可能となる。また、安全を考慮し、ＢＬＬ＞ＦＧＷ／２＋Ｓｆとしてもよい。ここで、Ｓｆはいわゆる安全係数である。
（比較例２）
次に、比較例２を参照しながら、上述のスリット終端領域Ｒの構造により奏される他の効果について説明する。図１３（Ａ）から図１３（Ｃ）までは、比較例２による半導体記憶装置のスリット終端領域Ｒ２の構造を説明する説明図である。図１３（Ａ）に示すとおり、スリットＳＴ２の内面にバリア層ＢＬに相当する層は無い。また、図１３（Ａ）のＬ６－Ｌ６線に沿った断面図を示す図１３（Ｂ）には、階段状に配列された導電層ＷＬ２と、導電層ＷＬ２の上方の空間を埋め込む層間絶縁膜ＳＯ２とが図示されている。このような形状は、酸化シリコン層ＯＬ２と窒化シリコン層（不図示）とが交互に一層ずつ積層された積層構造を積層構造のＸ軸方向に沿った両端部において階段状に加工し、その上方に酸化シリコン膜ＳＯ２を堆積した後、スリットＳＴ２を介して窒化シリコン層を導電層ＷＬ２で置換することにより形成される。
図１３（Ｃ）は、図１３（Ｂ）に示す、最下層の導電層ＷＬ２Ｌを模式的に示す上面図である。図１３（Ｃ）に示すように、積層体部を分割するスリットＳＴ２は、酸化シリコン膜ＳＯ２と導電層ＷＬ２Ｌとの境界部を越えて積層構造が除去されたベース層ＳＢ上に至るまでＸ軸方向に沿って延伸し、スリットＳＴ２の端部ＳＴＥ２は、最下層の導電層ＷＬ２Ｌの端部の外側に位置する。このため、図１１に矢印ＡＡで示したような、スリットＳＴ２の端部ＳＴＥを迂回する導電経路が生じることはない。よって、比較例２の構造によっても隣接するフィンガー領域ＦＧ２間での導通を回避することは可能である。しかし、比較例２のような階段形状によって隣接するフィンガー領域ＦＧ２の短絡を回避する場合には、スリット終端領域Ｒ２のＸ軸方向長さが長くなってしまう。図１３（Ａ）から図１３（Ｃ）には、導電層ＷＬ２Ｌを含む６層の導電層ＷＬ２が図示されていたが、導電層の数が例えば４８層や６４層の場合には、スリット終端領域Ｒ２のＸ軸方向長さは更に長くなってしまう。
これに対し、第１の実施形態の半導体記憶装置１のスリット終端領域Ｒによれば、積層構造の両端部の階段形状を省くことができる。このため、スリット終端領域ＲのＸ軸方向長さを短くすることが可能となり、半導体記憶装置１を小型化することが可能となる。また、比較例２のスリット終端領域Ｒ２における階段状に配列された導電層ＷＬ２に対してコンタクトを接続することも可能だが、半導体記憶装置１では、上述の階段部ＦＳにおいて各導電層ＷＬにコンタクトＣＣが接続されている。階段部ＦＳは、２つのメモリアレイ領域ＭＡの中央に位置するため、スリット終端領域Ｒ２にコンタクトを設ける場合に比べ、各導電層ＷＬの寄生抵抗の影響を低下させることができ、またメモリセルの動作の高速化を図ることも可能である。
（半導体記憶装置１の中央部分の構造について）
次に、図１４（Ａ）を参照しながら、第１の実施形態による半導体記憶装置１の中央部分の構造について説明する。図１４（Ａ）は、半導体記憶装置１の中央部分を模式的に示す上面図である。ここで中央部分は、半導体記憶装置１の２つのメモリ部ＭＥＭの間の領域であり、図１に示す領域ＲＣに相当する。また、図１４（Ａ）に示す左側の３つのスリットＳＴは、図５（Ａ）に示す３つのスリットＳＴにそれぞれ繋がっている。すなわち、図５（Ａ）は、スリットＳＴの各々の一方の端部ＳＴＥを示し、図１４（Ａ）は他方の端部ＳＴＥを示している。
なお、図１４（Ａ）における右側のスリットＳＴは、半導体記憶装置１の右側のメモリ部ＭＥＭ（図１参照）のスリットＳＴであり、左側のスリットＳＴの端部ＳＴＥと離間した位置に端部ＳＴＥを有し、Ｘ軸方向に延びている。右側のスリットＳＴは、左側のスリットＳＴと同じ構造を有しているため、以下は、左側のスリットＳＴについて説明する。
図１４（Ａ）に示すように、スリットＳＴの内面にはバリア層ＢＬが設けられている。詳細には、バリア層ＢＬは、スリットＳＴの内面のスリットＳＴの端部ＳＴＥからＸ軸方向に所定の長さの範囲を覆っている。このようなバリア層ＢＬは、図７を参照しながら説明したように形成される。また、図８及び図９を参照しながら説明したように、バリア層ＢＬは、端部ＳＴＥの近傍において、窒化シリコン層ＳＮがエッチングされるのを防ぐために設けられる。すなわち、窒化シリコン層ＳＮのエッチングにより形成される空間は、スリットＳＴの端部ＳＴＥから離間する。この空間に金属を埋め込むことにより形成される導電層ＷＬと、端部ＳＴＥの近傍に残る窒化シリコン層ＳＮとの境界ＢＤもまた、スリットＳＴの端部ＳＴＥから離間する。この境界ＢＤは、積層体ＳＫと積層体ＳＫＩとの境界でもある。したがって、領域ＲＣには、積層体ＳＫと積層体ＳＫＩがＸ軸方向に並んでおり、スリットＳＴの端部ＳＴＥは、積層体ＳＫＩ内に位置しているということができる。このような構造によっても、図１１に矢印ＡＡで示す、スリットＳＴの端部ＳＴＥを回り込むような電気的な経路の形成が妨げられる。したがって、隣接する２つのフィンガー領域ＦＧの間での導電層ＷＬの導通が妨げられ、フィンガー領域ＦＧ間の電気的な分離が確保される。
（積層体部のＸ軸方向に延びる端部ＥＦの構造について）
次に、図１４（Ｂ）を参照しながら、積層体ＳＫＩの端部ＥＦについて説明する。図１４（Ｂ）は、図１のＣ１－Ｃ１線に沿った一部断面図である。図示のとおり、積層体ＳＫＩの端部ＥＦには、酸化シリコン層ＯＬと窒化シリコン層ＳＮが現れており、窒化シリコン層ＳＮと導電層ＷＬの境界部は、端部ＥＦと、端部ＥＦに最も近いスリットＳＴとの間に位置している。このような構造は、上述のように、窒化シリコン層ＳＮの一部がスリットＳＴから注入されたエッチング液により除去されて生じる空間に金属を充填することにより形成される。ここで端部ＥＦと端部ＥＦに最も近いスリットＳＴ１との間の距離をＧとすると、距離Ｇは上述のエッチング長さＥＬよりも大きいことが望ましい。これによれば、窒化シリコン層ＳＮが除去されて生じる空間ＳＰは、端部ＥＦには到達せず、端部ＥＦに窒化シリコン層ＳＮを残すことできる。言い換えると、積層体ＳＫＩの端部ＥＦ（半導体記憶装置１の端部１Ｘ）に導電層ＷＬが露出するのを防ぐことができる。このため、例えば、後のダイシングなどの工程において、上下の導電層ＷＬ間で予期しない電気的な短絡が生じるのを防止することが可能となる。
（第２の実施形態）
次に、図１５（Ａ）及び図１５（Ｂ）を参照しながら、第２の実施形態による半導体記憶装置について説明する。図１５（Ａ）は、第２の実施形態による半導体記憶装置１００の一例を模式的に示す上面図であり、図１５（Ｂ）は、図１５（Ａ）におけるＣ２－Ｃ２線に沿った一部断面図である。
図１５（Ａ）に示すように、第２の実施形態による半導体記憶装置１００は基板１０を有し、その上にはＹ軸方向に沿って並ぶ２つの周辺回路部ＰＥＲと積層体部ＳＫＹとが形成されている。周辺回路部ＰＥＲの各々は、半導体記憶装置１００のＹ軸方向に沿って延伸する一方の端部１Ｙから他方の端部１Ｙまで、Ｘ軸方向に延伸している。また、各周辺回路部ＰＥＲのＹ軸方向の長さ（幅）は、例えば周辺回路部ＰＥＲに形成される周辺回路や配線などを考慮して決定されてよい。積層体部ＳＫＹは、２つの周辺回路部ＰＥＲに挟まれており、２つの積層体ＳＫと、その周囲の積層体ＳＫＩとを有している。第１の実施形態と同様に、積層体ＳＫにはメモリ部ＭＥＭが形成されている。本実施形態におけるメモリ部ＭＥＭは、積層体部ＳＫＹの下方において周辺回路部ＰＥＲの少なくとも一部の構造が省略されている点を除き、第１の実施形態による半導体記憶装置１のメモリ部ＭＥＭと略同じ構造を有することができる。なお、周辺回路部ＰＥＲのＹ軸方向の長さを決定する際には、メモリ部ＭＥＭのメモリアレイ領域ＭＡ内のメモリセルの数を考慮しても良い。
また、積層体部ＳＫＹのＹ軸方向に沿って延びる両端部Ｅは、半導体記憶装置１００の端部１Ｙに一致している。積層体部ＳＫＹの端部Ｅの近傍には、第１の実施形態におけるスリット終端領域Ｒ（図５（Ａ）及び図５（Ｂ））が形成されている。すなわち、積層体部ＳＫＹの端部Ｅから延びる積層体ＳＫＩと積層体ＳＫとの境界部（窒化シリコン層ＳＮと導電層ＷＬとの境界部）は、Ｘ軸方向に沿って、積層体部ＳＫＹの端部Ｅに対してスリットＳＴの端部ＳＴＥより遠くに位置する。一方、積層体部ＳＫＹのＸ軸方向に沿って延びる両端部ＥＦは、周辺回路部ＰＥＲのＹ軸方向の長さの分だけ半導体記憶装置１００の端部１Ｘからそれぞれ離間している。
図１５（Ｂ）を参照すると、積層体ＳＫＩは、半導体記憶装置１００の端部１Ｘ側に、窒化シリコン層ＳＮをテラス面とし、一組の窒化シリコン層ＳＮと酸化シリコン層ＯＬを段として有する階段部ＦＳＹを有している。階段部ＦＳＹは、上述の階段領域ＦＳＡにおける階段部ＦＳを形成する際に、その形成に用いたレジストマスクを、図中のＹ軸方向にスリミングしながら、窒化シリコン層ＳＮと酸化シリコン層ＯＬとによる積層構造をエッチングすることにより形成され得る。
一方、積層体ＳＫは、（内部に絶縁材料が充填される前の）スリットＳＴを利用して積層体ＳＫＩの窒化シリコン層ＳＮの一部を導電層ＷＬに置き換えることにより形成される。本実施形態においては、スリットＳＴを通して窒化シリコン層ＳＮを除去する際に、窒化シリコン層ＳＮの一部を残して積層体ＳＫＩを維持しているが、階段部ＦＳＹの各段のＹ軸方向の端部まで窒化シリコン層ＳＮを除去し、導電層ＷＬに置き換えてもよい。言い換えると、積層体部ＳＫＹの端部ＥＦには、積層体ＳＫの導電層ＷＬをテラス面とする階段部を設けてもよい。また、図示の例では、階段部ＦＳＹにおいて窒化シリコン層ＳＮがテラス面となっているが、酸化シリコン層ＯＬがテラス面になってもよい。
なお、積層体部ＳＫＹの端部ＥＦ側に形成される階段部ＦＳＹは、半導体記憶装置１００の小型化の観点からは、階段領域ＦＳＡにおける階段部ＦＳのＹ軸方向に沿った階段形状（図４参照）と同等の傾斜を有するような階段状に加工されることが望ましく、後述する各実施形態において、積層体部の端部ＥＦ側に加工される階段形状についても同様である。
また、図１５（Ｂ）に示すように、周辺回路部ＰＥＲには、例えば素子分離部ＥＩにより分離されたトランジスタＴｒを含む周辺回路が設けられている。図示の例では、トランジスタＴｒに対し、層間絶縁膜ＳＯを貫通するゲートコンタクトＣＳ１が接続され、ゲートコンタクトＣＳ１は、層間絶縁膜ＳＯの上層の絶縁膜ＳＯＵに埋め込まれたプラグＣＰに接続されている。プラグＣＰは、例えば上層配線（不図示）と接続される。
なお、本実施形態による半導体記憶装置１００もまた、第１の実施形態による半導体記憶装置１と同様の階段領域ＦＳＡを有し得る。よって、上記のゲートコンタクトＣＳ１はプラグＣＰや上層配線を介してコンタクトＣＣや貫通コンタクトＣ４（図２、図４）などと電気的に接続され得る。ただし、半導体記憶装置１００においては、階段領域ＦＳＡに設けられる貫通コンタクトＣ４の数は、第１の実施形態による半導体記憶装置１における階段領域ＦＳＡの貫通コンタクトＣ４の数より少なくてよい。これは、ゲートコンタクトＣＳ１が貫通コンタクトＣ４と同じ機能を有し得るからである。また、半導体記憶装置１００では、階段領域ＦＳＡは貫通コンタクトＣ４を有しなくてもよい。
本実施形態による半導体記憶装置１００においても、積層体ＳＫＩと積層体ＳＫとの境界部（窒化シリコン層ＳＮと導電層ＷＬとの境界部）は、Ｘ軸方向に沿って、積層体部ＳＫＹ（積層体ＳＫＩ）の端部Ｅに対してスリットＳＴの端部ＳＴＥより遠くに位置する。したがって、第１の実施形態において、比較例１及び比較例２と対比しながら説明した効果と同様の効果が第２の実施形態においても発揮される。また、本実施形態による半導体記憶装置１００の端部１Ｘや端部１Ｙには、基板１０や、層間絶縁膜ＳＯ、絶縁膜ＳＯＵなどの絶縁材料からなる構成が現れ、導電層ＷＬは現れていない。このため、例えば、後のダイシングなどの工程において、上下の導電層ＷＬ間で予期しない電気的な短絡が生じるのを防止することが可能となる。
（第３の実施形態）
次に、図１６を参照しながら、第３の実施形態による半導体記憶装置について説明する。第３の実施形態による半導体記憶装置は、積層体部が２段に設けられる点で、第１及び第２の実施形態と異なる。図１６は、本実施形態による半導体記憶装置１０１の端部１Ｘの近傍のＹ軸方向に沿った断面図であり、例えば、図１５（Ａ）のＣ２－Ｃ２線に沿った断面図（図１５（Ｂ））に相当する。
図１６に示すように、積層体ＳＫ１は、上述の積層体ＳＫと同様に、酸化シリコン層ＯＬと導電層ＷＬとが交互に一層ずつ積層された構造を有し、Ｙ軸方向の端部に、導電層ＷＬをテラス面とし、一組の導電層ＷＬと酸化シリコン層ＯＬを段とする階段部ＦＳＹ１が形成されている。ただし、酸化シリコン層ＯＬがテラス面となってもよい。なお、図１６では図示を省略するが、積層体ＳＫ１のスリットＳＴより半導体記憶装置１０１の端部１Ｘと反対側の領域には、上述のメモリ部ＭＥＭが形成されている。
また、階段部ＦＳＹ１及び基板１０を覆うように絶縁膜５２が形成されている。絶縁膜５２は、例えば酸化シリコンなどの絶縁材料で形成され得る。図示の例では、基板１０と絶縁膜５２の界面近傍に周辺回路の一部であるトランジスタＴｒが形成され、トランジスタＴｒに対し、絶縁膜５２を貫通するようにゲートコンタクトＣＳ１及びゲートコンタクトＣＳ１上の接合部ＢＣが接続されている。すなわち、基板１０上に、積層体ＳＫ１と周辺回路部ＰＥＲがＹ軸方向に並置されている。
また、積層体ＳＫ１の上には接合層Ｂｉが形成されている。接合層Ｂｉは、例えば酸化シリコンで形成されてよい。接合層Ｂｉの上面は、絶縁膜５２の上面と略同一面になっている。上述の接合部ＢＣは、ゲートコンタクトＣＳ１の上方でＺ軸方向に沿って接合層Ｂｉと対応する位置に配置されている。接合部ＢＣは導電材料で形成され、ゲートコンタクトＣＳ１と接続している。接合部ＢＣ、絶縁膜５２、及び接合層Ｂｉの上には、積層体ＳＫＩと積層体ＳＫ２がＹ軸方向に並ぶように形成されている。積層体ＳＫＩは、積層体ＳＫＩと積層体ＳＫ２との境界ＢＤからＹ軸方向に延びて、半導体記憶装置１０１の端部１Ｘにまで達している。すなわち、積層体ＳＫＩの端部ＥＦと半導体記憶装置１０１の端部１Ｘとが一致している。積層体ＳＫＩには、酸化シリコン層ＯＬと窒化シリコン層ＳＮが交互に一層ずつ積層されているため、半導体記憶装置１０１の端部１Ｘには、交互に一層ずつ積層された酸化シリコン層ＯＬと窒化シリコン層ＳＮが現れている。
積層体ＳＫ２は、積層体ＳＫ１と同様に酸化シリコン層ＯＬと導電層ＷＬが交互に一層ずつ積層された構造を有し、積層体ＳＫ１上に接合層Ｂｉを介して配置されている。積層体ＳＫ２内においても図示のスリットＳＴよりも半導体記憶装置１０１の端部１Ｘと反対側の領域に、上述のメモリ部ＭＥＭが形成されている。積層体ＳＫ２のメモリ部ＭＥＭは、下方の積層体ＳＫ１のメモリ部ＭＥＭとＺ軸方向に整列するように形成されてよい。この場合、図１６では図示を省略するが、メモリ部ＭＥＭのメモリアレイ領域ＭＡ内のメモリピラーＭＰ（例えば図３）は、積層体ＳＫ１と積層体ＳＫ２を貫通するように設けられ得る。ここで、積層体ＳＫ２の導電層ＷＬもまたワード線として機能する。これにより、メモリピラーＭＰは、積層体ＳＫ１と積層体ＳＫ２の双方においてメモリセルを有することができる。さらに、メモリ部ＭＥＭの階段領域ＦＳＡにおける階段部ＦＳもまた積層体ＳＫ２から積層体ＳＫ１に連続的に設けることができる。なお、階段領域ＦＳＡに設けられる貫通コンタクトＣ４の数は、第１の実施形態による半導体記憶装置１における階段領域ＦＳＡの貫通コンタクトＣ４の数より少なくてよい。また、半導体記憶装置１０１においては、階段領域ＦＳＡに貫通コンタクトＣ４を設けなくてもよい。
また、図１６に示すように、積層体ＳＫＩと積層体ＳＫ２の上には、例えば酸化シリコンなどの絶縁材料で形成される絶縁膜５３、５４がこの順に形成されている。絶縁膜５３と積層体ＳＫＩを貫通し、接合部ＢＣに接続するコンタクトＣＳ２が形成されている。また、絶縁膜５４を貫通し、コンタクトＣＳ２に接続するプラグＣＰが形成されている。プラグＣＰは、上層配線（不図示）と接続し、上層配線は、メモリ部ＭＥＭ内の階段領域ＦＳＡ内のコンタクトや貫通コンタクトと接続している。このような構成により、トランジスタＴｒを含む周辺回路と、メモリアレイ領域ＭＡ内のメモリセルとが電気的に接続される。
また、絶縁膜５３、積層体ＳＫ２、接合層Ｂｉ、及び積層体ＳＫ１を貫通し、基板１０に到達するスリットＳＴが形成されている。スリットＳＴ内には、例えば酸化シリコンなどの絶縁材料が埋め込まれている。スリットＳＴは、上述のとおり、絶縁材料で埋め込まれる前に窒化シリコン層ＳＮを除去するために利用される。スリットＳＴに注入されたエッチング液により窒化シリコン層ＳＮのエッチングがＹ軸方向に進んでいくが、本実施形態においては、そのエッチングは積層体ＳＫＩの端部ＥＦまで到達せず、積層体ＳＫＩが残ることとなる。その結果、積層体ＳＫＩと積層体ＳＫ２がＹ軸方向に並置される。一方、積層体ＳＫ１においては、そのエッチングの進行長さが、導電層ＷＬに置換される前の最下層の窒化シリコン層ＳＮのＹ軸方向の長さを超えるため、窒化シリコン層ＳＮの全体が導電層ＷＬと置換される。したがって、積層体ＳＫ１は、酸化シリコン層ＯＬと導電層ＷＬが交互に一層ずつ積層された構造を有する。
なお、積層体ＳＫ１及び積層体ＳＫ２を含む積層体部のＸ軸方向の両端部（第１の実施形態及び第２の実施形態における端部Ｅに相当）には、積層体ＳＫＩが形成されており、図５及び図６を参照しながら説明したスリット終端領域Ｒが設けられている。すなわち、積層体ＳＫ１と積層体ＳＫＩとの境界部は、Ｘ軸方向に沿って、積層体ＳＫＩのＸ軸方向の端部に対してスリットＳＴの端部より遠くに位置している。積層体ＳＫ２と積層体ＳＫＩとの境界部もまた、Ｘ軸方向に沿って、積層体ＳＫＩのＸ軸方向の端部に対してスリットＳＴの端部より遠くに位置している。
したがって、第１の実施形態において比較例１及び比較例２と対比しながら説明した効果と同様の効果が第３の実施形態においても奏される。また、本実施形態による半導体記憶装置１０１の周端には、基板１０や、窒化シリコン層ＳＮ、酸化シリコンで形成される絶縁膜５２等が現れており、導電層ＷＬは現れていない。このため、例えば、後のダイシングなどの工程において、上下の導電層ＷＬ間で予期しない電気的な短絡が生じるのを防止することが可能となる。また、半導体記憶装置１０１は、Ｚ軸方向に２段の積層体ＳＫ１及びＳＫ２を有しているため、記憶容量を増大することができる。
（第３の実施形態の変形例１）
次に、図１７を参照しながら、第３の実施形態の変形例１による半導体記憶装置１０２について説明する。図１７は、第３の実施形態の変形例１による半導体記憶装置１０２の端部１Ｘの近傍のＹ軸方向に沿った断面図である。半導体記憶装置１０２は基板１０を有し、その上には積層体ＳＫ１０及び絶縁膜５２１が形成されている。積層体ＳＫ１０は、酸化シリコン層ＯＬと導電層ＷＬが交互に一層ずつ積層された構造を有する。積層体ＳＫ１０の下層部分のＹ軸方向の端部には階段部ＦＹＬが形成されている。一方、積層体ＳＫ１０の上層部分は、Ｙ軸方向に延び、絶縁膜５２１上において、積層体ＳＫＩと境界ＢＤで接続している。積層体ＳＫＩは、酸化シリコン層ＯＬと窒化シリコン層ＳＮが交互に一層ずつ積層された構造を有する。積層体ＳＫＩの端部ＥＦは、本変形例では、半導体記憶装置１０２の端部１Ｘと一致している。
積層体ＳＫ１０は、スリットＳＴの半導体記憶装置１０２の端部１Ｘと反対側にも延びている。その部分にはメモリ部ＭＥＭ（不図示）が形成されている。積層体ＳＫ１０の導電層ＷＬもまたメモリ部ＭＥＭ内のメモリセルのワード線として機能する。一方、周辺回路部ＰＥＲにおいて、絶縁膜５２１と基板１０の界面領域に、周辺回路の一部であるトランジスタＴｒが形成されている。トランジスタＴｒに対し、積層体ＳＫＩを貫通するゲートコンタクトＣＳ１が接続されている。半導体記憶装置１０２においても、メモリ部ＭＥＭと周辺回路部ＰＥＲとが基板１０上においてＹ軸方向に並置されている。
積層体ＳＫＩ及び積層体ＳＫ１０の上には、接合層Ｂｉが形成され、その上に絶縁膜５２２及び積層体ＳＫ２０が形成されている。積層体ＳＫ２０は、積層体ＳＫ１０と同様に、酸化シリコン層ＯＬと導電層ＷＬが交互に一層ずつ積層された構造を有し、積層体ＳＫ１０上に接合層Ｂｉを介して配置されている。積層体ＳＫ２０のＹ軸方向の端部には、導電層ＷＬをテラス面とし、一組の導電層ＷＬと酸化シリコン層ＯＬを段とする階段部ＦＳＹ２が形成されている。
また、積層体ＳＫ２０と絶縁膜５２２の上には、絶縁膜５３，５４がこの順に形成されている。絶縁膜５３、積層体ＳＫ２０、接合層Ｂｉ、及び積層体ＳＫ１０を貫通し、基板１０に到達するスリットＳＴが設けられている。スリットＳＴは、上述のとおり、窒化シリコン層ＳＮを導電層ＷＬに置き換えるために利用される。この変形例１では、スリットＳＴに注入されたエッチング液によりＹ軸方向に進行する窒化シリコン層ＳＮのエッチングは、積層体ＳＫＩの端部ＥＦまで到達せず、積層体ＳＫＩが半導体記憶装置１０２の端部１Ｘに現れている。一方、そのエッチングの進行長さは、積層体ＳＫ２０の最下層にあった窒化シリコン層ＳＮのＹ軸方向の長さを超えるため、積層体ＳＫ２０は、酸化シリコン層ＯＬと導電層ＷＬが交互に一層ずつ積層された構造を有する。
また、絶縁膜５３と絶縁膜５２２を貫通するコンタクトＣＳ２が形成されている。コンタクトＣＳ２は、接合部ＢＣを介してゲートコンタクトＣＳ１と電気的に接続している。また、コンタクトＣＳ２の上端には、絶縁膜５４を貫通するプラグＣＰが接続している。これにより、トランジスタＴｒと、例えば、階段領域ＦＳＡ（不図示）のコンタクトとが電気的に接続される。
積層体ＳＫ１０及び積層体ＳＫ２０を含む積層体部のＸ軸方向の両端部（第１の実施形態及び第２の実施形態における端部Ｅに相当）には、積層体ＳＫＩが形成されており、図５及び図６を参照しながら説明したスリット終端領域Ｒが設けられている。すなわち、積層体ＳＫ１０と積層体ＳＫＩとの境界部は、Ｘ軸方向に沿って、積層体ＳＫＩのＸ軸方向の端部に対してスリットＳＴの端部より遠くに位置している。積層体ＳＫ２０と積層体ＳＫＩとの境界部もまた、Ｘ軸方向に沿って、積層体ＳＫＩのＸ軸方向の端部に対してスリットＳＴの端部より遠くに位置している。
したがって、第１の実施形態において、比較例１及び比較例２と対比しながら説明した効果と同様の効果が第３の実施形態の変形例１においても奏される。また、本変形例による半導体記憶装置１０２の周囲には導電層ＷＬは現れていない。このため、例えば、後のダイシングなどの工程において、上下の導電層ＷＬ間で予期しない電気的な短絡が生じるのを防止することが可能となる。
（第３の実施形態の変形例２）
次に、図１８を参照しながら、第３の実施形態の変形例２による半導体記憶装置１０３について説明する。図１８は、第３の実施形態の変形例２による半導体記憶装置１０３の端部１Ｘの近傍のＹ軸方向断面を模式的に示す図である。図１８に示すように、半導体記憶装置１０３は基板１０を有している。基板１０の上には、積層体部として、変形例１による半導体記憶装置１０２の１段目の構造と、その上に接合層Ｂｉを介して形成される第３の実施形態による半導体記憶装置１０１の２段目の構造とが配置されている。このような構成においても、境界ＢＤにおいて、積層体ＳＫ２と２段目の積層体ＳＫＩが接続し、積層体ＳＫ１０と１段目の積層体ＳＫＩが接続している。半導体記憶装置１０３の端部１Ｘには、積層体ＳＫＩの端部ＥＦが現れている。
積層体ＳＫ１０及び積層体ＳＫ２を含む積層体部のＸ軸方向の両端部（第１の実施形態及び第２の実施形態における端部Ｅに相当）には、積層体ＳＫＩが形成されており、図５及び図６を参照しながら説明したスリット終端領域Ｒが設けられている。すなわち、積層体ＳＫ１０と積層体ＳＫＩとの境界部は、Ｘ軸方向に沿って、積層体ＳＫＩのＸ軸方向の端部に対してスリットＳＴの端部より遠くに位置している。積層体ＳＫ２と積層体ＳＫＩとの境界部もまた、Ｘ軸方向に沿って、積層体ＳＫＩのＸ軸方向の端部に対してスリットＳＴの端部より遠くに位置している。また、半導体記憶装置１０３の周囲には導電層ＷＬは現れておらず、よって、例えば、後のダイシングなどの工程において、上下の導電層ＷＬ間で予期しない電気的な短絡が生じるのを防止することが可能となる。
（第１の変形例）
次に、第１、第２、及び第３の実施形態による半導体記憶装置１，１００，１０１（１０２，１０３）の第１の変形例について説明する。第１の変形例による半導体記憶装置は、上述の階段領域ＦＳＡと異なる階段領域を有する点で、上述の実施形態による各半導体記憶装置と相違し、他の構造は同一である。以下、第１の実施形態による半導体記憶装置１との相違点を中心に、第１の変形例による半導体記憶装置を説明する。
図１９は、第１の変形例による半導体記憶装置の階段領域ＦＳＡ１を示す上面図である。この階段領域ＦＳＡ１は、図１に示すメモリ部ＭＥＭ内に配置された階段領域ＦＳＡに対応している。すなわち、階段領域ＦＳＡ１の両側にはメモリアレイ領域ＭＡが設けられている。図１９に示すように、第１の変形例による半導体記憶装置においても、隣接する２つのスリットＳＴにより、階段領域ＦＳＡ１及びメモリアレイ領域ＭＡが分割されている。２つのスリットＳＴにより区分けされた領域を、図２に倣って、フィンガー領域ＦＧと言う。一つのフィンガー領域ＦＧには、Ｘ軸方向に延びる階段部ＦＳ１と、階段部ＦＳ１におけるテラス面のそれぞれとＹ軸方向に並んで配置される一群の貫通コンタクトＣ４とが設けられている。なお、Ｙ軸方向に並ぶ一組のテラス面上のコンタクトＣＣ及び貫通コンタクトＣ４は、互いに上層配線（不図示）で接続されている。
図２０（Ａ）は、図１９のＡ３－Ａ３線に沿った断面図である。図示のとおり、酸化シリコン層ＯＬと導電層ＷＬにより、導電層ＷＬをテラス面とする階段部ＦＳ１が形成されている。階段部ＦＳ１は、実施形態による半導体記憶装置１における階段部ＦＳ（図３）とは異なり、中央にて最も低くなり、中央から遠ざかるに従って高くなる。具体的には、下から１段目の導電層ＷＬをテラス面とする中央からＸ軸の一方方向に向かって、下から２段目の導電層ＷＬ、４段目の導電層ＷＬ、６段目の導電層ＷＬ、・・・をテラス面とする階段が形成されている。また、中央からＸ軸の他方方向に向かって、下から３段目の導電層ＷＬ、５段目の導電層ＷＬ、７段目の導電層ＷＬ、・・・をテラス面とする階段が形成されている。各段のテラス面には、層間絶縁膜ＳＯを貫通してコンタクトＣＣが接続している。なお、図３及び図４に示したように、酸化シリコン層ＯＬがテラス面となり、コンタクトＣＣが、層間絶縁膜ＳＯと、テラス面としての酸化シリコン層ＯＬとを貫通して、導電層ＷＬに接続してもよい。
このような階段部ＦＳ１は、実施形態による半導体記憶装置１における階段部ＦＳと同様な形成方法により形成することが可能である。すなわち、半導体ベースＳＢの上に、複数の酸化シリコン層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層構造（積層体ＳＫＩと同様）が形成され、階段部ＦＳ１が形成されるべき位置に開口を有するレジストマスクが設けられ、このレジストマスクを用いたエッチングと、レジストマスクのスリミングと、再度のエッチングとを含む工程を行うと、窒化シリコン層ＳＮをテラス面とする暫定的な階段部が形成される。後に、窒化シリコン層ＳＮを導電層ＷＬで置換することにより、階段部ＦＳ１が得られる。
また、図２０（Ａ）では、最上の導電層ＷＬにはコンタクトＣＣＤが接続されている。最上の導電層ＷＬとメモリピラーＭＰとの交差部分は、ドレイン側選択トランジスタを構成し、すなわち、最上の導電層ＷＬはドレイン側選択ゲート線として機能する。また、コンタクトＣＣＤに対してＸ軸方向に隣接して、貫通コンタクトＣ４Ｄが設けられている。貫通コンタクトＣ４Ｄは、酸化シリコン層ＯＬと導電層ＷＬを貫通して周辺回路部ＰＥＲ（不図示）に到達している。貫通コンタクトＣ４Ｄは、下端において、周辺回路部ＰＥＲの周辺回路と電気的に接続し、上端において、図示しない上層配線によりコンタクトＣＣＤの上端と接続される。これにより、貫通コンタクトＣ４ＤとコンタクトＣＣＤを介して、周辺回路によりドレイン側選択トランジスタが制御される。
なお、貫通コンタクトＣ４Ｄは、外周面に絶縁材料で形成されるスペーサ層ＳＬを有し、スペーサ層ＳＬによって、その内側の導電部が導電層ＷＬから絶縁されている。
図２０（Ｂ）は、図１９のＡ４－Ａ４線に沿った断面図である。図２０（Ｂ）に示すように、酸化シリコン層ＯＬと導電層ＷＬとを貫通し、周辺回路部ＰＥＲ（不図示）に到達する一群の貫通コンタクトＣ４が形成されている。貫通コンタクトＣ４においてもスペーサ層ＳＬが設けられ、貫通コンタクトＣ４の中央の導電部が導電層ＷＬから絶縁されている。また、図２０（Ｂ）においても、コンタクトＣＣＤと貫通コンタクトＣ４Ｄが、Ｘ軸方向に沿って、一群の貫通コンタクトＣ４の両側に設けられている。Ｘ軸方向に並ぶ一組のコンタクトＣＣＤと貫通コンタクトＣ４Ｄは、図示しない上層配線により互いに電気的に接続されている。
図１９を再び参照すると、フィンガー領域ＦＧのＹ軸方向のほぼ中央において、階段部ＦＳ１と一群の貫通コンタクトＣ４との間の領域を除いてメモリアレイ領域ＭＡ及び階段領域ＦＳＡ１内をＸ軸方向に延びるスリットＳＨＥが設けられている。スリットＳＨＥは、スリットＳＴが積層体ＳＫを貫通するのとは異なり、最上の導電層ＷＬ（ドレイン側選択ゲート線）のみを分断している。この分断により、ドレイン側選択トランジスタはスリットＳＨＥの両側で互いに独立することができる。一方で、最上の導電層ＷＬよりも下方の導電層ＷＬは、スリットＳＨＥによって分断されないため、一つのフィンガー領域ＦＧ内に広がり、同一のフィンガー領域ＦＧ内のすべてのメモリピラーＭＰに共有されている。このため、導電層ＷＬに接続する各コンタクトＣＣもまた、同一のフィンガー領域ＦＧ内のメモリピラーＭＰに共有されることとなる。すなわち、同一のフィンガー領域ＦＧ内のメモリセルは、同一層に配置されるもの同士が１つのコンタクトＣＣ（ひいてはこれらと電気的に接続する貫通コンタクトＣ４）を共有して同じ導電層ＷＬ（ワード線）によって動作する一方、スリットＳＨＥにより分断されたドレイン側選択ゲート線のそれぞれによって、スリットＳＨＥの両側のメモリセルが別個に動作し得る。
以上のように、第１の変形例による半導体記憶装置には、実施形態による半導体記憶装置１とは異なる階段領域ＦＳＡ１が設けられているが、第１の変形例による半導体記憶装置もまた、上述のスリット終端領域Ｒの構造を有することができる。すなわち、第１の変形例による半導体記憶装置においても、先に説明した、スリット終端領域Ｒにより発揮される効果と同様の効果が得られる。
なお、第１の実施形態による半導体記憶装置１に設けられる２つのメモリ部ＭＥＭのうちの一方のメモリ部ＭＥＭに階段領域ＦＳＡ（図２）を適用し、他方のメモリ部ＭＥＭに階段領域ＦＳＡ１（図１９）を適用してもよいし、２つのメモリ部ＭＥＭの双方に階段領域ＦＳＡまたは階段領域ＦＳＡ１を適用してもよい。また、第１の変形例における階段領域ＦＳＡ１は、第２及び第３の実施形態による半導体記憶装置１００，１０１（１０２，１０３）において、階段領域ＦＳＡの代わりに設けられてよい。この場合においても、２つのメモリ部ＭＥＭの双方又はいずれか一方に階段領域ＦＳＡ１を設けてよい。ただし、貫通コンタクトＣ４の数は、第１の実施形態による半導体記憶装置１における貫通コンタクトの数よりも減じられてよい。
（第２の変形例）
次に、第１、第２、及び第３の実施形態による半導体記憶装置１，１００，１０１（１０２，１０３）の第２の変形例について説明する。第２の変形例による半導体記憶装置は、上述の導電層ＷＬがライナー層を有する点で半導体記憶装置１と相違し、他の構造は同一である。以下、相違点を中心に、第２の変形例による半導体記憶装置を説明する。
図２１は、第２の変形例におけるスリット終端領域を模式的に示す断面図であり、図５（Ｂ）に相当する。図２１中の一部拡大図を参照すると、導電層ＷＬがライナー層ＩＳＬの内側に形成されている。ライナー層ＩＳＬは、例えば酸化アルミニウム（Ａｌ２Ｏ３）などの絶縁材料で形成され得る。また、図示の例では、導電層ＷＬがライナー層ＩＳＬの内側の第１の導電部ＥＣ１と、更にその内側の第２の導電部ＥＣ２により構成されている。第１の導電部ＥＣ１は、例えば窒化チタニウム（ＴｉＮ）により形成されてよく、第２の導電部ＥＣ２は例えばタングステンにより形成されてよい。このような構造は、上述のとおり、スリットＳＴ（図２１では省略）を通して、窒化シリコン層ＳＮをエッチングにより除去して空間ＳＰ（例えば図８）を形成し、その内面にライナー層ＩＳＬ、第１の導電部ＥＣ１、第２の導電部ＥＣ２を順次堆積することにより、形成することができる。ライナー層ＩＳＬ及び第１の導電部ＥＣ１はバリア層として機能することができる。
（その他の変形例）
上述の第３の実施形態（変形例１，２を含む）による半導体記憶装置は、２段に重ねられた積層体ＳＫ１，ＳＫ２を有しているが、これに限られない。半導体記憶装置は３段以上の積層体を備えていてもよい。また、各積層体の積層数は、図示の例に限定されることなく、任意に決定されてよい。
上述の第１から第３までの実施形態（変形例を含む）による半導体記憶装置は、２つのメモリ部ＭＥＭを有しているが、これに限られることなく、メモリ部ＭＥＭの数は３つ以上であってもよく、任意に決定されてよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…基板、ＳＢ…ベース層、ＳＫ，ＳＫＩ，ＳＫ１，ＳＫ２，ＳＫ１０，ＳＫ２０…積層体、ＭＥＭ…メモリ部、ＭＡ…メモリアレイ領域、ＦＳＡ，ＦＳＡ１…階段領域、ＦＳ，ＦＳ１，ＦＳＹ…階段部、Ｃ４Ａ…貫通コンタクト領域、ＳＴ，ＳＨＥ…スリット、ＯＮ…絶縁層領域、ＯＳＴ…短いスリット、ＣＣ，ＣＣＤ…コンタクト、Ｃ４，Ｃ４Ｄ…貫通コンタクト、ＯＬ…絶縁層（酸化シリコン層）、ＷＬ…導電層、ＳＮ…窒化シリコン層、ＳＯ…層間絶縁膜（酸化シリコン膜）、ＭＰ…メモリピラー、ＰＥＲ…周辺回路部、Ｒ…スリット終端領域、Ｅ，ＥＦ…端部、ＢＬ…バリア層、ＢＬＬ…バリア層の長さ、ＦＧＷ…フィンガー領域の幅、Ｂｉ…接合層、ＢＣ…接合部、ＣＳ１…ゲートコンタクト、ＣＳ２…コンタクト、ＣＰ…プラグ、５２，５２１，５２２，５３，５４…絶縁膜。

Claims (5)

  1. 複数の第１の層と複数の第２の層とが交互に一層ずつ積層される積層体と、
    前記積層体をその積層方向に貫通し、前記積層方向と交差する第１の方向に延伸する複数の板状部と
    を備え、
    前記複数の第１の層が第１の絶縁材料で形成され、
    前記第２の層の各々が、前記第１の方向に延伸する複数の板状部のそれぞれの第１の端部と前記第１の方向における前記積層体の端部との間を少なくとも占めるように、前記積層体の端部から第１の方向に延伸して配置され、第２の絶縁材料で形成される第１の絶縁領域と、当該第１の絶縁領域と前記第１の方向で接続する導電領域と、を有し、
    前記第１の絶縁領域と前記導電領域との境界部が、前記積層体の端部に対し、前記第１の方向に沿って前記複数の板状部の各第１の端部よりも遠くに位置する、半導体記憶装置。
  2. 前記第２の層の各々が、前記導電領域を挟んで前記第１の絶縁領域と反対側で前記導電領域と前記第１の方向で接続し、前記第２の絶縁材料で形成される第２の絶縁領域を更に有し、
    前記複数の板状部のそれぞれの前記第１の方向における前記第１の端部と反対側の第２の端部が、前記積層体の端部に対して、前記導電領域と前記第２の絶縁領域の境界部よりも遠くに位置する、請求項１に記載の半導体記憶装置。
  3. 前記第２の層の各々は、前記積層方向及び前記第１の方向と交差する第２の方向における前記積層体の他の端部に現れ、前記第２の絶縁材料で形成される第３の絶縁領域を更に有する、請求項１または２に記載の半導体記憶装置。
  4. 前記第１の絶縁領域と前記導電領域との境界部が、前記積層方向に整列する、請求項１から３のいずれか一項に記載の半導体記憶装置。
  5. 前記積層体は、前記第１の方向に沿って配置され、それぞれ前記複数の第２の層に前記導電領域を含む第１の領域、第２の領域、及び第３の領域を有し、前記積層体の前記第２の領域内で、前記複数の第２の層の前記導電領域が階段形状に加工され、
    前記積層体の前記第１の領域及び前記第３の領域内に設けられ、前記積層方向に前記積層体を貫通し、前記複数の第２の層の前記導電領域の少なくとも一部と交差する位置に複数のメモリセルをそれぞれ形成する複数の柱状部と、
    前記積層方向に延伸し、前記階段形状に加工された前記複数の第２の層の各々の導電領域にそれぞれ接続される接続部と
    を更に備える、請求項１から４のいずれか一項に記載の半導体記憶装置。
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