JP2019057592A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルアレイの構造欠陥を抑制できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1領域と、第2領域と、前記第1領域と前記第2領域とをつなぐ複数の接続領域と、を含む第1電極層と、前記第1電極層を貫いて前記第1方向に延びる複数の半導体ピラーと、を備える。前記複数の半導体ピラーは、前記第1領域を貫く第1半導体ピラーと、前記第2領域を貫く第2半導体ピラーと、を含む。前記第1半導体ピラーおよび前記第2半導体ピラーは、それぞれ前記第1電極層の表面に沿った第2方向、および、前記第2方向と交差し、前記第1電極層の前記表面に沿った第3方向に並べて配置される。【選択図】図1
Description
実施形態は、半導体記憶装置に関する。
メモリセルを3次元配置した半導体記憶装置の開発が進められている。例えば、3次元構造のNAND型フラシュメモリ装置は、基板上に積層された複数のワード線と、それらを貫く半導体ピラーと、を含む。メモリセルは、半導体ピラーと複数のワード線とが交差する部分にそれぞれ設けられる。このような構造の半導体記憶装置の記憶容量を大きくするためには、半導体ピラーの密度を増加させると共に、ワード線の積層数を増すことが有効である。しかしながら、複数のワード線と、微細化された半導体ピラーと、を含むメモリセルアレイでは、ワード線の積層数が増えるにしたがって構造欠陥を生じる可能性が大きくなる。
実施形態は、メモリセルアレイの構造欠陥を抑制できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第1領域と、第2領域と、前記第1領域と前記第2領域とをつなぐ複数の接続領域と、を含む第1電極層と、前記第1電極層を貫いて前記第1方向に延びる複数の半導体ピラーと、を備える。前記複数の半導体ピラーは、前記第1領域を貫く第1半導体ピラーと、前記第2領域を貫く第2半導体ピラーと、を含む。前記第1半導体ピラーおよび前記第2半導体ピラーは、それぞれ前記第1電極層の表面に沿った第2方向、および、前記第2方向と交差し、前記第1電極層の前記表面に沿った第3方向に並べて配置される。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。
[第1実施形態]
図1は、第1実施形態に係る半導体記憶装置1を示す模式平面図である。半導体記憶装置1は、例えば、NAND型フラシュメモリ装置であり、図1は、その一部を示す模式図である。
図1は、第1実施形態に係る半導体記憶装置1を示す模式平面図である。半導体記憶装置1は、例えば、NAND型フラシュメモリ装置であり、図1は、その一部を示す模式図である。
半導体記憶装置1は、電極層10と、複数のメモリホールMHと、を含む。電極層10は、X方向およびY方向に延びるプレート状に設けられる。メモリホールMHは、電極層10を貫き、Z方向に延びる。
図1に示すように、半導体記憶装置1は、電極層10の外縁を画するスリットSTを含む。スリットSTの内部には、例えば、シリコン酸化膜などの絶縁膜が埋め込まれ、隣接する電極層10の間を電気的に絶縁する。
電極層10は、第1領域10Aと、第2領域10Bと、複数の接続領域10Cと、を含む。第1領域10Aおよび第2領域10Bは、それぞれワード線として機能する。接続領域10Cは、第1領域10Aと第2領域10Bとをつなぎ、隣接するワード線間を電気的に接続する。また、電極層10は、引き出し領域HURに位置する部分をさらに含む。
半導体記憶装置1は、電極層10を貫いてZ方向に延びる複数の絶縁体13をさらに含む。絶縁体13は、例えば、柱状の酸化シリコンであり、第1領域10Aと第2領域10Bとの間に位置する。接続領域10Cは、X方向に並んだ絶縁体13の間にそれぞれ設けられる。
図1に示すように、第1領域10Aおよび第2領域10Bにおいて、メモリホールMHは、電極層10の表面に沿ったX方向およびR方向に並べて配置される。R方向は、電極層10の表面に平行な平面内においてX方向と交差する。
図2(a)および(b)は、第1実施形態に係る半導体記憶装置1を示す模式断面図である。図2(a)は、図1中に示す2A−2A線に沿った断面図であり、図2(b)は、図1中に示す2B−2B線に沿った断面図である。また、図1は、図2(a)および図2(b)にそれぞれ示した1A−1A線に沿った断面図である。
図2(a)および(b)に示すように、半導体記憶装置1は、層間絶縁膜21の上に設けられたソース線BSLを含み、複数の電極層10がソース線BSLの上に積層された構造を有する。
ソース線BSLは、例えば、図示しないシリコン基板上に層間絶縁膜21を介して設けられる。ソース線BSLは、例えば、金属層23と半導体層25をZ方向に積層した構造を有する。金属層23は、例えば、タングステン層であり、半導体層25は、例えば、ポリシリコン層である。半導体層25は、金属層23と電極層15との間に位置する。
図2(a)および(b)に示すように、複数の電極層10、15および17がソース線BSLの上に層間絶縁膜を介して積層される。電極層15は、ソース線BSLと電極層10との間に位置し、例えば、ソース側選択ゲートSGSとして機能する。電極層15もまた第1領域、第2領域および接続領域を含み、それぞれ電極層10の第1領域10A、第2領域10Bおよび接続領域10Cの下方に位置する。電極層17は、電極層10の上に設けられ、例えば、ドレイン側選択ゲートSGDとして機能する。
メモリホールMHは、電極層10、15および17を貫いてZ方向に延びる。メモリホールMHの内部には、半導体ピラーSPとメモリ膜MFとが設けられる。言い換えれば、半導体ピラーSPは、電極層10、15および17を貫いてZ方向に延びる。メモリ膜MFは、半導体ピラーSPと、電極層10、15および17と、の間に位置し、半導体ピラーSPを各電極層から電気的に絶縁する。
半導体ピラーSPは、半導体膜33と絶縁性コア35とを含む。絶縁性コア35は、メモリホールMHの内部においてZ方向に延びる。半導体膜33は、メモリ膜MFと絶縁性コア35との間に位置し、絶縁性コア35の側面を覆う。また、半導体膜33は、メモリホールMHの底面において、ソース線BSLの半導体層25に接続される。
図2(a)に示すように、絶縁体13は、電極層10、15および17を貫いてZ方向に延びるように設けられる。接続領域10Cは、電極層10にそれぞれ設けられ、X方向に並んで配置される絶縁体13の間に設けられる(図1参照)。したがって、複数の電極層10をZ方向に見た時、各電極層10の接続領域は、相互にオーバラップして配置される。
これに対し、図2(b)に示すように、絶縁体13が配置されない部分では、電極層10および15はつながるように設けられ、電極層17は、分離溝37により分断される。接続領域10Cは、分離溝37の下方に位置する。分離溝37の内部には、シリコン酸化膜などの絶縁膜が埋め込まれる。
図3(a)および(b)は、第1実施形態に係る半導体記憶装置1を示す別の模式平面図である。図3(a)は、図2(a)および(b)中に示す3A−3A線に沿った断面図であり、電極層17の配置を示している。図3(b)は、メモリホールMHの内部を示す断面図である。
図3(a)に示すように、電極層17は、分離溝37および39により相互に分離されている。Y方向に並んだ電極層17は、それぞれ独立に制御される。電極層17は、例えば、ドレイン側選択ゲートとして機能し、電極層17を貫いて延びる半導体ピラーSPの導通をON/OFF制御する選択トランジスタを構成する。
図3(b)に示すように、メモリホールMHの内部には、半導体ピラーSPと、メモリ膜MFと、が設けられる。半導体ピラーSPは、半導体膜33と絶縁性コア35とを含み、半導体膜33は、絶縁性コアを囲むように設けられる。
メモリ膜MFは、第1膜41と、第2膜43と、第3膜45と、を積層した構造を有する。第1膜41、第2膜43および第3膜45は、それぞれメモリホールMHの内面に沿ってZ方向に延びる。
第1膜41は、例えば、酸化シリコンを含むブロック絶縁膜である。第2膜43は、例えば、窒化シリコンを含む電荷保持膜である。第3膜45は、例えば、酸化シリコンを含むトンネル絶縁膜である。このような構成のメモリ膜MFを用いることにより、例えば、半導体ピラーSPと電極層10とが交差する部分にメモリセルを配置することができる。
図4(a)および(b)は、第1実施形態の変形例に係る半導体記憶装置2を示す模式断面図である。半導体記憶装置2は、ソース線BSL上に設けられた積層体SS1およびSS2を含む。積層体SS2は、積層体SS1の上に設けられる。
例えば、電極層10の積層数が多くなり、電極層10、15および17を貫くメモリホールMHを形成することが難しい場合、最初に、電極層10の一部と、電極層15と、を含む積層体SS1を形成する。そして、積層体SS1を貫くメモリホールMH1を形成した後に、電極層10の残りと電極層17とを含む積層体SS2を形成し、それらを貫くメモリホールMH2を形成する。メモリホールMH2は、メモリホールMH1に連通するように形成される。このような方法を用いることにより、Z方向に長いメモリホールMHを形成することが可能となる。
この例では、図4(a)に示すように、積層体SS1に絶縁体47を形成し、積層体SS2に絶縁体49を形成する。絶縁体47は、例えば、柱状の酸化シリコンであり、電極層10および15をZ方向に貫くように形成される。絶縁体49は、X方向に延びる溝の内部に設けられる。
図4(b)に示すように、積層体SS1では、絶縁体47が設けられない部分が存在する。一方、積層体SS2では、電極層10および17が絶縁体49により分断される。
図5(a)および(b)は、半導体記憶装置2を示す模式平面図である。図5(a)は、図4(a)および(b)に示す5A−5A線に沿った断面図である。図5(b)は、図4(a)および(b)に示す5B−5B線に沿った断面図である。
図5(a)に示すように、電極層10は、第1領域10Aと、第2領域10Bと、接続領域10Cと、を含む。メモリホールMHは、第1領域10Aおよび第2領域10Bをそれぞれ貫くように設けられる。接続領域10Cは、X方向に並べて配置された絶縁体47の間に設けられる。
図5(b)に示すように、積層体SS2に含まれる電極層10では、第1領域10Aと第2領域10Bとの間に、X方向に延びる絶縁体49が設けられる。このため、積層体SS2では、第1領域10Aと第2領域10Bとをつなぐ接続領域10Cが設けられない。
このように、本実施形態に係る電極層10は、第1領域10Aと第2領域10Bとをつなぐ接続領域10Cを含むように設けられる。これにより、電極層10、15および17を含む積層体の強度を向上させ、半導体記憶装置1および2の製造過程における構造欠陥の発生を抑制することができる。また、ワード線として機能する第1領域10Aおよび第2領域10Bの寄生抵抗を低減することもできる。
電極層10、15および17を形成する工程では、例えば、スリットSTを介して層間絶縁膜間に設けられた犠牲層(図示しない)を除去した後、犠牲膜が除去されたスペース内に金属層を堆積する。この過程において、接続領域10Cが形成されるスペースの上下に位置する層間絶縁膜の一部が、犠牲膜を除去した後の構造体の強度を向上させる。これにより、電極層10、15および17の形成過程における構造欠陥の発生を抑制することができる。
[第2実施形態]
図6は、第2実施形態に係る半導体記憶装置3を示す模式断面図である。半導体記憶装置3は、メモリセルアレイMCAと、駆動回路CUAと、を有する。駆動回路CUAは、基板SB上に設けられた複数のトランジスタTrを含む。メモリセルアレイMCAは、駆動回路CUAの上に設けられる。なお、図6では、各構成要素間に設けられる絶縁膜を省略している。
図6は、第2実施形態に係る半導体記憶装置3を示す模式断面図である。半導体記憶装置3は、メモリセルアレイMCAと、駆動回路CUAと、を有する。駆動回路CUAは、基板SB上に設けられた複数のトランジスタTrを含む。メモリセルアレイMCAは、駆動回路CUAの上に設けられる。なお、図6では、各構成要素間に設けられる絶縁膜を省略している。
図6に示すように、メモリセルアレイMCAは、ソース線BSL、選択ゲートSGS、電極層10、17および半導体ピラーSPを含む。選択ゲートSGS、電極層10および17は、ソース線BSL上に積層される。電極層10は、例えば、第1領域10A、第2領域10Bおよび接続領域10Cを含む(図1参照)。選択ゲートSGSは、ソース線BSLと電極層10との間に位置し、例えば、ポリシリコンを含む。
メモリセルアレイMCAは、3次元配置された複数のメモリセルを含むメモリセル領域MCRと、引き出し領域HURと、を有する。メモリセルアレイMCAの上方には、配線M0、M1、M2を含む配線層が設けられる。
メモリセル領域MCRには、選択ゲートSGS、電極層10および17を貫いてZ方向に延びる複数の半導体ピラーSPが設けられる。メモリセルは、半導体ピラーSPと電極層10とが交差する部分に設けられる。半導体ピラーSPは、その下端においてソース線BSLに接続される。また、半導体ピラーSPは、その上端において、ビット線BLに電気的に接続される。ビット線BLは、例えば、配線M0の一部であり、電極層17の上方においてY方向に延びる。
選択ゲートSGS、電極層10および17のそれぞれの端部は、引き出し領域HURに位置し、階段状に形成される。引き出し領域HURには、複数のコンタクトプラグCCが設けられ、選択ゲートSGS、電極層10および17のそれぞれの端部に接続される。コンタクトプラグCCは、選択ゲートSGS、電極層10および17を配線M0に電気的に接続する。
半導体記憶装置3は、コンタクトプラグCP、CS、C1、C2、C3およびC4をさらに備える。コンタクトプラグCPは、ソース線BSLに接続され、ソース線BSLと配線M0とを電気的に接続する。コンタクトプラグCS、C1およびC2は、駆動回路CUAにおいて、トランジスタTrと配線D0との間、配線D0と配線D1との間、および、配線D1と配線D2との間をそれぞれ電気的に接続する。コンタクトプラグC3は、配線D2および配線M0の間を電気的に接続する。
半導体記憶装置3では、ソース線BSL、電極層10、17および半導体ピラーSPは、メモリセルアレイMCAの上方に設けられた配線M0、M1、M2およびコンタクトプラグC3を介して駆動回路CUAに電気的に接続される。さらに、複数のコンタクトプラグC4が配置され、駆動回路CUAの配線D2と配線M0とを電気的に接続する。コンタクトプラグC4は、ソース線BSLを貫いて、その下方に位置する駆動回路CUAに接続される。
コンタクトプラグC4は、各電極層、半導体ピラーSPなどを駆動回路に適宜接続するために配置され、半導体記憶装置3の回路設計の自由度を大きくする。コンタクトプラグC4の一部は、選択ゲートSGS、電極層10および17を貫いて、ソース線BSLに接続される。これにより、ソース線BSLの寄生抵抗による電圧低下を補償し、ソース線BSLの電位分布を均一化することができる。
図7は、半導体記憶装置3の一部を模式的に示す部分断面図である。図7は、ソース線BSLと半導体ピラーSPとの間の接続構造を示している。
この例では、ソース線BSLと選択ゲートSGSとの間に半導体層53が設けられる。半導体ピラーSPは、その下端部の側面において半導体層53に接続される。半導体層53は、例えば、導電性のポリシリコン層である。
図7に示すように、半導体ピラーSPは、電極層10および選択ゲートSGSを貫いてソース線BSLに達するように形成される。選択ゲートSGSは、導電性の半導体層、例えば、ポリシリコン層である。選択ゲートSGSのZ方向の厚さTSGは、電極層10のZ方向の厚さTWLよりも厚い。半導体ピラーSPの下端は、絶縁膜51、第1膜41、第2膜43および第3膜45によりソース線BSLから電気的に絶縁されている。
次に、図8(a)、(b)および(c)を参照して、半導体記憶装置3の製造方法を説明する。図8(a)、(b)および(c)は、第2実施形態に係る半導体記憶装置3の製造過程を示す模式断面図である。
図8(a)に示すように、複数の絶縁膜110が層間絶縁膜を介して選択ゲートSGSの上に積層される。絶縁膜110は、電極層10に置き換えられる犠牲膜であり、例えば、シリコン窒化膜である。続いて、絶縁膜110および選択ゲートSGSを貫いてソース線BSLに至るメモリホールMHが形成される。
メモリホールMHの底面には、ソース線BSLの金属層23が露出される。また、メモリホールMHの底部には、絶縁膜51が形成される。絶縁膜51は、例えば、シリコン酸化膜であり、メモリホールMHの内壁に露出した選択ゲートSGSの端面を覆う。
ソース線BSLと選択ゲートSGSとの間には、絶縁膜54、半導体層55、絶縁膜57、半導体層59および層間絶縁膜61が設けられている。絶縁膜54および絶縁膜57は、例えば、シリコン酸化膜である。半導体層55および59は、例えば、ポリシリコン層である。
図8(a)に示すように、スリットSTは、半導体層55に至る深さに形成される。また、スリットSTの内壁を覆う絶縁膜63が設けられる。絶縁膜63は、例えば、シリコン窒化膜である。さらに、メモリホールMHの内部には、メモリ膜MFと半導体ピラーSPが設けられる。
続いて、スリットSTを介して半導体層55、絶縁膜54、絶縁膜57およびメモリ膜MFを選択的に除去する。例えば、スリットSTを介して半導体層55を選択的にエッチングし、除去する。その後、絶縁膜54、57およびメモリ膜MFを選択的に除去する。これらのエッチングには、ウェットエッチングもしくは等方性のドライエッチングなどを用いることができる。
図8(b)に示すように、半導体ピラーSPの一部が、エッチングにより形成されたスペースESPの内部に露出する。続いて、図8(c)に示すように、スリットSTを介して原料ガスを供給し、スペースESPの内部に半導体層53を堆積させる。これにより、半導体層53を介して半導体ピラーSPとソース線BSLを電気的に接続することができる。
図8(b)に示すエッチング工程において、選択ゲートSGSおよび絶縁膜110を含む積層体の変形により半導体ピラーSPの露出部に応力が加えられ、半導体ピラーSPが破損する場合がある。
これに対し、本実施形態に係る半導体記憶装置3では、電極層10の接続領域10Cに対応する部分が積層体の強度を向上させ、その変形を抑制する。これにより、半導体ピラーSPの破損を回避し、メモリセルアレイMCAに生じる構造欠陥を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2、3…半導体記憶装置、 10、15、17…電極層、 10A…第1領域、 10B…第2領域、 10C…接続領域、 13、47、49…絶縁体、 21、61…層間絶縁膜、 23…金属層、 25、53、55、59…半導体層、 33…半導体膜、 35…絶縁性コア、 37、39…分離溝、 41…第1膜、 43…第2膜、 45…第3膜、 51、54、57、63、110…絶縁膜、 BL…ビット線、 BSL…ソース線、 C1、C2、C3、C4、CC、CP、CS…コンタクトプラグ、 CUA…駆動回路、 D0、D1、D2、M0…配線、 ESP…スペース、 HUR…引き出し領域、 MCR…メモリセル領域、 MF…メモリ膜、 MH…メモリホール、 SB…基板、 SGD、SGS…選択ゲート、 SP…半導体ピラー、 SS1、SS2…積層体、 ST…スリット、 Tr…トランジスタ
Claims (7)
- 第1領域と、第2領域と、前記第1領域と前記第2領域とをつなぐ複数の接続領域と、を含む第1電極層と、
前記第1電極層を貫いて前記第1方向に延びる複数の半導体ピラーと、
を備え、
前記複数の半導体ピラーは、前記第1領域を貫く第1半導体ピラーと、前記第2領域を貫く第2半導体ピラーと、を含み、
前記第1半導体ピラーおよび前記第2半導体ピラーは、それぞれ前記第1電極層の表面に沿った第2方向、および、前記第2方向と交差し、前記第1電極層の前記表面に沿った第3方向に並べて配置される半導体記憶装置。 - 前記複数の半導体ピラーに電気的に接続された導電層と、
前記第1半導体ピラーに電気的に接続された第1配線と、
前記第2半導体ピラーに電気的に接続された第2配線と、
をさらに備え、
前記第1電極層は、前記導電層と前記第1配線との間、および、前記導電層と前記第2配線との間に位置する請求項1記載の半導体記憶装置。 - 前記導電層は、金属層と、前記第1電極層と前記金属層との間に位置する半導体層と、を含み、
前記複数の半導体ピラーは、前記半導体層に接する請求項2記載の半導体記憶装置。 - 前記複数の半導体ピラーは、前記導電層中に位置し、前記導電層から電気的に絶縁された端部と、前記導電層に電気的に接続された側面と、を含む請求項2または3に記載の半導体記憶装置。
- 前記第1電極層の前記第1領域と前記第1配線との間に設けられた第2電極層と、
前記第1電極層の前記第2領域と前記第2配線との間に設けられ、前記第2電極層から電気的に絶縁された第3電極層と、
をさらに備え、
前記第1半導体ピラーは、前記第2電極層を貫いて前記第1方向に延び、
前記第2半導体ピラーは、前記第3電極層を貫いて前記第1方向に延びる請求項2〜4のいずれか1つに記載の半導体記憶装置。 - 前記第1電極層と前記導電層との間に位置する半導体の第5電極層をさらに備え、
前記第5電極層は、第1領域と、第2領域と、前記第1領域と前記第2領域とをつなぐ複数の接続領域と、を含み、
前記第1半導体ピラーは、前記第5電極層の第1領域を貫いて前記第1方向に延び、
前記第2半導体ピラーは、前記第5電極層の第2領域を貫いて前記第1方向に延びる請求項2〜5のいずれか1つに記載の半導体記憶装置。 - 前記第1電極層を含む複数の第1電極層を含み、
各電極層の接続領域は、前記第1方向に見て相互にオーバラップする位置に設けられる請求項1〜6のいずれか1つに記載の半導体記憶装置。
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