JP6863864B2 - 記憶装置 - Google Patents

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Description

実施形態は、記憶装置に関する。
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、複数の積層された電極層と、その積層方向に延びる半導体ピラーと、を備え、半導体ピラーと電極層とが交差する部分に設けられたメモリセルを含む。このような構造の記憶装置では、電極層の積層数を増すことにより、記憶容量を大きくすることができる。しかしながら、電極層の積層数を増すと、半導体ピラーが長くなり、メモリセルを流れる読み出し電流が小さくなる。また、メモリセルの制御ゲートとして機能する電極層と駆動回路とを電気的に接続するための引き出し部の面積が広くなり、大容量化の阻害要因となる場合もある。
米国特許第９１２２５６８号明細書
実施形態は、読み出し電流の減少および引き出し部の面積拡大を抑制しながら電極層の積層数を増やすことが可能な記憶装置を提供する。
実施形態に係る記憶装置は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層から見て前記第１方向に位置し、前記第１方向に積層された複数の第２電極層と、前記複数の第１電極層と前記複数の第２電極層との間に設けられた第１制御電極層と、前記複数の第２電極層から見て前記第１方向に設けられた第２制御電極層であって、前記複数の第２電極層は、前記第１制御電極層と前記第２制御電極層との間に位置する、第２制御電極層と、前記複数の第１電極層および前記第１制御電極層を前記第１方向に貫いて延びる第１半導体ピラーと、前記複数の第２電極層および前記第２制御電極層を前記第１方向に貫いて延びる第２半導体ピラーと、前記第１制御電極層と前記複数の第２電極層との間に設けられ、前記第１半導体ピラーおよび前記第２半導体ピラーに電気的に接続された配線と、前記複数の第１電極層のうちの１つの第１電極層と、前記複数の第２電極層のうちの１つの第２電極層と、に電気的に接続され、前記第１方向に延在する第１接続導体と、前記第１制御電極層に電気的に接続され、前記第１方向に延在する第２接続導体と、前記第２制御電極層に電気的に接続され、前記第１方向に延在する第３接続導体と、を備える。前記複数の第１電極層は、それぞれ、前記第１半導体ピラーと交差する第１領域と、前記第１方向と交差する第２方向において、前記第１領域から離間した位置に設けられた第１端部と、前記第１領域と前記第１端部とをつなぐ領域を、前記第１方向および前記第２方向と交差する第３方向に後退させた第１凹部と、を有する。前記複数の第２電極層は、それぞれ、前記第２半導体ピラーと交差する第２領域と、前記第２方向において、前記第２領域から離間した位置に設けられた第２端部と、前記第２領域と前記第２端部とをつなぐ領域を前記第３方向に後退させた第２凹部と、を有する。前記第１接続導体は、前記１つの第１電極層の前記第１端部および前記１つの第２電極層の前記第２端部において、前記１つの第１電極層および前記１つの第２電極層に電気的に接続される。前記第３接続導体は、前記１つの第１電極の前記第１凹部および前記１つの第２電極の前記第２凹部を通り、前記１つの第１電極層および前記１つの第２電極層に接触することなく、前記第１方向に延在する。
第１実施形態に係る記憶装置を示す模式断面図である。 第１実施形態に係る記憶装置を示す別の模式断面図である。 第１実施形態に係る記憶装置を示す模式平面図である。 第１実施形態に係る記憶装置の製造過程を示す模式図である。 図４に続く製造過程を示す模式図である。 図５に続く製造過程を示す模式図である。 図６に続く製造過程を示す模式図である。 図７に続く製造過程を示す模式図である。 図８に続く製造過程を示す模式図である。 図９に続く製造過程を示す模式図である。 図１０に続く製造過程を示す模式図である。 図１１に続く製造過程を示す模式図である。 図１２に続く製造過程を示す模式図である。 図１３に続く製造過程を示す模式図である。 図１４に続く製造過程を示す模式図である。 図１５に続く製造過程を示す模式図である。 図１６に続く製造過程を示す模式図である。 図１７に続く製造過程を示す模式図である。 図１８に続く製造過程を示す模式図である。 図１９に続く製造過程を示す模式図である。 図２０に続く製造過程を示す模式図である。 図２１に続く製造過程を示す模式図である。 図２２に続く製造過程を示す模式図である。 図２３に続く製造過程を示す模式図である。 図２４に続く製造過程を示す模式図である。 図２５に続く製造過程を示す模式図である。 図２６に続く製造過程を示す模式図である。 図２７に続く製造過程を示す模式図である。 図２８に続く製造過程を示す模式図である。 第２実施形態に係る記憶装置を示す模式平面図である。 第２実施形態に係る記憶装置の製造過程を示す模式図である。 図３１に続く製造過程を示す模式図である。 図３２に続く製造過程を示す模式図である。 図３３に続く製造過程を示す模式図である。 図３４に続く製造過程を示す模式図である。 図３５に続く製造過程を示す模式図である。 図３６に続く製造過程を示す模式図である。 図３７に続く製造過程を示す模式図である。 図３８に続く製造過程を示す模式図である。 図３９に続く製造過程を示す模式図である。 図４０に続く製造過程を示す模式図である。 図４０の製造過程を説明する模式図である。 図４０の製造過程を説明する別の模式図である。 図４１に続く製造過程を示す模式図である。 図４４に続く製造過程を示す模式図である。 図４５に続く製造過程を示す模式図である。 図４６の製造過程を説明する別の模式図である。 図４６に続く製造過程を示す模式図である。 図４８に続く製造過程を示す模式図である。 図４９に続く製造過程を示す模式図である。 第２実施形態の変形例に係る記憶装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１（ａ）および（ｂ）は、第１実施形態に係る記憶装置１を示す模式断面図である。図１（ａ）に示すように、記憶装置１は、複数のメモリセルアレイＭＣＡ１〜ＭＣＡ４をＺ方向に積層した構造を有する。さらに、記憶装置１は、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を含む。メモリセル領域ＭＣＲは、３次元配置されたメモリセルを含み、引き出し領域ＨＵＲは、各メモリセルアレイの端部と、それらをＺ方向に貫く複数のコンタクトプラグＣＰと、を含む。
図１（ｂ）は、メモリセル領域ＭＣＲおよび引き出し領域ＨＵＲの構造を詳細に示す模式断面図である。メモリセルアレイＭＣＡ１〜ＭＣＡ４は、複数のワード線ＷＬ１〜ＷＬ３と、選択ゲートＳＧＳと、選択ゲートＳＧＤと、をそれぞれ含む。なお、図１（ｂ）では、便宜上、ワード線ＷＬの数を実際よりも少なく記載している。
ワード線ＷＬ１〜ＷＬ３、選択ゲートＳＧＳおよびＳＧＤは、Ｘ方向およびＹ方向に広がるプレート状に設けられ、Ｚ方向に積層される。ワード線ＷＬ１〜ＷＬ３は、選択ゲートＳＧＳと選択ゲートＳＧＤとの間に位置する。メモリセルアレイＭＣＡ１〜ＭＣＡ４は、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤをＺ方向に貫く複数のメモリホールＭＨをさらに有する。
なお、本明細書では、例えば、ワード線ＷＬ１〜ＷＬ３を総称してワード線ＷＬと記載する場合と、それぞれを区別して記載する場合がある。他の構成要素についても同様に記載する。
図１（ｂ）に示すように、メモリセルアレイＭＣＡ１とＭＣＡ２との間、および、メモリセルアレイＭＣＡ２とＭＣＡ３との間には、ソース線ＳＬとビット線ＢＬとを兼ねた配線ＳＬ／ＢＬが設けられる。メモリセルアレイＭＣＡ３と、図示しないメモリセルアレイＭＣＡ４と、の間にも配線ＳＬ／ＢＬが設けられる。配線ＳＬ／ＢＬは、例えば、Ｙ方向に延在するように配置される。メモリホールＭＨは、図示しない半導体ピラー２０と絶縁膜３０とを含み（図２（ｂ）参照）、Ｚ方向に配置された半導体ピラー２０は、配線ＳＬ／ＢＬを介して接続される。
引き出し領域ＨＵＲは、例えば、コンタクトプラグＣＰ１〜ＣＰ３を含む。コンタクトプラグＣＰ１は、Ｚ方向に延在し、各メモリセルアレイＭＣＡに含まれるワード線ＷＬの１つに接続される。言い換えれば、コンタクトプラグＣＰ１は、各メモリセルアレイＭＣＡのワード線ＷＬの１つに共有される。コンタクトプラグＣＰ２は、選択ゲートＳＧＳの１つに接続され、コンタクトプラグＣＰ３は、選択ゲートＳＧＤの１つに接続される。
コンタクトプラグＣＰ１〜ＣＰ３は、ワード線ＷＬの端部ＷＬＥ１〜３、選択ゲートＳＧＳの端部ＳＧＳＥおよび選択ゲートＳＧＤの端部ＳＧＤＥにそれぞれ接続される。端部ＷＬＥ、端部ＳＧＳＥおよび端部ＳＧＤＥは、それぞれ図示しない部分においてワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤにつながっている。
図２（ａ）〜（ｃ）は、第１実施形態に係る記憶装置１を示す別の模式断面図である。図２（ａ）〜（ｃ）は、各メモリセルアレイの構造をより詳細に表している。図２（ａ）は、ワード線ＷＬ２を含む平面図であり、図２（ｂ）は、図２（ａ）中に示す２Ｂ−２Ｂ線に沿った断面図である。図２（ｃ）は、図２（ａ）中に示す２Ｃ−２Ｃ線に沿った断面図である。
図２（ａ）に示すように、ワード線ＷＬ２は、第１領域ＷＬＰ１と、第２領域ＷＬＰ２と、端部ＷＬＥと、を含む。メモリホールＭＨは、第１領域ＷＬＰ１を貫いてＺ方向に延在し、半導体ピラー２０と絶縁膜３０とを含む。第２領域ＷＬＰ２は、第１領域ＷＬ１と端部ＷＬＥとの間に位置し、第１領域ＷＬＰ１と端部ＷＬＥとを電気的に接続する。また、第２領域ＷＬＰ２の外縁は、第１領域ＷＬＰ１および端部ＷＬＥの外縁よりもＹ方向に後退し、第１領域ＷＬＰ１と端部ＷＬＥとの間に凹部ＲＰが設けられる。凹部ＲＰには、別のワード線ＷＬに接続されたコンタクトプラグＣＰ１と、選択ゲートＳＧＤに接続されたコンタクトプラグＣＰ３とが配置される。他のワード線ＷＬも同様の構造を有する。
メモリセルＭＣは、半導体ピラー２０がワード線ＷＬを貫く部分にそれぞれ設けられる。絶縁膜３０は、例えば、ワード線ＷＬから半導体ピラー２０に向かう方向にシリコン酸化膜とシリコン窒化膜と別のシリコン酸化膜とを積層した、所謂ＯＮＯ構造を有し、半導体ピラー２０とワード線ＷＬとの間に位置する部分において、メモリセルＭＣの電荷保持部として機能する。
図２（ｂ）に示すように、選択ゲートＳＧＳと選択ゲートＳＧＤとの間において、例えば、ワード線ＷＬ１〜ＷＬｎがＺ方向に積層される。ワード線ＷＬ、選択ゲートＳＴＳおよびＳＴＤのそれぞれの端部は、階段状に設けられる。
半導体ピラー２０は、メモリホールＭＨの内部おいてＺ方向に延びる。半導体ピラー２０が選択ゲートＳＧＳと交差する部分には、選択トランジスタＳＴＳが設けられ、半導体ピラー２０が選択ゲートＳＧＤと交差する部分には、選択トランジスタＳＴＤが設けられる。
図２（ｃ）に示すように、コンタクトプラグＣＰは、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤのそれぞれの端部ＷＬＥ、ＳＧＳＥおよびＳＧＤＥを貫いてＺ方向に延びる。このような構造は、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤのそれぞれに凹部ＲＰを設けることにより実現される。
記憶装置１では、複数のメモリセルアレイＭＣＡ１〜ＭＣＡ４を積層することにより、ワード線ＷＬの積層数を増し、記憶容量を大きくすることができる。そして、メモリセルアレイＭＣＡ間に配線ＳＬ／ＢＬを配置することにより、半導体ピラー２０の長さがワード線ＷＬの積層数と共に長くなることを回避し、セル電流の低下を抑制している。
さらに、各メモリセルアレイＭＣＡに含まれる１つのワード線ＷＬが１つのコンタクトプラグを共有する構成とすることにより、全てのワード線ＷＬにそれぞれ異なるコンタクトプラグＣＰを接続する場合に比べて引き出し領域ＨＵＲのＸ方向の幅を縮小することが可能となる。これにより、記憶装置１のサイズの縮小、もしくは、メモリセル領域ＭＣＲの拡大による大容量化を実現することができる。
図３は、第１実施形態に係る記憶装置１を示す模式平面図である。図３は、Ｙ方向に並んで配置されたワード線ＷＬを示す模式図である。
図３に示すように、Ｙ方向に並んだワード線ＷＬの間には、スリットＳＴ１が設けられる。スリットＳＴ１は、Ｘ方向に延在すると共に、各メモリセルアレイＭＣＡを分断するＺ方向の深さを有する。また、引き出し領域ＨＵＲには、各ワード線ＷＬを分断するスリットＳＴ２が設けられる。スリットＳＴ２は、メモリセル領域ＭＣＲに設けられたスリットＳＴ１につながるように設けられる。
図３に示すように、ワード線ＷＬは、例えば、スリットＳＴ２を対称軸とした線対称の形状を有する。すなわち、ワード線ＷＬの凹部ＲＰは、スリットＳＴ２を挟んで向き合うように配置される。さらに、引き出し領域ＨＵＲに設けられるコンタクトプラグＣＰの周りには、柱状支持体ＨＲが設けられる。
次に、図４〜図２９を参照して、第１実施形態に係る記憶装置１の製造方法を説明する。図４〜図２９は、記憶装置１の製造過程を示す模式図である。
図４（ａ）および（ｂ）は、図示しない下地層上に設けられた積層体１００を示す模式図である。図４（ａ）は、積層体１００の上面を示す平面図であり、図４（ｂ）は、図４（ａ）中に示す４Ｂ−４Ｂ線に沿った断面図である。図４以降の各図についても同様に表す。
積層体１００は、例えば、シリコン基板上もしくはシリコン基板上に層間絶縁膜を介して設けられた導電層上に設けられる。積層体１００は、Ｚ方向に積層された絶縁膜１３および１５を含む。図４（ａ）に示すように、積層体１００は、複数の柱状支持体ＨＲを含む。
図４（ｂ）に示すように、絶縁膜１３および１５は交互に積層される。絶縁膜１３は、例えば、シリコン酸化膜であり、絶縁膜１５は、例えば、シリコン窒化膜である。柱状支持体ＨＲは、絶縁膜１３および１５を貫いてＺ方向に延びる。柱状支持体ＨＲは、例えば、柱状の酸化シリコンであり、後述する絶縁膜１５の選択エッチングにおいて、絶縁膜１３を支持し、絶縁膜１５を除去した後のスペース１５ｓを保持するように設けられる（図１１参照）。
なお、記憶装置１の製造過程では、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤの積層数、例えば、７３と同じ数の絶縁膜１５が積層されるが、図４（ｂ）および後続する各図では、便宜上、絶縁膜１３および１５の積層数を減らして記載している。また、以下の図では、柱状支持体ＨＲを省略する。
図５（ａ）および（ｂ）に示すように、積層体１００の表層に、Ｙ方向に延在する溝Ｇ１〜Ｇ３を形成する。溝Ｇ１〜Ｇ３は、絶縁膜１５の積層数と同数形成される。
図５（ｂ）に示すように、溝Ｇ１〜Ｇ３は、絶縁膜１３Ｔと絶縁膜１５Ｔを順に選択的に除去することにより形成される。絶縁膜１３Ｔは、絶縁膜１３の最上層であり、絶縁膜１５Ｔは、絶縁膜１５の最上層である。溝Ｇ１〜Ｇ３の底面には、絶縁膜１３Ｍが露出される。
図６（ａ）および（ｂ）に示すように、積層体１００の上にレジストマスク１７を形成する。レジストマスク１７は、溝Ｇ１〜Ｇ３の内部を埋め込み、第１の段差ＳＴＰ１を形成する開口を有するように形成される。
図６（ｂ）に示すように、レジストマスク１７を用いて、絶縁膜１３Ｔおよび１５Ｔを選択的に除去し、段差ＳＴＰ１を形成する。
図７（ａ）および（ｂ）に示すように、レジストマスク１７をスリミングし、第２の段差ＳＴＰ２を形成する位置まで開口を広げる。この時、段差ＳＴＰ１に最も近い位置の溝Ｇ１を露出させる。
図７（ｂ）に示すように、レジストマスク１７を用いて絶縁膜１３Ｔおよび絶縁膜１５Ｔを選択的に除去し、段差ＳＴＰ２を形成する。同時に、段差ＳＴＰ１および溝Ｇ１に露出された絶縁膜１３Ｍおよび１５Ｍが選択的に除去され、それぞれ１段低い位置にシフトする。
図８（ａ）および（ｂ）に示すように、レジストマスク１７をスリミングし、第３の段差ＳＴＰ３を形成する位置まで開口を広げる。この時、段差ＳＴＰ２に最も近い位置の溝Ｇ２を露出させる。
図８（ｂ）に示すように、レジストマスク１７を用いて絶縁膜１３Ｔおよび絶縁膜１５Ｔを選択的に除去し、段差ＳＴＰ３を形成する。同時に、段差ＳＴＰ１および溝Ｇ１に露出された絶縁膜１３Ｎおよび１５Ｂが選択的に除去され、段差ＳＴＰ１および溝Ｇ１は、さらに１段低い位置にシフトする。また、段差ＳＴＰ２および溝Ｇ２に露出された絶縁膜１３Ｍおよび１５Ｍが選択的に除去され、段差ＳＴＰ２および溝Ｇ２も１段低い位置にシフトする。
実際の製造過程では、さらにレジストマスク１７をスリミングするか、もしくは、別のレジストマスクを形成した後、絶縁膜１５の積層数と同じ数の段差ＳＴＰを形成するまで、絶縁膜１３および絶縁膜１５のエッチングを繰り返す。
図９（ａ）および（ｂ）に示すように、積層体１００の上面を覆う絶縁膜２１を形成する。絶縁膜２１は、例えば、シリコン酸化膜である。絶縁膜２１は、段差ＳＴＰ１〜ＳＴＰ３を覆い、溝Ｇ１〜Ｇ３の内部を埋め込むように形成される。
図１０（ａ）および（ｂ）に示すように、溝Ｇ１〜Ｇ３の内部を埋め込んだ部分を残して、絶縁膜２１を除去する。絶縁膜２１は、例えば、等方性ドライエッチングを用いてエッチバックすることにより除去される。
図１１（ａ）および（ｂ）に示すように、積層体１００を複数の部分に分割するスリットＳＴ１を形成した後、絶縁膜１５を選択的にエッチングする。スリットＳＴ１は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて形成される。
シリコン酸化膜である絶縁膜１３および２１に対して、絶縁膜１５がシリコン窒化膜である場合、例えば、熱リン酸を用いることにより、絶縁膜１５を選択的に除去することができる。図１１（ａ）中に示す矢印は、絶縁膜１５のエッチングの進行方向を示している。
図１１（ａ）に示すように、絶縁膜１５のエッチングは、スリットＳＴ１の内壁および段差ＳＴＰ１、ＳＴＰ２およびＳＴＰ３に露出した部分から進行する。段差ＳＴＰ１〜ＳＴＰ３に露出した部分からＸ方向に進むエッチングは、絶縁膜２１に達するまで進行する。すなわち、絶縁膜２１は、段差ＳＴＰ１〜３からＸ方向に進行するエッチングに対してエッチングストッパとして機能する。これに対し、スリットＳＴ１の内壁からのエッチングは、時間と共に進行する。
例えば、段差ＳＴＰ１〜ＳＴＰ３からＸ方向に向かうのエッチングが絶縁膜２１に達した後、メモリセル領域ＭＣＲにおいて絶縁膜１５が完全に除去される時間において、絶縁膜１５のエッチングを停止する。メモリセル領域ＭＣＲには、引き出し領域ＨＵＲよりも多くのスリットＳＴ１が設けられるため（図３参照）、絶縁膜１５は、メモリセル領域ＭＣＲにおいて引き出し領域ＨＵＲよりも早く除去される。これにより、引き出し領域ＨＵＲにおいて、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤの凹部ＲＰとなる部分を残して絶縁膜１５のエッチングを停止することが可能となる。
図１１（ｂ）に示すように、絶縁膜１５を除去した部分にはスペース１５ｓが形成される。スペース１５ｓの上に位置する絶縁膜１３を支持するために柱状支持体ＨＲが設けられる（図３参照）。引き出し領域ＨＵＲには、絶縁膜１５の一部が除去されずに残る。
図１２（ａ）および（ｂ）に示すように、積層体１００の上面を覆い、スペース１５ｓを埋め込んだ金属膜２３を形成する。金属膜２３は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるタングステン膜である。
図１３（ａ）および（ｂ）に示すように、スペース１５ｓを埋め込んだ部分を残し、積層体１００の上面およびスリットＳＴ１の内面を覆う金属膜２３を除去する。金属膜２３は、例えば、異方性ＲＩＥを用いて除去される。
図１４（ａ）および（ｂ）に示すように、スリットＳＴ２を形成し、金属膜２３を分断する。スリットＳＴ２は、例えば、異方性ＲＩＥを用いて形成される。これにより、金属膜２３を分割したワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤが形成される。段差ＳＴＰ１〜ＳＴＰ３には、それぞれワード線ＷＬの端部ＷＬＥ、選択ゲートＳＧＳの端部ＳＧＳＥおよび選択ゲートＳＧＤの端部ＳＧＤＥが形成される。
図１５（ａ）および（ｂ）に示すように、積層体１００の上面を覆い、スリットＳＴ１およびＳＴ２の内部を埋め込んだ絶縁膜２５を形成する。絶縁膜２５は、例えば、ＴＥＯＳを原料とするＣＶＤを用いて形成されるシリコン酸化膜である。絶縁膜２５は、段差ＳＴＰ１〜ＳＴＰ３を埋め込み、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化された上面を有する。
図１６（ａ）および（ｂ）に示すように、積層体１００および絶縁膜２５を貫いてＺ方向に延びるコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、絶縁膜２５および積層体１００を貫くコンタクトホールＣＣの内部に埋め込まれた導電体であり、例えば、タングステン（Ｗ）を含む。
コンタクトプラグＣＰは、コンタクトプラグＣＰ１〜ＣＰ３を含む。コンタクトプラグＣＰ１は、積層体１００に含まれる複数のワード線ＷＬのうちのいずれか１つのワード線ＷＬの端部ＷＬＥに接続される（図２（ｃ）参照）。コンタクトプラグＣＰ２は、選択ゲートＳＧＳの端部ＳＧＳＥに接続される。さらに、積層体１００の選択ゲートＳＧＳに接続されず、積層体１００の上に位置するメモリセルアレイＭＣＡの選択ゲートＳＧＳに接続されるコンタクトプラグＣＰ２も形成される。コンタクトプラグＣＰ３は、選択ゲートＳＧＤの端部ＳＧＤＥに接続される。また、積層体１００の選択ゲートＳＧＤに接続されず、積層体１００の上に位置するメモリセルアレイＭＣＡの選択ゲートＳＧＤに接続されるコンタクトプラグＣＰ３も形成される。
図１７（ａ）および（ｂ）に示すように、積層体１００を覆う絶縁膜２５の上に積層体２００を形成する。積層体２００は、絶縁膜３３および３５を含む。絶縁膜３３および３５は、絶縁膜２５の上に交互に積層される。絶縁膜３３は、例えば、シリコン酸化膜であり、絶縁膜３５は、例えば、シリコン窒化膜である。また、図示しないメモリセル領域ＭＣＲでは、積層体２００を形成する前に、配線ＳＬ／ＢＬが形成される（図１（ｂ）参照）。
図１８（ａ）および（ｂ）に示すように、積層体２００の表層に、Ｙ方向に延在する溝Ｇ４〜Ｇ６を形成する。溝Ｇ４〜Ｇ６の数は、絶縁膜３５の積層数と同じである。
図１８（ｂ）に示すように、溝Ｇ４〜Ｇ６は、絶縁膜３３Ｔと絶縁膜３５Ｔを順に選択的に除去することにより形成される。絶縁膜３３Ｔは、絶縁膜３３の最上層であり、絶縁膜３５Ｔは、絶縁膜３５の最上層である。溝Ｇ４〜Ｇ６の底面には、絶縁膜３３Ｍが露出される。
図１９（ａ）および（ｂ）に示すように、積層体２００の上にレジストマスク３７を形成する。レジストマスク３７は、溝Ｇ４〜Ｇ６の内部を埋め込み、第１の段差ＳＴＰ４を形成する開口を有するように形成される。
図１９（ｂ）に示すように、レジストマスク３７を用いて、絶縁膜３３Ｔおよび３５Ｔを選択的に除去し、段差ＳＴＰ４を形成する。
図２０（ａ）および（ｂ）に示すように、レジストマスク３７をスリミングし、第２の段差ＳＴＰ５を形成する位置まで開口を広げる。この時、段差ＳＴＰ４に最も近い位置の溝Ｇ４を露出させる。
図２０（ｂ）に示すように、レジストマスク３７を用いて絶縁膜３３Ｔおよび絶縁膜３５Ｔを選択的に除去し、段差ＳＴＰ５を形成する。同時に、段差ＳＴＰ４および溝Ｇ４に露出された絶縁膜３３Ｍおよび３５Ｍが選択的に除去され、それぞれ１段低い位置にシフトする。
図２１（ａ）および（ｂ）に示すように、レジストマスク３７をスリミングし、第３の段差ＳＴＰ６を形成する位置まで開口を広げる。この時、段差ＳＴＰ５に最も近い位置の溝Ｇ５を露出させる。
図２１（ｂ）に示すように、レジストマスク３７を用いて絶縁膜３３Ｔおよび絶縁膜３５Ｔを選択的に除去し、段差ＳＴＰ６を形成する。同時に、段差ＳＴＰ４および溝Ｇ４に露出された絶縁膜３３Ｎおよび３５Ｂが選択的に除去され、段差ＳＴＰ４および溝Ｇ４は、さらに１段低い位置にシフトする。また、段差ＳＴＰ５および溝Ｇ５に露出された絶縁膜３３Ｍおよび３５Ｍが選択的に除去され、段差ＳＴＰ５および溝Ｇ５も１段低い位置にシフトする。
図２２（ａ）および（ｂ）に示すように、積層体２００の上面を覆う絶縁膜４１を形成する。絶縁膜４１は、例えば、シリコン酸化膜である。絶縁膜４１は、段差ＳＴＰ４〜ＳＴＰ６を覆い、溝Ｇ４〜Ｇ６の内部を埋め込むように形成される。
図２３（ａ）および（ｂ）に示すように、溝Ｇ４〜Ｇ６の内部を埋め込んだ部分を残して、絶縁膜４１を除去する。
図２３（ｂ）に示すように、溝Ｇ４は、積層体１００に設けられたコンタクトプラグＣＰ２のうちの選択ゲートＳＧＳに接続されていないものの上方に、積層体２００の選択ゲートＳＧＳの端部ＳＧＳＥとなる部分が位置するように設けられる。溝Ｇ５は、積層体１００に設けられたコンタクトプラグＣＰ１のいずれかの上方に、積層体２００のワード線ＷＬの端部ＷＬＥとなる部分が位置するように設けられる。溝Ｇ６は、積層体１００に設けられたコンタクトプラグＣＰ３のうちの選択ゲートＳＧＤに接続されていないものの上方に、積層体２００の選択ゲートＳＧＤの端部ＳＧＤＥとなる部分が位置するように設けられる。
図２４（ａ）および（ｂ）に示すように、積層体２００を複数の部分に分割するスリットＳＴ１を形成した後、絶縁膜３５を選択的にエッチングする。スリットＳＴ１は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、積層体１００のスリットＳＴ１の上方に形成される。
シリコン酸化膜である絶縁膜３３および４１に対して、絶縁膜３５がシリコン窒化膜である場合、例えば、熱リン酸を用いることにより、絶縁膜３５を選択的に除去することができる。図２４（ａ）中に示す矢印は、絶縁膜３５のエッチングの進行方向を示している。
図２４（ａ）に示すように、絶縁膜３５のエッチングは、スリットＳＴ１の内壁および段差ＳＴＰ４、ＳＴＰ５およびＳＴＰ６に露出した部分から進行する。段差ＳＴＰ４〜ＳＴＰ６に露出した部分からＸ方向に進むエッチングは、絶縁膜４１に達するまで進行する。これに対し、スリットＳＴ１の内壁からのエッチングは、時間と共に進行する。
例えば、段差ＳＴＰ４〜ＳＴＰ６からＸ方向に向かうのエッチングが絶縁膜４１に到達した後、メモリセル領域ＭＣＲにおいて絶縁膜３５が完全に除去される時間において、絶縁膜３５のエッチングを停止する。これにより、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤの凹部ＲＰとなる部分を残して絶縁膜３５のエッチングを停止することができる。この場合も、絶縁膜３５を除去した部分にはスペース３５ｓが形成され、スペース３５ｓの上に位置する絶縁膜３３は、柱状支持体ＨＲにより支持される（図３参照）。
図２５（ａ）および（ｂ）に示すように、積層体２００の上面を覆い、スペース３５ｓを埋め込んだ金属膜４３を形成する。金属膜４３は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるタングステン膜である。
図２６（ａ）および（ｂ）に示すように、スペース３５ｓを埋め込んだ部分を残し、積層体２００の上面およびスリットＳＴ１の内面を覆う金属膜４３を除去する。
図２７（ａ）および（ｂ）に示すように、スリットＳＴ２を形成し、金属膜４３を分断する。これにより、金属膜４３を分割したワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤが形成される。スリットＳＴ２は、例えば、積層体１００のスリットＳＴ２の上方に形成される。段差ＳＴＰ４〜ＳＴＰ６には、それぞれワード線ＷＬの端部ＷＬＥ、選択ゲートＳＧＳの端部ＳＧＳＥおよび選択ゲートＳＧＤの端部ＳＧＤＥが形成される。
図２８（ａ）および（ｂ）に示すように、積層体２００の上面を覆い、スリットＳＴ１およびＳＴ２の内部を埋め込んだ絶縁膜４５を形成する。絶縁膜４５は、例えば、ＴＥＯＳ−ＣＶＤを用いて形成されるシリコン酸化膜である。絶縁膜４５は、段差ＳＴＰ４〜ＳＴＰ６を埋め込み、例えば、ＣＭＰを用いて平坦化された上面を有する。
図２９（ａ）および（ｂ）に示すように、積層体２００および絶縁膜４５を貫いてＺ方向に延びるコンタクトプラグＣＰＴを形成する。コンタクトプラグＣＰＴは、積層体１００および絶縁膜２５を貫くコンタクトプラグＣＰにつながるように形成される。
コンタクトプラグＣＰＴは、コンタクトプラグＣＰＴ１〜ＣＰＴ３を含む。コンタクトプラグＣＰＴ１は、積層体２００に含まれる複数のワード線ＷＬのうちのいずれか１つのワード線ＷＬの端部ＷＬＥに接続される（図２（ｃ）参照）。
コンタクトプラグＣＰＴ２は、積層体２００の選択ゲートＳＧＳの端部ＳＧＳＥに接続され、積層体１００において選択ゲートＳＴＳに接続されていないコンタクトプラグＣＰ２に接続されるように配置される。また、積層体１００の選択ゲートＳＧＳに接続されたコンタクトプラグＣＰ２に接続され、積層体２００の選択ゲートＳＧＳに接続されないコンタクトプラグＣＰＴ２も形成される。
コンタクトプラグＣＰ３は、積層体２００の選択ゲートＳＧＤの端部ＳＧＤＥに接続され、積層体１００において選択ゲートＳＧＤに接続されていないコンタクトプラグＣＰ３に接続される。また、積層体１００の選択ゲートＳＧＤに接続されたコンタクトプラグＣＰ３に接続され、積層体２００の選択ゲートＳＧＤに接続されないコンタクトプラグＣＰＴ３も形成される。
積層体１００および２００は、例えば、メモリセルアレイＭＣＡ１およびメモリセルアレイＭＣＡ２に該当する。さらに、図１７〜図２９に示す製造過程を繰り返すことにより、メモリセルアレイＭＣＡ３およびＭＣＡ４を形成し、記憶装置１を完成させることができる。
本実施形態では、コンタクトプラグＣＰ１およびＣＰＴ１は、各メモリセルアレイＭＣＡのそれぞれに含まれるワード線ＷＬの１つに共有されるように形成される。コンタクトプラグＣＰ２およびＣＰＴ２は、各メモリセルアレイＭＣＡの選択ゲートＳＧＳに接続するように形成され、複数の選択ゲートＳＧＳがコンタクトプラグＣＰ２およびＣＰＴ２を共有することはない。また、コンタクトプラグＣＰ３およびＣＰＴ３は、各メモリセルアレイＭＣＡの選択ゲートＳＧＤに接続するように形成され、複数の選択ゲートＳＧＤがコンタクトプラグＣＰ３およびＣＰＴ３を共有することはない。
［第２実施形態］
図３０は、第２実施形態に係る記憶装置２を示す模式平面図である。本実施形態においても、記憶装置２は、複数のメモリセルアレイＭＣＡをＺ方向に積層した構造を有し、そのワード線ＷＬは、メモリホールＭＨが設けられる第１領域ＷＬＰ１と、端部ＷＬＥと、第１領域ＷＬＰ１と端部ＷＬＥとを電気的に接続する第２領域ＷＬＰ２と、を含む。第２領域ＷＬＰ２は、第１領域ＷＬＰ１と端部ＷＬＥとの間において、それらの外縁よりもＹ方向に後退した外縁を有する。これにより、第１領域ＷＬＰ１と端部ＷＬＥとの間に凹部ＲＰが設けられる。
記憶装置２は、ワード線ＷＬの上に設けられる選択ゲートＳＧＤを分割する溝ＳＨＥを有する。溝ＳＨＥの内部には、例えば、シリコン酸化膜が埋め込まれ、２つに分割された選択ゲートＳＧＤ１と選択ゲートＳＧＤ２との間を電気的に絶縁する。これにより、ワード線ＷＬを貫くメモリホールＭＨの数を増した場合に、ビット線ＢＬの数を増やすことなく、また、ビット線ＢＬに接続される回路の規模を大きくすることなくメモリセルＭＣを動作させることが可能となる。
また、記憶装置２は、各メモリセルアレイＭＣＡの引き出し領域ＨＵＲを貫き、それぞれのワード線ＷＬの１つに共有されるコンタクトプラグＣＰを有する。これにより、引き出し領域ＨＵＲの面積を拡大させることなく、ワード線ＷＬの積層数を増し、記憶容量を大きくすることができる。
次に、図３１〜図５０を参照して、第２実施形態に係る記憶装置２の製造方法を説明する。図３１〜図５０は、記憶装置２の製造過程を示す模式図である。
図３１（ａ）および（ｂ）は、図示しない下地層上に設けられた積層体１００を示す模式図である。積層体１００は、Ｚ方向に積層された絶縁膜１３および１５を含む。
図３１（ｂ）に示すように、絶縁膜１３および１５は交互にＺ方向に積層される。絶縁膜１３は、例えば、シリコン酸化膜であり、絶縁膜１５は、例えば、シリコン窒化膜である。なお、図３１（ｂ）および後続する断面図では、便宜上、絶縁膜１３および１５の積層数を減らして記載している。
メモリセル領域ＭＣＲでは、積層体１００をＺ方向に貫くメモリホールＭＨが形成される。メモリホールＭＨの内部には、半導体ピラー２０と絶縁膜３０とが設けられる。半導体ピラー２０は、例えば、ポリシリコンを含み、メモリセルＭＣのチャネルとして機能する。絶縁膜３０は、例えば、メモリホールＭＨの内壁上に積層された複数の絶縁膜を含み、メモリセルＭＣの電荷保持層として機能する。なお、以下の断面図では、便宜上、半導体ピラー２０および絶縁膜３０を省略している。
図３２（ａ）および（ｂ）に示すように、積層体１００の表層に溝ＳＨＥを形成する。溝ＳＨＥは、Ｘ方向に延在し、メモリセル領域ＭＣＲに至る第１部分ＳＨＥ１と、引き出し領域ＨＵＲにおいてＹ方向に延在し、第１部分ＳＨＥ１につながる第２部分ＳＨＥ２を含む。溝ＳＨＥは、絶縁膜１３Ｔおよび絶縁膜１５Ｔを分断し、絶縁膜１３Ｍに至る深さに形成される。溝ＳＨＥの内部には、例えば、シリコン酸化膜が埋め込まれる。
図３３（ａ）および（ｂ）に示すように、積層体１００の表層に、Ｙ方向に延在する溝Ｇ１およびＧ２を形成する。
図３３（ｂ）に示すように、溝Ｇ１およびＧ２は、絶縁膜１３Ｔと絶縁膜１５Ｔを順に選択的に除去することにより形成される。溝Ｇ１およびＧ２の底面には、絶縁膜１３Ｍが露出される。
図３４（ａ）および（ｂ）に示すように、積層体１００の上にレジストマスク１７を形成する。レジストマスク１７は、溝Ｇ１およびＧ２の内部を埋め込み、第１の段差ＳＴＰ１を形成する開口を有するように形成される。続いて、図３４（ｂ）に示すように、レジストマスク１７を用いて、絶縁膜１３Ｔおよび１５Ｔを選択的に除去し、段差ＳＴＰ１を形成する。
図３５（ａ）および（ｂ）に示すように、レジストマスク１７をスリミングし、第２の段差ＳＴＰ２を形成する位置まで開口を広げる。この時、段差ＳＴＰ１に最も近い位置の溝Ｇ１を露出させる。
図３５（ｂ）に示すように、レジストマスク１７を用いて絶縁膜１３Ｔおよび絶縁膜１５Ｔを選択的に除去し、段差ＳＴＰ２を形成する。同時に、段差ＳＴＰ１および溝Ｇ１に露出された絶縁膜１３Ｍおよび１５Ｍが選択的に除去され、それぞれ１段低い位置にシフトする。
図３６（ａ）および（ｂ）に示すように、レジストマスク１７をスリミングし、第３の段差ＳＴＰ３を形成する位置まで開口を広げる。この時、段差ＳＴＰ２に最も近い位置の溝Ｇ２を露出させる。
図３６（ｂ）に示すように、レジストマスク１７を用いて絶縁膜１３Ｔおよび絶縁膜１５Ｔを選択的に除去し、段差ＳＴＰ３を形成する。同時に、段差ＳＴＰ１および溝Ｇ１に露出された絶縁膜１３Ｎおよび１５Ｂが選択的に除去され、段差ＳＴＰ１および溝Ｇ１は、１段低い位置にシフトする。また、段差ＳＴＰ２および溝Ｇ２に露出された絶縁膜１３Ｍおよび１５Ｍが選択的に除去され、段差ＳＴＰ２および溝Ｇ２も１段低い位置にシフトする。
図３７（ａ）および（ｂ）に示すように、積層体１００の上面を覆う絶縁膜２１を形成する。絶縁膜２１は、例えば、シリコン酸化膜である。絶縁膜２１は、段差ＳＴＰ１〜ＳＴＰ３を覆い、溝Ｇ１およびＧ２の内部を埋め込むように形成される。
図３８（ａ）および（ｂ）に示すように、溝Ｇ１およびＧ２の内部を埋め込んだ部分を残して、絶縁膜２１を除去する。
図３９（ａ）および（ｂ）に示すように、溝ＳＨＥとメモリセル領域ＭＣＲとの間に位置する部分に溝ＧＥを形成する。溝ＧＥは、溝ＳＨＥの第２部分ＳＨＥ２に沿って延在し、絶縁膜１３Ｔの上面から絶縁膜１３Ｍに至る深さに形成される。
図４０（ａ）および（ｂ）に示すように、積層体１００を複数の部分に分割するスリットＳＴ１を形成する。スリットＳＴ１は、メモリセル領域ＭＣＲおよび引き出し領域ＨＵＲの両方に延在するスリットＳＴ１ａと、メモリセル領域ＭＣＲを分断し、引き出し領域ＨＵＲには延びないスリットＳＴ１ｂと、を含む。
図４１（ａ）および（ｂ）に示すように、絶縁膜１５を選択的にエッチングする。
図４１（ａ）中に示す矢印は、絶縁膜１５のエッチングの進行方向を示している。絶縁膜１５のエッチングは、スリットＳＴ１の内壁および段差ＳＴＰ１、ＳＴＰ２およびＳＴＰ３に露出した部分から進行する。この例でも、段差ＳＴＰ１およびＳＴＰからＸ方向に進むエッチングが絶縁膜２１に到達した後、メモリセル領域ＭＣＲにおいて絶縁膜１５が全て除去されるまでの時間を制御する。この例では、最上層の絶縁膜１５Ｔのエッチングは、その他の絶縁膜１５とは異なる進行を示す。
図４２は、溝ＳＨＥにより分断された絶縁膜１５Ｔのエッチングの進行を示す模式図である。メモリセル領域ＭＣＲでは、スリットＳＴ１ａおよびＳＴ１ｂの内壁から進行するエッチンが、溝ＳＨＥに到達して停止される。これに対し、引き出し領域ＨＵＲでは、スリットＳＴ１ａおよび段差ＳＴＰ３から進行するエッチングは、ＳＨＥに到達して停止されるが、スリットＳＴ１ｂからＸ方向に進行するエッチングは、溝ＳＨＥまで到達するまでの時間が他の部分よりも長い。このため、スリットＳＴ１ｂからＸ方向に進行するエッチングが所定の時間内に溝ＳＨＥに到達するとは限らない。そこで、この例では、溝ＧＥを設けることにより、絶縁膜１５Ｔのすべて除去されるようにＸ方向におけるエッチングを促進する。
図４３は、絶縁膜１５Ｍのエッチングの進行を示す模式図である。例えば、段差ＳＴＰ２からＸ方向に進むエッチングは、絶縁膜２１に達するまで進行する。これに対し、スリットＳＴ１ａおよびＳＴ１ｂからのエッチングは、時間と共に進行する。メモリセル領域ＭＣＲでは、スリットＳＴ１ａおよびＳＴ１ｂの両方からＹ方向のエッチングが進むために、絶縁膜１５Ｍは全て除去される。これに対し、スリットＳＴ１ｂが延びていない引き出し領域ＨＵＲでは、絶縁膜１５Ｍの一部がエッチングされずに残り、ワード線ＷＬの凹部ＲＰとなる領域が形成される。
結果として、図４１（ｂ）に示すように、最上層の絶縁膜１５Ｔは全て除去され、その下の絶縁膜１５Ｍおよび１５Ｂのそれぞれの一部が引き出し領域ＨＵＲに残るようにエッチングを制御することができる。絶縁膜１５を除去した部分にはスペース１５ｓが形成される。この例でも、スペース１５ｓの上に位置する絶縁膜１３を支持するために柱状支持体ＨＲが設けられる（図３参照）。
図４４（ａ）および（ｂ）に示すように、積層体１００の上面を覆い、スペース１５ｓを埋め込んだ金属膜２３を形成する。金属膜２３は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるタングステン膜である。
図４５（ａ）および（ｂ）に示すように、スペース１５ｓを埋め込んだ部分を残し、積層体１００の上面およびスリットＳＴ１の内面を覆う金属膜２３を除去する。金属膜２３は、例えば、異方性ＲＩＥを用いて除去される。
図４６（ａ）および（ｂ）に示すように、スリットＳＴ２を形成し、引き出し領域ＨＵＲにおいて金属膜２３を分断する。スリットＳＴ２は、Ｘ方向に延在し、スリットＳＴ１ｂにつながるように形成される。これにより、金属膜２３を分割したワード線ＷＬ、選択ゲートＳＧＳ、ＳＧＤ１およびＳＧＤ２が形成される。段差ＳＴＰ１〜ＳＴＰ３には、それぞれワード線ＷＬの端部ＷＬＥ、選択ゲートＳＧＳの端部ＳＧＳＥおよび選択ゲートＳＧＤ１が形成される。
図４７に示すように、スリットＳＴ２は、引き出し領域ＨＵＲにおいて金属膜２３のスリットＳＴ１ａ間に位置する部分を分断する。スリットＳＴ２を形成する前の金属膜２３は、メモリセル領域ＭＣＲにおいて、ワード線ＷＬの第１領域ＷＬＰ１となる部分に分断されているが、引き出し領域ＨＵＲでは、ワード線ＷＬとなる部分がつながったままである。このため、ワード線ＷＬの凹部ＲＰとなる部分に絶縁膜１５を残すことができる。そして、絶縁膜１５を除去したスペース１５ｓに金属膜２３を形成した後、スリットＳＴ２を形成することにより、凹部ＲＰを有するワード線ＷＬを形成することができる。
図４８（ａ）および（ｂ）に示すように、積層体１００の上面を覆い、スリットＳＴ１およびＳＴ２の内部を埋め込んだ絶縁膜２５を形成する。絶縁膜２５は、例えば、ＴＥＯＳ−ＣＶＤを用いて形成されるシリコン酸化膜である。絶縁膜２５は、段差ＳＴＰ１〜ＳＴＰ３を埋め込み、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化された上面を有する。
図４９（ａ）および（ｂ）に示すように、積層体１００および絶縁膜２５を貫いてＺ方向に延びるコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、ワード線ＷＬに接続されたＣＰ１、選択ゲートＳＧＳに接続されたコンタクトプラグＣＰ２、および、選択ゲートＳＧＤに接続されたコンタクトプラグＣＰ３を含む。
図５０に示すように、積層体１００の上に積層体２００を形成する。積層体２００は、図３１〜図４９に示す工程を繰り返すことにより形成できる。
記憶装置２は、図３１〜図４９に示す工程を繰り返し、任意の数の積層体を積み重ねることにより形成される。ここで、各積層体は、図１（ａ）に示すメモリセルアレイＭＣＡに該当する。
また、本実施形態では、複数のワード線ＷＬに共有されるコンタクトプラグＣＰ１に加えて、コンタクトプラグＣＰ３も各メモリセルアレイＭＣＡの選択ゲートＳＧＤにより共有される構成となっている。この場合、各メモリセルアレイＭＣＡ間に設けられる配線ＳＬ／ＢＬの電位を適宜制御することにより、選択されたメモリセルＭＣにデータを書き込み、読み出すことができる。
図５１は、第２実施形態の変形例に係る記憶装置３を示す模式図である。記憶装置３は、Ｚ方向に積層されたメモリセルアレイＭＣＡ１およびＭＣＡ２を含む。メモリセルアレイＭＣＡの積層数は任意であり、例えば、図３１〜図４９の工程を繰り返すことにより形成できる。
各メモリセルアレイＭＣＡは、Ｚ方向に積層された複数の選択ゲートＳＧＤを含む。この例では、各メモリセルアレイＭＣＡは、選択ゲートＳＧＤ１ＡおよびＳＧＤ１Ｂのペア、および、選択ゲートＳＧＤ２ＡおよびＳＧＤ２Ｂのペアを含み、それぞれＺ方向に積層される。選択ゲートＳＧＤの積層数は任意であり、３以上であっても良い。また、Ｚ方向に積層された選択ゲートＳＧＤは、コンタクトプラグＣＰ３により電気的に接続される。
本実施形態でも、引き出し領域ＨＵＲにおいてＺ方向に延在するコンタクトプラグＣＰ１を各メモリセルアレイＭＣＡに含まれるワード線ＷＬの１つに共有させることにより、引き出し領域ＨＵＲのサイズを縮小することができる。これにより、記憶装置２および３のチップ面におけるメモリセル領域ＭＣＲの面積を拡大することが可能となり、記憶容量を大きくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…記憶装置、 １３、１５、２１、２５、３０、３３、３５、４１、４５…絶縁膜、 １５ｓ、３５ｓ…スペース、 １７、３７…レジストマスク、 ２０…半導体ピラー、 ２３、４３…金属膜、 １００、２００…積層体、 ＢＬ…ビット線、 ＣＣ…コンタクトホール、 ＣＰ、ＣＰ１、ＣＰ２、ＣＰ３、ＣＰＴ、ＣＰＴ１、ＣＰＴ２、ＣＰＴ３…コンタクトプラグ、 Ｇ１〜Ｇ６、ＧＥ、ＳＨＥ…溝、 ＨＲ…柱状支持体、 ＨＵＲ…引き出し領域、 ＭＣ…メモリセル、 ＭＣＡ…メモリセルアレイ、 ＭＣＲ…メモリセル領域、 ＭＨ…メモリホール、 ＲＰ…凹部、 ＳＧＤ…選択ゲート、 ＳＧＤＥ、ＳＧＳＥ、ＷＬＥ…端部、 ＳＧＳ、ＳＴＳ…選択ゲート、 ＳＨＥ１…第１部分、 ＳＨＥ２…第２部分、 ＳＬ…ソース線、 ＳＬ／ＢＬ…配線、 ＳＴ１、ＳＴ１ａ、ＳＴ１ｂ、ＳＴ２…スリット、 ＳＴＤ、ＳＴＳ…選択トランジスタ、 ＳＴＰ１〜ＳＴＰ６…段差、 ＷＬ…ワード線、 ＷＬＰ１…第１領域、 ＷＬＰ２…第２領域

Claims (4)

  1. 第１方向に積層された複数の第１電極層と、
    前記複数の第１電極層から見て前記第１方向に位置し、前記第１方向に積層された複数の第２電極層と、
    前記複数の第１電極層と前記複数の第２電極層との間に設けられた第１制御電極層と、
    前記複数の第２電極層から見て前記第１方向に設けられた第２制御電極層であって、前記複数の第２電極層は、前記第１制御電極層と前記第２制御電極層との間に位置する、第２制御電極層と、
    前記複数の第１電極層および前記第１制御電極層を前記第１方向に貫いて延びる第１半導体ピラーと、
    前記複数の第２電極層および前記第２制御電極層を前記第１方向に貫いて延びる第２半導体ピラーと、
    前記第１制御電極層と前記複数の第２電極層との間に設けられ、前記第１半導体ピラーおよび前記第２半導体ピラーに電気的に接続された配線と、
    前記複数の第１電極層のうちの１つの第１電極層と、前記複数の第２電極層のうちの１つの第２電極層と、に電気的に接続され、前記第１方向に延在する第１接続導体と、
    前記第１制御電極層に電気的に接続され、前記第１方向に延在する第２接続導体と、
    前記第２制御電極層に電気的に接続され、前記第１方向に延在する第３接続導体と、
    を備え、
    前記複数の第１電極層は、それぞれ、前記第１半導体ピラーと交差する第１領域と、前記第１方向と交差する第２方向において、前記第１領域から離間した位置に設けられた第１端部と、前記第１領域と前記第１端部とをつなぐ領域を前記第１方向および前記第２方向と交差する第３方向に後退させた第１凹部と、を有し、
    前記複数の第２電極層は、それぞれ、前記第２半導体ピラーと交差する第２領域と、前記第２方向において、前記第２領域から離間した位置に設けられた第２端部と、前記第２領域と前記第２端部とをつなぐ領域を前記第３方向に後退させた第２凹部と、を有し、
    前記第１接続導体は、前記１つの第１電極層の前記第１端部および前記１つの第２電極層の前記第２端部において、前記１つの第１電極層および前記１つの第２電極層に電気的に接続され、
    前記第３接続導体は、前記１つの第１電極の前記第１凹部および前記１つの第２電極の前記第２凹部を通り、前記１つの第１電極層および前記１つの第２電極層に接触することなく、前記第１方向に延在する記憶装置。
  2. 前記第１制御電極層は、前記第１半導体ピラーと交差する第３領域と、前記第２方向において、前記第３領域から離間した位置に設けられた第３端部と、前記第３領域と前記第３端部との間をつなぐ領域を前記第３方向に後退させた第３凹部と、を有し、
    前記第２接続導体は、前記第１制御電極層の前記第３端部に電気的に接続され、前記１つの第１電極の前記第１凹部および前記１つの第２電極の前記第２凹部を通り、前記１つの第１電極層および前記１つの第２電極層に接触することなく、前記第１方向に延在し、
    前記第３接続導体は、前記第１制御電極層の前記第３凹部を通り、前記第１制御電極層に接触することなく前記第１方向に延在する請求項１記載の記憶装置。
  3. 前記複数の第１電極層のうちの別の第１電極層の第１端部と、前記複数の第２電極層のうちの別の第２電極層の第２端部と、に電気的に接続された第４接続導体をさらに備え、
    前記別の第１電極層は、前記複数の第１電極層のうちの前記１つの第１電極層と前記第１制御電極層との間に位置し、
    前記別の第２電極層は、前記複数の第２電極層のうちの前記１つの第２電極層と前記第２制御電極層との間に位置し、
    前記第４接続導体は、前記複数の第１電極層のうちの前記１つの第１電極層の第１凹部および前記複数の第２電極層のうちの前記１つの第２電極層の第２凹部を通り、前記１つの第１電極層および前記１つの第２電極層に接触することなく、前記第１方向に延在する請求項１または２に記載の記憶装置。
  4. 前記第１接続導体は、前記複数の第１電極層のうちの前記１つの第１電極層の前記第１端部を貫く第１部分と、前記複数の第２電極層のうちの前記１つの第２電極層の前記第２端部を貫く第２部分とを含む請求項１〜３のいずれか１つに記載の記憶装置。
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