TWI798559B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI798559B
TWI798559B TW109119930A TW109119930A TWI798559B TW I798559 B TWI798559 B TW I798559B TW 109119930 A TW109119930 A TW 109119930A TW 109119930 A TW109119930 A TW 109119930A TW I798559 B TWI798559 B TW I798559B
Authority
TW
Taiwan
Prior art keywords
layer
insulating film
semiconductor
semiconductor layer
film
Prior art date
Application number
TW109119930A
Other languages
English (en)
Other versions
TW202046493A (zh
Inventor
小宮怜子
泉達雄
山中貴哉
長友健
高木華梨
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202046493A publication Critical patent/TW202046493A/zh
Application granted granted Critical
Publication of TWI798559B publication Critical patent/TWI798559B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

實施形態提供一種可防止胞電流降低之記憶裝置。
實施形態之記憶裝置具備導電層、複數個第1電極層、第1半導體層、第1絕緣膜、第2電極層、及半導體基底。複數個第1電極層積層於導電層之上方。第1半導體層沿著自導電層朝向複數個第1電極層之第1方向貫通複數個第1電極層。第1絕緣膜於複數個第1電極層與第1半導體層之間，以包圍第1半導體層之方式設置，且包含沿著自第1半導體層朝向複數個第1電極層中之一者之第2方向依序設置之第1膜、第2膜及第3膜。第2電極層設置於複數個第1電極層中與導電層最靠近之第1電極層與導電層之間。半導體基底於導電層與第1半導體層之間，連接於第1半導體層，且沿第1方向貫通第2電極層。與第1半導體層相接之半導體基底之表面和第2膜之間之第1方向上之間隔較第2方向上之第3膜之膜厚更寬。第1半導體層由第1絕緣膜包圍之部分中之第2方向上之最小寬度，與第1半導體層之貫通最靠近之第1電極層之部分之上述第2方向之第1寬度大致相同。第1半導體層位於半導體基底與第1絕緣膜之間之水平面之第2方向上的第2寬度與第1寬度大致相同，或者大於第1寬度，且小於覆蓋第1半導體層之貫通最靠近之第1電極層之部分的第1絕緣膜之第2方向上之第3寬度。

Description

半導體記憶裝置
實施形態係關於一種記憶裝置。
正在推進開發包含三維配置而成之記憶胞之記憶裝置。例如，NAND(NOT AND，反及)型非揮發性記憶裝置包含複數個電極層、及貫通該等電極層之柱狀半導體層，且於半導體層與各電極層之間設置有記憶胞。於此種構造之記憶裝置中，可藉由增加電極層數量而增大記憶容量。然而，當電極層增加時，存在導致流經貫通該等電極層之半導體層之胞電流降低之清醒。
實施形態提供一種可防止胞電流降低之記憶裝置。
實施形態之記憶裝置具備導電層、複數個第1電極層、第1半導體層、第1絕緣膜、第2電極層、及半導體基底。複數個第1電極層積層於導電層之上方。第1半導體層沿著自導電層朝向複數個第1電極層之第1方向貫通複數個第1電極層。第1絕緣膜於複數個第1電極層與第1半導體層之間，以包圍第1半導體層之方式設置，且包含沿著自第1半導體層朝向複數個第1電極層中之一者之第2方向依序設置之第1膜、第2膜及第3膜。第2電極層設置於複數個第1電極層中與導電層最靠近之第1電極層與導電層之間。半導體基底於導電層與第1半導體層之間，連接於第1半導體層，並沿第1方向貫通第2電極層。與第1半導體層相接之半導體基底之表面和 第2膜之間之第1方向上之間隔較第2方向上之第3膜之膜厚更寬。第1半導體層之被第1絕緣膜包圍之部分於第2方向上之最小寬度，與第1半導體層之貫通最靠近之第1電極層之部分之上述第2方向之第1寬度大致相同。第1半導體層位於半導體基底與第1絕緣膜之間之水平面之第2方向上之第2寬度與第1寬度大致相同或者大於第1寬度，且小於覆蓋第1半導體層之貫通最靠近之第1電極層之部分的第1絕緣膜之第2方向上之第3寬度。
1:記憶裝置
13:層間絕緣膜
15:層間絕緣膜
15B:層間絕緣膜
15T:層間絕緣膜
17:犧牲膜
17A:犧牲膜
17B:犧牲膜
17S:空間
17BS:空間
21:層間絕緣膜
23:層間絕緣膜
25:層間絕緣膜
25T:層間絕緣膜
27:犧牲膜
30:層間絕緣膜
33:絕緣膜
35:犧牲層
37:犧牲層
39:絕緣膜
43:金屬層
53:絕緣膜
55:絕緣膜
57:抗蝕劑遮罩
BL:位元線
BLK:阻擋絕緣膜
BLK1:阻擋絕緣膜
BLK2:阻擋絕緣膜
CA:絕緣性磁芯
CAS:絕緣性磁芯
CC:接觸插塞
CT:電荷捕陷膜
ES:空間
GL:閘極配線
HR:支持孔
HUR:引出區域
ICEL:胞電流
JP:連接部
LI:源極接點
MC:記憶胞
MCR:記憶胞區域
MF:記憶體膜
MFB:下端
MFS:記憶體膜
MH:記憶孔
MH1:記憶孔
MH2:記憶孔
PB:柱狀體
PB1:柱狀部
PB2:柱狀部
SB:半導體基底
SBT:上表面
SF:半導體層
SF1:半導體層
SF2:半導體層
SFS:半導體層
SGD:選擇閘極
SGS:選擇閘極
SL:源極層
SP:柱狀支持體
ST:狹縫
STD:選擇電晶體
STS:選擇電晶體
T1:間隔
T2:間隔
TBLK:膜厚
TMF:膜厚
TN:穿隧絕緣膜
VB:連接插塞
VC:連接插塞
WS1:寬度
WS2:寬度
WS3:寬度
WS4:寬度
WS5:最大寬度
WMB:寬度
WMH:寬度
WPB:寬度
WL1:字元線
WL2:字元線
WLB1:字元線
圖1係模式性地表示第1實施形態之記憶裝置之立體圖。
圖2(a)及(b)係表示第1實施形態之記憶裝置之示意剖視圖。
圖3係模式性地表示第1實施形態之記憶裝置之局部剖視圖。
圖4(a)~圖14(b)係表示第1實施形態之記憶裝置之製造過程之示意剖視圖。
圖15係表示第1實施形態之變化例之記憶裝置之示意剖視圖。
圖16係表示第1實施形態之變化例之記憶裝置之示意剖視圖。
圖17係表示第1實施形態之變化例之記憶裝置之示意剖視圖。
圖18(a)~圖26(b)係表示第2實施形態之記憶裝置之製造過程之示意剖視圖。
圖27係表示第3實施形態之記憶裝置之示意剖視圖。
圖28(a)~圖32(b)係表示第3實施形態之記憶裝置之製造過程之示意剖視圖。
以下，一面參照圖式，一面對實施形態進行說明。對圖式中之相同部分標註相同編號，適當省略其詳細說明，而對不同部分進行說明。再者，圖式係模式圖或概念圖，各部分之厚度與寬度之關係、部分間之大小之比率等不限於與實物相同。又，即便於表示相同部分之情形時，亦存在因圖式而相互之尺寸或比率不同地表示之情形。
進而，使用各圖中所示之X軸、Y軸及Z軸，對各部分之配置及構成進行說明。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。又，存在將Z方向作為上方，將其相反方向作為下方進行說明之情形。
[第1實施形態]
圖1係模式性地表示第1實施形態之記憶裝置1之立體圖。記憶裝置1例如係NAND型快閃記憶體裝置，包含三維配置而成之記憶胞。再者，於圖1中，省略將相鄰之構成要素間電性絕緣之絕緣膜。
如圖1所示，記憶裝置1包含導電層(以下稱為源極層SL)、選擇閘極SGS、字元線WL1、字元線WL2、及選擇閘極SGD。選擇閘極SGS、字元線WL1、WL2及選擇閘極SGD積層於源極層SL之上。源極層SL、選擇閘極SGS、字元線WL1、WL2及選擇閘極SGD藉由未圖示之層間絕緣膜相互電性絕緣。又，字元線WL1及WL2之積層數並不限定於圖1所示之例。
記憶裝置1包含記憶胞區域MCR及引出區域HUR。於記憶胞區域MCR設置有複數個柱狀體PB。柱狀體PB分別包含柱狀部PB1、 PB2及連接部JP。進而，於柱狀體PB與源極層SL之間設置有半導體基底SB。
柱狀部PB1貫通字元線WL1沿Z方向延伸。柱狀部PB2貫通字元線WL2及選擇閘極SGD沿Z方向延伸。連接部JP將柱狀部PB1與柱狀部PB2連接。柱狀部PB1連接於半導體基底SB。
半導體基底SB貫通選擇閘極SGS沿Z方向延伸。柱狀體PB經由半導體基底SB連接於源極層SL。又，柱狀體PB經由連接插塞VB連接於位元線BL。
引出區域HUR包含選擇閘極SGS、字元線WL1、WL2及選擇閘極SGD各自之端部。如圖1所示，字元線WL2及選擇閘極SGD之端部設置成階梯狀，且於各自之端部連接有接觸插塞CC。接觸插塞CC經由連接插塞VC將字元線WL2與閘極配線GL之間、及選擇閘極SGD與閘極配線GL之間電性連接。進而，選擇閘極SGS、字元線WL1各自之端部亦於未圖示之部分設置成階梯狀，並經由接觸插塞CC、連接插塞VC電性連接於閘極配線GL。
引出區域HUR進而包含柱狀支持體SP。柱狀支持體SP設置於接觸插塞CC之附近，將字元線WL1、WL2及選擇閘極SGD中之至少1個貫通並沿Z方向延伸。柱狀支持體SP包含貫通字元線WL1之下部、貫通字元線WL2及選擇閘極SGD之上部、及將其等之間連接之連接部JP。
圖2(a)及(b)係表示第1實施形態之記憶裝置1之示意剖視圖。圖2(a)係柱狀體PB之示意剖視圖，圖2(b)係柱狀支持體SP之示意剖視圖。
如圖2(a)所示，記憶裝置1包含層間絕緣膜13、15、23、 25及30。層間絕緣膜13設置於源極層SL與選擇閘極SGS之間。層間絕緣膜15設置於Z方向上相鄰之字元線WL1之間、選擇閘極SGS與字元線WL1之間。層間絕緣膜23設置於字元線WL1與字元線WL2之間，連接部JP位於層間絕緣膜23中。
層間絕緣膜25設置於Z方向上相鄰之字元線WL2之間。進而，層間絕緣膜25設置於字元線WL2與層間絕緣膜30之間。層間絕緣膜30覆蓋柱狀體PB之上端。
柱狀體PB包含記憶體膜MF、半導體層SF及絕緣性磁芯CA。絕緣性磁芯於柱狀體PB之內部沿Z方向延伸。半導體層SF包圍絕緣性磁芯CA，並沿Z方向延伸。記憶體膜MF位於半導體層SF與字元線WL之間，且沿著半導體層SF沿Z方向延伸。又，記憶體膜MF位於半導體層SF與選擇閘極SGD之間。以下，於將字元線WL1與字元線WL2統稱地進行說明之情形時表述為字元線WL。
半導體層SF於其下端連接於半導體基底SB。半導體基底SB於其下端連接於源極層SL，將半導體層SF與源極層SL電性連接。於半導體基底SB與選擇閘極SGS之間設置有絕緣膜31。又，於半導體基底SB與記憶體膜MF之間設置有絕緣膜33。
半導體層SF於其上端連接於連接插塞VB。連接插塞VB設置於層間絕緣膜30中，將設置於層間絕緣膜30之上之位元線BL與半導體層SF電性連接。
記憶裝置1包含選擇電晶體STS、記憶胞MC、及選擇電晶體STD。選擇電晶體STD設置於半導體層SF與選擇閘極SGD交叉之部分。記憶胞MC設置於半導體層SF與字元線WL交叉之部分。選擇電晶體 STD包含記憶體膜MF之一部分作為閘極絕緣膜。又，記憶胞MC包含記憶體膜MF之一部分作為電荷保持部。
選擇電晶體STS設置於半導體基底SB將選擇閘極SGS貫通之部分。設置於半導體基底SB與選擇閘極SGS之間之絕緣膜31作為選擇電晶體STS之閘極絕緣膜發揮功能。
如圖2(b)所示，柱狀支持體SP包含記憶體膜MFS、半導體層SFS及絕緣性磁芯CAS。柱狀支持體SP經由與柱狀體PB相同之過程而形成，且具有類似之構造。記憶體膜MFS之材料與柱狀體PB之記憶體膜MF之材料相同。半導體層SFS之材料與柱狀體PB之半導體層SF之材料相同。絕緣性磁芯CAS之材料與柱狀體PB之絕緣性磁芯CA之材料相同。
柱狀支持體SP係以將引出區域HUR中形成為階梯狀之字元線WL及選擇閘極SGD之端部貫通之方式形成。因此，與柱狀支持體SP交叉之字元線WL及選擇閘極SGD之數量因設置柱狀支持體SP之位置而不同。即，柱狀支持體SP係以自最下層之字元線WL開始計數，至少貫通1條字元線WL之方式設置。
柱狀支持體SP之上部係以將填入形成為階梯狀之字元線WL之端部之絕緣膜29貫通之方式形成。又，柱狀支持體SP之上端由設置於絕緣膜29之上之層間絕緣膜30覆蓋，從而與上層配線(未圖示)電性絕緣。
圖3係模式性地表示第1實施形態之記憶裝置1之局部剖視圖。圖3係表示柱狀體PB之下部構造之示意剖視圖。
如圖3所示，記憶體膜MF包含穿隧絕緣膜TN、電荷捕陷膜CT、及阻擋絕緣膜BLK。電荷捕陷膜CT設置於穿隧絕緣膜TN與阻擋絕緣 膜BLK之間。穿隧絕緣膜TN與半導體層SF相接，阻擋絕緣膜BLK與字元線WL1及層間絕緣膜15相接。
穿隧絕緣膜TN例如為氧化矽膜，電荷捕陷膜CT例如為氮化矽膜。阻擋絕緣膜BLK例如為氧化矽膜。又，阻擋絕緣膜BLK亦可包含絕緣性金屬氧化物、例如氧化鋁等。
實施形態並不限定於該例，例如亦可為浮動閘極構造之記憶胞MC。例如，記憶體膜MF亦可於位於字元線WL與半導體層SF之間之部分包含導電性膜而代替電荷捕陷膜CT。導電性膜位於穿隧絕緣膜TN與阻擋絕緣膜BLK之間，且於Z方向上相互隔開配置。
半導體層SF具有與最下層之字元線WLB1交叉之位置上之X方向之寬度WS1、記憶體膜MF之下端位置上之X方向之寬度WS2、及由絕緣膜33包圍之X方向之寬度WS3。再者，於半導體層SF之水平剖面為大致圓形之情形時，WS1、WS2及WS3係各個位置上之半導體層SF之外徑。
此處，WS2係半導體層SF於X方向上之最小寬度，於本實施形態中，與WS1大致相同。又，WS3與WS2大致相同或者大於WS2。
進而，由於半導體基底SB之上設置有絕緣膜33，故而半導體層SF與半導體基底SB相接之面、即半導體基底SB之上表面與電荷捕陷膜CT之下端之間之間隔T1大於阻擋絕緣膜BLK之膜厚TBLK。又，記憶體膜MF具有與字元線WLB1相接之位置上之X方向之寬度WPB，且WS3小於WPB。
繼而，參照圖4(a)~圖14(b)，對第1實施形態之記憶裝置1之製造方法進行說明。圖4(a)~圖14(b)係表示記憶裝置1之製造過程之示意剖視圖。圖4(a)~圖14(b)表示半導體基底SB及柱狀體PB之製造過程， 但於本實施形態中，應注意亦同時形成柱狀支持體SP。
如圖4(a)所示，於將層間絕緣膜13、15、21及犧牲膜17積層於源極層SL之上後，形成記憶孔MH1。又，於成為引出區域HUR之部分(未圖示)，犧牲膜17之端部形成為階梯狀。
犧牲膜17設置於層間絕緣膜13與層間絕緣膜15B之間、Z方向上相鄰之層間絕緣膜15之間、層間絕緣膜15T與層間絕緣膜21之間。此處，層間絕緣膜15B係複數個層間絕緣膜15中位於最下方之層間絕緣膜15。又，層間絕緣膜15T係複數個層間絕緣膜15中位於最上方之層間絕緣膜15。
記憶孔MH1具有自層間絕緣膜21之上表面到達源極層SL之深度。記憶孔MH1例如係藉由使用各向異性RIE(Reactive Ion Etching，反應式離子刻蝕)將層間絕緣膜13、15、21及犧牲膜17選擇性地去除而形成。
源極層SL例如係隔著層間絕緣膜(未圖示)設置於矽基板之一部分、或者矽基板(未圖示)之上之多晶矽層。層間絕緣膜13、15及21例如為氧化矽膜。犧牲膜17例如為氮化矽膜。
如圖4(b)所示，於記憶孔MH1之底部形成半導體基底SB。半導體基底SB例如係於記憶孔MH1之底面露出之源極層SL之上磊晶生長而成之矽。
半導體基底SB係以其上表面SBT位於犧牲膜17A與犧牲膜17B之間之水平面之方式形成。此處，犧牲膜17B係複數個犧牲膜17中最下層之犧牲膜17。犧牲膜17A係Z方向上與犧牲膜17B相鄰之犧牲膜17。
如圖4(c)所示，於半導體基底SB之上形成絕緣膜33。絕緣 膜33例如為氧化矽膜，藉由將半導體基底SB之一部分氧化而形成。絕緣膜33係以半導體基底SB之上表面SBT位於犧牲膜17A與犧牲膜17B之間之水平面之方式形成。再者，於將半導體基底SB氧化時，亦存在於記憶孔MH1之內壁露出之犧牲膜17之一部分亦被氧化而形成例如薄氧化膜(未圖示)之情況。
如圖5(a)所示，形成填入記憶孔MH1之內部之犧牲層35。犧牲層35例如係使用CVD(Chemical Vapor Deposition，化學氣相沈積)沈積而成之非晶矽層。
如圖5(b)所示，將犧牲層35進行刻蝕，於填入記憶孔MH1之犧牲層35之上形成空間ES。空間ES係以位於比犧牲膜17T更上方之水平面之方式形成。
如圖5(c)所示，形成將空間ES橫向擴展所得之連接部JP。連接部JP例如係藉由使用各向同性之刻蝕方法，將層間絕緣膜21進行刻蝕而形成。
如圖6(a)所示，形成填入連接部JP之犧牲層37。犧牲層37例如係使用CVD沈積而成之非晶矽層。
如圖6(b)所示，將犧牲層37之一部分去除，使層間絕緣膜21之表面露出。例如，將犧牲層37進行回蝕或者使用CMP(Chemical Mechanical Polishing，化學機械研磨)將犧牲層37之一部分去除，使層間絕緣膜21及犧牲層37之表面平坦化。
如圖7(a)所示，於層間絕緣膜21及犧牲層37之上交替地積層層間絕緣膜25與犧牲膜27。層間絕緣膜25例如為氧化矽膜，犧牲膜27例如為氮化矽膜。此處，若層間絕緣膜21及層間絕緣膜25均為氧化矽 膜，則兩者被一體化。於以下之圖中，作為將層間絕緣膜21及25一體化而成之層間絕緣膜23進行說明。
如圖7(b)所示，形成自層間絕緣膜25T之上表面連通至犧牲層37之記憶孔MH2。記憶孔MH2例如係藉由使用各向異性RIE將層間絕緣膜25及犧牲膜27選擇地去除而形成。層間絕緣膜25T係複數個層間絕緣膜25中位於最上方之層間絕緣膜25。
如圖8(a)所示，形成將記憶孔MH1與記憶孔MH2一體化而成之記憶孔MH。記憶孔MH係藉由經由記憶孔MH2將犧牲層35及37選擇性地去除而形成。犧牲層35及37例如係使用濕式刻蝕而被去除。
此時，絕緣膜33保護半導體基底SB免受犧牲層35及37之刻蝕液傷害。藉此，可避免半導體基底SB被刻蝕，其上表面SBT(參照圖4(c))之位置降低從而靠近選擇閘極SGS(參照圖2)。但是，應注意若半導體基底SB之上表面位置相對於選擇閘極SGS之容許度較大，則可省略絕緣膜33之形成。
於本實施形態中，藉由將記憶孔MH1與記憶孔MH2連接，可容易地形成自層間絕緣膜25T到達絕緣膜33之記憶孔MH。例如，於記憶孔MH之縱橫比(深度/底面之直徑)較大之情形時，難以形成深度方向上具有均一直徑之記憶孔MH。於本實施形態中，藉由將縱橫比較小之記憶孔MH1及記憶孔MH2連接，可實現具有所需之高縱橫比之記憶孔MH。進而，藉由在記憶孔MH1與記憶孔MH2之間設置具有經擴大之直徑之連接部JP，而容易將記憶孔MH2相對於記憶孔MH1對準。
如圖8(b)所示，於記憶孔MH之內表面上形成記憶體膜MF與半導體層SF1。記憶體膜MF包含依序積層於記憶孔MH之內表面上之阻 擋絕緣膜BLK、電荷捕陷膜CT及穿隧絕緣膜TN(參照圖3)。半導體層SF1例如為非晶矽層。半導體層SF1積層於記憶體膜MF上，且以於記憶孔MH之內部留出空間之方式形成。
如圖9(a)所示，於記憶孔MH之底面，將記憶體膜MF、半導體層SF及絕緣膜33各自之一部分選擇性地去除。記憶體膜MF、半導體層SF及絕緣膜33例如係使用各向異性RIE選擇性地去除。藉此，半導體基底SB於記憶孔MH之底面露出。記憶孔MH之底面位於半導體基底SB之內部，且於半導體基底SB形成有凹部(凹槽部)。
如圖9(b)所示，藉由將於記憶孔MH之壁面露出之記憶體膜MF之下端及絕緣膜33之一部分選擇性地去除，而使記憶孔MH之底部橫向擴展。記憶體膜MF及絕緣膜33各自之一部分例如係使用各向同性之乾式刻蝕而去除。
如圖10(a)所示，記憶孔MH之底部係以其X方向之寬度WMB與犧牲膜17A之水平面上之半導體層SF1之X方向之寬度WS1大致相同或大於上述寬度WS1之方式擴展。
如圖10(b)所示，於記憶孔MH之內表面上形成半導體層SF2。半導體層SF2例如為非晶矽層。半導體層SF2形成於半導體層SF1之上，且於記憶孔MH之底面上與半導體基底SB相接。半導體層SF2與半導體基底SB之間之接觸面積大於形成於半導體基底SB之凹槽部之面積。
半導體層SF2於記憶孔MH之擴展所得之底部與例如並未受到各向異性RIE所產生之損傷之半導體基底SB之表面相接。藉此，可降低半導體層SF(參照圖10(b))與半導體基底SB之間之接觸電阻。
如圖11(a)所示，形成將半導體層SF1與半導體層SF2一體 化而成之半導體層SF。半導體層SF例如係藉由利用熱處理使作為非晶矽層之半導體層SF1及SF2變化成多晶矽層而形成。
如圖11(b)所示，形成嵌入記憶孔MH之內部中之絕緣性磁芯CA。絕緣性磁芯CA例如係使用CVD沈積而成之氧化矽。
如圖12(a)所示，形成將層間絕緣膜13、15、23及犧牲膜17截斷之狹縫ST。狹縫ST例如係藉由使用各向異性RIE，將層間絕緣膜13、15、23及犧牲膜17選擇性地去除而形成。狹縫ST具有自層間絕緣膜25T(參照圖9(b))之上表面到達源極層SL之深度，並沿X方向延伸。即，狹縫ST亦將未圖示之層間絕緣膜25及犧牲膜27截斷。
如圖12(b)所示，將犧牲膜17選擇性地去除，於層間絕緣膜13與層間絕緣膜15之間、Z方向上相鄰之層間絕緣膜15之間、及層間絕緣膜15與層間絕緣膜23之間形成空間17S。犧牲膜17例如係藉由經由狹縫ST供給刻蝕液而被去除。此時，犧牲膜17相對於層間絕緣膜13、15及23被選擇性地去除。又，於未圖示之部分，亦將犧牲膜27選擇性地去除。
柱狀體PB於記憶胞區域MCR支持層間絕緣膜15、23及25，保持層間絕緣膜間之空間。又，柱狀支持體SP(參照圖3)於引出區域HUR支持層間絕緣膜15、23及25，保持層間絕緣膜間之空間。
如圖13(a)所示，於半導體基底SB之側面上形成絕緣膜31。絕緣膜31例如為氧化矽膜，藉由經由空間17BS將半導體基底SB之一部分氧化而形成。此時，於狹縫ST之底面露出之源極層SL之一部分亦被氧化而形成絕緣膜39。此處，空間17BS係藉由將最靠近源極層SL之位置之犧牲膜17B去除而形成，且半導體基底SB之側面之一部分於其內部露出。
如圖13(b)所示，於空間17S(參照圖12(b))之內部形成金屬層43。金屬層43例如係使用CVD而沈積，且包含鎢(W)。金屬層43之原料氣體係經由狹縫ST供給至空間17S之內部。
如圖14(a)所示，將金屬層43沈積於狹縫ST之內表面之部分去除，形成字元線WL1及選擇閘極SGS。又，於未圖示之部分亦形成字元線WL2及選擇閘極SGD。
如圖14(b)所示，於狹縫ST之內部形成源極接點LI。源極接點LI於狹縫ST之底面連接於源極層SL。源極接點LI例如為鎢(W)等之金屬，並將源極層SL與上層之配線(未圖示)電性連接。
源極接點LI藉由絕緣膜45而與字元線WL、選擇閘極SGS及SGD電性絕緣。絕緣膜45例如為氧化矽膜，且設置於狹縫ST之內壁上。
繼而，形成分別連接於字元線WL、選擇閘極SGS及SGD之接觸插塞CC及上層之配線(參照圖1)，從而完成記憶裝置1。
圖15係表示第1實施形態之變化例之記憶裝置2之示意剖視圖。圖15係柱狀體PB之下部之示意剖視圖。
如圖15所示，於記憶裝置2中，半導體層SF之下端處之X方向之寬度WS4設置為小於與字元線WLB1交叉之部分之X方向之寬度WS1。即，記憶體膜MF具有朝向絕緣性磁芯CA延伸之下端MFB，且半導體膜SF及絕緣性磁芯之貫通絕緣膜33之部分之總寬亦形成為較窄。此種構造例如係藉由省略圖9(b)所示之使記憶孔MH之底部橫向擴展之步驟而形成。
於記憶裝置2中，例如存在自記憶胞MC讀出資料時流經半 導體層SF之電流(以下稱為胞電流)被記憶體膜MF之下端MFB及絕緣膜33阻擋之情形。相對於此，於圖3所示之記憶裝置1中，記憶體膜MF之下端MFB被去除，進而，半導體膜SF貫通絕緣膜33之部分於橫向擴展。藉此，半導體層SF與半導體基底SB之間之通道電阻降低，從而可增大胞電流。
圖16係表示第1實施形態之變化例之記憶裝置3之示意剖視圖。圖16係柱狀體PB之下部之示意剖視圖。
如圖16所示，於記憶裝置3中，位於半導體基底SB與記憶體膜MF之間之半導體層SF之下部係以與層間絕緣膜15相接之方式設置。又，半導體層SF於記憶體膜MF之下端處之X方向之寬度WS2(參照圖3)與半導體層SF和字元線WLB1交叉之部分之X方向之寬度WS1大致相同。此種構造例如係藉由在如圖9(b)所示般將記憶孔MH之底部擴展之步驟中，將絕緣膜33及記憶體膜MF之下端MFB(參照圖15)完全地去除而形成。
半導體層SF與層間絕緣膜15相接之X方向之寬度WS3與字元線WLB1之水平面處之記憶體膜MF之X方向之寬度WMH大致相同，或大於上述寬度WMH。又，半導體基底SB之上表面與電荷捕陷膜CT之下端之間之間隔T2大於記憶體膜MF之膜厚TMF。例如，若記憶孔MH之水平剖面為大致圓形，則WMH為記憶孔MH之徑。
於記憶裝置3中，將半導體層SF於記憶體膜MF之下端處之寬度WS3設為與字元線WLB1之水平面處之半導體層SF之寬度WS1大致相同，進而，將半導體層SF位於記憶體膜MF與半導體基底SB之間之部分橫向擴展，藉此，可降低半導體層SF與半導體基底SB之間之通道電阻，從而增大胞電流。
圖17係表示第1實施形態之變化例之記憶裝置4之示意剖視圖。圖17係表示柱狀體PB及源極接點LI之下部之示意剖視圖。
如圖17所示，記憶裝置4中未設置半導體基底SB，且半導體層SF直接連接於源極層SL。進而，將半導體層SF於記憶體膜MF之下端處之X方向之寬度WS3設為和與選擇閘極SGS交叉之水平面處之半導體層SF之X方向之寬度WS1大致相同，將半導體層SF與源極層SL相接之部分橫向擴展。又，記憶體膜MF之下端位於源極層SL與選擇閘極SGS之間之水平面。
記憶裝置4例如可藉由省略圖4(b)及(c)所示之半導體基底SB之形成及絕緣膜33之形成而形成。又，於如圖9(b)所示般將記憶孔MH之底部擴展之步驟中，將記憶體膜MF之下端MFB(參照圖15)完全地去除。藉此，半導體層SF與源極層SL相接之部分之最大寬度WS5例如形成為與選擇閘極SGS之水平面處之記憶體膜MF之X方向之寬度WMH大致相同，或大於上述寬度WMH。
於記憶裝置4中，亦可降低半導體層SF之下端之通道電阻。又，半導體層SF之一部分與源極層SL之未受到RIE造成之損傷之部分相接，故而可降低半導體層SF與源極層SL之間之接觸電阻。藉此，可增大自半導體層SF經由源極層SL流入源極接點LI之胞電流ICEL。
如上所述，於本實施形態中，將記憶體膜MF之下端MFB及絕緣膜33局部去除，將記憶孔MH之底部擴展。藉此，可降低設置於記憶孔MH之內部之半導體層SF之電阻。例如，即便字元線WL之積層數增多，記憶胞MC之通道長度整體變長，亦可藉由降低半導體層SF之下部中之通道電阻而防止胞電流降低。
[第2實施形態]
圖18~圖26係表示第2實施形態之記憶裝置5(參照圖26)之製造過程之示意剖視圖。各圖係表示柱狀體PB及柱狀支持體SP之製造過程之示意剖視圖。
如圖18(a)所示，將層間絕緣膜13、15、21及犧牲膜17積層於源極層SL之上。犧牲膜17設置於層間絕緣膜13與層間絕緣膜15B之間、Z方向上相鄰之層間絕緣膜15之間、及層間絕緣膜15T與層間絕緣膜21之間。
如圖18(b)所示，於成為引出區域HUR之部分形成支持孔HR。支持孔HR具有自層間絕緣膜21之上表面到達源極層SL之深度。繼而，將支持孔HR之底面上露出之源極層SL氧化，形成絕緣膜53。絕緣膜53例如為氧化矽膜。
於該過程中，支持孔HR之內壁上露出之犧牲膜17之端面亦被氧化而形成絕緣膜55。犧牲膜17例如為氮化矽膜，絕緣膜55例如為氧化矽膜。絕緣膜53例如亦可使用CVD，沈積於支持孔HR之內表面上。
如圖19(a)所示，於成為記憶胞區域MCR之部分形成記憶孔MH1。記憶孔MH1具有自層間絕緣膜21之上表面到達源極層SL之深度。
記憶孔MH1例如係藉由使用抗蝕劑遮罩57將層間絕緣膜13、15、21及犧牲膜17選擇性地去除而形成。於此期間內，如圖19(b)所示，支持孔HR由抗蝕劑遮罩57保護。
如圖20(a)所示，於記憶孔MH1之底部形成半導體基底SB。使半導體基底SB於記憶孔MH1之底部上露出之源極層SL之上磊晶生 長。如圖20(b)所示，源極層SL未於支持孔HR之內部露出，故而未形成半導體基底SB。
進而，於記憶孔MH1中將半導體基底SB氧化，形成絕緣膜33。於支持孔HR中，源極層SL及犧牲膜17進行氧化，絕緣膜53及55之膜厚變厚。於此期間內，記憶孔MH1之內壁上露出之犧牲膜17亦被氧化，但於圖20(a)及後續圖中，省略形成於記憶孔MH1內之犧牲膜17之端面上之絕緣膜。
如圖21(a)所示，於犧牲膜17T之上形成層間絕緣膜23、25及犧牲膜27，形成具有自層間絕緣膜25T之上表面到達絕緣膜33之深度之記憶孔MH。於層間絕緣膜23之內部形成連接部JP。該過程與圖5(a)~圖8(a)所示之製造過程相同。
如圖21(b)所示，於引出區域HUR形成具有自層間絕緣膜25T之上表面到達絕緣膜53之深度之支持孔HR。
如圖22(a)所示，將記憶體膜MF及半導體層SF1積層於記憶孔MH之內表面上。記憶體膜MF例如具有將阻擋絕緣膜BLK、電荷捕陷膜CT及穿隧絕緣膜TN積層而成之構造(參照圖3)。半導體層SF1例如為非晶矽層，且形成於記憶體膜MF之上。
如圖22(b)所示，亦於支持孔HR之內表面上形成記憶體膜MF及半導體層SF1。
如圖23(a)所示，於記憶孔MH之底面將半導體層SF1、記憶體膜MF及絕緣膜33各自之一部分選擇性地去除。藉此，使半導體基底SB之一部分於記憶孔MH之底面露出。
如圖23(b)所示，亦於支持孔HR之底面將半導體層SF1、 記憶體膜MF及絕緣膜53各自之一部分選擇性地去除。絕緣膜53具有不使源極層SL於支持孔HR之底面露出之厚度。
如圖24(a)所示，將記憶體膜MF之下端及絕緣膜33各自之一部分去除，將記憶孔MH之底部橫向擴展。
又，如圖24(b)所示，亦於支持孔HR之底部將記憶體膜MF之下端及絕緣膜53之一部分去除。亦於該過程之後，將絕緣膜53以插入到支持孔HR之底部與源極層SL之間之方式設置。
如圖25(a)所示，形成將記憶孔MH之內表面覆蓋之半導體層SF2。半導體層SF2以與半導體基底SB及半導體層SF1相接之方式形成。
如圖25(b)所示，形成將支持孔HR之內表面覆蓋之半導體層SF2。由於在支持孔HR中插入有絕緣膜53，故而半導體層SF2不會連接於源極層SL。
如圖26(a)所示，於形成將半導體層SF1及SF2一體化而成之半導體層SF後，於記憶孔MH之內部形成絕緣性磁芯CA。半導體層SF1及SF2例如藉由熱處理而轉換成多晶矽層，從而一體化。將蓋層SC嵌入至絕緣性磁芯CA之上。蓋層SC例如為非晶矽層。
又，如圖26(b)所示，亦於支持孔HR之內部形成半導體層SF、絕緣性磁芯CA及蓋層SC。半導體層SF藉由絕緣膜53而與源極層SL電性絕緣。
以下，藉由圖12(a)~14(b)所示之製造過程形成字元線WL、選擇閘極SGS及SGD。於本實施形態中，設置於柱狀支持體SP之內部之半導體層SF藉由絕緣膜53而與源極層SL電性絕緣。例如，即便存在 因遮罩對準之位置偏移等而導致接觸插塞CC與半導體層SF相接之情形，亦可維持源極層SL與接觸插塞CC之間之電性絕緣。
[第3實施形態]
圖27係表示第3實施形態之記憶裝置6之示意剖視圖。圖27係表示柱狀體PB之剖面之模式圖。於記憶裝置6中，於位於比連接部JP更下方之柱狀部PB1與位於比連接部JP更上方之柱狀部PB2之間，記憶體膜MF之構造不同。
如圖27所示，於柱狀部PB1，阻擋絕緣膜BLK分別設置於電荷捕陷膜CT與各字元線WL1之間，且於Z方向上相互隔開。相對於此，於柱狀部PB2，阻擋絕緣膜BLK以於電荷捕陷膜CT與字元線WL2之間沿Z方向連續地延伸之方式設置。電荷捕陷膜CT及穿隧絕緣膜TN以沿著半導體層SF於Z方向上延伸之方式設置。
繼而，參照圖28(a)~圖32(b)對第3實施形態之記憶裝置6之製造方法進行說明。圖28(a)~圖32(b)係表示記憶裝置6之製造過程之示意剖視圖。
如圖28(a)所示，於形成有半導體基底SB之記憶孔MH1之內部，形成絕緣膜33及阻擋絕緣膜BLK1。絕緣膜33例如為氧化矽膜，藉由將半導體基底SB之一部分氧化而形成。阻擋絕緣膜BLK1例如為氧化矽膜，藉由將記憶孔MH1之內壁上露出之犧牲膜17氧化而形成。絕緣膜33及阻擋絕緣膜BLK1係同時形成，且各自之膜厚係藉由半導體基底SB及犧牲膜17之氧化時間來進行控制。
如圖28(b)所示，於記憶孔MH1之內部形成犧牲層35之後形成連接部JP，並於該連接部JP之內部形成犧牲層37(參照圖5(a)~圖 6(b))。犧牲層35及37例如為非晶矽層。
如圖29(a)所示，於層間絕緣膜21及犧牲層37之上交替地積層層間絕緣膜25及犧牲膜27後，形成記憶孔MH2。記憶孔MH2以自最上層之層間絕緣膜25T之上表面連通至犧牲層37之方式形成。
如圖29(b)所示，於記憶孔MH2之內壁上形成阻擋絕緣膜BLK2。阻擋絕緣膜BLK2例如為氧化矽膜。阻擋絕緣膜BLK2藉由以將記憶孔MH2之內表面及層間絕緣膜25T之上表面覆蓋之方式形成後，將沈積於記憶孔MH2之底面上之部分及沈積於層間絕緣膜25T之上表面之部分選擇性地去除而形成。阻擋絕緣膜BLK2例如使用各向異性RIE而選擇性地去除。
如圖30(a)所示，將嵌入至記憶孔MH1中之犧牲層35及嵌入至連接部JP中之犧牲層37選擇性地去除。藉此，形成將記憶孔MH1、連接部JP及記憶孔MH2一體化而成之記憶孔MH。
如圖30(b)所示，於記憶孔MH之內表面上依序形成電荷捕陷膜CT、穿隧絕緣膜TN及半導體層SF1。電荷捕陷膜CT例如為氮化矽膜，穿隧絕緣膜TN例如為氧化矽膜。半導體層SF1例如為非晶矽層。
如圖31(a)所示，於記憶孔MH之底面，將半導體層SF1、穿隧絕緣膜TN、電荷捕陷膜CT及絕緣膜33各自之一部分選擇性地去除，使半導體基底SB之一部分露出。
如圖31(b)所示，將穿隧絕緣膜TN及電荷捕陷膜CT各自之下端、及絕緣膜33之一部分去除，將記憶孔MH之下端橫向擴展。
如圖32(a)所示，形成將記憶孔MH之內表面覆蓋之半導體層SF2。半導體層SF2例如為非晶矽層，且與半導體層SF1相接。又，半導 體層SF2以於記憶孔MH之下端，與半導體基底SB相接之方式形成。
如圖32(b)所示，於形成將半導體層SF1及SF2一體化而成之半導體層SF後，於記憶孔MH之內部形成絕緣性磁芯CA。進而，藉由圖12(a)~14(b)所示之製造過程，形成字元線WL、選擇閘極SGS及SGD。
於本實施形態中，於柱狀部PB1及柱狀部PB2分別形成阻擋絕緣膜BLK1與阻擋絕緣膜BLK2。藉此，可於各柱狀部PB1及PB2分別獨立地控制記憶體膜MF之電特性。例如，可縮小柱狀部PB1及PB2各自之外徑差異造成之耦合比之差。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提出，並無意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍內。
相關申請案
本申請案享有以日本專利申請案2018-45703號(申請日:2018年3月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶裝置
BL:位元線
CC:接觸插塞
GL:閘極配線
HUR:引出區域
JP:連接部
MCR:記憶胞區域
PB:柱狀體
PB1:柱狀部
PB2:柱狀部
SB:半導體基底
SGD:選擇閘極
SGS:選擇閘極
SL:源極層
SP:柱狀支持體
VB:連接插塞
VC:連接插塞
WL1:字元線
WL2:字元線

Claims (13)

  1. 一種半導體記憶裝置，其具備：半導體之基板；複數個第1電極層，其等積層於上述基板之上方；柱狀絕緣體，其沿著自上述基板朝向上述複數個第1電極層之第1方向貫通上述複數個第1電極層；第1半導體層，其設置於上述複數個第1電極層與上述柱狀絕緣體之間，沿上述第1方向貫通上述複數個第1電極層；第1絕緣膜，其設置於上述複數個第1電極層與上述第1半導體層之間；第2電極層，其設置於上述複數個第1電極層中與上述基板最靠近之第1電極層與上述基板之間；及半導體基底，其於上述基板與上述第1半導體層之間，連接於上述第1半導體層，且沿上述第1方向貫通上述第2電極層；且位於上述半導體基底與上述第1絕緣膜之間之水平面之上述第1半導體層之上述第2方向上之第1寬度大於上述第1半導體層之貫通上述最靠近之第1電極層之部分之上述第2方向之第2寬度；位於上述半導體基底與上述第1絕緣膜之間之水平面之上述柱狀絕緣體之上述第2方向上之第3寬度大於上述柱狀絕緣體之貫通上述最靠近之第1電極層之部分之上述第2方向上之第4寬度。
  2. 如請求項1之半導體記憶裝置，其中上述第1半導體層於貫通上述與 上述基板最靠近之第1電極層之部分具有上述第2方向上之第1層厚，於位於上述半導體基底與上述第1絕緣膜之間之水平面之部分具有上述第2方向上之第2層厚，且上述第1層厚大於上述第2層厚。
  3. 如請求項1之半導體記憶裝置，其中上述半導體基底包含磊晶生長而成之矽。
  4. 如請求項1之半導體記憶裝置，其中上述半導體基底於與上述第1半導體層連接之上表面具有凹槽部，且上述半導體層與上述半導體基底之接觸面積大於上述凹槽部之面積。
  5. 如請求項1之半導體記憶裝置，其進而具備第2絕緣膜，上述第2絕緣膜設置於上述第1絕緣膜與上述半導體基底之間，且與上述半導體基底相接。
  6. 如請求項5之半導體記憶裝置，其中上述第2絕緣膜具有較上述第1絕緣膜之上述第2方向之膜厚更薄之上述第2方向之膜厚。
  7. 如請求項5之半導體記憶裝置，其中上述半導體基底包含設置於上述基板上之矽，且上述第2絕緣膜為氧化矽膜。
  8. 如請求項1之半導體記憶裝置，其進而具備積層於上述複數個第1電極層之上方之複數個第2電極層，且上述第1半導體層包含沿上述第1方向貫通上述複數個第1電極層之第1部分、沿上述第1方向貫通上述複數個第2電極層之第2部分、及將上述第1部分與上述第2部分連接之連接部。
  9. 如請求項8之半導體記憶裝置，其中上述第1半導體層具有上述第1部分之第2方向之第1寬度、上述第2部分之第2方向之第2寬度、及上述連接部之上述第2方向之第3寬度，且上述第3寬度大於上述第1寬度及上述第2寬度。
  10. 如請求項8之半導體記憶裝置，其進而具備位於上述第1半導體層之內部且沿上述第1方向延伸之柱狀絕緣體。
  11. 如請求項1之半導體記憶裝置，其進而具備：接觸插塞，其連接於上述複數個第1電極層，且沿上述第1方向延伸；及柱狀體，其設置於上述接觸插塞之附近，貫通上述複數個第1電極層之至少一者，且沿上述第1方向延伸；且上述柱狀體包含與上述第1半導體層相同材料之第2半導體層、與上述第1絕緣膜相同材料之第3絕緣膜、及設置於上述基板與上述第2半導體層之間且將上述第2半導體層與上述基板電性絕緣之第4絕緣膜。
  12. 如請求項11之半導體記憶裝置，其中上述第2半導體層之下端及上述第4絕緣膜位於上述基板中。
  13. 如請求項11之半導體記憶裝置，其進而具備複數個第5絕緣膜，上述複數個第5絕緣膜以包圍上述柱狀體之方式設置於上述柱狀體與上述複數個第1電極層之間，且於上述第1方向上相互分開地配置。
TW109119930A 2018-03-13 2018-07-09 半導體記憶裝置 TWI798559B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018045703A JP2019161012A (ja) 2018-03-13 2018-03-13 記憶装置
JP2018-045703 2018-03-13

Publications (2)

Publication Number Publication Date
TW202046493A TW202046493A (zh) 2020-12-16
TWI798559B true TWI798559B (zh) 2023-04-11

Family

ID=67349075

Family Applications (3)

Application Number Title Priority Date Filing Date
TW107123662A TWI660488B (zh) 2018-03-13 2018-07-09 Memory device
TW108111999A TWI698981B (zh) 2018-03-13 2018-07-09 記憶裝置
TW109119930A TWI798559B (zh) 2018-03-13 2018-07-09 半導體記憶裝置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW107123662A TWI660488B (zh) 2018-03-13 2018-07-09 Memory device
TW108111999A TWI698981B (zh) 2018-03-13 2018-07-09 記憶裝置

Country Status (4)

Country Link
US (3) US10529735B2 (zh)
JP (1) JP2019161012A (zh)
CN (1) CN110277395B (zh)
TW (3) TWI660488B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102663A (ja) * 2017-12-04 2019-06-24 東芝メモリ株式会社 記憶装置
KR20210099344A (ko) 2020-02-04 2021-08-12 삼성전자주식회사 적층 구조체들을 갖는 반도체 소자들
JP2021150397A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021150463A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体装置
JP2021150493A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
WO2021184328A1 (en) 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method
KR20210122931A (ko) 2020-04-01 2021-10-13 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2021182596A (ja) * 2020-05-19 2021-11-25 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2022147748A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148237A1 (en) * 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
TW201041121A (en) * 2008-12-24 2010-11-16 Sandisk 3D Llc Three-dimensional memory structures having shared pillar memory cells
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
TW201732950A (zh) * 2015-12-09 2017-09-16 Toshiba Kk 半導體裝置及其製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR102007274B1 (ko) * 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9449982B2 (en) * 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
JP2015133458A (ja) * 2014-01-16 2015-07-23 株式会社東芝 不揮発性半導体記憶装置
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
KR102485088B1 (ko) * 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9978770B2 (en) * 2016-02-22 2018-05-22 Toshiba Memory Corporation Semiconductor memory device
US9831250B2 (en) * 2016-03-02 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory
US9917099B2 (en) * 2016-03-09 2018-03-13 Toshiba Memory Corporation Semiconductor device having vertical channel between stacked electrode layers and insulating layers
US9997536B2 (en) * 2016-03-10 2018-06-12 Toshiba Memory Corporation Semiconductor memory device
US9985044B2 (en) * 2016-03-11 2018-05-29 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR102578481B1 (ko) * 2016-03-15 2023-09-14 삼성전자주식회사 반도체 메모리 소자 및 이의 제조방법
US10141327B2 (en) * 2016-03-18 2018-11-27 Toshiba Memory Corporation Semiconductor memory device
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9786681B1 (en) * 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US9853038B1 (en) * 2017-01-20 2017-12-26 Sandisk Technologies Llc Three-dimensional memory device having integrated support and contact structures and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148237A1 (en) * 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
TW201041121A (en) * 2008-12-24 2010-11-16 Sandisk 3D Llc Three-dimensional memory structures having shared pillar memory cells
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
TW201732950A (zh) * 2015-12-09 2017-09-16 Toshiba Kk 半導體裝置及其製造方法

Also Published As

Publication number Publication date
JP2019161012A (ja) 2019-09-19
TW202046493A (zh) 2020-12-16
US10529735B2 (en) 2020-01-07
TW201939715A (zh) 2019-10-01
CN110277395A (zh) 2019-09-24
TW201939718A (zh) 2019-10-01
TWI698981B (zh) 2020-07-11
US20210249440A1 (en) 2021-08-12
TWI660488B (zh) 2019-05-21
US20200098790A1 (en) 2020-03-26
CN110277395B (zh) 2023-10-24
US20190287997A1 (en) 2019-09-19
US11024646B2 (en) 2021-06-01

Similar Documents

Publication Publication Date Title
TWI798559B (zh) 半導體記憶裝置
US10886288B2 (en) Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures
JP6842386B2 (ja) 半導体装置
KR102108879B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US10804290B2 (en) Semiconductor device and method of manufacturing the same
US8748971B2 (en) Three dimensional nonvolatile semiconductor memory having pillars provided inside an oblate through hole
JP2017163057A (ja) 半導体記憶装置
US9853050B2 (en) Semiconductor memory device and method for manufacturing the same
JP6226788B2 (ja) 不揮発性半導体記憶装置及びその製造方法
TWI718478B (zh) 半導體記憶裝置
JP2019050268A (ja) 記憶装置
US11871577B2 (en) Semiconductor storage device and manufacturing method thereof
JP6863864B2 (ja) 記憶装置
TWI692853B (zh) 半導體記憶裝置
TW201826506A (zh) 半導體記憶裝置
JP2019201028A (ja) 半導体装置
JP2019169517A (ja) 半導体記憶装置
US10840262B2 (en) Memory device and manufacturing methods thereof
US10622373B2 (en) Storage device
TWI828034B (zh) 半導體儲存裝置及其製造方法
US20230189523A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
JP2022143319A (ja) 半導体装置およびその製造方法