TWI718478B - 半導體記憶裝置 - Google Patents

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TWI718478B
TWI718478B TW108104614A TW108104614A TWI718478B TW I718478 B TWI718478 B TW I718478B TW 108104614 A TW108104614 A TW 108104614A TW 108104614 A TW108104614 A TW 108104614A TW I718478 B TWI718478 B TW I718478B
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福住嘉晃
杉浦裕樹
荒井伸也
菊島史恵
須田圭介
石田貴士
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日商東芝記憶體股份有限公司
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Abstract

本發明之半導體記憶裝置具備：複數個電極層，其等積層於第1半導體層之上方；第2半導體層，其貫穿上述複數個電極層，於其積層方向延伸，且於上述第1半導體層中具有端部；及第1膜，其位於上述第1半導體層中，與上述第1半導體層接觸。上述第1半導體層包含第1部分、第2部分及第3部分，上述第1膜位於上述第1部分與上述第2部分之間，上述第3部分位於上述第1膜與上述第2半導體層之間，將上述第1部分與上述第2部分連接。上述第2半導體層包含與上述第1半導體層之上述第3部分接觸之接觸部。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
存在包含經三維配置之記憶胞之半導體記憶裝置。例如，NAND(Not AND，反及)型記憶裝置包含於複數條字元線之積層方向上貫穿該等字元線而延伸之半導體通道。此種半導體通道連接於被配置在複數條字元線之下方之半導體層，但該連接並不容易。
實施形態提供一種半導體記憶裝置，其具有使貫穿積層於半導體層上之電極層之半導體通道與半導體層之間之連接穩定的構成。
實施形態之半導體記憶裝置具備：複數個電極層，其等積層於第1半導體層之上方；第2半導體層，其貫穿上述複數個電極層，於該等電極層之積層方向延伸，且於上述第1半導體層中具有端部；及第1膜，其位於上述第1半導體層中，與上述第1半導體層接觸。上述第1半導體層包含第1部分、第2部分及第3部分，上述第1膜位於上述第1部分與上述第2部分之間，上述第3部分位於上述第1膜與上述第2半導體層之間，連接上述第1部分與上述第2部分。上述第2半導體層包含與上述第1半導體層之上述第3部分接觸之接觸部。
1:半導體記憶裝置
2:半導體記憶裝置
3:半導體記憶裝置
4:半導體記憶裝置
10:金屬層
20:半導體層
23:第1層
25:第2層
25a:第1部分
25b:第2部分
25c:第3部分
25f:犧牲層
25g:半導體層
27:第3層
30:半導體層
30B:下端部
33:絕緣膜
37:絕緣膜
40:絕緣性核心
41:絕緣膜
45:絕緣膜
47:絕緣膜
50:記憶體膜
53:第1絕緣膜
55:第2絕緣膜
57:第3絕緣膜
63:中間膜
65:中間膜
70:積層體
73:半導體層
75:犧牲膜
77:絕緣膜
79:金屬層
80:絕緣膜
83:絕緣膜
85:絕緣膜
90:絕緣膜
93:第1膜
95:第2膜
110:半導體層
BL:位元線
CL:柱狀體
CP:接觸部
MC:記憶胞
MH:記憶孔
RS:殘留空間
SGD:選擇閘極
SGS:選擇閘極
SL:源極層
SP1:空間
SP2:空間
ST:狹縫
TS:高度
VB:連接插塞
Vd:空隙
WL:字元線
WS:距離
X:軸
Y:軸
Z:軸
圖1係模式性地表示第1實施形態之半導體記憶裝置之立體圖。
圖2(a)及(b)係表示第1實施形態之半導體記憶裝置之模式剖視圖。
圖3(a)及(b)係表示第1實施形態之半導體記憶裝置之記憶胞之模式剖視圖。
圖4(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖5(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖6(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖7(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖8(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖9(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖10(a)及(b)係表示第1實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖11係表示第2實施形態之半導體記憶裝置之模式剖視圖。
圖12(a)及(b)係表示第2實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖13(a)及(b)係表示第2實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖14(a)及(b)係表示第2實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖15(a)及(b)係表示第2實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖16(a)及(b)係表示第2實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖17係表示第2實施形態之變化例之半導體記憶裝置之模式剖視圖。
圖18係表示第3實施形態之半導體記憶裝置之模式剖視圖。
圖19(a)及(b)係表示第3實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖20(a)及(b)係表示第3實施形態之半導體記憶裝置之製造過程之模式剖視圖。
圖21(a)及(b)係表示第3實施形態之半導體記憶裝置之製造過程之模式剖視圖。
以下，一面參照圖式，一面對實施形態進行說明。對於圖式中之同一部分，標附同一編號並適當省略其詳細說明，且對不同部分進行說明。再者，圖式係模式圖或概念圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便於表示同一部分時，根據圖式亦存在相互之尺寸或比率表現不同之情形。
進而，使用各圖中所示之X軸、Y軸及Z軸而說明各部分之配置及構成。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。又，存在將Z方向作為上方且將其相反方向作為下方進行說明之情 形。
(第1實施形態)
圖1係模式性地表示第1實施形態之半導體記憶裝置1之立體圖。再者，圖1中，為了表示半導體記憶裝置1之構成，省略了絕緣膜之顯示。
半導體記憶裝置1包含源極層SL及複數個電極層。複數個電極層(以下為字元線WL、選擇閘極SGS及SGD)介隔未圖示之層間絕緣膜而積層於源極層SL之上方。
半導體記憶裝置1進而包含柱狀體CL及位元線BL。柱狀體CL貫穿選擇閘極SGS、複數條字元線WL及選擇閘極SGD而於其等之積層方向(Z方向)上延伸。位元線BL設置於選擇閘極SGD之上方。柱狀體CL經由連接插塞VB連接於位元線BL。又，柱狀體CL於其下端連接於源極層SL。
源極層SL介隔絕緣膜設置於未圖示之基板、例如矽基板上。源極層SL例如包含金屬層10與半導體層20。半導體層20例如為矽層，設置於金屬層10之上。金屬層10例如包含鎢(W)。
圖2(a)及(b)係表示第1實施形態之半導體記憶裝置1之模式剖視圖。圖2(a)係沿著圖2(b)中所示之A-A線之剖視圖。圖2(b)係沿著圖2(a)中所示之B-B線之剖視圖。
如圖2(a)所示，設置於金屬層10之上之半導體層20包含第1層23、第2層25及第3層27。第1層23及第3層27例如為多晶矽層。第2層25例如為多晶矽層或單晶矽層。第2層25例如於其內部包含殘留空間RS。
進而，絕緣膜37以覆蓋殘留空間RS之內表面之方式設置。絕緣膜37例如為氧化矽膜。此例中，絕緣膜37以於其內部留下空隙Vd之 方式設置。
於半導體層20之上，介隔絕緣膜33設置有選擇閘極SGS。柱狀體CL貫穿選擇閘極SGS及絕緣膜33而於半導體層20中延伸。
如圖2(a)所示，柱狀體CL之下端位於第1層23中。又，設置有劃出選擇閘極SGS及未圖示之字元線WL、選擇閘極SGD之外緣之狹縫ST。狹縫ST具有到達Z方向上與第2層25相同之層級之深度。進而，設置有填埋狹縫ST內部之絕緣膜41。
柱狀體CL包含半導體層30、絕緣性核心40及記憶體膜50。絕緣性核心40例如為氧化矽，於Z方向上延伸。半導體層30例如為非摻雜多晶矽層，以覆蓋絕緣性核心40之方式設置。記憶體膜50構成柱狀體CL之外殼，以覆蓋半導體層30之方式設置。進而，記憶體膜50於Z方向上與第2層25相同之層級被選擇性地去除。
第2層25例如包含第1部分25a、第2部分25b及第3部分25c。第1部分25a設置於第1層23之上，第2部分25b設置於第3層27之下表面上。第3部分25c設置於半導體層30之接觸部CP上。接觸部CP係藉由將記憶體膜50選擇性地去除而露出之部分。第3部分25c以與第1部分25a及第2部分25b接觸之方式設置。第2層25中之殘留空間RS被第1部分25a、第2部分25b及第3部分25c包圍。
如圖2(a)所示，第3部分25c之X方向及Y方向之厚度比第1部分25a及第2部分25b之Z方向之厚度更厚。第3部分25c將第1部分25a與第2部分25b連接，而使第2層25一體化。又，第2層25經由第3部分25c連接於半導體層30之接觸部。即，半導體層20經由第3部分25c連接於半導體層30。
如圖2(b)所示，第2層25之第3部分25c設置於半導體層30之周圍。進而，於第3部分25c之周圍設置有絕緣膜37。絕緣膜37、第3部分25c及半導體層30例如設置成以絕緣性核心40為中心之同心圓狀。半導體層30以隔著第3部分25c與絕緣膜37分開之方式設置。
第2層25例如以鄰接之第3部分25c間之距離WS比殘留空間RS之Z方向之高度TS(參照圖2(a))窄之方式設置。因此，當絕緣膜37使鄰接之第3部分25c間之空間(space)封閉時，於第2層25之內部留下空隙Vd。另一方面，狹縫ST與第2層25之間之殘留空間RS由絕緣膜37填埋(參照圖8(a))。
再者，圖2(a)及(b)中，將填埋狹縫ST之絕緣膜41與絕緣膜37區分表示，但例如於絕緣膜41為氧化矽膜之情形時，絕緣膜37與絕緣膜41亦可一體化。
圖3(a)及(b)係表示第1實施形態之半導體記憶裝置1之記憶胞MC之模式剖視圖。圖3(b)係表示沿著圖3(a)中所示之C-C線之剖面之模式圖。
如圖3(a)所示，柱狀體CL貫穿字元線WL而於Z方向上延伸。在積層於Z方向之字元線WL之間，設置有絕緣膜45。絕緣膜45例如為氧化矽膜。於字元線WL與柱狀體CL之間及字元線WL與絕緣膜45之間，設置有絕緣膜47。絕緣膜47例如包含氧化鋁等金屬氧化物。
柱狀體CL包含於Z方向延伸之絕緣性核心40。半導體層30及記憶體膜50位於字元線WL與絕緣性核心40之間。記憶體膜50包含第1絕緣膜53、第2絕緣膜55及第3絕緣膜57。第1絕緣膜53及第3絕緣膜57例如為氧化矽膜。第2絕緣膜55例如為氮化矽膜。
如圖3(b)所示，柱狀體CL於沿著X-Y平面之剖面上具有例如大致圓形之形狀。半導體層30以包圍絕緣性核心40之方式設置。記憶體膜50以包圍半導體層30之方式設置。又，於包含字元線WL之剖面上，絕緣膜47以包圍記憶體膜50之方式設置。
記憶胞MC設置於柱狀體CL與字元線WL交叉之部分。半導體層30作為記憶胞MC之通道發揮功能，字元線WL作為記憶胞MC之控制閘極發揮功能。記憶體膜50在位於字元線WL與半導體層30之間之部分，作為記憶胞MC之記憶部發揮功能。
例如，第2絕緣膜55作為在位於半導體層30與字元線WL之間之部分保持電荷之電荷保持膜發揮功能。第1絕緣膜53位於半導體層30與第2絕緣膜55之間，例如作為穿隧絕緣膜發揮功能。絕緣膜47及第3絕緣膜57位於第2絕緣膜55與字元線WL之間，例如作為阻擋絕緣膜發揮功能。
再者，實施形態並非限定於此例，例如亦可為浮動閘極構造之記憶胞MC。具體而言，取代電荷保持膜而配置位於半導體層30與字元線WL之間之導電性浮動閘極。浮動閘極以包圍半導體層30之方式設置，且沿著半導體層30之延伸方向(Z方向)相互分開地配置。記憶胞MC包含位於浮動閘極與半導體層30之間之穿隧絕緣膜、及位於浮動閘極與字元線WL之間之阻擋絕緣膜。於此情形時，可為穿隧絕緣膜如第1絕緣膜53般沿著半導體層30於Z方向上延伸，阻擋絕緣膜於浮動閘極與字元線WL之間相互分開地配置。
其次，參照圖4(a)~圖10(b)說明半導體記憶裝置1之製造方法。圖4(a)~圖10(b)係依序表示半導體記憶裝置1之製造過程之模式剖 視圖。
如圖4(a)所示，於金屬層10之上，依序積層第1層23、犧牲層25f、第3層27及半導體層73。於第1層23與犧牲層25f之間，形成中間膜63，於犧牲層25f與第3層27之間，形成中間膜65。又，於第3層27與半導體層73之間，形成絕緣膜33。
第1層23及第3層27例如為多晶矽層。犧牲層25f例如為多晶矽層，較佳為不摻雜質之非摻雜多晶矽層。半導體層73例如為具有導電性之低阻抗多晶矽層。
中間膜63及65包含對犧牲層25f之蝕刻條件具有耐性之材料，且包含對第1層23及第2層27能選擇性地去除之材料。中間膜63及65例如為氧化矽膜。
如圖4(b)所示，於半導體層73之上形成包含複數個絕緣膜45及複數個犧牲膜75之積層體70。絕緣膜45及犧牲膜75於Z方向上交替積層。絕緣膜45例如為氧化矽膜，犧牲膜75例如為氮化矽膜。
如圖5(a)所示，形成深度從積層體70之上表面及至第1層23之記憶孔MH。記憶孔MH係使用例如各向異性RIE(Reactive Ion Etching，反應性離子蝕刻)將積層體70選擇性地去除，而形成及至半導體層73之深度。繼而，藉由依序去除半導體層73、絕緣膜33、第3層27、中間膜65、犧牲層25f及中間膜63，而形成及至第1層23之深度。半導體層73作為所謂蝕刻終止層發揮功能。
如圖5(b)所示，於記憶孔MH之內部形成柱狀體CL。具體而言，於形成覆蓋記憶孔MH之內表面之記憶體膜50之後，於記憶體膜50上形成半導體層30。繼而，形成填埋記憶孔MH內部之絕緣性核心40。半 導體層30例如為使用CVD(Chemical Vapor Deposition，化學氣相沈積)於不添加雜質之條件下形成之非摻雜多晶矽層。
如圖6(a)所示，形成具有從積層體70之上表面及至犧牲層25f之深度之狹縫ST。狹縫ST係以劃出積層體70之成為字元線WL及選擇閘極SGD之部分、以及半導體層73之成為選擇閘極SGS之部分之外緣之方式形成。繼而，形成覆蓋狹縫ST內壁之絕緣膜77。絕緣膜77係藉由如下方法形成：於以覆蓋狹縫ST內表面之方式形成之後，使用例如各向異性RIE將形成於狹縫ST之底面上之部分選擇性地去除。絕緣膜77例如為氮化矽膜。於狹縫ST之底面，露出犧牲層25f之一部分。
如圖6(b)所示，於中間膜63與中間膜65之間形成空間SP1。空間SP1例如係藉由經由狹縫ST供給蝕刻液並將犧牲層25f選擇性地去除而形成。柱狀體CL支持中間膜65上方之構造體，保持空間SP1。
如圖7(a)所示，藉由將中間膜63、65及記憶體膜50之一部分去除，而使第1層23、第3層27及半導體層30之一部分露出於空間SP1之內表面。中間膜63、65及記憶體膜50例如係藉由經由狹縫ST所供給之蝕刻液而被選擇性地去除。
如圖7(b)所示，於空間SP1之內表面上形成第2層25。第2層25例如為矽層，選擇性地形成於第1層23、第3層27及半導體層30之接觸部CP之各表面上。第2層25例如為經磊晶生長而成之矽層。又，第2層25亦可為利用CVD而沈積之多晶矽層。
第1層23及第3層27包含例如磷(P)、硼(B)及碳(C)中之至少一種作為雜質。半導體層30例如為非摻雜多晶矽層。於此情形時，形成於第1層23及第3層27之上之矽層之生長速度較形成於半導體層30之上之 矽層之生長速度慢。因此，形成於第1層23之上之第2層25之第1部分25a之Z方向之厚度及形成於第3層27之上之第2部分25b之Z方向之厚度較形成於半導體層30之接觸部CP上之第3部分25c之X方向及Y方向之厚度薄。藉此，能夠使鄰接之第3部分25c間之距離WS(參照圖2(b))較留在第2層25內部之殘留空間RS之Z方向之高度TS(參照圖2(a))窄。
如圖8(a)所示，於殘留空間RS之內表面上形成絕緣膜37。絕緣膜37例如為氧化矽膜。絕緣膜37例如係使用第2層25之熱氧化或CVD而形成。此時，亦可藉由讓鄰接之第3部分25c間之空間封閉，而於絕緣膜37之內部留下空隙Vd。又，絕緣膜37形成為於狹縫ST之內部留有空間之厚度。
如圖8(b)所示，於狹縫ST之內部，去除絕緣膜37及絕緣膜77。絕緣膜37及絕緣膜77例如係使用各向同性之乾式蝕刻或濕式蝕刻而去除。
如圖9(a)所示，於Z方向上相鄰之絕緣膜45之間形成空間SP2。空間SP2例如係藉由經由狹縫ST供給蝕刻液並將犧牲膜75(參照圖4(b))選擇性地去除而形成。
如圖9(b)所示，以填埋空間SP2之方式形成金屬層79。金屬層79例如為使用CVD而形成之鎢層。再者，圖9(b)及以下之圖式中，省略了絕緣膜47。絕緣膜47係於形成金屬層79之前，以覆蓋空間SP2之內表面之方式形成。絕緣膜47例如為使用CVD而形成之絕緣性金屬氧化膜。
如圖10(a)所示，於Z方向上相鄰之絕緣膜45之間形成字元線WL及選擇閘極SGD(未圖示)。例如，利用各向同性之乾式蝕刻或濕式蝕刻將覆蓋狹縫ST之內表面之金屬層79去除。藉此，形成於絕緣膜45間 之金屬層79相互分離，而形成字元線WL及選擇閘極SGD。此時，絕緣膜47(未圖示)亦可留在狹縫ST之內表面上。
如圖10(b)所示，於狹縫ST之內部形成絕緣膜41。絕緣膜41例如為氧化矽膜，以填埋狹縫ST之內部空間之方式形成。繼而，於選擇閘極SGD之上方形成位元線BL(參照圖1)。位元線BL經由連接插塞VB而電性連接於柱狀體CL中之半導體層30。
如此，本實施形態之半導體記憶裝置1中，於半導體層20之內部留下殘留空間RS，並形成覆蓋其內表面之絕緣膜37。藉此，能夠使半導體層20與半導體層30之間之連接狀態穩定。
例如，將去除犧牲層25f後之空間SP1整體利用第2層25填埋之構造中，存在因第2層25之不均一之生長而於第2層25之內部留下未預期之空隙之情形。而且，有時會因形成第2層25之後之製造過程中之熱循環，使得構成半導體層20之原子於該空隙內移動，因而半導體層20內部之空隙之位置發生變化。例如，當半導體層20中之空隙位於半導體層30之接觸部CP附近時，會產生半導體層20與半導體層30之間之電性連接斷開、或兩者之間之接觸電阻變大等不良狀況。
相對於此，半導體記憶裝置1中，藉由於半導體層20之內部有意地留下殘留空間RS，並以絕緣膜37覆蓋其內部，故能夠抑制構成半導體層20之原子移動。藉此，能夠使半導體層20與半導體層30之間之連接狀態穩定化，避免製造良率降低。
又，為了促進雜質從第3層27向半導體層30擴散，例如較佳為使第3層27中之多晶之粒徑小於第1層23中之多晶之粒徑。藉此，能夠使經由多晶之晶界移動之雜質之擴散係數於第3層27中較大。其結果， 能夠抑制半導體層30的下端之雜質濃度之不均。
(第2實施形態)
圖11係表示第2實施形態之半導體記憶裝置2之模式剖視圖。半導體記憶裝置2包含半導體層20、選擇閘極SGS、字元線WL、未圖示之選擇閘極SGD、及柱狀體CL。
半導體層20設置於未圖示之金屬層10之上，包含第1層23、第2層25及第3層27。第1層23、第2層25及第3層27於Z方向積層，第2層25位於第1層23與第3層27之間。
字元線WL、選擇閘極SGS及SGD積層於半導體層20之上方。柱狀體CL貫穿選擇閘極SGS、字元線WL及選擇閘極SGD而於Z方向延伸。又，柱狀體CL於半導體層20之內部延伸，其下端位於第1層23中。
柱狀體CL包含半導體層30、絕緣性核心40及記憶體膜50。半導體層30具有位於半導體層20中之接觸部CP。接觸部CP係將記憶體膜50之一部分去除而將半導體層30之一部分露出之部分。
半導體層20之第2層25於其內部具有殘留空間RS，絕緣膜80設置於殘留空間RS內。第2層25包含第1部分25a、第2部分25b及第3部分25c。第1部分25a位於第1層23與絕緣膜80之間。第2部分25b位於第3層27與絕緣膜80之間。第3部分25c以將第1部分25a與第2部分25b連接之方式設置。又，第3部分25c以與半導體層30之接觸部CP接觸之方式設置。接觸部CP以隔著第3部分25c與絕緣膜80分開之方式設置。
此例中，第2層25係以於X-Y平面內鄰接之第2部分25c間之距離WS(參照圖2(b))較殘留空間RS之Z方向之高度TS寬之方式形成。因此，於形成絕緣膜80時，能夠於鄰接之第2部分25c間之空間封閉之前， 將殘留空間RS之內部不留空隙Vd地填埋。
於本實施形態中，亦能夠藉由於殘留空間RS之內部形成絕緣膜80，而抑制構成半導體層20之原子之移動，使半導體層20與半導體層30之間之連接狀態穩定化。
其次，參照圖12(a)~圖16(b)而說明半導體記憶裝置2之製造方法。圖12(a)~圖16(b)係依序表示半導體記憶裝置2之製造過程之模式剖視圖。
圖12(a)係表示繼圖7(a)之後之製造過程之模式剖視圖。如圖12(a)所示，於去除犧牲層25f、中間膜63及65(參照圖6(a))後之空間SP1內形成半導體層25g。半導體層25g係以覆蓋空間SP1之內表面及狹縫ST之內表面之方式形成。又，半導體層25g係以與半導體層30之接觸部CP接觸之方式形成。半導體層25g例如為使用CVD而形成之多晶矽層。半導體層25g形成為於第1層23與第3層27之間及狹縫ST之內部留有空間之厚度。
如圖12(b)所示，以填埋第1層23與第3層27之間之殘留空間RS之方式形成絕緣膜80。絕緣膜80例如為氧化矽膜。又，絕緣膜80形成為於狹縫ST之內部留有空間之厚度。
如圖13(a)所示，將形成於狹縫ST之內部之絕緣膜80去除。絕緣膜80例如係使用各向同性之乾式蝕刻或濕式蝕刻而去除。
如圖13(b)所示，將半導體層25g形成於狹縫ST內之部分去除。半導體層25g例如係使用例如各向同性之乾式蝕刻或濕式蝕刻而去除。以下，將半導體層25g留在第1層23與第3層27之間之部分作為第2層25進行說明。
如圖14(a)所示，將覆蓋狹縫ST之內壁之絕緣膜77去除。 於犧牲膜75對絕緣膜77之蝕刻條件之耐性較小之情形時，於去除絕緣膜77時，有時犧牲膜75之一部分亦會被去除。
如圖14(b)所示，在露出於狹縫ST之內表面之第1層23之表面、第2層25之端面及第3層27之端面之上形成絕緣膜83，於半導體層73之端面上形成絕緣膜85。絕緣膜83及85例如為氧化矽膜。絕緣膜83及85例如係藉由將第1層23、第2層25、第3層27及半導體層73熱氧化而形成。
如圖15(a)所示，於在Z方向上鄰接之絕緣膜45之間形成空間SP2。空間SP2例如係藉由經由狹縫ST供給蝕刻液並將犧牲膜75選擇性地去除而形成。
圖15(b)所示，以填埋空間SP2之方式形成金屬層79。再者，圖15(b)及以下之圖式中，省略了絕緣膜47。絕緣膜47係於形成金屬層79之前，以覆蓋空間SP2內表面之方式形成。絕緣膜47例如為使用CVD而形成之絕緣性金屬氧化膜。
如圖16(a)所示，藉由將覆蓋狹縫ST之內表面之金屬層79去除，而於在Z方向上相鄰之絕緣膜45之間形成字元線WL及選擇閘極SGD(未圖示)。此時，絕緣膜47(未圖示)亦可留在狹縫ST之內表面上。絕緣膜83及85於將犧牲膜75替換為字元線WL及選擇閘極SGD之過程中保護第1層23、第2層25、第3層27及半導體層73。
如圖16(b)所示，於狹縫ST之內部形成絕緣膜41。絕緣膜41例如為氧化矽膜。繼而，於選擇閘極SGD之上方形成位元線BL，從而完成半導體記憶裝置2(參照圖1)。
圖17係表示第2實施形態之變化例之半導體記憶裝置3之模式剖視圖。半導體記憶裝置3中，於半導體層20之殘留空間RS內設置有絕 緣膜90。絕緣膜90包含覆蓋殘留空間RS之內表面之第1層93及填埋殘留空間RS之第2層95。
絕緣膜90係於圖12(b)所示之製造過程中例如藉由使用CVD依序沈積第1層93與第2層95而形成。第1層93例如為氮化矽膜或氮氧化矽膜(SiON膜)。又，第2膜95例如為氧化矽膜。
此例中，藉由於半導體層20內之殘留空間RS設置絕緣膜90，能夠抑制構成半導體層20之原子之移動，使半導體層20與半導體層30之間之連接狀態穩定化。進而，藉由將可抑制氧等氧化劑滲透之材料用於第1層93，而能夠抑制例如圖14(b)所示之製造過程中之第2層25之氧化。
例如，當氧等氧化劑經由絕緣膜90於殘留空間RS內移動，而將第2層25之內表面整體熱氧化時，半導體層20之電阻變大。藉此，可能會產生半導體記憶裝置3之動作速度變慢等不良狀況。本實施形態中，藉由配置第1層93，能夠避免此種不良狀況。
進而，亦可代替絕緣膜90而使用包含半導體材料之膜。例如，亦可使用氮化矽膜或氮氧化矽膜作為第1層93，並且使用非晶矽膜或多晶矽膜作為第2膜95。
又，亦可代替絕緣膜90而使用金屬層。亦可使用氮化鈦(TiN)等阻擋金屬作為第1層93之材料，並且使用金屬作為第2層95之材料。藉此，能夠降低源極層SL之電阻。
(第3實施形態)
圖18係表示第3實施形態之半導體記憶裝置4之模式剖視圖。半導體記憶裝置4包含金屬層10、半導體層20、選擇閘極SGS、字元線WL、未 圖示之選擇閘極SGD及柱狀體CL。
半導體層20設置於金屬層10之上，包含第1層23、第2層25及第3層27。第1層23、第2層25及第3層27於Z方向積層，第2層25位於第1層23與第3層27之間。
字元線WL、選擇閘極SGS及SGD積層於半導體層20之上方。柱狀體CL貫穿選擇閘極SGS、字元線WL及選擇閘極SGD而於Z方向上延伸。又，柱狀體CL於半導體層20之內部延伸，其下端位於第1層23中。
柱狀體CL包含半導體層30、絕緣性核心40及記憶體膜50。半導體層30具有位於半導體層20中之接觸部CP。接觸部CP係記憶體膜50之一部分被去除而使半導體層30之一部分露出之部分。
本實施形態中之絕緣性核心40設置於柱狀體CL之貫穿複數條字元線WL之部分，且未設置於貫穿選擇閘極SGS之部分及於半導體層20中延伸之部分。即，半導體層30於選擇閘極SGS中延伸之部分及於半導體層20中延伸之部分連其中心亦包含半導體。
半導體層20之第2層25於其內部具有殘留空間RS，絕緣膜37以覆蓋殘留空間RS內表面之方式設置。絕緣膜37於其內部包含空隙Vd。又，第2層25以與半導體層30之接觸部CP接觸之方式設置。
其次，參照圖19(a)~圖21(b)而說明半導體記憶裝置4之製造方法。圖19(a)~圖21(b)係依序表示半導體記憶裝置4之製造過程之模式剖視圖。
圖19(a)係表示繼圖4(b)之後之製造過程之模式剖視圖。如圖19(a)所示，形成具有從積層體70之上表面及至半導體層20之第1層23之 深度之記憶孔MH。
如圖19(b)所示，在露出於記憶孔MH之內部之第1層23、犧牲層25f、第3層27及半導體層73各自之表面上形成半導體層110。半導體層110例如為矽層，選擇性地形成於第1層23、犧牲層25f、第3層27及半導體層73之上。半導體層110例如為磊晶生長層。藉此，於貫穿犧牲層25f、第3層27及半導體層73之部分，記憶孔MH之直徑縮小。
如圖20(a)所示，於記憶孔MH之內部形成柱狀體CL。柱狀體CL係於形成覆蓋記憶孔MH之內表面之記憶體膜50之後，於記憶體膜50上形成半導體層30。其後，以填埋留在記憶孔MH內之空間之方式，形成絕緣性核心40。
此例中，於貫穿犧牲層25f、第3層27及半導體層73之部分，記憶孔MH之直徑縮小，因此，於形成記憶體膜50及半導體層30之時間點，該部分封閉。因此，絕緣性核心40形成於柱狀體CL之貫穿積層體70之部分，但未形成於貫穿犧牲層25f、第3層27及半導體層73之下端部。半導體層30之下端部30B於第1層23、犧牲層25f、第3層27及半導體層73中延伸，連其中心亦包含半導體。
如圖20(b)所示，分割積層體70及半導體層73，以具有及至犧牲層25f之深度之方式形成狹縫ST。進而，形成覆蓋狹縫ST之內壁之絕緣膜77。於狹縫ST之底面，露出犧牲層25f。
如圖21(a)所示，藉由將犧牲層25f選擇性地去除，而於第1層23與第3層27之間形成空間SP1。此時，形成於犧牲層25f之端面上之半導體層110亦被去除。繼而，將露出於空間SP1之內部之記憶體膜50之一部分、中間膜63及中間膜65選擇性地去除，而使第1層23、第3層27及半 導體層30之一部分露出。
如圖21(b)所示，於空間SP1之內部形成第2層25。第2層25選擇性地形成於第1層23、第3層27及半導體層30之接觸部CP之上。又，第2層25以於其內部留有殘留空間RS之方式形成。繼而，通過圖8(a)~圖10(b)所示之製造過程而完成半導體記憶裝置4。
於此例中，亦係第2層25包含形成於第1層23上之第1部分25a、形成於第3層27之上之第2部分25b及形成於接觸部CP之上之第3部分25c。
半導體層30之接觸部CP係下端部30B之一部分。下端部30B於X方向及Y方向上之寬度例如形成得較位於絕緣性核心40與記憶體膜50之間之部分於X方向及Y方向上之膜厚寬。因此，下端部30B中之多晶之粒徑較位於絕緣性核心40與記憶體膜50之間之部分之多晶之粒徑大。
又，下端部30B中之多晶之粒徑較第1層23及第2層27中之多晶之粒徑大。因此，第3部分25c之生長速度較第1部分25a之生長速度及第2部分25b之生長速度快。即，第3部分25c於X方向及Y方向上之厚度較第1部分25a之Z方向厚度及第2部分25b之Z方向厚度更厚。藉此，鄰接之第3部分25c間之距離WS(參照圖2(b))較留在第2層25之內部之殘留空間RS之Z方向之高度TS(參照圖2(a))窄。結果，覆蓋殘留空間RS之內表面之絕緣膜37以於其內部具有空隙Vd之方式形成。
於本實施形態中，亦能夠利用以覆蓋殘留空間RS之內表面之方式形成之絕緣膜37，抑制構成半導體層20之原子之移動，使半導體層20與半導體層30之間之連接狀態穩定化。
又，藉由使半導體層30之下部為不包含絕緣性核心40之構造，能夠抑制雜質從半導體層20向半導體層30之擴散。即，藉由抑制經由絕緣性核心40之雜質擴散，能夠抑制半導體層30間之雜質分佈之不均。藉此，例如能夠抑制於資料刪除時流動於各半導體層30中之GIDL電流(Gate Induced Drain Leakage Current，閘極感應汲極漏電流)之偏差。
本實施形態並非限定於上述例。例如，亦可為不留殘留空間RS而用第2層25填埋空間SP1之構造。於此情形時，即便未預期之空隙形成於第2層25中，移動至接觸部CP附近，亦因半導體層30之下端部30B之寬度較寬，而能夠保持半導體層20與半導體層30之間之電性連接。又，選擇閘極SGS亦可如同字元線WL，藉由用金屬層替換犧牲膜75之方法而形成。於此情形時，絕緣性核心40延伸至柱狀體CL與選擇閘極SGS交叉之部分。
以上，對第1~第3實施形態之半導體記憶裝置1~4進行了說明，但各實施形態中所說明之構成要素並非各自固有之要素，只要技術上不矛盾，便能相互應用。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其它各種形態實施，且能於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請
本申請享有以日本專利申請2018-93926號(申請日：2018年5月15日) 為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶裝置
10‧‧‧金屬層
20‧‧‧半導體層
BL‧‧‧位元線
CL‧‧‧柱狀體
SGD‧‧‧選擇閘極
SGS‧‧‧選擇閘極
SL‧‧‧源極層
VB‧‧‧連接插塞
WL‧‧‧字元線
X‧‧‧軸
Y‧‧‧軸
Z‧‧‧軸

Claims (9)

  1. 一種半導體記憶裝置，其具備：源極層，其包含第1半導體層；位元線，其位於上述源極層之上方；複數條字元線，其等積層於上述源極層與上述位元線之間；第2半導體層，其貫穿上述複數條字元線而延伸，具有位於上述源極層中之第1端部及電性連接於上述位元線之第2端部；第1膜，其位於上述第1半導體層中，與上述第1半導體層接觸；及第2膜，其使上述第2半導體層與上述複數條字元線電性絕緣；且上述第2膜包含各自位於上述第2半導體層與上述複數條字元線之間之電荷保持部；上述第1半導體層包含第1部分、第2部分及第3部分，上述第1膜位於上述第1部分與上述第2部分之間，上述第3部分位於上述第1膜與上述第2半導體層之間，且將上述第1部分與上述第2部分連接；上述第2半導體層電性連接於上述第1半導體層之上述第3部分。
  2. 如請求項1之半導體記憶裝置，其中上述第1膜為絕緣膜。
  3. 如請求項1之半導體記憶裝置，其中上述第1膜為金屬膜。
  4. 如請求項1之半導體記憶裝置，其中上述第2膜包含覆蓋上述第2半導體層之第1端部之第1部分、及與上述第1部分分開之第2部分；且 上述第1半導體層之上述第3部分於上述第2膜之上述第1部分與上述第2膜之上述第2部分之間包圍上述第2半導體層。
  5. 如請求項4之半導體裝置，其中上述第2半導體層設置複數個；上述第1半導體層於包圍上述複數個第2半導體層之複數個第3部分之間具有空腔；且上述第1膜於上述空腔內與上述第1半導體層接觸。
  6. 一種半導體記憶裝置，其具備：源極層，其包含第1半導體層；複數條位元線，其等位於上述源極層之上方；複數條字元線，其等積層於上述源極層與上述複數條位元線之間；複數個第2半導體層，其等貫穿上述複數條字元線而延伸，各自具有位於上述源極層中之第1端部、及電性連接於上述複數條位元線中之任一條之第2端部；第1膜，其位於上述第1半導體層中，與上述第1半導體層接觸；及第2膜，其將上述複數個第2半導體層之各者與上述複數條字元線電性絕緣；且上述第2膜包含覆蓋上述第1端部之第1部分、及與上述第1部分分開之第2部分；上述第1半導體層包含於上述第2膜之第1部分與上述第2膜之第2部分之間包圍上述複數個第2半導體層之各者且電性連接之複數個部分；上述第1半導體層於上述複數個部分之間具有空腔，上述第1膜於上 述空腔之內部與上述第1半導體層接觸。
  7. 如請求項6之半導體記憶裝置，其中上述第1膜覆蓋上述空腔之內表面。
  8. 如請求項6之半導體記憶裝置，其中上述第1半導體層於其內部包含上述空腔。
  9. 如請求項6之半導體記憶裝置，其中上述第2膜包含位於上述複數個第2半導體之各者與上述複數條字元線之間之電荷保持部。
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