JP2019201074A - 半導体記憶装置 - Google Patents

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貴之 丸山
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嘉晃 福住
裕樹 杉浦
Yuki Sugiura
裕樹 杉浦
荒井　伸也
Shinya Arai
伸也 荒井
史恵 菊島
Fumie Kikushima
史恵 菊島
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Keisuke Suda
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貴士 石田
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Abstract

【課題】半導体層上に積層された電極層を貫く半導体チャネルと半導体層との間の接続を安定させる構成を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１半導体層の上方に積層された複数の電極層と、前記複数の電極層を貫いて、その積層方向に延び、前記第１半導体層中に延在する端部を有する第２半導体層と、前記第１半導体層中に位置し、前記第１半導体層に接した第１絶縁膜と、を備える。前記第１半導体層は、前記第１絶縁膜の下に位置する第１部分と、前記第１絶縁膜の上に位置する第２部分と、前記第１部分と前記第２部分とをつなぐ第３部分と、を含み、前記第２半導体層は、前記第１半導体層中に位置し、前記第１半導体層の前記第３部分に接するコンタクト部を含む。前記コンタクト部は、前記第１半導体層の前記第３部分を挟んで前記第１絶縁膜から離間した位置に設けられる。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。
３次元配置されたメモリセルを含む半導体記憶装置がある。例えば、ＮＡＮＤ型記憶装置は、複数のワード線をその積層方向に貫いて延びる半導体チャネルを含む。そのような半導体チャネルは、複数のワード線の下方に配置された半導体層に接続されるが、その接続は容易ではない。
米国特許第９５２４９７７号明細書
実施形態は、半導体層上に積層された電極層を貫く半導体チャネルと半導体層との間の接続を安定させる構成を有する半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１半導体層の上方に積層された複数の電極層と、前記複数の電極層を貫いて、その積層方向に延び、前記第１半導体層中に延在する端部を有する第２半導体層と、前記第１半導体層中に位置し、前記第１半導体層に接した第１絶縁膜と、を備える。前記第１半導体層は、前記第１絶縁膜の下に位置する第１部分と、前記第１絶縁膜の上に位置する第２部分と、前記第１部分と前記第２部分とをつなぐ第３部分と、を含み、前記第２半導体層は、前記第１半導体層中に位置し、前記第１半導体層の前記第３部分に接するコンタクト部を含む。前記コンタクト部は、前記第１半導体層の前記第３部分を挟んで前記第１絶縁膜から離間した位置に設けられる。
第１実施形態に係る半導体記憶装置を模式的に示す斜視図である。 第１実施形態に係る半導体記憶装置を示す模式断面図である。 第１実施形態に係る半導体記憶装置のメモリセルを示す模式断面図である。 第１実施形態に係る半導体記憶装置の製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 第２実施形態に係る半導体記憶装置を示す模式断面図である。 第２実施形態に係る半導体記憶装置の製造過程を示す模式断面図である。 図１２に続く製造過程を示す模式断面図である。 図１３に続く製造過程を示す模式断面図である。 図１４に続く製造過程を示す模式断面図である。 図１５に続く製造過程を示す模式断面図である。 第２実施形態の変形例に係る半導体記憶装置を示す模式断面図である。 第３実施形態に係る半導体記憶装置を示す模式断面図である。 第３実施形態に係る半導体記憶装置の製造過程を示す模式断面図である。 図１９に続く製造過程を示す模式断面図である。 図２０に続く製造過程を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を模式的に示す斜視図である。なお、図１では、半導体記憶装置１の構成を示すために、絶縁膜の表示を省略している。
半導体記憶装置１は、ソース層ＳＬと、複数の電極層と、を含む。複数の電極層（以下、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤ）は、ソース層ＳＬの上方に図示しない層間絶縁膜を介して積層される。
半導体記憶装置１は、柱状体ＣＬと、ビット線ＢＬと、をさらに含む。柱状体ＣＬは、選択ゲートＳＧＳ、複数のワード線ＷＬおよび選択ゲートＳＧＤを貫いて、その積層方向（Ｚ方向）に延びる。ビット線ＢＬは、選択ゲートＳＧＤの上方に設けられる。柱状体ＣＬは、接続プラグＶＢを介してビット線ＢＬに接続される。また、柱状体ＣＬは、その下端においてソース層ＳＬに接続される。
ソース層ＳＬは、図示しない基板、例えば、シリコン基板上に絶縁膜を介して設けられる。ソース層ＳＬは、例えば、金属層１０と半導体層２０とを含む。半導体層２０は、例えば、シリコン層であり、金属層１０の上に設けられる。金属層１０は、例えば、タングステン（Ｗ）を含む。
図２（ａ）および（ｂ）は、第１実施形態に係る半導体記憶装置１を示す模式断面図である。図２（ａ）は、図２（ｂ）中に示すＡ−Ａ線に沿った断面図である。図２（ｂ）は、図２（ａ）中に示すＢ−Ｂ線に沿った断面図である。
図２（ａ）に示すように、金属層１０の上に設けられた半導体層２０は、第１層２３と、第２層２５と、第３層２７と、を含む。第１層２３および第３層２７は、例えば、ポリシリコン層である。第２層２５は、例えば、ポリシリコン層もしくは単結晶シリコン層である。第２層２５は、例えば、その内部に残留スペースＲＳを含む。
さらに、絶縁膜３７が、残留スペースＲＳの内面を覆うように設けられる。絶縁膜３７は、例えば、シリコン酸化膜である。この例では、絶縁膜３７は、その内部に空隙Ｖｄを残すように設けられる。
半導体層２０の上には、絶縁膜３３を介して選択ゲートＳＧＳが設けられる。柱状体ＣＬは、選択ゲートＳＧＳおよび絶縁膜３３を貫いて、半導体層２０中に延在する。
図２（ａ）に示すように、柱状体ＣＬの下端は、第１層２３中に位置する。また、選択ゲートＳＧＳおよび図示しないワード線ＷＬ、選択ゲートＳＧＤの外縁を画するスリットＳＴが設けられる。スリットＳＴは、Ｚ方向における第２層２５と同じレベルに至る深さを有する。さらに、スリットＳＴの内部を埋め込んだ絶縁膜４１が設けられる。
柱状体ＣＬは、半導体層３０、絶縁性コア４０およびメモリ膜５０を含む。絶縁性コア４０は、例えば、酸化シリコンであり、Ｚ方向に延びる。半導体層３０は、例えば、ノンドープのポリシリコン層であり、絶縁性コア４０を覆うように設けられる。メモリ膜５０は、柱状体ＣＬの外殻を構成し、半導体層３０を覆うように設けられる。さらに、メモリ膜５０は、Ｚ方向における第２層２５と同じレベルにおいて選択的に除去される。
第２層２５は、例えば、第１部分２５ａと、第２部分２５ｂと、第３部分２５ｃと、を含む。第１部分２５ａは、第１層２３の上に設けられ、第２部分２５ｂは、第３層２７の下面上に設けられる。第３部分２５ｃは、半導体層３０のコンタクト部ＣＰ上に設けられる。コンタクト部ＣＰは、メモリ膜５０を選択的に除去することにより露出された部分である。第３部分２５ｃは、第１部分２５ａおよび第２部分２５ｂに接するように設けられる。第２層２５中の残留スペースＲＳは、第１部分２５ａ、第２部分２５ｂおよび第３部分２５ｃに囲まれる。
図２（ａ）に示すように、第３部分２５ｃのＸ方向およびＹ方向の厚さは、第１部分２５ａおよび第２部分２５ｂのＺ方向の厚さよりも厚い。第３部分２５ｃは、第１部分２５ａと第２部分２５ｂとをつなぎ、第２層２５を一体化する。また、第２層２５は、第３部分２５ｃを介して半導体層３０のコンタクト部に接続される。すなわち、半導体層２０は、第３部分２５ｃを介して半導体層３０に接続される。
図２（ｂ）に示すように、第２層２５の第３部分２５ｃは、半導体層３０の周りに設けられる。さらに、第３部分２５ｃの周りに絶縁膜３７が設けられる。絶縁膜３７、第３部分２５ｃおよび半導体層３０は、例えば、絶縁性コア４０を中心とした同心円状に設けられる。半導体層３０は、第３部分２５ｃを挟んで、絶縁膜３７から離間するように設けられる。
第２層２５は、例えば、隣接した第３部分２５ｃ間の距離ＷＳが残留スペースＲＳのＺ方向の高さＴＳ（図２（ａ）参照）よりも狭くなるように設けられる。このため、絶縁膜３７が、隣接する第３部分２５ｃ間のスペースを閉塞させた時、第２層２５の内部に空隙Ｖｄが残される。一方、スリットＳＴと第２層２５の間の残留スペースＲＳは、絶縁膜３７により埋め込まれる（図８（ａ）参照）。
なお、図２（ａ）および（ｂ）では、スリットＳＴを埋め込んだ絶縁膜４１と絶縁膜３７とを区別して表しているが、例えば、絶縁膜４１がシリコン酸化膜である場合、絶縁膜３７と絶縁膜４１が一体化されても良い。
図３（ａ）および（ｂ）は、第１実施形態に係る半導体記憶装置１のメモリセルＭＣを示す模式断面図である。図３（ｂ）は、図３（ａ）中に示すＣ−Ｃ線に沿った断面を示す模式図である。
図３（ａ）に示すように、柱状体ＣＬは、ワード線ＷＬを貫いてＺ方向に延びる。Ｚ方向に積層されたワード線ＷＬの間には、絶縁膜４５が設けられる。絶縁膜４５は、例えば、シリコン酸化膜である。ワード線ＷＬと柱状体ＣＬとの間、およびワード線ＷＬと絶縁膜４５との間には、絶縁膜４７が設けられる。絶縁膜４７は、例えば、酸化アルミニウムなどの金属酸化物を含む。
柱状体ＣＬは、Ｚ方向に延びる絶縁性コア４０を含む。半導体層３０およびメモリ膜５０は、ワード線ＷＬと絶縁性コア４０との間に位置する。メモリ膜５０は、第１絶縁膜５３と、第２絶縁膜５５と、第３絶縁膜５７と、を含む。第１絶縁膜５３および第３絶縁膜５７は、例えば、シリコン酸化膜である。第２絶縁膜５５は、例えば、シリコン窒化膜である。
図３（ｂ）に示すように、柱状体ＣＬは、Ｘ−Ｙ平面に沿った断面において、例えば、略円形の形状を有する。半導体層３０は、絶縁性コア４０を囲むように設けられる。メモリ膜５０は、半導体層３０を囲むように設けられる。また、ワード線ＷＬを含む断面において、絶縁膜４７は、メモリ膜５０を囲むように設けられる。
メモリセルＭＣは、柱状体ＣＬとワード線ＷＬとが交差する部分に設けられる。半導体層３０は、メモリセルＭＣのチャネルとして機能し、ワード線ＷＬは、メモリセルＭＣの制御ゲートとして機能する。メモリ膜５０は、ワード線ＷＬと半導体層３０との間に位置する部分において、メモリセルＭＣの記憶部として機能する。
例えば、第２絶縁膜５５は、半導体層３０とワード線ＷＬとの間に位置する部分に電荷を保持する電荷保持膜として機能する。第１絶縁膜５３は、半導体層３０と第２絶縁膜５５との間に位置し、例えば、トンネル絶縁膜として機能する。絶縁膜４７および第３絶縁膜５７は、第２絶縁膜５５とワード線ＷＬとの間に位置し、例えば、ブロック絶縁膜として機能する。
なお、実施形態は、この例に限定される訳ではなく、例えば、フローティングゲート構造のメモリセルＭＣであっても良い。具体的には、半導体層３０とワード線ＷＬとの間に位置する導電性のフローティングゲートを、電荷保持膜に代えて配置する。フローティングゲートは、半導体層３０を囲むように設けられ、半導体層３０の延在方向（Ｚ方向）に沿って相互に離間して配置される。メモリセルＭＣは、フローティングゲートと半導体層３０との間に位置するトンネル絶縁膜と、フローティングゲートとワード線ＷＬとの間に位置するブロック絶縁膜と、を含む。この場合、トンネル絶縁膜は、第１絶縁膜５３のように半導体層３０に沿ってＺ方向に延び、ブロック絶縁膜は、フローティングゲートとワード線ＷＬとの間に、相互に離間して配置されても良い。
次に、図４（ａ）〜図１０（ｂ）を参照して、半導体記憶装置１の製造方法を説明する。図４（ａ）〜図１０（ｂ）は、半導体記憶装置１の製造過程を順に示す模式断面図である。
図４（ａ）に示すように、金属層１０の上に、第１層２３、犠牲層２５ｆ、第３層２７および半導体層７３を順に積層する。第１層２３と犠牲層２５ｆとの間には、中間膜６３が形成され、犠牲層２５ｆと第３層２７との間には、中間膜６５が形成される。また、第３層２７と半導体層７３との間には、絶縁膜３３が形成される。
第１層２３および第３層２７は、例えば、ポリシリコン層である。犠牲層２５ｆは、例えば、ポリシリコン層であり、好ましくは、不純物をドープしないノンドープのポリシリコン層である。半導体層７３は、例えば、導電性を有する低抵抗のポリシリコン層である。
中間膜６３および６５は、犠牲層２５ｆのエッチング条件に耐性を有する材料を含み、且つ、第１層２３および第２層２７に対して選択的に除去できる材料を含む。中間膜６３および６５は、例えば、シリコン酸化膜である。
図４（ｂ）に示すように、半導体層７３の上に複数の絶縁膜４５および複数の犠牲膜７５を含む積層体７０を形成する。絶縁膜４５および犠牲膜７５は、Ｚ方向に交互に積層される。絶縁膜４５は、例えば、シリコン酸化膜であり、犠牲膜７５は、例えば、シリコン窒化膜である。
図５（ａ）に示すように、積層体７０の上面から第１層２３に至る深さのメモリホールＭＨを形成する。メモリホールＭＨは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて積層体７０を選択的に除去し、半導体層７３に至る深さに形成される。続いて、半導体層７３、絶縁膜３３、第３層２７、中間膜６５、犠牲層２５ｆおよび中間膜６３を順に除去することにより、第１層２３に至る深さに形成される。半導体層７３は、所謂エッチングストッパとして機能する。
図５（ｂ）に示すように、メモリホールＭＨの内部に柱状体ＣＬを形成する。具体的は、メモリホールＭＨの内面を覆うメモリ膜５０を形成した後、メモリ膜５０上に半導体層３０を形成する。続いて、メモリホールＭＨの内部を埋め込んだ絶縁性コア４０を形成する。半導体層３０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて、不純物を添加しない条件で形成されるノンドープのポリシリコン層である。
図６（ａ）に示すように、積層体７０の上面から犠牲層２５ｆに至る深さを有するスリットＳＴを形成する。スリットＳＴは、積層体７０のワード線ＷＬおよび選択ゲートＳＧＤとなる部分、および、半導体層７３の選択ゲートＳＧＳとなる部分の外縁を画するように形成される。続いて、スリットＳＴの内壁を覆う絶縁膜７７を形成する。絶縁膜７７は、スリットＳＴの内面を覆うように形成された後、例えば、異方性ＲＩＥを用いてスリットＳＴの底面上に形成された部分を選択的に除去することにより形成される。絶縁膜７７は、例えば、シリコン窒化膜である。スリットＳＴの底面には、犠牲層２５ｆの一部が露出される。
図６（ｂ）に示すように、中間膜６３と中間膜６５との間にスペースＳＰ１を形成する。スペースＳＰ１は、例えば、スリットＳＴを介してエッチング液を供給し、犠牲層２５ｆを選択的に除去することにより形成される。柱状体ＣＬは、中間膜６５よりも上方の構造体を支持し、スペースＳＰ１を保持する。
図７（ａ）に示すように、中間膜６３、６５およびメモリ膜５０の一部を除去することにより、スペースＳＰ１の内面に、第１層２３、第３層２７および半導体層３０の一部を露出させる。中間膜６３、６５およびメモリ膜５０は、例えば、スリットＳＴを介して供給されるエッチング液により選択的に除去される。
図７（ｂ）に示すように、第２層２５をスペースＳＰ１の内面上に形成する。第２層２５は、例えば、シリコン層であり、第１層２３、第３層２７および半導体層３０のコンタクト部ＣＰの各表面上に選択的に形成される。第２層２５は、例えば、エピタキシャル成長されたシリコン層である。また、第２層２５は、ＣＶＤにより堆積されるポリシリコン層であっても良い。
第１層２３および第３層２７は、例えば、リン（Ｐ）、ボロン（Ｂ）およびカーボン（Ｃ）のうちの少なくとも１つを不純物として含む。半導体層３０は、例えば、ノンドープのポリシリコン層である。この場合、第１層２３および第３層２７の上に形成されるシリコン層の成長速度は、半導体層３０の上に形成されるシリコン層の成長速度よりも遅くなる。このため、第１層２３の上に形成される第２層２５の第１部分２５ａのＺ方向の厚さ、および、第３層２７の上に形成される第２部分２５ｂのＺ方向の厚さは、半導体層３０のコンタクト部ＣＰ上に形成される第３部分２５ｃのＸ方向およびＹ方向の厚さよりも薄くなる。これにより、隣接する第３部分２５ｃ間の距離ＷＳ（図２（ｂ）参照）を、第２層２５の内部に残る残留スペースＲＳのＺ方向の高さＴＳ（図２（ａ）参照）よりも狭くすることができる。
図８（ａ）に示すように、残留スペースＲＳの内面上に絶縁膜３７を形成する。絶縁膜３７は、例えば、シリコン酸化膜である。絶縁膜３７は、例えば、第２層２５の熱酸化もしくはＣＶＤを用いて形成される。この際、隣接する第３部分２５ｃ間のスペースが閉塞されることにより、絶縁膜３７の内部に空隙Ｖｄが残っても良い。また、絶縁膜３７は、スリットＳＴの内部にスペースを残す厚さに形成される。
図８（ｂ）に示すように、スリットＳＴの内部において、絶縁膜３７および絶縁膜７７を除去する。絶縁膜３７および絶縁膜７７は、例えば、等方性のドライエッチングもしくはウェットエッチングを用いて除去される。
図９（ａ）に示すように、Ｚ方向において隣り合う絶縁膜４５の間にスペースＳＰ２を形成する。スペースＳＰ２は、例えば、スリットＳＴを介してエッチング液を供給し、犠牲膜７５（図４（ｂ）参照）を選択的に除去することにより形成される。
図９（ｂ）に示すように、スペースＳＰ２を埋め込むように、金属層７９を形成する。金属層７９は、例えば、ＣＶＤを用いて形成されるタングステン層である。なお、図９（ｂ）および以下の図面では、絶縁膜４７を省略している。絶縁膜４７は、金属層７９を形成する前に、スペースＳＰ２の内面を覆うように形成される。絶縁膜４７は、例えば、ＣＶＤを用いて形成される絶縁性の金属酸化膜である。
図１０（ａ）に示すように、Ｚ方向において隣り合う絶縁膜４５の間にワード線ＷＬおよび選択ゲートＳＧＤ（図示しない）を形成する。例えば、等方性のドライエッチングもしくはウェットエッチングにより、スリットＳＴの内面を覆う金属層７９を除去する。これにより、絶縁膜４５間に形成された金属層７９が相互に分離され、ワード線ＷＬおよび選択ゲートＳＧＤが形成される。この際、絶縁膜４７（図示しない）は、スリットＳＴの内面上に残っても良い。
図１０（ｂ）に示すように、スリットＳＴの内部に絶縁膜４１を形成する。絶縁膜４１は、例えば、シリコン酸化膜であり、スリットＳＴの内部の空間を埋め込むように形成される。続いて、選択ゲートＳＧＤの上方にビット線ＢＬを形成する（図１参照）。ビット線ＢＬは、接続プラグＶＢを介して柱状体ＣＬ中の半導体層３０に電気的に接続される。
このように、本実施形態に係る半導体記憶装置１では、半導体層２０の内部に残留スペースＲＳを残し、その内面を覆う絶縁膜３７を形成する。これにより、半導体層２０と半導体層３０との間の接続状態を安定させることができる。
例えば、犠牲層２５ｆを除去した後のスペースＳＰ１全体を、第２層２５により埋め込む構造では、第２層２５の不均一な成長に起因して、第２層２５の内部に意図しない空隙が残る場合がある。そして、第２層２５を形成した後の製造過程における熱サイクルにより、半導体層２０を構成する原子がその空隙内で移動し、半導体層２０の内部における空隙の位置が変化することがある。例えば、半導体層２０中の空隙が半導体層３０のコンタクト部ＣＰの近傍に位置すると、半導体層２０と半導体層３０との間の電気的な接続が断たれたり、両者の間のコンタクト抵抗が大きくなるなどの不具合が生じる。
これに対し、半導体記憶装置１では、半導体層２０の内部に残留スペースＲＳを意図的に残し、その内部を絶縁膜３７で覆うことにより、半導体層２０を構成する原子の移動を抑制することができる。これにより、半導体層２０と半導体層３０との間の接続状態を安定化し、製造歩留りの低下を回避することができる。
また、第３層２７から半導体層３０への不純物の拡散を促進するために、例えば、第３層２７におけるポリ結晶の粒径を、第１層２３におけるポリ結晶の粒径よりも小さくすることが好ましい。これにより、ポリ結晶の粒界を介して移動する不純物の拡散係数を、第３層２７において大きくすることができる。その結果、半導体層３０の下端における不純物濃度のバラツキを抑制することができる。
（第２実施形態）
図１１は、第２実施形態に係る半導体記憶装置２を示す模式断面図である。半導体記憶装置２は、半導体層２０と、選択ゲートＳＧＳ、ワード線ＷＬ、図示しない選択ゲートＳＧＤ、および柱状体ＣＬを含む。
半導体層２０は、図示しない金属層１０の上に設けられ、第１層２３、第２層２５および第３層２７を含む。第１層２３、第２層２５および第３層２７は、Ｚ方向に積層され、第２層２５は、第１層２３と第３層２７との間に位置する。
ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤは、半導体層２０の上方に積層される。柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。また、柱状体ＣＬは、半導体層２０の内部に延在し、その下端は、第１層２３中に位置する。
柱状体ＣＬは、半導体層３０と絶縁性コア４０とメモリ膜５０とを含む。半導体層３０は、半導体層２０中に位置するコンタクト部ＣＰを有する。コンタクト部ＣＰは、メモリ膜５０の一部が除去され、半導体層３０の一部が露出された部分である。
半導体層２０の第２層２５は、その内部に残留スペースＲＳを有し、絶縁膜８０が残留スペースＲＳ内に設けられる。第２層２５は、第１部分２５ａと、第２部分２５ｂと、第３部分２５ｃと、を含む。第１部分２５ａは、第１層２３と絶縁膜８０との間に位置する。第２部分２５ｂは、第３層２７と絶縁膜８０との間に位置する。第３部分２５ｃは、第１部分２５ａと第２部分２５ｂとをつなぐように設けられる。また、第３部分２５ｃは、半導体層３０のコンタクト部ＣＰに接するように設けられる。コンタクト部ＣＰは、第３部分２５ｃを挟んで、絶縁膜８０から離間するように設けられる。
この例では、第２層２５は、Ｘ−Ｙ平面内で隣接する第２部分２５ｃ間の距離ＷＳ（図２（ｂ）参照）が、残留スペースＲＳのＺ方向の高さＴＳよりも広くなるように形成される。このため、絶縁膜８０の形成時において、隣接する第２部分２５ｃ間のスペースが閉塞する前に、残留スペースＲＳの内部を空隙Ｖｄを残すことなく埋め込むことができる。
本実施形態においても、残留スペースＲＳの内部に絶縁膜８０を形成することにより、半導体層２０を構成する原子の移動を抑制し、半導体層２０と半導体層３０との間の接続状態を安定化することができる。
次に、図１２（ａ）〜図１６（ｂ）を参照して、半導体記憶装置２の製造方法を説明する。図１２（ａ）〜図１６（ｂ）は、半導体記憶装置２の製造過程を順に示す模式断面図である。
図１２（ａ）は、図７（ａ）に続く製造過程を示す模式断面図である。図１２（ａ）に示すように、犠牲層２５ｆ、中間膜６３および６５（図６（ａ）参照）を除去した後のスペースＳＰ１内に、半導体層２５ｇを形成する。半導体層２５ｇは、スペースＳＰ１の内面およびスリットＳＴの内面を覆うように形成される。また、半導体層２５ｇは、半導体層３０のコンタクト部ＣＰに接するように形成される。半導体層２５ｇは、例えば、ＣＶＤを用いて形成されるポリシリコン層である。半導体層２５ｇは、第１層２３と第３層２７との間、および、スリットＳＴの内部にスペースを残す厚さに形成される。
図１２（ｂ）に示すように、第１層２３と第３層２７との間の残留スペースＲＳを埋め込むように、絶縁膜８０を形成する。絶縁膜８０は、例えば、シリコン酸化膜である。また、絶縁膜８０は、スリットＳＴの内部にスペースを残す厚さに形成される。
図１３（ａ）に示すように、スリットＳＴの内部に形成された絶縁膜８０を除去する。絶縁膜８０は、例えば、等方性のドライエッチングもしくはウェットエッチングを用いて除去される。
図１３（ｂ）に示すように、半導体層２５ｇのスリットＳＴ内に形成された部分を除去する。半導体層２５ｇは、例えば、例えば、等方性のドライエッチングもしくはウェットエッチングを用いて除去される。以下、半導体層２５ｇの第１層２３と第３層２７との間に残された部分を、第２層２５として説明する。
図１４（ａ）に示すように、スリットＳＴの内壁を覆う絶縁膜７７を除去する。絶縁膜７７のエッチング条件に対して、犠牲膜７５の耐性が小さい場合、絶縁膜７７を除去する際に、犠牲膜７５の一部も除去されることがある。
図１４（ｂ）に示すように、スリットＳＴの内面に露出された第１層２３の表面、第２層２５の端面および第３層２７の端面の上に絶縁膜８３を形成し、半導体層７３の端面上に絶縁膜８５を形成する。絶縁膜８３および８５は、例えば、シリコン酸化膜である。絶縁膜８３および８５は、例えば、第１層２３、第２層２５、第３層２７および半導体層７３を熱酸化することにより形成される。
図１５（ａ）に示すように、Ｚ方向において隣接する絶縁膜４５の間にスペースＳＰ２を形成する。スペースＳＰ２は、例えば、スリットＳＴを介してエッチング液を供給し、犠牲膜７５を選択的に除去することにより形成される。
図１５（ｂ）に示すように、スペースＳＰ２を埋め込むように、金属層７９を形成する。なお、図１５（ｂ）および以下の図面では、絶縁膜４７を省略している。絶縁膜４７は、金属層７９を形成する前に、スペースＳＰ２の内面を覆うように形成される。絶縁膜４７は、例えば、ＣＶＤを用いて形成される絶縁性の金属酸化膜である。
図１６（ａ）に示すように、スリットＳＴの内面を覆う金属層７９を除去することにより、Ｚ方向において隣り合う絶縁膜４５の間にワード線ＷＬおよび選択ゲートＳＧＤ（図示しない）を形成する。この際、絶縁膜４７（図示しない）がスリットＳＴの内面上に残っても良い。絶縁膜８３および８５は、犠牲膜７５をワード線ＷＬおよび選択ゲートＳＧＤにリプレースする過程において、第１層２３、第２層２５、第３層２７および半導体層７３を保護する。
図１６（ｂ）に示すように、スリットＳＴの内部に絶縁膜４１を形成する。絶縁膜４１は、例えば、シリコン酸化膜である。続いて、選択ゲートＳＧＤの上方にビット線ＢＬを形成し、半導体記憶装置２を完成させる（図１参照）。
図１７は、第２実施形態の変形例に係る半導体記憶装置３を示す模式断面図である。半導体記憶装置３では、半導体層２０の残留スペースＲＳ内に絶縁膜９０が設けられる。絶縁膜９０は、残留スペースＲＳの内面を覆う第１膜９３と、残留スペースＲＳを埋め込んだ第２膜９５とを含む。
絶縁膜９０は、図１２（ｂ）に示す製造過程において、例えば、ＣＶＤを用いて第１膜９３と第２膜９５とを順に堆積することにより形成される。第１膜９３は、例えば、シリコン窒化膜もしくはシリコン酸窒化膜（ＳｉＯＮ膜）である。また、第２膜９５は、例えば、シリコン酸化膜である。
この例では、半導体層２０内の残留スペースＲＳに絶縁膜９０を設けることにより、半導体層２０を構成する原子の移動を抑制し、半導体層２０と半導体層３０との間の接続状態を安定化することができる。さらに、酸素などの酸化剤の浸透を抑制できる材料を第１膜９３に用いることにより、例えば、図１４（ｂ）に示す製造過程における第２層２５の酸化を抑制することができる。
例えば、酸素などの酸化剤が絶縁膜９０を介して残留スペースＲＳ内を移動し、第２層２５の内面全体を熱酸化すると、半導体層２０の電気抵抗が大きくなる。これにより、半導体記憶装置３の動作速度が遅くなる等の不具合が生じる可能性がある。本実施形態では、第１膜９３を配置することにより、このような不具合を回避することができる。
さらに、絶縁膜９０に代えて、半導体材料を含む膜を用いても良い。例えば、第１膜９３として、シリコン窒化膜もしくはシリコン酸窒化膜を用いると共に、第２膜９５としてアモルファスシリコン膜もしくはポリシリコン膜を用いても良い。
また、絶縁膜９０に代えて、金属層を用いても良い。第１膜９３の材料として、窒化チタン（ＴｉＮ）などのバリアメタルを用いると共に、第２膜９５の材料として金属を用いても良い。これにより、ソース層ＳＬの電気抵抗を低減することができる。
（第３実施形態）
図１８は、第３実施形態に係る半導体記憶装置４を示す模式断面図である。半導体記憶装置４は、金属層１０と、半導体層２０と、選択ゲートＳＧＳ、ワード線ＷＬ、図示しない選択ゲートＳＧＤ、および柱状体ＣＬを含む。
半導体層２０は、金属層１０の上に設けられ、第１層２３、第２層２５および第３層２７を含む。第１層２３、第２層２５および第３層２７は、Ｚ方向に積層され、第２層２５は、第１層２３と第３層２７との間に位置する。
ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤは、半導体層２０の上方に積層される。柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。また、柱状体ＣＬは、半導体層２０の内部に延在し、その下端は、第１層２３中に位置する。
柱状体ＣＬは、半導体層３０と絶縁性コア４０とメモリ膜５０とを含む。半導体層３０は、半導体層２０中に位置するコンタクト部ＣＰを有する。コンタクト部ＣＰは、メモリ膜５０の一部が除去され、半導体層３０の一部が露出された部分である。
本実施形態における絶縁性コア４０は、柱状体ＣＬの複数のワード線ＷＬを貫く部分に設けられ、選択ゲートＳＧＳを貫く部分および半導体層２０中に延在する部分には設けられない。すなわち、半導体層３０の選択ゲートＳＧＳ中を延びる部分および半導体層２０中に延在する部分は、その中心まで半導体を含む。
半導体層２０の第２層２５は、その内部に残留スペースＲＳを有し、絶縁膜３７が残留スペースＲＳの内面を覆うように設けられる。絶縁膜３７は、その内部に空隙Ｖｄを含む。また、第２層２５は、半導体層３０のコンタクト部ＣＰに接するように設けられる。
次に、図１９（ａ）〜図２１（ｂ）を参照して、半導体記憶装置４の製造方法を説明する。図１９（ａ）〜図２１（ｂ）は、半導体記憶装置４の製造過程を順に示す模式断面図である。
図１９（ａ）は、図４（ｂ）に続く製造過程を示す模式断面図である。図１９（ａ）に示すように、積層体７０の上面から半導体層２０の第１層２３に至る深さを有するメモリホールＭＨを形成する。
図１９（ｂ）に示すように、メモリホールＭＨの内部に露出した第１層２３、犠牲層２５ｆ、第３層２７および半導体層７３のそれぞれの表面上に半導体層１１０を形成する。半導体層１１０は、例えば、シリコン層であり、第１層２３、犠牲層２５ｆ、第３層２７および半導体層７３の上に選択的に形成される。半導体層１１０は、例えば、エピタキシャル成長層である。これにより、犠牲層２５ｆ、第３層２７および半導体層７３を貫く部分において、メモリホールＭＨの径が縮小される。
図２０（ａ）に示すように、メモリホールＭＨの内部に柱状体ＣＬを形成する。柱状体ＣＬは、メモリホールＭＨの内面を覆うメモリ膜５０を形成した後、メモリ膜５０上に半導体層３０を形成する。その後、メモリホールＭＨ内に残されたスペースを埋め込むように、絶縁性コア４０を形成する。
この例では、犠牲層２５ｆ、第３層２７および半導体層７３を貫く部分において、メモリホールＭＨの径が縮小されるため、メモリ膜５０および半導体層３０を形成した時点で、その部分が閉塞される。したがって、絶縁性コア４０は、柱状体ＣＬの積層体７０を貫く部分に形成されるが、犠牲層２５ｆ、第３層２７および半導体層７３を貫く下端部には形成されない。半導体層３０の下端部３０Ｂは、第１層２３、犠牲層２５ｆ、第３層２７および半導体層７３中に延在し、その中心まで半導体を含む。
図２０（ｂ）に示すように、積層体７０および半導体層７３を分割し、犠牲層２５ｆに至る深さを有するように、スリットＳＴが形成される。さらに、スリットＳＴの内壁を覆う絶縁膜７７を形成する。スリットＳＴの底面には、犠牲層２５ｆが露出される。
図２１（ａ）に示すように、犠牲層２５ｆを選択的に除去することにより、第１層２３と第３層２７との間にスペースＳＰ１を形成する。この際、犠牲層２５ｆの端面上に形成された半導体層１１０も除去される。続いて、スペースＳＰ１の内部に露出したメモリ膜５０の一部、中間膜６３および中間膜６５を選択的に除去し、第１層２３、第３層２７および半導体層３０の一部を露出させる。
図２１（ｂ）に示すように、スペースＳＰ１の内部に第２層２５を形成する。第２層２５は、第１層２３、第３層２７および半導体層３０のコンタクト部ＣＰの上に選択的に形成される。また、第２層２５は、その内部に残留スペースＲＳを残すように形成される。続いて、図８（ａ）〜図１０（ｂ）に示す製造過程を通して、半導体記憶装置４を完成させる。
この例においても、第２層２５は、第１層２３上に形成された第１部分２５ａと、第３層２７の上に形成された第２部分２５ｂと、コンタクト部ＣＰの上に形成された第３部分２５ｃと、を含む。
半導体層３０のコンタクト部ＣＰは、下端部３０Ｂの一部である。下端部３０ＢのＸ方向およびＹ方向における幅は、例えば、絶縁性コア４０とメモリ膜５０との間に位置する部分のＸ方向およびＹ方向における膜厚よりも広く形成される。このため、下端部３０Ｂにおけるポリ結晶の粒径は、絶縁性コア４０とメモリ膜５０との間に位置する部分のポリ結晶の粒径よりも大きくなる。
また、下端部３０Ｂにおけるポリ結晶の粒径は、第１層２３および第２層２７におけるポリ結晶の粒径よりも大きい。このため、第３部分２５ｃの成長速度は、第１部分２５ａの成長速度および第２部分２５ｂの成長速度よりも速くなる。すなわち、第３部分２５ｃのＸ方向およびＹ方向における厚さは、第１部分２５ａのＺ方向の厚さ、および、第２部分２５ｂのＺ方向の厚さよりも厚くなる。これにより、隣接する第３部分２５ｃ間の距離ＷＳ（図２（ｂ）参照）は、第２層２５の内部に残る残留スペースＲＳのＺ方向の高さＴＳ（図２（ａ）参照）よりも狭くなる。結果として、残留スペースＲＳの内面を覆う絶縁膜３７は、その内部に空隙Ｖｄを有するように形成される。
本実施形態においても、残留スペースＲＳの内面を覆うように形成された絶縁膜３７により、半導体層２０を構成する原子の移動を抑制し、半導体層２０と半導体層３０との間の接続状態を安定化させることができる。
また、半導体層３０の下部を、絶縁性コア４０を含まない構造にすることにより、半導体層２０から半導体層３０への不純物の拡散を抑制することができる。すなわち、絶縁性コア４０を介した不純物の拡散を抑制することにより、半導体層３０間における不純物分布のバラツキを抑制することができる。これにより、例えば、データ消去時に各半導体層３０に流れるＧＩＤＬ電流（Gate Induced Drain Leakage Current）のバラツキを抑制することができる。
本実施形態は、上記の例に限定される訳ではない。例えば、残留スペースＲＳを残さず、スペースＳＰ１を第２層２５により埋め込む構造であっても良い。この場合、意図しない空隙が第２層２５中に形成され、コンタクト部ＣＰの近傍に移動したとしても、半導体層３０の下端部３０Ｂの幅が広いため、半導体層２０と半導体層３０との間の電気的な接続を保持することが可能である。また、選択ゲートＳＧＳは、ワード線ＷＬと同じように、犠牲膜７５を金属層によりリプレースする方法により形成しても良い。この場合、絶縁性コア４０は、柱状体ＣＬと選択ゲートＳＧＳとが交差する部分まで延在する。
以上、第１〜第３実施形態に係る半導体記憶装置１〜４を説明したが、各実施形態において説明した構成要素は、それぞれに固有のものではなく、技術的に矛盾しない限り、相互に適用できるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４…半導体記憶装置、 １０、７９…金属層、 ２０、２５ｇ、３０、７３、１１０…半導体層、 ２３…第１層、 ２５…第２層、 ２５ａ…第１部分、 ２５ｂ…第２部分、 ２５ｃ…第３部分、 ２５ｆ…犠牲層、 ２７…第３層、 ３０Ｂ…下端部、 ３３、３７、４１、４５、４７、７７、８０、８３、８５、９０…絶縁膜、 ４０…絶縁性コア、 ５０…メモリ膜、 ５３…第１絶縁膜、 ５５…第２絶縁膜、 ５７…第３絶縁膜、 ６３、６５…中間膜、 ７０…積層体、 ７５…犠牲膜、 ９３…第１膜、 ９５…第２膜、 ＢＬ…ビット線、 ＷＬ…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＣＬ…柱状体、 ＣＰ…コンタクト部、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＲＳ…残留スペース、 ＳＬ…ソース層、 ＳＰ１、ＳＰ２…スペース、 ＳＴ…スリット、 ＶＢ…接続プラグ、 Ｖｄ…空隙

Claims (7)

  1. 第１半導体層の上方に積層された複数の電極層と、
    前記複数の電極層を貫いて、その積層方向に延び、前記第１半導体層中に延在する端部を有する第２半導体層と、
    前記第１半導体層中に位置し、前記第１半導体層に接した第１絶縁膜と、
    を備え、
    前記第１半導体層は、前記第１絶縁膜の下に位置する第１部分と、前記第１絶縁膜の上に位置する第２部分と、前記第１部分と前記第２部分とをつなぐ第３部分と、を含み、
    前記第２半導体層は、前記第１半導体層中に位置し、前記第１半導体層の前記第３部分に接するコンタクト部を含み、
    前記コンタクト部は、前記第１半導体層の前記第３部分を挟んで前記第１絶縁膜から離間した位置に設けられる半導体記憶装置。
  2. 前記第１絶縁膜は、前記第１半導体層中に設けられた空洞内において、前記第１半導体層の内面を覆うように設けられる請求項１記載の半導体記憶装置。
  3. 前記第２半導体層に沿って前記積層方向に延び、前記第２半導体層と前記複数の電極層と、の間に位置する第２絶縁膜をさらに備え、
    前記第１半導体層および前記第２半導体層は、前記第２絶縁膜が除去された前記コンタクト部において接続される請求項１または２に記載の半導体記憶装置。
  4. 前記第１絶縁膜は、前記第１半導体層に接する第１膜と、前記第１膜とは材料が異なる第２膜と、を含む多層構造を有する請求項１記載の半導体記憶装置。
  5. 前記第２半導体中に位置し、前記積層方向に延びる絶縁性コアをさらに備え、
    前記第２半導体層は、前記絶縁性コアと前記複数の電極層との間に位置する部分と、前記第１半導体層中に位置し、前記絶縁性コアを含まない部分を有する請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 前記第１半導体層は、リン（Ｐ）、ボロン（Ｂ）およびカーボン（Ｃ）のうちの少なくとも１つを不純物として含む請求項１〜５のいずれか１つに記載の半導体記憶装置。
  7. 第１半導体層の上方に積層された複数の電極層と、
    前記複数の電極層を貫いて、その積層方向に延び、前記第１半導体層中に延在する端部を有する第２半導体層と、
    前記第１半導体層中に位置し、前記第１半導体層に接した金属層と、
    を備え、
    前記第１半導体層は、前記金属層の下に位置する第１部分と、前記金属層の上に位置する第２部分と、前記第１部分と前記第２部分とをつなぐ第３部分と、を含み、
    前記第２半導体層は、前記第１半導体層中に位置し、前記第１半導体層の前記第３部分に接するコンタクト部を含み、
    前記コンタクト部は、前記第１半導体層の前記第３部分を挟んで前記金属層から離間した位置に設けられる半導体記憶装置。
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