JP2012019009A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】動作不良の発生を抑制できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体記憶装置の製造方法が提供される。半導体層11の主面上に、第1方向に沿って延在し電極となる帯状の複数の凸部21を形成する。凸部及び凸部同士の間の溝13tの内面を覆う層間絶縁膜30を形成する。溝内において、層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部40を形成する。埋め込み導電部を第1方向に沿って分断して、埋め込み導電部の第2方向に沿った埋め込み導電部側面40sfを露出させる。埋め込み導電部側面に露出する空洞51中に第2導電材料を埋め込む。第2導電材料の一部を除去する。
【選択図】図1
【解決手段】実施形態によれば、半導体記憶装置の製造方法が提供される。半導体層11の主面上に、第1方向に沿って延在し電極となる帯状の複数の凸部21を形成する。凸部及び凸部同士の間の溝13tの内面を覆う層間絶縁膜30を形成する。溝内において、層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部40を形成する。埋め込み導電部を第1方向に沿って分断して、埋め込み導電部の第2方向に沿った埋め込み導電部側面40sfを露出させる。埋め込み導電部側面に露出する空洞51中に第2導電材料を埋め込む。第2導電材料の一部を除去する。
【選択図】図1
Description
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置の大容量化及び低コスト化の実現のために、記憶素子が微細化される。例えば、NANDフラッシュメモリの記憶素子においても微細化が進み、浮遊ゲートの形状は高アスペクト化される。
例えばNANDフラッシュメモリにおいて、良好な書き込み特性を確保するために浮遊ゲート同士の間に制御ゲートの一部が埋め込まれる。浮遊ゲートのアスペクト比が高くなり、浮遊ゲート同士の間の間隔が狭まると、この埋め込み部分に制御ゲートとなる導電材料を堆積させる際に、埋め込み部分に空洞が発生しやすくなる。制御ゲートに空洞が発生すると、空洞が発生した部分において制御ゲートが空乏化され、書き込み不良などの動作不良を引き起こす。
なお、浮遊ゲートの壁面を傾斜させることで、上記の空洞の発生を抑制することができるが、この構成においては、浮遊ゲートの体積が減少するため、浮遊ゲートに蓄積される電荷量が減少する。
本発明の実施形態は、動作不良の発生を抑制できる半導体記憶装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体記憶装置の製造方法が提供される。前記製造方法においては、半導体層の主面上に、前記主面に対して平行な第1方向に沿って延在し、電極となる帯状の複数の凸部を形成する。前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成する。前記溝内において、前記層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部を形成する。前記埋め込み導電部を前記第1方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第1方向と非平行な第2方向に沿った埋め込み導電部側面を露出させる。前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第2導電材料を埋め込む。前記第2導電材料の一部を除去する。
本発明の別の実施形態によれば、半導体記憶装置の製造方法が提供される。本製造方法においては、半導体層の主面上に、前記主面に対して平行な第1方向に沿って延在し、電極となる帯状の複数の凸部を形成する。前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成する。前記溝内において、前記層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部を形成する。前記埋め込み導電部を前記第1方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第1方向と非平行な第2方向に沿った埋め込み導電部側面を露出させる。前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第2導電材料を埋め込む。前記層間絶縁膜及び前記複数の凸部を前記第1方向に沿って分断する。
本発明の別の実施形態によれば、第1トランジスタ部と、第2トランジスタ部と、層間絶縁膜と、制御ゲート電極と、を備えた半導体記憶装置が提供される。前記第1トランジスタ部は、半導体層の主面に設けられた第1ソース領域と、前記主面に設けられ、第1方向において第1ソース領域に対向する第1ドレイン領域と、前記主面において前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1トンネル絶縁膜と、前記第1トンネル絶縁膜の上に設けられた第1電極と、を含む。前記第2トランジスタ部は、前記第1方向に対して非平行な第2方向において、前記第1トランジスタ部と並び、前記主面に設けられた第2ソース領域と、前記主面に設けられ、前記第1方向において前記第2ソース領域に対向する第2ドレイン領域と、前記主面において前記第2ソース領域と前記第2ドレイン領域との間に設けられた第2チャネル領域と、前記第2チャネル領域の上に設けられた第2トンネル絶縁膜と、前記第2トンネル絶縁膜の上に設けられた第2電極と、を含む。前記層間絶縁膜は、前記第1電極の前記第2電極側の側壁に接する第1側壁部分、前記第1電極の上面に接する第1頂部分、前記第2電極の前記第1電極側の側壁に接する第2側壁部分、及び、前記第2電極の上面に接する第2頂部分、を有する。前記制御ゲート電極は、前記第1側壁部分と前記第2側壁部分との間に埋め込まれた埋め込み導電部を含む。前記前記埋め込み導電部は、空洞に導電材料が埋め込まれた芯導電部を有する。前記第1電極の前記第2方向に沿った側面は、前記層間絶縁膜の前記第2方向に沿った層間絶縁膜側面から後退している。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
図1は、第1の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
図2は、第1の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的平面図である。
図3(a)及び図3(b)は、第1の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図3(a)は、図2のA1−A2線断面図であり、図3(b)は、図2のB1−B2線断面図である。
図1は、第1の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
図2は、第1の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的平面図である。
図3(a)及び図3(b)は、第1の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図3(a)は、図2のA1−A2線断面図であり、図3(b)は、図2のB1−B2線断面図である。
以下、本実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置がNAND型フラッシュメモリである場合について説明する。
まず、図2、図3(a)及び図3(b)により、本実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成の概要について説明する。
図2に表したように、本実施形態に係る半導体記憶装置110においては、セルアレイ領域CAが設けられる。セルアレイ領域が設けられる平面をX−Y平面とし、X−Y平面に対して垂直な方向をZ軸方向とする。
すなわち、セルアレイが設けられる半導体層の主面に対して垂直な方向をZ軸方向(第3方向)とし、主面に対して平行な1つの方向をX軸方向(第1方向)とし、主面に対して平行でX軸方向に対して垂直な方向をY軸方向(第2方向)とする。
セルアレイ領域CAにおいては、例えば、複数のワード線WLと、複数のビット線基板BLと、が設けられる。複数のワード線WLのそれぞれは、例えばY軸方向に沿って延在する帯状の形状を有する。複数のビット線基板BLのそれぞれは、例えばX軸方向に沿って延在する帯状の形状を有する。すなわち、複数のワード線WL及び複数のビット線基板BLは、格子状に設けられる。複数のワード線WLのそれぞれの幅(X軸方向に沿った長さ)は例えば30ナノメートル(nm)である。複数のワード線WL同士の間隔は例えば30nmである。複数のビット線基板BLの幅(Y軸方向に沿った長さ)は、例えば30nmである。複数のビット線基板BL同士の間隔は、例えば30nmである。例えば、1つのNAND列CLは、例えば、64本のワード線WLの組を有する。
NAND列CLの一端には、ビット線コンタクトBCが設けられ、NAND列CLの他端には、ソース線コンタクトSCが設けられる。NAND列CLにおいて、ビット線コンタクトBCとワード線WLとの間にドレイン側選択ゲートSGDが設けられ、ソース線コンタクトSCとワード線WLとの間にソース側選択ゲートSGSが設けられる。
図3(a)及び図3(b)に表したように、半導体層11の主面11msの側において、半導体層11は、素子分離絶縁膜13によって複数の領域に分断されている。半導体層11には、例えば、単結晶シリコンが用いられる。
すなわち、半導体層11の主面11msの側において、複数の半導体領域である例えば第1半導体層11a及び第2半導体層11bが設けられる。第1半導体層11a及び第2半導体層11bは、素子分離絶縁膜13によって電気的に分離されている。素子分離絶縁膜13には、例えば酸化シリコンが用いられる。
第1半導体層11a及び第2半導体層11bは、ビット線基板BLに相当する。第1半導体層11a及び第2半導体層11bは、X軸方向に沿って延在する。
第1半導体層11a及び第2半導体層11bの上方において、Y軸方向に延在する複数の制御ゲート配線45が設けられている。制御ゲート配線45は、ワード線WLに相当する。
以下では、説明の便宜上、半導体層11(シリコン基板)から制御ゲート配線45に向かう方向(+Z軸方向)を上方向として説明する。
半導体層11(例えば第1半導体層11a及び第2半導体層11b)の制御ゲート配線45と3次元的に交差する部分の上に、トンネル絶縁膜12が設けられる。トンネル絶縁膜12の上に浮遊ゲート電極20が設けられる。トンネル絶縁膜12には、例えば酸化シリコンが用いられる。浮遊ゲート電極20には、例えばポリシリコンが用いられる。
浮遊ゲート電極20同士の間の下部には、素子分離絶縁膜13の上部が配置される。素子分離絶縁膜13の上面は、浮遊ゲート電極20の下面よりも上方に位置する。素子分離絶縁膜13の上面は、浮遊ゲート電極20の上面よりも下方に位置する。素子分離絶縁膜13は、複数の半導体層11同士を電気的に分離しつつ、複数の浮遊ゲート電極20を電気的に分離する。
浮遊ゲート電極20の上面、浮遊ゲート電極20の側面のうちの素子分離絶縁膜13の上面よりも上側の部分、及び、素子分離絶縁膜13の上面のうちのワード線WLと交差する部分の上には、層間絶縁膜30(制御ゲート−浮遊ゲート間絶縁膜)が設けられる。層間絶縁膜30は、浮遊ゲート電極20の上面、浮遊ゲート電極20の側面のうちの素子分離絶縁膜13の上面よりも上側の部分、及び、素子分離絶縁膜13の上面のうちのワード線WLと交差する部分の上を覆うように、例えば連続的に設けられる。層間絶縁膜30には、例えば酸化シリコンが用いられる。
例えば、層間絶縁膜30は、第1浮遊ゲート電極20aの第2浮遊ゲート電極20b側の側壁に接する第1側壁部分30asと、第1浮遊ゲート電極20aの上面に接する第1頂部分30atと、第2浮遊ゲート電極20bの第1浮遊ゲート電極20a側の側壁に接する第2側壁部分30bsと、第2浮遊ゲート電極20bの上面に接する第2頂部分30btと、を有する。
層間絶縁膜30を覆うように、制御ゲート電極42が設けられる。制御ゲート電極42は、浮遊ゲート電極20同士の間の部分(浮遊ゲート電極20同士の間に埋め込まれた埋め込み導電部40)を有する。制御ゲート電極42は、浮遊ゲート電極20のそれぞれの上、及び、埋め込み導電部の上に設けられた浮遊ゲート電極上導電部41(第1浮遊ゲート電極上導電部41a及び第2浮遊ゲート電極上導電部41bを含む)をさらに有する。埋め込み導電部40と浮遊ゲート電極上導電部41とは一体的に設けられている。埋め込み導電部40及び浮遊ゲート電極上導電部41には、例えばポリシリコンが用いられる。
制御ゲート電極42(具体的には浮遊ゲート電極上導電部41)の上には、上層制御ゲート電極60が設けられる。上層制御ゲート電極60には、例えばポリシリコンやシリサイドが用いられる。
制御ゲート電極42のうちの浮遊ゲート電極上導電部41、及び、上層制御ゲート電極60は、Y軸方向に沿って延在する。浮遊ゲート電極上導電部41及び上層制御ゲート電極60が、例えば、制御ゲート配線45(すなわちワード線WL)に相当する。
制御ゲート電極42のうちの埋め込み導電部40は、空洞に導電材料が埋め込まれた芯導電部50を有する。
芯導電部50には、埋め込み導電部40と同じようにポリシリコンを用いることができる。また、芯導電部50には、WSiなどのシリサイドを用いることができる。また、芯導電部50にはTiNなどの金属窒化物を用いることもできる。芯導電部50には、金属を用いることができる。芯導電部50には、単層膜だけでなく、半導体、金属、合金、シリサイド、及び、金属化合物(金属窒化物を含む)を含む積層膜を用いても良い。
この芯導電部50は、後述するように、浮遊ゲート電極20同士の間に、埋め込み導電部40を形成する際に、埋め込み導電部40に空洞が形成され、その空洞に導電材料を埋め込むことによって形成される。芯導電部50及び埋め込み導電部40に用いられる材料及びその形成条件によって、芯導電部50と埋め込み導電部40との境界が明確である場合と、明確でない場合が存在し得る。
図3(b)に表したように、半導体層11の上面近傍の浮遊ゲート電極20同士の間の領域に不純物拡散領域11dが設けられる。半導体層11のそれぞれと、トンネル絶縁膜12と、浮遊ゲート電極20と、層間絶縁膜30と、制御ゲート電極42と、不純物拡散領域11dと、によって、浮遊ゲート型メモリトランジスタが形成される。X軸方向に並ぶ浮遊ゲートメモリトランジスタにおいて、不純物拡散領域11dは、共有される。
制御ゲート電極42の一部である埋め込み導電部40は、浮遊ゲート電極20同士の間に設けられる。埋め込み導電部40は、浮遊ゲート電極上導電部41と共に、電気的に制御ゲートとして機能する。これにより、制御ゲート電極42と浮遊ゲート電極20とが層間絶縁膜30を介して互いに対向する面積が大きくなり、制御ゲート電極42と浮遊ゲート電極20との間の電気容量C1が増加する。
NANDフラッシュメモリにおいて良好な書き込み特性を得るためには、電気容量C1は、浮遊ゲート電極20と半導体層11(シリコン基板)との間の電気容量C2の1.5倍程度以上とすることが望まれる。
層間絶縁膜30の厚さは、リーク電流を抑制するために、トンネル絶縁膜12と比較して、十分に厚く設定される。このため、電気容量C1を所望の大きな値とするために、制御ゲート電極42に埋め込み導電部40を設ける構成を採用して、制御ゲート電極42と浮遊ゲート電極20とが互いに対向する面積が増大される。
ここで、制御ゲート電極42と浮遊ゲート電極20との間の電気容量C1と、浮遊ゲート電極20と半導体層11(シリコン基板)との間の電気容量C2と、の合計に対する、電気容量C1の比率(C1/(C1+C2))は、カップリング比と呼ばれる。カップリング比が高いと書き込み特性が良好である。
浮遊ゲート電極20同士の間において、制御ゲート電極42の下面(埋め込み導電部40の下面)が下方に位置するほど、電気容量C1が増大し、カップリング比が高まり、セル書き込み特性が向上する。
一方、制御ゲート電極42の下面(埋め込み導電部40の下面)が過度に下方に位置した場合は、制御ゲート電極42と半導体層11(シリコン基板)との間のリーク電流が発生する。
上記の観点に基づいて、制御ゲート電極42の下面(埋め込み導電部40の下面)の位置は、適切に設定される。
なお、図3(b)に例示したように、X軸方向に沿って互いに隣り合う、トンネル絶縁膜12同士の間、浮遊ゲート電極20同士の間、層間絶縁膜30同士の間、制御ゲート電極42(浮遊ゲート電極上導電部41)同士の間、及び、上層制御ゲート電極60同士の間には、層間絶縁層70が設けられている。層間絶縁層70には、例えば酸化シリコンが用いられる。
以下、本実施形態に係る半導体記憶装置の製造方法について説明する。
図1に表したように、本実施形態に半導体記憶装置の製造方法においては、半導体層11の主面11ms上に、主面11msに対して平行な第1方向(例えばX軸方向)に沿って延在し、浮遊ゲート電極20となる帯状の複数の凸部を形成する(ステップS110)。
図1に表したように、本実施形態に半導体記憶装置の製造方法においては、半導体層11の主面11ms上に、主面11msに対して平行な第1方向(例えばX軸方向)に沿って延在し、浮遊ゲート電極20となる帯状の複数の凸部を形成する(ステップS110)。
複数の凸部、及び、複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成する(ステップS120)。
上記の溝内において、層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部を形成する(ステップS130)。
そして、埋め込み導電部をX軸方向に沿って分断して、埋め込み導電部のY軸方向(主面11msに対して平行で第1方向と非平行な第2方向)に沿った埋め込み導電部側面を露出させる(ステップS140)。
このとき、埋め込み導電部の分断と共に上記の複数の凸部及び層間絶縁膜をX軸方向に沿って分断して、上記の凸部のY軸方向に沿った第2凸部側面、及び、層間絶縁膜のY軸方向に沿った層間絶縁膜側面を露出させる。
このとき、埋め込み導電部の分断と共に上記の複数の凸部及び層間絶縁膜をX軸方向に沿って分断して、上記の凸部のY軸方向に沿った第2凸部側面、及び、層間絶縁膜のY軸方向に沿った層間絶縁膜側面を露出させる。
そして、埋め込み導電部側面に露出する埋め込み導電部の空洞中に第2導電材料を埋め込む(ステップS150)。第2導電材料は、第1導電材料と同じでも良く、また、第1導電材料と異なっていても良い。
そして、第2導電材料のうち一部(不要な部分)を除去する(ステップS160)。例えば、空洞中に第2導電材料を埋め込む際に、第2凸部側面上、複数の凸部の上面上、層間絶縁膜側面上、層間絶縁膜の上面上、埋め込み導電部側面上、及び、埋め込み導電部40の上面上に形成された第2導電材料を除去する。
このように、本実施形態に係る製造方法においては、埋め込み導電部40に形成された空洞に導電材料を埋め込み、芯導電部50を形成する。これにより、動作不良の発生を抑制できる半導体記憶装置が製造できる。
以下、本実施形態に係る半導体記憶装置の製造方法の具体例について説明する。
図4(a)及び図4(b)、図5(a)及び図5(b)、図6(a)及び図6(b)、図7(a)及び図7(b)、図8(a)及び図8(b)、図9(a)及び図9(b)、図10(a)及び図10(b)、並びに、図11(a)及び図11(b)は、第1の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図4(a)、図5(a)、図6(a)、図7(a)、図8(a)、図9(a)、図10(a)及び図11(a)は、図2のA1−A2線断面に相当する断面図であり、図4(b)、図5(b)、図6(b)、図7(b)、図8(b)、図9(b)、図10(b)及び図11(b)は、図2のB1−B2線断面に相当する断面図である。
図4(a)及び図4(b)、図5(a)及び図5(b)、図6(a)及び図6(b)、図7(a)及び図7(b)、図8(a)及び図8(b)、図9(a)及び図9(b)、図10(a)及び図10(b)、並びに、図11(a)及び図11(b)は、第1の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図4(a)、図5(a)、図6(a)、図7(a)、図8(a)、図9(a)、図10(a)及び図11(a)は、図2のA1−A2線断面に相当する断面図であり、図4(b)、図5(b)、図6(b)、図7(b)、図8(b)、図9(b)、図10(b)及び図11(b)は、図2のB1−B2線断面に相当する断面図である。
図12、図13及び図14は、第1の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
図12は、図9(a)及び図9(b)に例示する工程に相当し、図13は、図10(a)及び図10(b)に例示する工程に相当し、図14は、図11(a)及び図11(b)に例示する工程に相当する。
図12は、図9(a)及び図9(b)に例示する工程に相当し、図13は、図10(a)及び図10(b)に例示する工程に相当し、図14は、図11(a)及び図11(b)に例示する工程に相当する。
図4(a)及び図4(b)に表したように、半導体層11(例えばシリコン基板)の主面11msの上に、トンネル絶縁膜12となる絶縁膜12fを形成し、その上に浮遊ゲート電極20となる浮遊ゲート膜20fを形成する。浮遊ゲート膜20fには、例えばポリシリコンが用いられる。
図5(a)及び図5(b)に表したように、半導体層11、絶縁膜12f及び浮遊ゲート膜20fを、リソグラフィ技術及びエッチング技術により加工して、複数の溝13tを形成する。溝13tはX軸方向に沿って延在する。これにより、半導体層11の主面11msの側の部分が分断され、X軸方向に沿って延在する複数のビット線基板BLが形成される。すなわち、例えば第1半導体層11a及び第2半導体層11bなどが形成される。
絶縁膜12fはX軸方向に延在する帯状に加工される。さらに、浮遊ゲート膜20fは、X軸方向に延在する帯状に加工される。帯状に加工された浮遊ゲート膜20fは、複数の浮遊ゲート電極20となる複数の凸部21に相当する。凸部21のそれぞれ(例えば第1凸部21a及び第2凸部21b)は、帯状の形状を有する。
この工程が上記のステップS110に相当する。
この工程が上記のステップS110に相当する。
なお、溝13tのアスペクト比は高く、溝13tの深さ(主面11msに対して垂直なZ軸方向に沿った深さ)は、溝13tのY軸方向に沿った幅よりも深い。
また、凸部21の高さ(Z軸方向に沿った長さ)は、凸部21の幅(Y軸方向に沿った長さ)よりも長い。
また、凸部21の高さ(Z軸方向に沿った長さ)は、凸部21の幅(Y軸方向に沿った長さ)よりも長い。
図6(a)及び図6(b)に表したように、浮遊ゲート膜20fの上、及び、溝13tの内部に、素子分離絶縁膜13となる絶縁膜(例えば酸化シリコン膜)を形成し、その後、浮遊ゲート膜20fの上の絶縁膜を除去し平坦化して浮遊ゲート膜20fを露出させる。この絶縁膜の形成には、例えばCVD(Chemical Vapor Deposition)技術またはSOG(Spin on Glass)技術を用いることができる。上記の絶縁膜の除去と平坦化には、例えばCMP(Chemical Mechanical Polishing)技術を用いることができる。溝13tに素子分離絶縁膜13が埋め込まれることにより、複数のビット線基板BL(例えば第1半導体層11a及び第2半導体層11b)が電気的に分離される。
図7(a)及び図7(b)に表したように、素子分離絶縁膜13を後退させ、素子分離絶縁膜13の上面を、浮遊ゲート膜20fの上面(凸部21の上面)よりも下側に位置させる。例えば、素子分離絶縁膜13が選択的に除去され、浮遊ゲート膜20fが除去されにくい条件のエッチング処理が行われる。これにより、複数の凸部21同士の間の溝21tが形成される。
このように、素子分離絶縁膜13の上面は、浮遊ゲート膜20fの上面と、浮遊ゲート膜20fの下面と、の間に配置される。これにより、既に説明したように、良好な書き込み特性が確保でき、また、制御ゲート電極42と半導体層11との間の電流リークが抑制される。
図8(a)及び図8(b)に表したように、層間絶縁膜30となる絶縁膜30f(例えばシリコン酸化膜)を形成し、さらに、制御ゲート電極42となる導電膜42f(例えばポリシリコン膜)、及び、上層制御ゲート電極60となる導電膜60f(例えばポリシリコン膜やシリサイド膜)を形成する。絶縁膜30f、導電膜42f及び導電膜60fの形成には、例えば、拡散成膜技術やCVD技術が用いられる。導電膜42fのうちで浮遊ゲート電極20となる凸部21同士の間(例えば第1凸部21a及び第2凸部21bの間)の部分が、埋め込み導電部40になり、導電膜42fのうちで凸部21の上の部分が、浮遊ゲート電極上導電部41となる。
この工程が、層間絶縁膜(絶縁膜30f)の形成のステップS120と、埋め込み導電部40の形成のステップS130に相当する。
このとき、図8(a)に表したように、埋め込み導電部40には、空洞51が形成される。
例えば、浮遊ゲート電極20となる凸部21の高さに比べて凸部21同士の間隔が十分に広い場合や、凸部21の側壁が傾斜している場合などにおいては、空洞51が形成され難いが、素子が微細化され凸部21の高さに比べて凸部21同士の間隔が狭くなり、また、浮遊ゲート電極20の大きさを十分に確保するために凸部21の側壁が実質的に垂直である場合には、空洞51が発生しやすい。
本実施形態に係る製造方法が適用される半導体記憶装置は、素子が微細化され、埋め込み導電部40に空洞51が形成される。また、良好な動作を確保するために凸部21の側壁が実質的に垂直であり、埋め込み導電部40に空洞51が形成される。この空洞51は、X軸方向に延在する埋め込み導電部40に沿って、X軸方向に延在する管状である。または、埋め込み導電部40の中に、X軸方向に並ぶ複数の空洞51が形成される。空洞51は、1つの連続した管状の形状を有する場合もあり、また、空洞51は、独立した複数の空間である場合がある。
空洞51の径は、例えば3nm程度である。空洞51の断面(Y−Z平面で切断したときの断面)が扁平円形である場合は、扁平円の短軸方向の径(短径)は、例えば3nm程度となる。
なお、例えば、上記の導電膜42fの形成の後に、周辺回路部においては、導電膜42fと浮遊ゲート膜20fとを含む導電膜を利用してトランジスタゲートを形成するための、リソグラフィ工程およびエッチング工程が行われ、その後、上記の導電膜60fの形成が行われる。
図9(a)及び図9(b)に表したように、導電膜60f、導電膜42f、絶縁膜30f、浮遊ゲート膜20f、及び、絶縁膜12fを、X軸方向に沿って分断する。これにより、導電膜60fによってY軸方向に延在する帯状の上層制御ゲート電極60が形成され、導電膜42fによってY軸方向に延在する帯状の制御ゲート電極42(浮遊ゲート電極上導電部41)が形成される。そして、浮遊ゲート膜20fにより、柱状の浮遊ゲート電極20が形成される。浮遊ゲート電極20の上面と、浮遊ゲート電極20のX軸方向に沿った側面と、を覆う層間絶縁膜30が形成される。絶縁膜12fによりトンネル絶縁膜12が形成される。
この工程では、複数の凸部21、層間絶縁膜(絶縁膜30f)及び埋め込み導電部40が、X軸方向に沿って分断される。
これにより、図9(a)、図9(b)及び図12に表したように、凸部21(浮遊ゲート電極20)のY軸方向に沿った第2凸部側面20sf、層間絶縁膜30(絶縁膜30f)のY軸方向に沿った層間絶縁膜側面30sf、及び、埋め込み導電部40のY軸方向に沿った埋め込み導電部側面40sfが露出される。すなわち、この工程がステップS140に相当する。
本製造方法においては、埋め込み導電部側面40sfに露出する埋め込み導電部40の空洞51中に第2導電材料を埋め込むステップS150が、例えば以下のようにして行われる。
図10(a)、図10(b)及び図13に表したように、第2導電材料の埋め込み膜50fを形成する。埋め込み膜50fとして、例えば、ポリシリコンが用いられる。これにより、埋め込み導電部側面40sfに露出する埋め込み導電部40の空洞51中に、埋め込み膜50fが形成され、空洞51に芯導電部50が形成される。
埋め込み膜50fの厚さは例えば2nm程度とされる。上記の空洞51の径は、例えば3nmであるため、2nm程度の厚さの埋め込み膜50fの成膜により、空洞51は、ポリシリコン膜によって埋め込まれ、ポリシリコンが空洞51中に充填される。
この埋め込み膜50fの形成には、埋め込み性の高い成膜方法が採用される。例えば、埋め込み膜50fであるポリシリコンの成膜としては、例えば反応律速な成膜条件のCVD法による成膜や、ALD(Atomic Layer Deposition)法による成膜が適用される。
この後、図11(a)、図11(b)及び図14に表したように、埋め込み膜50fのうちの一部(不要な部分)を除去する。すなわち、上記のステップS150(空洞51中に第2導電材料の埋め込み膜50fを埋め込む工程)の際に、第2凸部側面20sf上、複数の凸部21の上面上、層間絶縁膜側面30sf上、層間絶縁膜30の上面上、埋め込み導電部側面40sf上、及び、埋め込み導電部40の上面上に形成された埋め込み膜50fを除去する。埋め込み膜50fのうちの不要な部分の除去には、例えば、ウェットエッチングが用いられる。これにより、埋め込み膜50fを2nm後退させる。これにより、埋め込み膜50fのうちの不要な部分が除去される。そして、空洞51の内部に埋め込まれた埋め込み膜50fは2nm後退するが、空洞51の奥部分の埋め込み膜50fはそのまま残る。これにより、空洞51の内部の実質的に全領域が導電材料によって埋め込まれ、芯導電部50が形成される。
埋め込み膜50fのうちの不要な部分を除去することで、浮遊ゲート電極20と制御ゲート電極42(及び上層制御ゲート電極60)との絶縁、半導体層11(シリコン基板)と浮遊ゲート電極20との絶縁、及び、半導体層11(例えば第1半導体層11a及び第2半導体層11bなど)同士の絶縁が確保できる。
埋め込み膜50fとしてポリシリコンを用いた場合には、埋め込み膜50fのうちの不要な部分の除去には、例えば、アンモニアやコリンを含むアルカリ性溶液によるウェットエッチングが用いられる。また、埋め込み膜50fのうちの不要な部分の除去には、等方性が高いドライエッチング技術などを用いても良い。
その後、例えば、上層制御ゲート電極60及び制御ゲート電極42をマスクにして、半導体層11に不純物を導入し、不純物拡散領域11dを形成する。その後、トンネル絶縁膜12同士の間、浮遊ゲート電極20同士の間、層間絶縁膜30同士の間、制御ゲート電極42(浮遊ゲート電極上導電部41)同士の間、及び、上層制御ゲート電極60同士の間に、絶縁材料を埋め込み、平坦化して層間絶縁層70を形成する。
これにより、図2、図3(a)及び図3(b)に例示した半導体記憶装置110が製造される。
これにより、図2、図3(a)及び図3(b)に例示した半導体記憶装置110が製造される。
図15(a)及び図15(b)は、参考例の半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図15(a)は、図15(b)のA1−A2線断面図であり、図15(b)は、図15(a)のB1−B2線断面図である。
すなわち、図15(a)は、図15(b)のA1−A2線断面図であり、図15(b)は、図15(a)のB1−B2線断面図である。
図15(a)及び図15(b)に表したように、参考例の半導体記憶装置119においては、埋め込み導電部40に空洞51が存在している。参考例の半導体記憶装置119の製造方法においては、図1に例示したステップS150(及びステップS160)が実施されない。
すなわち、図9(a)、図9(b)及び図12に関して説明した工程(上層制御ゲート電極60、制御ゲート電極42、層間絶縁膜30、浮遊ゲート電極20及びトンネル絶縁膜12の形成)の後、埋め込み導電部40に形成された空洞51中に導電材料を埋め込まないで、不純物拡散領域11d及び層間絶縁層70が形成されて、半導体記憶装置119が作製される。
参考例の半導体記憶装置119においては、制御ゲート電極42の埋め込み導電部40に空洞51が形成されたままなので、埋め込み導電部40は電極として機能せず、埋め込み導電部40の空乏化を引き起こし、書き込み不良を引き起こす。このように半導体記憶装置119においては、動作不良が発生し易い。
これに対し、本実施形態に係る製造方法で製造された半導体記憶装置110においては、空洞51中に導電材料が埋め込まれて芯導電部50が形成されているので、空乏化が抑制され、埋め込み導電部40の全体が電極として動作し、良好な書き込み特性が得られる。
浮遊ゲート電極20となる凸部21の形状をテーパ形状(凸部21の上部の幅が下部よりも狭い形状)にすることで、埋め込み導電部40に空洞51を発生し難くする方法が考えられるが、この場合には、浮遊ゲート電極20の体積が小さくなるため浮遊ゲート電極20に蓄積される電荷量が減少する。このため、この方法では、書き込み特性や読み出し特性が悪化し易くなる。さらには、蓄積された電荷の量が時間経過に伴って変化しデータリテンション特性が悪化し易くなる。また、この構造においては、浮遊ゲート電極20の先端が細くなる形状であるため、電界集中を引き起こす副作用もある。
これに対し、本実施形態に係る製造方法で製造された半導体記憶装置110においては、浮遊ゲート電極20となる凸部21の形状が実質的に垂直形状で、空洞51が発生し易い形状であっても、形成された空洞51に後から導電材料を埋め込んで電極として正常に動作させることができる。これにより、浮遊ゲート電極20の体積を必要な値に設定できるため、良好な書き込み特性、良好な読み出し特性、及び、良好なデータリテンション特性が得られる。
そして、低コスト化や素子の高速化のために微細化を進め、素子が高アスペクト比の形状になり、埋め込み導電部40に空洞51が発生し易い状態になった場合にも、本実施形態に係る半導体記憶装置の製造方法を採用することで、空洞51の発生を考慮した種々の制約が解除でき、より低コストで、より高速の半導体記憶装置が実現できる。
さらには、凸部21の形状が逆テーパ(凸部21の幅が下部よりも広い形状)である場合には、より空洞51が発生し易くなるが、本製造方法を採用すれば、逆テーパである場合にも対応でき、発生した空洞51を芯導電部50に変えて、正常な動作が実現できる。
上記のように、第1導電材料及び第2導電材料としてポリシリコンを用いることができる。このとき、第1導電材料の埋め込み(埋め込み導電部40の形成であるステップS130)は、第1非結晶シリコン膜(第1アモルファスシリコン膜)を形成する工程を含み、第2導電材料の埋め込み(ステップS150)は、第2非結晶シリコン膜(第2アモルファスシリコン膜)を形成する工程を含むことができる。
そして、第2導電材料の埋め込み(ステップS150)は、第1非結晶シリコン膜及び第2非結晶シリコン膜を多結晶化する工程をさらに含むことができる。または、本製造方法は、第2導電材料の膜のうちの一部(不要な部分)の除去(ステップS160)の後に、第1非結晶シリコン膜及び第2非結晶シリコン膜を多結晶化する工程をさらに備えても良い。
また、第1導電材料の埋め込み(ステップS130)は、第1非結晶シリコン膜を形成した後に、第1非結晶シリコン膜を多結晶シリコン化する工程を含むこともできる。そして、第2導電材料の埋め込み(ステップS150)は、第2非結晶シリコン膜(第2アモルファスシリコン膜)を形成する工程を含むことができる。第2導電材料の埋め込み(ステップS150)は、第2非結晶シリコン膜を多結晶化する工程をさらに含むことができる。または、本製造方法は、第2導電材料の膜のうちの一部(不要な部分)の除去(ステップS160)の後に、第2非結晶シリコン膜を多結晶化する工程をさらに備えても良い。
さらに、第1導電材料がポリシリコンである場合に、第2導電材料として、WSiなどのシリサイド、TiNなどの金属窒化物、または、金属を用いることもできる。芯導電部50には、金属を用いることができる。このように、第1導電材料の埋め込み(ステップS130)は、非結晶シリコン膜または多結晶シリコン膜を形成する工程を含み、第2導電材料の埋め込みは、金属膜または金属化合物膜を形成する工程を含むことができる。
また、第1導電材料は、シリサイドを含むことができる。第1導電材料は、金属を含むことができる。
第1導電材料の埋め込み(ステップS130)は、ポリシリコン膜とシリサイド膜の積層膜の形成を含むことができ、このとき、第2導電材料の埋め込み(ステップS150)は、ポリシリコン膜及びシリサイド膜の少なくともいずれかの形成を含むことができる。
第1導電材料の埋め込み(ステップS130)は、ポリシリコン膜と金属膜の積層膜の形成を含むことができ、このとき、第2導電材料の埋め込み(ステップS150)は、ポリシリコン膜及び金属膜の少なくともいずれかの形成を含むことができる。
第1導電材料の埋め込み(ステップS130)は、シリサイド膜と金属膜の積層膜の形成を含むことができ、このとき、第2導電材料の埋め込み(ステップS150)は、シリサイド膜及び金属膜の少なくともいずれかの形成を含むことができる。
図16(a)及び図16(b)は、第1の実施形態に係る半導体記憶装置の製造方法によって製造される別の半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図16(a)は、図2のB1−B2線断面に相当する断面図である。ただし、見易くするために、層間絶縁層70が図示されていない。図16(b)は、図16(a)の一部を拡大して示している。
すなわち、図16(a)は、図2のB1−B2線断面に相当する断面図である。ただし、見易くするために、層間絶縁層70が図示されていない。図16(b)は、図16(a)の一部を拡大して示している。
図16(a)に表したように、半導体記憶装置111においては、凸部21(浮遊ゲート電極20)のY軸方向に沿った第2凸部側面20sf、及び、制御ゲート電極42の浮遊ゲート電極上導電部41のY軸方向に沿った浮遊ゲート電極上導電部側面41sfが、層間絶縁膜30(絶縁膜30f)のY軸方向に沿った層間絶縁膜側面30sfから後退している。
このような構成は、例えば、埋め込み膜50fのうちの一部(不要な部分)を除去するステップS160の処理において、埋め込み膜50fと共に、凸部21(浮遊ゲート電極20)及び埋め込み導電部40がエッチングされて形成される。すなわち、凸部21(浮遊ゲート電極20)、埋め込み導電部40、及び、埋め込み膜50fがポリシリコンであり、層間絶縁膜30が酸化シリコンである場合には、上記の処理における、凸部21(浮遊ゲート電極20)及び埋め込み導電部40のエッチングレートに対し、層間絶縁膜30のエッチングレートが低い。これにより、層間絶縁膜30の層間絶縁膜側面30sfから、凸部21(浮遊ゲート電極20)の第2凸部側面20sf、及び、浮遊ゲート電極上導電部41の浮遊ゲート電極上導電部側面41sfが後退する。
図16(b)に表したように、層間絶縁膜30の側面(層間絶縁膜側面30sf)から、浮遊ゲート電極20の側面(第2凸部側面20sf)、及び、制御ゲート電極42の側面(浮遊ゲート電極上導電部側面41sf)が後退することで、浮遊ゲート電極20と制御ゲート電極42との間の電界によるリーク電流LCを抑制することができる。これにより書き込み特性を向上させることができる。
このように、層間絶縁膜30の側面(層間絶縁膜側面30sf)から、浮遊ゲート電極20の側面(第2凸部側面20sf)、及び、制御ゲート電極42の側面(浮遊ゲート電極上導電部側面41sf)が後退していることがより望ましい。
従って、ステップS160においては、空洞51中に第2導電材料を埋め込む際に形成された埋め込み膜50fを除去する際に、浮遊ゲート電極20となる凸部21の側面、及び、制御ゲート電極42となる浮遊ゲート電極上導電部41部の側面をエッチングすることが望ましい。
図17は、第1の実施形態に係る半導体記憶装置の製造方法によって製造される別の半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図17は、図2のB1−B2線断面に相当する断面図である。ただし、見易くするために、層間絶縁層70が図示されていない。
すなわち、図17は、図2のB1−B2線断面に相当する断面図である。ただし、見易くするために、層間絶縁層70が図示されていない。
図17に表したように、半導体記憶装置112においても、凸部21の第2凸部側面20sf、及び、浮遊ゲート電極上導電部41の浮遊ゲート電極上導電部側面41sfが、層間絶縁膜30)の層間絶縁膜側面30sfから後退している。
さらに、X軸方向に沿って隣り合う浮遊ゲート電極20同士の間の領域に対応する半導体層11の上面11u1は、浮遊ゲート電極20が設けられている領域(トンネル絶縁膜12に接する領域)に対応する半導体層11の上面11u2よりも下方に位置している。すなわち、上面11u1は、上面11u2から後退している。
半導体層11の上面11u1は、例えば、埋め込み膜50fのうちの一部(不要な部分)を除去するステップS160の処理において、埋め込み膜50fと共に、X軸方向に沿って隣り合う浮遊ゲート電極20同士の間の領域に対応する半導体層11がエッチングされて形成されたものである。
浮遊ゲート電極20同士の間の領域に対応する半導体層11の上面11u1が、トンネル絶縁膜12に接する半導体層11の上面11u2から後退していても動作上問題はない。
このように、本製造方法においては、空洞51を芯導電部50とするために成膜した埋め込み膜50fのうちの一部(不要な部分)を除去する処理が行われることで、例えば、上記のように、層間絶縁膜30の層間絶縁膜側面30sfから、浮遊ゲート電極20の第2凸部側面20sf、及び、浮遊ゲート電極上導電部41の浮遊ゲート電極上導電部側面41sfが後退することがある。また、浮遊ゲート電極20同士の間の領域に対応する半導体層11の上面11u1が、トンネル絶縁膜12に接する半導体層11の上面11u2から後退することがある。ただし、実施形態はこれに限らず、用いる材料の組み合わせや、実施する処理(埋め込み膜50fの除去)の条件などによっては、上記の後退が発生しないことがある。
(第2の実施の形態)
第2の実施形態に係る製造方法によって製造される半導体記憶装置の概要は、図2、図3(a)及び図3(b)に関して説明した半導体記憶装置110と同様なので説明を省略する。
図18は、第2の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
図19(a)及び図19(b)、図20(a)及び図20(b)、図21(a)及び図21(b)、並びに、図22(a)及び図22(b)は、第2の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図19(a)、図20(a)、図21(a)及び図22(a)は、図2のA1−A2線断面に相当する断面図であり、図19(b)、図20(b)、図21(b)及び図22(b)は、図2のB1−B2線断面に相当する断面図である。
図23、図24及び図25は、第2の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
図23は、図20(a)及び図20(b)に例示する工程に相当し、図24は、図21(a)及び図21(b)に例示する工程に相当し、図25は、図22(a)及び図22(b)に例示する工程に相当する。
第2の実施形態に係る製造方法によって製造される半導体記憶装置の概要は、図2、図3(a)及び図3(b)に関して説明した半導体記憶装置110と同様なので説明を省略する。
図18は、第2の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
図19(a)及び図19(b)、図20(a)及び図20(b)、図21(a)及び図21(b)、並びに、図22(a)及び図22(b)は、第2の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図19(a)、図20(a)、図21(a)及び図22(a)は、図2のA1−A2線断面に相当する断面図であり、図19(b)、図20(b)、図21(b)及び図22(b)は、図2のB1−B2線断面に相当する断面図である。
図23、図24及び図25は、第2の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
図23は、図20(a)及び図20(b)に例示する工程に相当し、図24は、図21(a)及び図21(b)に例示する工程に相当し、図25は、図22(a)及び図22(b)に例示する工程に相当する。
図18に表したように、本実施形態に係る製造方法においては、半導体層11の主面11ms上に、主面11msに対して平行な第1方向(X軸方向)に沿って延在し、浮遊ゲート電極20となる帯状の複数の凸部21を形成する(ステップS210)。この工程においては、例えば、図4(a)及び図4(b)、並びに、図5(a)及び図5(b)に関して説明した処理を行う。これにより、複数の凸部21同士の間の溝21tが形成される。
そして、複数の凸部21、及び、複数の凸部21同士の間の溝21tの内面を覆う層間絶縁膜30(絶縁膜30f)を形成する(ステップS220)。
そして、溝21t内において、層間絶縁膜30(絶縁膜30f)で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部40を形成する(ステップS230)。
そして、溝21t内において、層間絶縁膜30(絶縁膜30f)で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部40を形成する(ステップS230)。
例えば、図19に表したように、層間絶縁膜30となる絶縁膜30f(例えばシリコン酸化膜)を形成し、さらに、制御ゲート電極42となる導電膜42f(例えばポリシリコン膜)を形成する。さらに、その上に、上層制御ゲート電極60となる導電膜60f(例えばポリシリコン膜やシリサイド膜)を形成することができるが、説明を簡単にするために、上層制御ゲート電極60及び導電膜60fに関する説明は省略する。導電膜42fのうちで浮遊ゲート電極20となる凸部21同士の間(例えば第1凸部21a及び第2凸部21bの間)の部分が、埋め込み導電部40になり、導電膜42fのうちで凸部21の上の部分が、浮遊ゲート電極上導電部41となる。
このとき、図19に表したように、埋め込み導電部40には、空洞51が形成される。
このとき、図19に表したように、埋め込み導電部40には、空洞51が形成される。
そして、図18に表したように、埋め込み導電部40を第1方向(X軸方向)に沿って分断して、埋め込み導電部40のY軸方向(主面11msに対して平行で第1方向と非平行な第2方向)に沿った埋め込み導電部側面40sfを露出させる(ステップS240)。
例えば、図20(a)、図20(b)及び図23に表したように、制御ゲート電極42となる導電膜42fの上に、Y軸方向に沿って延在する帯状のマスク80(例えばハードマスク)をフォトリソグラフィ技術とエッチング技術により形成し、マスク80をマスクにして、導電膜42fをX軸方向に沿って分断する。このとき、本製造方法では、層間絶縁膜30となる絶縁膜30f以下の層は加工しない。この工程により、導電膜42fによってY軸方向に延在する帯状の制御ゲート電極42(浮遊ゲート電極上導電部41)が形成される。
そして、埋め込み導電部40が、X軸方向に沿って分断され、埋め込み導電部40のY軸方向に沿った埋め込み導電部側面40sfが露出される。埋め込み導電部側面40sfにおいて、埋め込み導電部40の空洞51が露出する。
その後、図18に表したように、埋め込み導電部側面40sfに露出する埋め込み導電部40の空洞51中に第2導電材料を埋め込む(ステップS250)。
例えば、図21(a)、図21(b)及び図24に表したように、第2導電材料の埋め込み膜50f(例えば、ポリシリコン膜)を形成する。これにより、埋め込み導電部側面40sfに露出する埋め込み導電部40の空洞51中に、埋め込み膜50fが形成され、空洞51に芯導電部50が形成される。この場合も、埋め込み膜50fの形成には、埋め込み性の高い成膜方法(反応律速の成膜条件のCVD法や、ALD法による成膜など)が適用される。
その後、図18に表したように、層間絶縁膜30(絶縁膜30f)及び複数の凸部21をX軸方向に沿って分断する(ステップS260)。
例えば、図22(a)、図22(b)及び図25に表したように、マスク80をマスクにした加工を行うことにより、絶縁膜30f及び複数の凸部21(浮遊ゲート膜20f)をX軸方向に沿って分断する。
すなわち、層間絶縁膜30(絶縁膜30f)及び複数の凸部21の分断は、埋め込み導電部40の分断に用いられたマスク80をマスクにした加工である。
すなわち、層間絶縁膜30(絶縁膜30f)及び複数の凸部21の分断は、埋め込み導電部40の分断に用いられたマスク80をマスクにした加工である。
これにより、浮遊ゲート膜20fにより、柱状の浮遊ゲート電極20が形成される。そして、浮遊ゲート電極20の上面と、浮遊ゲート電極20のX軸方向に沿った側面と、を覆う層間絶縁膜30が形成される。絶縁膜12fによりトンネル絶縁膜12が形成される。
この加工においては、層間絶縁膜30(絶縁膜30f)のうちの埋め込み導電部40に覆われていない部分と、複数の凸部21のうちの埋め込み導電部40に覆われていない部分と、が除去される。
この加工においては、被加工体の表面の全体に形成されている埋め込み膜50fが同時に除去される。
この分断の加工により、空洞51中に第2導電材料(埋め込み膜50f)を埋め込む際に、埋め込み導電部側面40sf上に形成された埋め込み膜50f、及び、層間絶縁膜30(絶縁膜30f)上に形成された埋め込み膜50fが除去される。
この分断の加工により、空洞51中に第2導電材料(埋め込み膜50f)を埋め込む際に、埋め込み導電部側面40sf上に形成された埋め込み膜50f、及び、層間絶縁膜30(絶縁膜30f)上に形成された埋め込み膜50fが除去される。
このとき、マスク80の下に位置する、埋め込み導電部40の埋め込み導電部側面40sfの上に埋め込み膜50fが残ることがあるが、この残った埋め込み膜50fは、ウェットエッチングや等方性が高いドライエッチング技術などを用いて除去することができる。また、埋め込み導電部側面40sfの上の埋め込み膜50fは、後に実施される工程における洗浄処理等によって除去しても良い。
そして、不純物拡散領域11d及び層間絶縁層70を形成することで、半導体記憶装置120(図示しない)が製造される。
(第3の実施の形態)
図26(a)及び図26(b)は、第3の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。
本実施形態に係る半導体記憶装置130の構成の概要は、図2、図3(a)及び図3(b)に関して説明した半導体記憶装置110の構成の概要と類似している。
図26(a)は、図2のB1−B2線断面に対応し、図26(b)は、図2のB3−B4線断面に対応する。
半導体記憶装置130のA1−A2線断面の構成は図3(a)と同様である。
図26(a)及び図26(b)は、第3の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。
本実施形態に係る半導体記憶装置130の構成の概要は、図2、図3(a)及び図3(b)に関して説明した半導体記憶装置110の構成の概要と類似している。
図26(a)は、図2のB1−B2線断面に対応し、図26(b)は、図2のB3−B4線断面に対応する。
半導体記憶装置130のA1−A2線断面の構成は図3(a)と同様である。
図2、図3(a)、図26(a)及び図26(b)に表したように、本実施形態に係る半導体記憶装置130は、第1トランジスタ部Tr1と、第2トランジスタ部Tr2と、層間絶縁膜30と、制御ゲート電極42と、を備える。
図26(a)に表したように、第1トランジスタ部Tr1は、第1ソース領域sr1と、第1ドレイン領域dr1と、第1チャネル領域cr1と、第1トンネル絶縁膜12aと、第1浮遊ゲート電極20aと、を含む。
第1ソース領域sr1は、半導体層11の主面11msに設けられる。第1ドレイン領域dr1は、半導体層11の主面11msに設けられ、X軸方向(第1方向)において第1ソース領域sr1に対向する。第1チャネル領域cr1は、半導体層11の主面11msにおいて第1ソース領域sr1と第1ドレイン領域dr1との間に設けられる。第1トンネル絶縁膜12aは、第1チャネル領域cr1の上に設けられる。第1浮遊ゲート電極20aは、第1トンネル絶縁膜12aの上に設けられる。
図2及び図3(a)に表したように、第2トランジスタ部Tr2は、X軸方向に対して非平行なY軸方向(第2方向)において、第1トランジスタ部Tr1と並ぶ。
図26(a)に表したように、第2トランジスタ部Tr2は、第2ソース領域sr2と、第2ドレイン領域dr2と、第2チャネル領域cr2と、第2トンネル絶縁膜12bと、第2浮遊ゲート電極20bと、を含む。
図26(a)に表したように、第2トランジスタ部Tr2は、第2ソース領域sr2と、第2ドレイン領域dr2と、第2チャネル領域cr2と、第2トンネル絶縁膜12bと、第2浮遊ゲート電極20bと、を含む。
第2ソース領域sr2は、半導体層11の主面11msに設けられる。第2ドレイン領域dr2は、半導体層11の主面11msに設けられ、X軸方向において第2ソース領域sr2に対向する。第2チャネル領域cr2は、半導体層11の主面11msにおいて2ソース領域sr2と第2ドレイン領域dr2との間に設けられる。第2トンネル絶縁膜12bは、第2チャネル領域cr2の上に設けられる。第2浮遊ゲート電極20bは、第2トンネル絶縁膜12bの上に設けられる。
図3(a)に表したように、層間絶縁膜30は、第1浮遊ゲート電極20aの第2浮遊ゲート電極20b側の側壁に接する第1側壁部分30asと、第1浮遊ゲート電極20aの上面に接する第1頂部分30atと、第2浮遊ゲート電極20bの第1浮遊ゲート電極20a側の側壁に接する第2側壁部分30bsと、第2浮遊ゲート電極20bの上面に接する第2頂部分30btと、を有する。
制御ゲート電極42は、第1側壁部分30asと第2側壁部分30bsとの間に埋め込まれた埋め込み導電部40を含む。
埋め込み導電部40は、空洞51に導電材料が埋め込まれた芯導電部50を有する。
埋め込み導電部40は、空洞51に導電材料が埋め込まれた芯導電部50を有する。
図26(a)及び図26(b)に表したように、第1浮遊ゲート電極20aのY軸方向に沿った側面20ayは、層間絶縁膜30のY軸方向に沿った層間絶縁膜側面30sfから後退している。そして、第2浮遊ゲート電極20bのY軸方向に沿った側面20byは、層間絶縁膜30のY軸方向に沿った層間絶縁膜側面30sfから後退している。
図3(a)に表したように、制御ゲート電極42は、第1頂部分30atの上に設けられた第1浮遊ゲート電極上導電部41aと、第2頂部分30btの上に設けられた第2浮遊ゲート電極上導電部41bと、をさらに含む。
第1浮遊ゲート電極上導電部41aのY軸方向に沿った側面41ay(浮遊ゲート電極上導電部側面41sfの1つ)、及び、第2浮遊ゲート電極上導電部41bのY軸方向に沿った側面41by(浮遊ゲート電極上導電部側面41sfの別の1つ)は、層間絶縁膜30のY軸方向に沿った層間絶縁膜側面30sfから後退している。
すなわち、半導体記憶装置130は、図16(a)及び図16(b)に関して説明した半導体記憶装置111と同様の構成を有する。
すなわち、半導体記憶装置130は、図16(a)及び図16(b)に関して説明した半導体記憶装置111と同様の構成を有する。
これにより、既に説明したように、浮遊ゲート電極20と制御ゲート電極42との間の電界によるリーク電流LCを抑制することができる。これにより書き込み特性を向上させることができる。
さらに、半導体記憶装置130は、図17に関して説明した半導体記憶装置112と同様の構成を有しても良い。すなわち、第1浮遊ゲート電極20aと第2浮遊ゲート電極20bとの間の領域に対応する半導体層11の上面11u1は、第1トンネル絶縁膜12aと半導体層11との境界(例えば半導体層11の上面11u2)よりも下方に位置している。また、上面11u1は、第2トンネル絶縁膜12bと半導体層11との境界よりも下方に位置している。
なお、上記においては、浮遊ゲート型の半導体記憶装置に実施形態が適用される場合について説明したが、実施形態はこれに限らず、実施形態が適用される半導体装置は任意である。実施形態に係る半導体装置の製造方法において、半導体層11の素子形成領域の上に半導体層11の主面11msに対して平行なX軸方向(第1方向)に延在する帯状の複数の凸部21を形成し(例えばステップS110またはステップS210)、複数の凸部21のX軸方向に沿った第1凸部側面、及び、複数の凸部21同士の間の溝の底面で囲まれた空間内に第1膜を形成して埋め込み部(例えば埋め込み導電部40)を形成し(例えばステップS130またはステップS230)、その埋め込み部を、X軸方向に沿って分断して、埋め込み部(埋め込み導電部40)のX軸方向に沿った埋め込み部側面(例えば埋め込み導電部側面40sf)を露出させ(例えばステップS140またはステップS240)、埋め込み部側面に露出する空洞中に第2膜を埋め込む(例えばステップS150またはステップS250)。
そして、必要に応じて第2膜のうちの一部(不要な部分)を除去する(ステップS160)。
上記の埋め込み部(埋め込み導電部40)のY軸方向に沿った埋め込み部側面(例えば埋め込み導電部側面40sf)を露出させる際に、一緒に、第1膜のY軸方向に沿った第2凸部側面20sfを露出させることができる(例えばステップS140)。
また、埋め込み導電部側面40sfに露出する空洞51中に第2膜を埋め込んだ後に、複数の凸部21をX軸方向に沿って分断する処理(例えばステップS260)をさらに実施しても良い。この場合には、複数の凸部21をX軸方向に沿って分断する処理中に、第2膜のうちの一部(不要な部分)が一緒に除去される場合もある。また、この場合においても、第2膜のうちの一部(不要な部分)を除去する処理をさらに行っても良い。
以上のように、実施形態によれば、動作不良の発生を抑制できる半導体記憶装置及びその製造方法を提供することができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる半導体層、半導体基板、トンネル絶縁膜、浮遊ゲート電極、層間絶縁膜、層間絶縁層、制御ゲート電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体記憶装置の製造方法及び半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置の製造方法及び半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11…半導体層、 11a…第1半導体層、 11b…第2半導体層、 11d…不純物拡散領域、 11ms…主面、 11u1、11u2…上面、 12…トンネル絶縁膜、 12a…第1トンネル絶縁膜、 12b…第2トンネル絶縁膜、 12f…絶縁膜、 13…素子分離絶縁膜、 13t…溝、 20…浮遊ゲート電極、 20a…第1浮遊ゲート電極、 20ay…側面、 20b…第2浮遊ゲート電極、 20by…側面、 20f…浮遊ゲート膜、 20sf…第2凸部側面、 21…凸部、 21a…第1凸部、 21b…第2凸部、 21t…溝、 30…層間絶縁膜、 30as…第1側壁部分、 30at…第1頂部分、 30bs…第2側壁部分、 30bt…第2頂部分、 30f…絶縁膜、 30sf…層間絶縁膜側面、 40…埋め込み導電部、 40sf…埋め込み導電部側面、 41…浮遊ゲート電極上導電部、 41a…第1浮遊ゲート電極上導電部、 41ay…側面、 41b…第2浮遊ゲート電極上導電部、 41by…側面、 41sf…浮遊ゲート電極上導電部側面、 42…制御ゲート電極、 42f…導電膜、 45…制御ゲート配線、 50…芯導電部、 50f…埋め込み膜、 51…空洞、 60…上層制御ゲート電極、 60f…導電膜、 70…層間絶縁層、 80…マスク、 110、111、112、119、120、130…半導体記憶装置、 BC…ビット線コンタクト、 BL…ビット線基板、 CA…セルアレイ領域、 CL…NAND列、 LC…リーク電流、 SC…ソース線コンタクト、 SGD…ドレイン側選択ゲート、 SGS…ソース側選択ゲート、 Tr1…第1トランジスタ、 Tr2…第2トランジスタ、 WL…ワード線、 cr1…第1チャネル領域、 cr2…第2チャネル領域、 dr1…第1ドレイン領域、 dr2…第2ドレイン領域、 sr1…第1ソース領域、 sr2…第2ソース領域
Claims (5)
- 半導体層の主面上に、前記主面に対して平行な第1方向に沿って延在し、電極となる帯状の複数の凸部を形成し、
前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成し、
前記溝内において、前記層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部を形成し、
前記埋め込み導電部を前記第1方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第1方向と非平行な第2方向に沿った埋め込み導電部側面を露出させ、
前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第2導電材料を埋め込み、
前記第2導電材料の一部を除去することを特徴とする半導体記憶装置の製造方法。 - 半導体層の主面上に、前記主面に対して平行な第1方向に沿って延在し、電極となる帯状の複数の凸部を形成し、
前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成し、
前記溝内において、前記層間絶縁膜で囲まれた空間内に第1導電材料を埋め込んで埋め込み導電部を形成し、
前記埋め込み導電部を前記第1方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第1方向と非平行な第2方向に沿った埋め込み導電部側面を露出させ、
前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第2導電材料を埋め込み、
前記層間絶縁膜及び前記複数の凸部を前記第1方向に沿って分断することを特徴とする半導体記憶装置の製造方法。 - 前記層間絶縁膜及び前記複数の凸部の前記分断は、前記埋め込み導電部の前記分断に用いられたマスクをマスクにして分断することを特徴とする請求項2記載の半導体記憶装置の製造方法。
- 前記凸部の前記主面に対して垂直な第3方向に沿った長さは、前記凸部の前記第2方向に沿った長さよりも長いことを特徴とする請求項1〜3に記載の半導体記憶装置の製造方法。
- 半導体層の主面に設けられた第1ソース領域と、
前記主面に設けられ、第1方向において第1ソース領域に対向する第1ドレイン領域と、
前記主面において前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1トンネル絶縁膜と、
前記第1トンネル絶縁膜の上に設けられた第1電極と、
を含む第1トランジスタ部と、
前記第1方向に対して非平行な第2方向において、前記第1トランジスタ部と並び、
前記主面に設けられた第2ソース領域と、
前記主面に設けられ、前記第1方向において前記第2ソース領域に対向する第2ドレイン領域と、
前記主面において前記第2ソース領域と前記第2ドレイン領域との間に設けられた第2チャネル領域と、
前記第2チャネル領域の上に設けられた第2トンネル絶縁膜と、
前記第2トンネル絶縁膜の上に設けられた第2電極と、
を含む第2トランジスタ部と、
前記第1電極の前記第2電極側の側壁に接する第1側壁部分と、前記第1電極の上面に接する第1頂部分と、前記第2電極の前記第1電極側の側壁に接する第2側壁部分と、前記第2電極の上面に接する第2頂部分と、を有する層間絶縁層と、
前記第1側壁部分と前記第2側壁部分との間に埋め込まれた埋め込み導電部を含む制御ゲート電極と、
を有する半導体記憶装置であって、
前記埋め込み導電部は、空洞に導電材料が埋め込まれた芯導電部を有し、
前記第1電極の前記第2方向に沿った側面は、前記層間絶縁膜の前記第2方向に沿った層間絶縁膜側面から後退していることを特徴とする半導体記憶装置。
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