JP2008251812A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 87
- 229910052710 silicon Inorganic materials 0.000 claims description 87
- 239000010703 silicon Substances 0.000 claims description 87
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 45
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 45
- 239000013078 crystal Substances 0.000 claims description 42
- 238000002955 isolation Methods 0.000 claims description 22
- 229910021426 porous silicon Inorganic materials 0.000 claims description 13
- 239000000969 carrier Substances 0.000 claims description 2
- 238000011109 contamination Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 164
- 238000000034 method Methods 0.000 description 13
- 238000001459 lithography Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002048 anodisation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
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Abstract
【課題】ダミーアクティブエリアの剥がれおよび自己汚染を抑制した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、バルク基板１０と、バルク基板上に設けられた埋込み絶縁膜２０と、半導体素子が形成されるアクティブエリアＡＡ、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアＤＡＡを含み、埋込み絶縁膜上に設けられた半導体層３０と、ダミーアクティブエリアの下で埋込み絶縁膜を貫通してバルク基板に達するように設けられ、ダミーアクティブエリアを支持する支持部４０とを備えている。
【選択図】図１
【解決手段】半導体装置は、バルク基板１０と、バルク基板上に設けられた埋込み絶縁膜２０と、半導体素子が形成されるアクティブエリアＡＡ、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアＤＡＡを含み、埋込み絶縁膜上に設けられた半導体層３０と、ダミーアクティブエリアの下で埋込み絶縁膜を貫通してバルク基板に達するように設けられ、ダミーアクティブエリアを支持する支持部４０とを備えている。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に係り、例えば、ＳＯＩ（Silicon On Insulator）構造上に半導体素子を有する半導体装置およびその製造方法に関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ構造上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
従来、ＦＢＣメモリは、ＳＯＩ基板を用いて形成されていた。しかし、ＳＯＩ基板は高価であるため、バルク基板上にＳＯＩ構造を形成し、このＳＯＩ構造上にＦＢＣを形成する方法が開発されている。この場合、シリコン単結晶のシードとなるシリコンゲルマニウム層をバルク基板上に形成し、このシリコンゲルマニウム層上にシリコン単結晶層をエピタキシャル成長させる。次に、素子分離領域にあるシリコン単結晶層を除去して、シリコンゲルマニウム層を部分的に露出させる。この素子分離領域からシリコンゲルマニウム層全体を除去する。さらに、シリコンゲルマニウム層とバルク基板との間にシリコン酸化膜を充填することによって、ＳＯＩ構造を形成する。
しかしながら、シリコンゲルマニウム層のエッチング量は必要最低限にする必要がある。なぜならば、シリコンゲルマニウム層は、シリコン単結晶に対して選択的にエッチング可能であるが、エッチング時間が長いとシリコン単結晶層も不要にエッチングされるからである。
ところで、ＳＴＩ形成時のＣＭＰ（Chemical Mechanical Polishing）工程でのディッシングを抑制するために、ダミーアクティブエリアを広い素子分離領域内に配置する場合がある。ダミーアクティブエリアは、通常のアクティブエリアと同じＳＯＩ構造を有するが、半導体素子は生成されない領域である。シリコンゲルマニウム層のエッチング量は上述のように必要最低限にする必要があるため、ダミーアクティブエリアが大きい場合には、シリコンゲルマニウム層が残るという問題がある。これは、シリコンゲルマニウムによる自己汚染につながる。また、残存するシリコンゲルマニウムが酸化されることによって、ダミーアクティブエリアがバルク基板から剥がれてしまうという問題も生じる。
ダミーアクティブエリアが小さい場合には、シリコンゲルマニウム層が完全にエッチングされ、ダミーアクティブエリアがバルク基板から剥がれてしまうという問題も生じる。
2004 Symposium on VLSI Technology Digest of Technical Papers, p.30
2004 Symposium on VLSI Technology Digest of Technical Papers, p.30
ダミーアクティブエリアの剥がれおよび自己汚染を抑制した半導体装置およびその製造方法を提供する。
本発明に係る実施形態に従った半導体装置は、バルク基板と、前記バルク基板上に設けられた埋込み絶縁膜と、半導体素子が形成されるアクティブエリア、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアを含み、前記埋込み絶縁膜上に設けられた半導体層と、前記ダミーアクティブエリアの下で前記埋込み絶縁膜を貫通して前記バルク基板に達するように設けられ、前記ダミーアクティブエリアを支持する支持部とを備えている。
本発明に係る実施形態に従った半導体装置の製造方法は、前記バルク基板上にシリコンゲルマニウム層を形成し、前記シリコンゲルマニウム層上に第1のシリコン単結晶層を形成し、半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の一部を除去し、前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の前記一部を除去することによって形成されたトレンチ内にシリコン柱を形成するとともに、前記第1のシリコン単結晶層上に第２のシリコン単結晶層を形成し、前記素子分離領域にある前記第1および前記第２のシリコン単結晶層および前記シリコンゲルマニウム層を除去し、前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記シリコンゲルマニウム層を選択的に除去し、前記前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層の下に絶縁膜を埋め込むことを具備する。
本発明に係る実施形態に従った半導体装置の製造方法は、バルク基板上にマスク層を形成し、半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記マスク層の一部を除去し、前記マスク層で被覆されていない前記バルク基板の表面を選択的に多孔質化することによって、多孔質シリコン層を形成し、かつ、前記マスク層の下にシリコン柱を形成し、前記マスク層を除去し、前記多孔質シリコン層および前記シリコン柱上にシリコン単結晶を形成し、前記素子分離領域にある前記シリコン単結晶層および前記多孔質シリコン層を除去し、前記ダミーアクティブエリアにある前記シリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記多孔質シリコン層を選択的に除去し、前記前記ダミーアクティブエリアにある前記シリコン単結晶層の下に絶縁膜を埋め込むことを具備する。
本発明による半導体装置およびその製造方法は、ダミーアクティブエリアの剥がれおよび自己汚染を抑制することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第1の実施形態）
図１（Ａ）および図１（Ｂ）は、本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図および断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。このＦＢＣメモリは、バルクシリコン基板１０（以下、バルク基板１０）と、埋込み絶縁膜２０（以下、ＢＯＸ（Buried Oxide）層２０）と、シリコン単結晶層３０（以下、シリコン層３０）と、支持部４０と、ソース層Ｓと、ドレイン層Ｄと、ゲート絶縁膜５０と、ゲート電極６０と、側壁層７０と、シリサイド層８０、８１と、ライナ層９０と、層間絶縁膜１００と、コンタクトプラグＣＰと、ソース線ＳＬと、ビット線ＢＬとを備えている。
図１（Ａ）および図１（Ｂ）は、本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図および断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。このＦＢＣメモリは、バルクシリコン基板１０（以下、バルク基板１０）と、埋込み絶縁膜２０（以下、ＢＯＸ（Buried Oxide）層２０）と、シリコン単結晶層３０（以下、シリコン層３０）と、支持部４０と、ソース層Ｓと、ドレイン層Ｄと、ゲート絶縁膜５０と、ゲート電極６０と、側壁層７０と、シリサイド層８０、８１と、ライナ層９０と、層間絶縁膜１００と、コンタクトプラグＣＰと、ソース線ＳＬと、ビット線ＢＬとを備えている。
ＢＯＸ層２０は、バルク基板１０上に設けられている。シリコン層３０は、半導体素子が形成される通常のアクティブエリアＡＡと、半導体素子が形成されないダミーアクティブエリアＤＡＡとを含む。ダミーアクティブエリアＤＡＡは、アクティブエリアＡＡから分離されており、素子分離ＳＴＩ（Shallow Trench Isolation）内に配置されている。ダミーアクティブエリアＤＡＡは、素子分離ＳＴＩ形成時に広い素子分離領域がＣＭＰによってえぐられること（ディッシング）を抑制するために設けられている。支持部４０は、例えば、シリコン単結晶からなり、ダミーアクティブエリアＤＡＡの下でＢＯＸ層２０を貫通してバルク基板１０に達するように設けられている。これにより、支持部４０は、ダミーアクティブエリアＤＡＡをバルク基板１０に対して固定し、かつ、これを支持する。
シリコン層３０内には、ｎ型ソース層Ｓおよびｎ型ドレイン層Ｄが形成されている。ｐ型ボディＢは、ソース層Ｓとドレイン層Ｄとの間に設けられている。ボディＢは、電気的に浮遊状態であり、データを記憶するためにホールを蓄積または放出する。ゲート絶縁膜５０はボディＢ上に設けられている。ゲート絶縁膜５０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または、高誘電体膜（例えば、ＨｆＳｉＯ）等からなる。ゲート電極６０は、例えば、ポリシリコンからなり、ゲート絶縁膜５０上に設けられている。ゲート電極６０は、ワード線ＷＬとしての機能も兼ねている。側壁層７０は、例えば、シリコン酸化膜またはシリコン窒化膜からなり、ゲート電極６０の側面に設けられている。側壁層７０は、ソース層Ｓ、ドレイン層Ｄおよびシリサイド層８０を自己整合的に形成するために設けられている。
ソース層Ｓおよびドレイン層Ｄ上には、コンタクト抵抗を低減するためにシリサイド層８０が設けられている。ゲート電極６０上には、ゲート抵抗を低減するためにシリサイド層８１が設けられている。シリサイド層８０、８１は、例えば、ニッケルシリサイドである。シリサイド層８０は、ダミーアクティブエリアＤＡＡ上にも設けられても差し支えない。シリサイド層８０がダミーアクティブエリアＤＡＡ上に形成されたとしても、上記ダミーアクティブエリアＤＡＡの効果（ディッシング抑制効果）を得ることができるからである。ライナ層９０は、例えば、シリコン窒化膜からなり、ゲート電極６０および側壁層７０を被覆するように設けられている。
層間絶縁膜１００は、メモリセルＭＣおよびダミーアクティブエリアＤＡＡ上に設けられている。コンタクトプラグＣＰは層間絶縁膜１００を貫通してシリサイド層８０に接触する。コンタクトプラグＣＰは、ソース層Ｓをソース線ＳＬに電気的に接続し、ドレイン層Ｄをビット線ＢＬに電気的に接続する。ビット線ＢＬは、ワード線ＷＬの延伸方向に対して直交する方向に延伸している。これにより、ワード線ＷＬとビット線ＢＬとの交点に位置するメモリセルＭＣを選択することができる。ソース線ＳＬは、ワード線ＷＬと同じ方向に延伸している。ビット線ＢＬおよびソース線ＳＬは、例えば、銅からなる。
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に位置し、ボディＢに蓄積されたホール数によって論理データ（“１”または“０”）を格納することができる。メモリセルＭＣは、例えば、ｎ型ＭＩＳＦＥＴ（Metal-Isolator-Semiconductor Field Effect Transistor）で構成されている。メモリセルＭＣがｎ型ＭＩＳＦＥＴである場合、例えば、ボディＢに蓄積されているホールが多数の場合をデータ“１”とし、それが少数の場合をデータ“０”とする。
支持部４０は、ソース層Ｓおよびドレイン層Ｄの直下およびダミーアクティブエリアＤＡＡの直下に設けられている。図１（Ａ）に示すように、バルク基板１０の表面の上方から見た平面図では、支持部４０の周縁は、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡの各周縁の内側にある。これにより、少なくともダミーアクティブエリアＤＡＡの周縁と支持部４０の周縁で囲まれた部分（ＤＡＡ内であって、支持部ではない部分）は、アクティブエリアＡＡとSi層の高さが同一になるため、ＳＴＩ形成時のＣＭＰでのディッシングを抑制することが可能となる。また、ボディＢをバルク基板１０から絶縁しつつ、支持部４０は、アクティブエリアＡＡを支持することができる。
支持部４０がダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡを支持することによって、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡが、製造工程中に剥がれることがない。
支持部４０は、選択的にダミーアクティブエリアＤＡＡのみに不純物を注入することによって導電体としてもよい。この場合、ダミーアクティブエリアＤＡＡの電位をバルク基板１０と同電位にすることができる。ダミーアクティブエリアＤＡＡが電気的に浮遊状態である場合、製造中にダミーアクティブエリアＤＡＡに電荷が蓄積されることによって、ＢＯＳ層２０またはメモリセルＭＣを破壊するおそれがある。また、ダミーアクティブエリアＤＡＡが電気的に浮遊状態であることによって、メモリセルＭＣの特性が不安定になるなどの悪影響を与えるおそれがある。しかし、本実施形態のように、ダミーアクティブエリアＤＡＡの電位がバルク基板１０の電位に固定されていれば、上記問題は生じない。
本実施形態において、支持部４０は、ソース層Ｓおよびドレイン層Ｄの両方の直下に設けられているが、支持部４０は、ソース層Ｓまたはドレイン層Ｄの一方の直下に設けられていてもよい。この場合、ソース層Ｓ、ドレイン層Ｄまたはバルク基板１０と逆導電型の半導体で支持部４０を形成する。これにより、ソース−基板間およびドレイン−基板間をｐｎ接合で分離することができるからである。例えば、ソース層Ｓおよびドレイン層Ｄをｎ型半導体、バルク基板１０をｐ型半導体とした場合、支持部４０をｎ型半導体で形成すればよい。これにより、ｐｎ接合がソース−基板間、および、ドレイン−基板間に形成され、ソース−基板間、および、ドレイン−基板間が分離される。
さらに、支持部４０は、ボディＢの直下に設けてもよい。ただし、ボディＢは電気的に浮遊状態である必要がある。このため、支持部４０を、ボディＢまたはバルク基板１０と逆導電型の半導体で形成する必要がある。これにより、ボディ−基板間をｐｎ接合で分離することができるからである。例えば、ボディＢおよびバルク基板１０がｐ型半導体である場合、支持部４０をｎ型半導体として形成すればよい。これにより、ボディＢとバルク基板１０との間にｐｎ接合が形成され、ボディＢとバルク基板１０とが分離される。
次に、本実施形態によるＦＢＣメモリの製造方法を説明する。図２（Ａ）から図７（Ｂ）は、本実施形態による製造方法を示す断面図または平面図である。各図の（Ａ）は、平面図を示し、（Ｂ）は、断面図を示す。まず、バルク基板１０を準備する。図２（Ａ）および図２（Ｂ）に示すように、バルク基板１０の表面上にシリコンゲルマニウム層２５をエピタキシャル成長させる。続いて、シリコンゲルマニウム層２５上に、第１のシリコン単結晶層としてのシリコン層３１をエピタキシャル成長させる。シリコンゲルマニウム層２５はバルク基板１０のシリコンの結晶方位に従って単結晶状態で成長する。シリコン層３１は、シリコンゲルマニウム層２５の結晶方位に従って単結晶状態で成長する。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、図３（Ａ）および図３（Ｂ）に示すように、支持部４０の形成領域にあるシリコン層３１およびシリコンゲルマニウム層２５を選択的に除去する。支持部４０の形成領域は、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡの範囲内にあるので、この工程で除去されるシリコン層３１およびシリコンゲルマニウム層２５は、必然的にアクティブエリアＡＡおよびダミーアクティブエリアＤＡＡ内にあるシリコン層３１およびシリコンゲルマニウム層２５の一部となる。
次に、バルク基板１０およびシリコン層３１上にさらに第２のシリコン単結晶層としてのシリコン層３２をエピタキシャル成長させる。これにより、図４（Ａ）および図４（Ｂ）に示すように、トレンチ３５内にシリコン層３２が充填され、支持部（シリコン柱）４０が形成される。また、シリコン層３２は、シリコン層３１上にも形成される。シリコン柱４０以外のシリコン層３１および３２は、シリコン層３０とする。
次に、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡを被覆するマスク層４２を形成する。素子分離領域ＩＲにあるシリコン層３０の表面は露出されている。マスク層４２は、例えば、シリコン窒化膜からなり、リソグラフィおよびＲＩＥを用いて加工される。続いて、マスク層４２をマスクとして用いて、リソグラフィおおよびＲＩＥを用いて、図５（Ａ）および図５（Ｂ）に示すように、素子分離領域ＩＲのシリコン層３０およびシリコンゲルマニウム層２５を異方的にエッチングする。
さらに、図６（Ａ）および図６（Ｂ）に示すように、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡにあるシリコン層３０およびシリコン柱４０を残置させたまま、シリコン層３０の下にあるシリコンゲルマニウム層２５を選択的かつ等方的にエッチングする。
次に、図７（Ａ）および図７（Ｂ）に示すように、シリコンゲルマニウム層２５を除去することによって形成された空間に埋込み絶縁膜２０を埋め込む。埋込み絶縁膜２０は、例えば、熱酸化またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）またはプラズマＣＶＤにより埋め込まれる。さらに、素子分離領域ＩＡにも埋込み絶縁膜２０を形成する。ＣＭＰを用いて、埋込み絶縁膜２０をマスク層４２の表面レベルまで研磨する。これにより、図７（Ｂ）に示す構造が得られる。この一連の工程で、支持部４０がダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡをバルク基板１０に対して固定しているので、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡはプロセス中に剥がれない。
その後、ウェットエッチングを用いて、埋込み絶縁膜２０の高さ調整を行う。マスク層４２を除去する。その後、既知のＣＭＯＳプロセスを用いて、図１（Ｂ）に示すように、アクティブエリアＡＡ上に半導体素子が形成される。
本実施形態では、支持部４０は、バルク基板１０の表面上方から見たときに、ダミーアクティブエリアＤＡＡの範囲内に設けられている。支持部４０の中心（重心）は、ダミーアクティブエリアＤＡＡの中心（重心）とほぼ一致する。このように、支持部４０を形成することによって、ダミーアクティブエリアＤＡＡの周縁から支持部４０の周縁までの距離、即ち、シリコンゲルマニウム層２５のエッチング距離が、一方に偏らず、支持部４０の中心（重心）に関して対称となる。これにより、シリコンゲルマニウム層２５のエッチング残りが生じず、尚且つ、シリコン層３０および支持部４０が過剰にエッチングされることを抑制することができる。その結果、本実施形態は、ダミーアクティブエリアＤＡＡの剥がれおよびゲルマニウムによる自己汚染を抑制することができる。ダミーアクティブエリアＤＡＡは、ＣＭＰ等によるアクティブエリアＡＡ周囲のディシングを抑制することができる。ゲルマニウム汚染の抑制は、トランジスタ特性を安定化させる。また、既知のＣＭＯＳプロセスを用いて、ダミーアクティブエリアＤＡＡ上あるいはその周辺にダミーゲート（図示せず）を形成してもよい。ダミーゲートは、層間絶縁膜１００の平坦化ＣＭＰ工程においてディッシングが起こらないようにするために設けられる。
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従ったＦＢＣメモリの平面図である。第２の実施形態では、ダミーアクティブエリアＡＡがストライプ状に形成されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第２の実施形態の断面図は、図１（Ｂ）と同様であるので、その図示を省略する。
図８は、本発明に係る第２の実施形態に従ったＦＢＣメモリの平面図である。第２の実施形態では、ダミーアクティブエリアＡＡがストライプ状に形成されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第２の実施形態の断面図は、図１（Ｂ）と同様であるので、その図示を省略する。
第２の実施形態によるＦＢＣメモリの製造方法は、第１の実施形態のそれと類似するので、それらの相違する工程のみを説明する。図９は、図３（Ａ）に対応する平面図である。第２の実施形態では、図９に示すように、ダミーアクティブエリアＤＡＡにおける支持部４０の形成領域がストライプ状である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３１およびシリコンゲルマニウム層２５は図９に示すパターンにエッチングされ、これにより、トレンチ３５が形成される。
図１０は、図５（Ａ）に対応する平面図である。第２の実施形態では、図１０に示すように、ダミーアクティブエリアＤＡＡの形成領域がストライプ状である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３０およびシリコンゲルマニウム層２５は図１０に示すパターンにエッチングされる。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従ったＦＢＣメモリの平面図である。第３の実施形態では、ダミーアクティブエリアＡＡがラダー状（格子状）に形成されている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図１１は、本発明に係る第３の実施形態に従ったＦＢＣメモリの平面図である。第３の実施形態では、ダミーアクティブエリアＡＡがラダー状（格子状）に形成されている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
第３の実施形態によるＦＢＣメモリの製造方法は、第１の実施形態のそれと類似するので、それらの相違する工程のみを説明する。図１２は、図３（Ａ）に対応する平面図である。第３の実施形態では、図１２に示すように、ダミーアクティブエリアＤＡＡにおける支持部４０の形成領域がラダー状（格子状）である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３１およびシリコンゲルマニウム層２５は図１２に示すパターンにエッチングされ、これにより、トレンチ３５が形成される。
図１３は、図５（Ａ）に対応する平面図である。第３の実施形態では、図１３に示すように、ダミーアクティブエリアＤＡＡの形成領域がラダー状（格子状）である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３０およびシリコンゲルマニウム層２５は図１３に示すパターンにエッチングされる。素子分離領域ＩＡは、図１３に示すように、ダミーアクティブエリアＤＡＡ内にも設けられている。従って、シリコン層３０およびシリコンゲルマニウム層２５のエチングは、ダミーアクティブエリアＤＡＡ内の素子分離領域ＩＡからも行われる。これにより、シリコンゲルマニウム層２５が残らずエッチングされる。第３の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
第１から第３の実施形態において、ダミーアクティブエリアＤＡＡの端から支持部４０の端までの距離（図１４（Ａ）および図１４（Ｂ）に示すｙ）は、シリコンゲルマニウム層２５がサイドエッチングされる距離ｘと同程度かそれ以下である必要がある。これにより、シリコンゲルマニウム層２５が残らずエッチングされる。シリコンに対するシリコンゲルマニウムのエッチング選択比が大きい場合、ｘとともにｙの値を大きくすることができる。
（第４の実施形態）
図１５から図１９は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図である。第４の実施形態による製造方法は、第１の実施形態における図１（Ａ）および図１（Ｂ）に示した構造を形成する。各図の（Ａ）は、平面図を示し、（Ｂ）は、断面図を示す。まず、バルク基板１０を準備する。続いて、図１５（Ａ）および図１５（Ｂ）に示すようにマスク層２００をバルク基板１０上に堆積する。マスク層２００は、例えば、シリコン酸化膜、シリコン窒化膜、フォトレジスト等の絶縁膜である。リソグラフィ技術およびＲＩＥを用いて支持部４０の形成領域以外の領域にあるマスク層２００を選択的に除去する。
図１５から図１９は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図である。第４の実施形態による製造方法は、第１の実施形態における図１（Ａ）および図１（Ｂ）に示した構造を形成する。各図の（Ａ）は、平面図を示し、（Ｂ）は、断面図を示す。まず、バルク基板１０を準備する。続いて、図１５（Ａ）および図１５（Ｂ）に示すようにマスク層２００をバルク基板１０上に堆積する。マスク層２００は、例えば、シリコン酸化膜、シリコン窒化膜、フォトレジスト等の絶縁膜である。リソグラフィ技術およびＲＩＥを用いて支持部４０の形成領域以外の領域にあるマスク層２００を選択的に除去する。
次に、マスク層２００をマスクとして用いて、バルク基板１０の表面領域に対して陽極化成を行う。これにより、図１６（Ａ）および図１６（Ｂ）に示すように、支持部４０以外のバルク基板１０の表面領域が選択的に多孔質化され、多孔質シリコン層２１０が形成される。このとき、マスク層２００の下のバルク基板１０（支持部４０）は多孔質化されない。陽極化成は、フッ酸（ＨＦ）およびエタノール溶液中で支持基板１０に電流を流す処理である。陽極化成により、バルク基板１０の表面領域に直径数ｎｍの微細な孔が形成され、これが内部へ伸長していく。その結果、バルク基板１０の表面に対して垂直方向へ延びる多くの孔が形成される。これにより、バルク基板１０の表面領域が多孔質化される。
陽極化成による電流は、マスク層２００で被覆されたバルク基板１０には流れない。このため、支持部４０となるシリコン柱がマスク層２００で被覆されている領域に残る。
次に、図１７（Ａ）および図１７（Ｂ）に示すように、マスク層２００を除去する。さらに、図１８（Ａ）および図１８（Ｂ）で多孔質シリコン層２１０および支持部４０上にシリコン単結晶層３０をエピタキシャル成長させる。
次に、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡを被覆するマスク層４２を形成する。素子分離領域ＩＲにあるシリコン層３０の表面は露出されている。マスク層４２は、例えば、シリコン窒化膜からなり、リソグラフィおよびＲＩＥを用いて加工される。続いて、マスク層４２をマスクとして用いて、リソグラフィおおよびＲＩＥを用いて、図１９（Ａ）および図１９（Ｂ）に示すように、素子分離領域ＩＲのシリコン層３０および多孔質シリコン層を異方的にエッチングする。さらに、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡにあるシリコン層３０および支持部４０を残置させたまま、シリコン層３０の下にある多孔質シリコン層２１０を選択的かつ等方的にエッチングする。これにより、図６（Ａ）および図６（Ｂ）に示す構造が得られる。多孔質シリコン層２１０のエッチングには、例えば、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いるとよい。多孔質シリコン層２１０は、シリコン単結晶からなるバルク基板１０および支持部４０、ならびに、エピタキシャル成長したシリコン層３０に対して選択的にエッチングされる。
その後、図６（Ａ）から図８を参照して説明した工程を経ることによって、図１（Ａ）および図１（Ｂ）に示すＦＢＣメモリが完成する。
また、既知のＣＭＯＳプロセスを用いて、ダミーアクティブエリアＤＡＡ上あるいはその周辺にダミーゲート（図示せず）を形成してもよい。ダミーゲートは、層間絶縁膜１００の平坦化ＣＭＰ工程においてディッシングが起こらないようにするために設けられる
第２および第３の実施形態についても、第４の実施形態と同様に陽極化成を用いて多孔質シリコン層を形成することにより製造可能である。
第２および第３の実施形態についても、第４の実施形態と同様に陽極化成を用いて多孔質シリコン層を形成することにより製造可能である。
１０…バルク基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…支持部
５０…ゲート絶縁膜
６０ゲート電極
ＡＡ…アクティブエリア
ＤＡＡ…ダミーアクティブエリア
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ
ＭＣ…メモリセル
ＢＬ…ビット線
ＳＬ…ソース線
ＷＬ…ワード線
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…支持部
５０…ゲート絶縁膜
６０ゲート電極
ＡＡ…アクティブエリア
ＤＡＡ…ダミーアクティブエリア
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ
ＭＣ…メモリセル
ＢＬ…ビット線
ＳＬ…ソース線
ＷＬ…ワード線
Claims (5)
- バルク基板と、
前記バルク基板上に設けられた埋込み絶縁膜と、
半導体素子が形成されるアクティブエリア、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアを含み、前記埋込み絶縁膜上に設けられた半導体層と、
前記ダミーアクティブエリアの下で前記埋込み絶縁膜を貫通して前記バルク基板に達するように設けられ、前記ダミーアクティブエリアを支持する支持部とを備えた半導体装置。 - 前記バルク基板の表面の上方から見た場合に、前記支持部の周縁は、前記ダミーアクティブエリアの周縁の内側にあることを特徴とする請求項１に記載の半導体装置。
- 前記アクティブエリアには、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルが形成されていることを特徴とする請求項１に記載の半導体装置。
- バルク基板上にシリコンゲルマニウム層を形成し、
前記シリコンゲルマニウム層上に第1のシリコン単結晶層を形成し、
半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の一部を除去し、
前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の前記一部を除去することによって形成されたトレンチ内にシリコン柱を形成するとともに、前記第1のシリコン単結晶層上に第２のシリコン単結晶層を形成し、
前記素子分離領域にある前記第1および前記第２のシリコン単結晶層および前記シリコンゲルマニウム層を除去し、
前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記シリコンゲルマニウム層を選択的に除去し、
前記前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層の下に絶縁膜を埋め込むことを具備した半導体装置の製造方法。 - バルク基板上にマスク層を形成し、
半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記マスク層の一部を除去し、
前記マスク層で被覆されていない前記バルク基板の表面を選択的に多孔質化することによって、多孔質シリコン層を形成し、かつ、前記マスク層の下にシリコン柱を形成し、
前記マスク層を除去し、
前記多孔質シリコン層および前記シリコン柱上にシリコン単結晶を形成し、
前記素子分離領域にある前記シリコン単結晶層および前記多孔質シリコン層を除去し、
前記ダミーアクティブエリアにある前記シリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記多孔質シリコン層を選択的に除去し、
前記前記ダミーアクティブエリアにある前記シリコン単結晶層の下に絶縁膜を埋め込むことを具備した半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007090901A JP2008251812A (ja) | 2007-03-30 | 2007-03-30 | 半導体装置およびその製造方法 |
| US12/051,053 US20080237681A1 (en) | 2007-03-30 | 2008-03-19 | Semiconductor device and manufacturing method thereof |
| KR1020080028985A KR101013629B1 (ko) | 2007-03-30 | 2008-03-28 | 반도체 디바이스 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007090901A JP2008251812A (ja) | 2007-03-30 | 2007-03-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008251812A true JP2008251812A (ja) | 2008-10-16 |
Family
ID=39792706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007090901A Pending JP2008251812A (ja) | 2007-03-30 | 2007-03-30 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080237681A1 (ja) |
| JP (1) | JP2008251812A (ja) |
| KR (1) | KR101013629B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098277A (ja) * | 2008-10-20 | 2010-04-30 | Hynix Semiconductor Inc | 半導体素子およびその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9634000B2 (en) * | 2013-03-14 | 2017-04-25 | International Business Machines Corporation | Partially isolated fin-shaped field effect transistors |
| KR20210047195A (ko) * | 2019-10-21 | 2021-04-29 | 에스케이하이닉스 주식회사 | 전자 장치 및 전자 장치의 제조 방법 |
| KR20220049654A (ko) * | 2020-10-14 | 2022-04-22 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 반도체 장치를 포함하는 웨이퍼 구조물 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110908A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法 |
| JP4176342B2 (ja) | 2001-10-29 | 2008-11-05 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置およびそのレイアウト方法 |
| JP2003243528A (ja) * | 2002-02-13 | 2003-08-29 | Toshiba Corp | 半導体装置 |
| JP2004103613A (ja) * | 2002-09-04 | 2004-04-02 | Toshiba Corp | 半導体装置とその製造方法 |
| US6787423B1 (en) * | 2002-12-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Strained-silicon semiconductor device |
| JP4651920B2 (ja) * | 2003-07-15 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100718614B1 (ko) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| JP4081071B2 (ja) * | 2004-11-26 | 2008-04-23 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| US7268023B2 (en) * | 2005-05-05 | 2007-09-11 | Micron Technology, Inc. | Method of forming a pseudo SOI substrate and semiconductor devices |
| JP4991134B2 (ja) * | 2005-09-15 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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-
2007
- 2007-03-30 JP JP2007090901A patent/JP2008251812A/ja active Pending
-
2008
- 2008-03-19 US US12/051,053 patent/US20080237681A1/en not_active Abandoned
- 2008-03-28 KR KR1020080028985A patent/KR101013629B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010098277A (ja) * | 2008-10-20 | 2010-04-30 | Hynix Semiconductor Inc | 半導体素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080089257A (ko) | 2008-10-06 |
| US20080237681A1 (en) | 2008-10-02 |
| KR101013629B1 (ko) | 2011-02-10 |
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