TWI617007B - 記憶體裝置 - Google Patents

Abstract

一種記憶體裝置包括一半導體基底，具有由一裝置隔離結構所定義出的至少一主動區。記憶體裝置更包括二個相鄰的埋入式字元線，設置於主動區的半導體基底內。記憶體裝置更包括一溝槽隔離結構，設置於該等埋入式字元線之間的該半導體基底內。

Description

記憶體裝置

本發明實施例係關於一種半導體技術，且特別是關於一種可防止行干擾(row hammer)效應的記憶體裝置及其製造方法。

半導體記憶體裝置包括記憶單元來儲存資料值。這些記憶體單元通常排列成由複數行及複數列所構成的矩陣。而動態隨機存取記憶體(dynamic random access memory,DRAM)裝置為半導體記憶體裝置的其中一種範例。隨著半導體技術的提升，動態隨機存取記憶體裝置中記憶體單元的尺寸縮小而增加記憶體單元的密度(或集積度(integration degree))。增加記憶體單元的密度可增加動態隨機存取記憶體裝置的儲存容量。

然而，當記憶體單元的密度增加，二個相鄰字元線之間的距離變窄而增加相鄰字元線之間的耦合效應。舉例來說，當記憶體矩陣中一行字元線重複啟動(activated)及更新(refreshed)時，會不斷產生雜訊或干擾於與其相鄰的一行字元線(稱為受害者(victim))，而造成位於受害字元線的記憶體單元的資料無法讀取(data corruption)。上述重複啟動及更新字元線通常稱作行干擾效應。

因此，有必要尋求一種新穎的記憶體裝置及其製 造方法，其能夠解決或改善上述的問題。

根據一些實施例，本揭露提供一種記憶體裝置，包括：一半導體基底，具有由一裝置隔離結構所定義出的至少一主動區；二個相鄰的埋入式字元線，設置於主動區的半導體基底內；以及一溝槽隔離結構，設置於埋入式字元線之間的半導體基底內。

根據一些實施例，本揭露提供一種記憶體裝置之製造方法。上述方法包括在一半導體基底上形成一第一罩幕圖案層，其中半導體基底具有由一裝置隔離結構所定義出的至少一主動區；藉由第一罩幕圖案層作為蝕刻罩幕來蝕刻半導體基底，以在主動區的半導體基底內形成二個相鄰的第一溝槽；在第一溝槽內形成二個相鄰的埋入式字元線；在第一罩幕圖案層上形成一絕緣蓋層，其中絕緣蓋層填入位於埋入式字元線上方的第一溝槽內；圖案化絕緣蓋層、第一罩幕圖案層及半導體基底，以在埋入式字元線之間的半導體基底內形成一第二溝槽，且在第二溝槽上方的絕緣蓋層內形成一第三溝槽，其中第三溝槽的寬度大於第二溝槽的寬度；以及在第二溝槽內填入一絕緣材料，以形成一溝槽隔離結構。

10‧‧‧記憶體裝置

W2、W3‧‧‧寬度

100‧‧‧半導體基底

102‧‧‧裝置隔離結構

104‧‧‧第一溝槽

110‧‧‧絕緣襯層

112‧‧‧導電層

115‧‧‧埋入式字元線

120‧‧‧第一罩幕圖案層

122‧‧‧絕緣蓋層

123‧‧‧硬式罩幕層

124‧‧‧第二罩幕圖案層

126、132‧‧‧開口

126’‧‧‧凹口

130‧‧‧光阻圖案層

140‧‧‧絕緣層

142‧‧‧絕緣間隙壁

150‧‧‧第二溝槽

152‧‧‧第三溝槽

154‧‧‧絕緣材料

154a‧‧‧溝槽隔離結構

160‧‧‧位元線接觸電極

第1A至1I圖係繪示出根據本揭露一些實施例之記憶體裝置之中間製造階段剖面示意圖。

以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

請參照第1I圖，其繪示出根據本揭露一些實施例之記憶體裝置10之剖面示意圖。在本實施例中，記憶體裝置10包括一半導體基底100。半導體基底100可為塊材矽基底。另外，半導體基底100可包括元素半導體、化合物半導體、或其組合。半導體基底100也可包括絕緣層覆矽(silicon-on-insulator,SOI)基底。

在本實施例中，半導體基底100具有由一裝置隔離結構102所定義出的至少一主動區(active area)，使相鄰的裝置(例如，記憶體單元)彼此電性隔離。在一些實施例中，裝置隔離結構102包括一介電材料，例如氧化矽、氮化矽、氮氧化矽、低介電常數(k)介電材料、其他合適的材料或其組合。在一些實施例，藉由使用隔離技術(例如，半導體局部氧化(LOCOS)、溝槽隔離等)來形成裝置隔離結構102。舉例來說，裝置隔離結構102可為利用溝槽隔離技術所形成的深溝槽隔離(deep trench isolation,DTI)結構。

在本實施例中，記憶體裝置10更包括二個相鄰的埋入式字元線115，設置於上述主動區的半導體基底100的二個相鄰的第一溝槽104內。在一些實施例中，第一溝槽104係利用 設置於半導體基底100上的第一罩幕圖案層120作為蝕刻罩幕來蝕刻半導體基底100所形成。在一些實施例中，第一罩幕圖案層120為一硬式罩幕層且可由氧化矽或其他合適的硬式罩幕材料所構成。

在一些實施例中，第一溝槽104的深度小於裝置隔離結構102的深度。再者，埋入式字元線115的頂部低於第一溝槽104的頂部。亦即，埋入式字元線115並未完全填滿第一溝槽104。在一些實施例中，埋入式字元線115包括一絕緣襯層110及一導電層112。絕緣襯層110夾設於導電層112與半導體基底100之間，以作為一閘極介電層。絕緣襯層110可包括氧化矽、氮化矽、氮氧化矽、低介電常數(k)介電材料、其他合適的材料或其組合。再者，導電層112係作為一閘極且可包括金屬或其他合適的電極材料。

在本實施例中，記憶體裝置10更包括一溝槽隔離結構154a。溝槽隔離結構154a設置於埋入式字元線115之間的半導體基底100的第二溝槽150內。在一些實施例中，溝槽隔離結構154a由氧化矽或其他合適的絕緣材料所構成。在一些實施例中，溝槽隔離結構154a的上表面低於裝置隔離結構102的上表面。再者，溝槽隔離結構154a的上表面高於埋入式字元線115的上表面，且溝槽隔離結構154a的下表面低於埋入式字元線115的下表面。在一些實施例中，溝槽隔離結構154a的深度約在40nm至70nm的範圍，而溝槽隔離結構154a的寬度約在80nm至90nm的範圍。在一些實施例中，從上視方向來看，埋入式字元線115的長度方向大體平行於溝槽隔離結構154a的長度方 向。舉例來說，從上視方向來看，埋入式字元線115及溝槽隔離結構154a為矩型，且兩者在長度延伸方向上彼此平行。

在本實施例中，記憶體裝置10更包括一絕緣蓋層122。絕緣蓋層122位於半導體基底100上方，且填入第一溝槽104以覆蓋埋入式字元線115。在一些實施例中，絕緣蓋層122提供埋入式字元線115的保護且可由氮化矽或其他合適的絕緣材料所構成。在一些實施例中，絕緣蓋層122內具有一第三溝槽152位於半導體基底100的第二溝槽150上方，且第三溝槽152的底部露出溝槽隔離結構154a。

在本實施例中，記憶體裝置10更包括一位元線接觸電極160。位元線接觸電極160設置於第三溝槽152內，使其位於埋入式字元線115之間的絕緣蓋層122內。位元線接觸電極160可作為埋入式字元線115的一共用源極電極。在一些實施例中，部分的位元線接觸電極160的下表面接觸溝槽隔離結構154a，且部分的位元線接觸電極160位於埋入式字元線115正上方。由於溝槽隔離結構154a的上表面高於埋入式字元線115的上表面，因此位元線接觸電極160並未電性接觸埋入式字元線115。在一些實施例中，位元線接觸電極160由多晶矽或其他合適的電極材料所構成。舉例來說，位元線接觸電極160可為具有n型摻雜物的多晶矽層。

第1A至1I圖係繪示出根據本揭露一些實施例之記憶體裝置之中間製造階段剖面示意圖。請參照第1A圖，其係繪示出一半導體基底100。半導體基底100可為塊材矽基底或絕緣層覆矽(SOI)基底。半導體基底100也可為摻雜(例如，具有 p型或n型摻雜物)或未摻雜。在一些實施例中，半導體基底100的半導體材料可包括矽、鍺、化合物半導體、合金半導體或其組合。

在本實施例中，可藉由使用隔離技術(例如，半導體局部氧化(LOCOS)、溝槽隔離等)來形成裝置隔離結構102於半導體基底100內以定義出的至少一主動區。舉例來說，裝置隔離結構102可為深溝槽隔離(deep trench isolation,DTI)結構且其製作可包括於半導體基底100內蝕刻出一溝槽並接著於溝槽內填入絕緣材料，例如氧化矽、氮化矽、氮氧化矽、低介電常數(k)介電材料、其他合適的材料或其組合。之後，可進行化學機械研磨(chemical mechanical polishing,CMP)製程，以去除過量的絕緣材料並將裝置隔離結構102的上表面平坦化。

接著，可藉由習知沉積(例如，化學氣相沉積(chemical vapor deposition,CVD)製程或旋轉塗佈(spin-on coating)製程)、微影及蝕刻(例如，乾蝕刻或濕蝕刻)等製程在半導體基底100上形成一第一罩幕圖案層120。之後，藉由第一罩幕圖案層120作為蝕刻罩幕來蝕刻半導體基底100，以在主動區的半導體基底100內形成二個相鄰的第一溝槽104。在一些實施例中，第一溝槽104的深度小於裝置隔離結構102的深度。

之後，在每一第一溝槽104內形成一埋入式字元線115。埋入式字元線115的頂部低於第一溝槽104的頂部。舉例來說，在每一第一溝槽104內形成一絕緣襯層110。絕緣襯層110 可包括氧化矽、氮化矽、氮氧化矽、低介電常數(k)介電材料、其他合適的材料或其組合。再者，可藉由CVD製程或熱氧化製程形成絕緣襯層110。在形成絕緣襯層110之後，可在每一第一溝槽104內形成一導電層112，例如金屬。可藉由物理氣相沉積(physical vapor deposition,PVD)製程、CVD製程或其他適合的製程而形成導電層112。在形成導電層112之後，可依序回蝕刻導電層112及絕緣襯層110，使導電層112及絕緣襯層110未完全填滿第一溝槽104。在本實施例中，絕緣襯層110及導電層112構成埋入式字元線115，其中絕緣襯層110作為一閘極介電層，而導電層112作為一閘極。

請參照第1B及1C圖，其繪示出一絕緣蓋層122及一第二罩幕圖案層124的製作。如第1B圖所示，在第一罩幕圖案層120上形成一絕緣蓋層122並填入位於埋入式字元線115上方的第一溝槽104內。在一些實施例中，絕緣蓋層122可由氮化矽或其他合適的絕緣材料所構成。再者，可藉由CVD製程或旋轉塗佈製程形成絕緣蓋層122。

之後，在絕緣蓋層122上依序形成一硬式罩幕層123及一光阻圖案層130。在一些實施例中，硬式罩幕層123可由多晶矽所構成且可藉由CVD製程或其他合適的製程所形成。再者，可藉由習知微影製程形成光阻圖案層130。在一些實施例中，光阻圖案層130具有一開口132位於埋入式字元線115之間的半導體基底100上方，且露出硬式罩幕層123。在一些實施例中，開口132的寬度約在60奈米(nm)至80奈米的範圍。

接著，可藉由蝕刻製程去除開口132下方的硬式罩幕層123，以將光阻圖案層130的開口圖案轉移至硬式罩幕層123內而形成具有開口126的第二罩幕圖案層124。開口126露出埋入式字元線115之間上方的絕緣蓋層122。之後，可進行剝除製程(例如，灰化製程)及清潔製程以去除光阻圖案層130，如第1C圖所示。

請參照第1D圖，在第二罩幕圖案層124上及開口126的側壁及底部上順應性形成一絕緣層140。在本實施例中，絕緣層140在開口126內形成一凹口126’。可理解的是可藉由調整絕緣層140的厚度來得到所需的凹口126’的寬度。在一些實施例中，絕緣層140可包括相同於絕緣蓋層122的材料。舉例來說，絕緣蓋層122及絕緣層140由氮化矽所構成。在一些實施例中，絕緣層140可包括不同於絕緣蓋層122的材料。

請參照第1E圖，在一些實施例中，可對絕緣層140進行一非等向性蝕刻，以去除位於第二罩幕圖案層124上及開口126底部的絕緣層140而於開口126內形成絕緣間隙壁142並露出絕緣蓋層122。接著，回蝕刻絕緣間隙壁142、露出的絕緣蓋層122以及位於露出的絕緣蓋層122下方的第一罩幕圖案層120。如此一來，絕緣間隙壁142的頂部低於第二罩幕圖案層124的上表面，使開口126具有一T字型並露出半導體基底100。

請參照第1F圖，進行一蝕刻製程，以將開口126的T字型圖案轉移至開口126下方的膜層。在進行上述蝕刻製程之後，去除了第二罩幕圖案層124及絕緣間隙壁142，且圖案化絕緣蓋層122、第一罩幕圖案層120及半導體基底100，以在埋入 式字元線115之間的半導體基底100內形成一第二溝槽150，且在第二溝槽150上方的絕緣蓋層122內形成一第三溝槽152，其中第二溝槽150的底部低於埋入式字元線115的底部。再者，第三溝槽152延伸於半導體基底100內，使第二溝槽150的頂部低於裝置隔離結構102的上表面。再者，第三溝槽152具有一寬度W3，其大於第二溝槽150的寬度W2。

請參照第1G圖，在絕緣蓋層122上形成一絕緣材料154並填入第二溝槽150及第三溝槽152內。在一些實施例中，絕緣材料154包括氧化矽或其他合適的絕緣材料。再者，可藉由CVD製程或旋轉塗佈製程形成絕緣材料154。之後，可進行CMP製程以去除位於絕緣蓋層122上過量的絕緣材料154。

請參照第1H圖，在進行CMP製程之後，去除位於第三溝槽152內的絕緣材料154，而餘留於第二溝槽150內的絕緣材料154形成一溝槽隔離結構154a。如此一來，溝槽隔離結構154a的上表面低於裝置隔離結構102的上表面。再者，溝槽隔離結構154a的下表面低於埋入式字元線115的下表面。在一些實施例中，溝槽隔離結構154a的深度約在40nm至70nm的範圍，而溝槽隔離結構154a的寬度約在80nm至90nm的範圍。在一些實施例中，從上視方向來看，埋入式字元線115的長度方向大體平行於溝槽隔離結構154a的長度方向。舉例來說，從上視方向來看，埋入式字元線115及溝槽隔離結構154a為矩型，且兩者在長度延伸方向上彼此平行。

請參照第1I圖，在絕緣蓋層122上形成一導電材料(未繪示)並填入第三溝槽152內。在一些實施例中，導電材 料包括金屬或其他合適的導電材料。再者，可藉由PVD製程、CVD製程或其他適合的製程形成導電材料。接著，可進行CMP製程，以去除位於絕緣蓋層122上過量的導電材料，而於第三溝槽152內形成一位元線接觸電極160。如此一來，位元線接觸電極160的下表面接觸溝槽隔離結構154a。之後，可藉由習知製程，在第1I圖的結構內部及/或上方依序形成電容接觸電極(未繪示)及電容元件(未繪示)，以完成記憶體裝置10之製作。

根據上述實施例，由於相鄰的埋入式字元線之間具有溝槽隔離結構，因此當記憶體矩陣中一行字元線可透過溝槽隔離結構阻擋來自相鄰的一行字元線的雜訊或干擾，進而防止或降低行干擾效應。再者，由於可利用同一光罩(例如，用以定義位元線接觸電極的光罩)進行微影製程，以在後續蝕刻製程中同時形成用以分別放置溝槽隔離結構及位元線接觸電極的第二溝槽及第三溝槽，因此無須額外增加光罩及形成蝕刻罩幕來定義第二溝槽便能製作溝槽隔離結構。另外，若在定義主動區時定義相鄰於埋入式字元線之間的溝槽隔離結構，會大幅縮小主動區尺寸而大幅增加製程困難度。然而，根據上述實施例，由於利用定義位元線接觸電極的光罩來製作此溝槽隔離結構，因此無須變動定義主動區的光罩，即可定義出一半尺寸的主動區面積大小。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施 例。

Claims (10)

1. 一種記憶體裝置，包括：一半導體基底，具有由一裝置隔離結構所定義出的至少一主動區；二個相鄰的埋入式字元線，設置於該主動區的該半導體基底內；以及一溝槽隔離結構，設置於該等埋入式字元線之間的該半導體基底內。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該溝槽隔離結構由氧化矽所構成。
3. 如申請專利範圍第1項所述之記憶體裝置，其中該溝槽隔離結構的上表面低於該裝置隔離結構的上表面。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該溝槽隔離結構的下表面低於該等埋入式字元線的下表面。
5. 如申請專利範圍第1項所述之記憶體裝置，更包括：一絕緣蓋層，位於該半導體基底上方且覆蓋該等埋入式字元線；以及一位元線接觸電極，設置於該等埋入式字元線之間的該絕緣蓋層內。
6. 如申請專利範圍第5項所述之記憶體裝置，其中該位元線接觸電極的下表面接觸該溝槽隔離結構。
7. 如申請專利範圍第5項所述之記憶體裝置，位元線接觸電極由多晶矽所構成。
8. 如申請專利範圍第1項所述之記憶體裝置，其中從上視方向 來看，該等埋入式字元線的長度方向大體平行於該溝槽隔離結構的長度方向。
9. 如申請專利範圍第1項所述之記憶體裝置，其中每一埋入式字元線包括：一導電層；以及一絕緣襯層，夾設於該導電層與該半導體基底之間。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該溝槽隔離結構的寬度小於裝置隔離結構之寬度。