TWI413191B - 記憶元件、記憶元件陣列及其製造方法 - Google Patents

記憶元件、記憶元件陣列及其製造方法 Download PDF

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Description

記憶元件、記憶元件陣列及其製造方法
本發明係有關於一種記憶元件，特別是有關於一種可控制通道長度之記憶元件及其製造方法。
動態隨機存取記憶體(dynamic random access memory,DRAM)係以記憶胞(memory cell)內電容器的帶電荷(charging)狀態來儲存資料。隨著DRAM體積的微小化，記憶體中記憶胞的基底面積必須不斷縮減以使積體電路能容納大量記憶胞而提高密度。然而，同時須考慮到記憶胞電容器的電極板必須有足夠大的表面積以儲存充足的電荷。目前，例如溝槽電容器(trench capacitor)，係於基底內形成一溝槽型電容儲存區，可有效縮減記憶單元所佔用的面積。
目前，半導體業界廣泛使用的垂直電晶體(vertical transistor)，可將閘極長度維持在一可得到低漏電流的適當值，不但不會降低位元線電壓，也不會增加記憶單元的橫向面積。且以直接設置在垂直電晶體下方的溝槽電容器配合上述垂直電晶體，可進一步降低佔用記憶單元的額外面積。
第1圖為習知記憶元件的剖面示意圖。記憶元件1包括一基底2、一溝槽3、一溝槽電容器4、一頂部介電層5、一閘氧化層6、一閘電極7、一源極S以及一汲極D。
溝槽3形成於基底2中。溝槽電容器4形成於溝槽3的下半部。頂部介電層5形成於溝槽3中，距離基底2表面有一段長距離。閘電極7形成於頂部介電層5上。閘氧化層6形成於閘電極7與基底2之間。源極S與汲極D形成於溝槽3兩側的基底2中。
本發明之一實施例，提供一種記憶元件，包括：一基底；一溝槽，形成於該基底中；一溝槽電容器，形成於該溝槽之下半部，包括一上電極；一領形介電層，圍繞該溝槽電容器以上之該溝槽側壁；一導電柱，填入該溝槽中並電性連接該溝槽電容器之上電極；一頂部介電層，形成於該溝槽頂部；一閘電極，形成於該頂部介電層上；以及一磊晶層，形成於該閘電極兩側之該基底上。
本發明之另一實施例，提供一種記憶元件之製造方法，包括：提供一基底；形成一溝槽於該基底中；形成一溝槽電容器於該溝槽之下半部，該溝槽電容器包括一上電極；形成一領形介電層，圍繞該溝槽電容器以上之該溝槽側壁；填入一導電柱於該溝槽中並電性連接該溝槽電容器之上電極；形成一頂部介電層於該溝槽頂部；形成一磊晶層於該基底上；以及形成一閘電極於該頂部介電層上。
本發明將頂部介電層(trench top oxide,TTO)的製作移至溝槽頂部，使其鄰接於基底表面，如此一來，在製作頂部介電層(TTO)時，由於溝槽深寬比(aspect ratio)大幅降低，提供了此沈積製程的便易性，避免習知因高深寬比(aspect ratio)造成介電層製作上的困難。且頂部介電層(TTO)的位置改變後，可增加溝槽可利用表面積，大幅提升電容器儲存效能。
本發明以在基底上成長磊晶層的方式製作出垂直電晶體的通道區，與習知在矽基底中製作通道的技術相較，有極大差異。藉由對磊晶層成長速率及時間的調整，可精準控制通道長度，例如可精準控制通道長度達到100奈米以下的尺寸。
本發明之一實施例，提供一種記憶元件陣列，包括：複數個上述之記憶元件，以一第一方向與一第二方向延伸排列；複數條字元線，覆蓋並電性連接於以該第一方向延伸排列之該等記憶元件；複數個導電插栓，形成於以該第二方向延伸排列之該等記憶元件之間；以及複數條位元線，覆蓋並電性連接於以該第二方向延伸排列之該等記憶元件、該等導電插栓與該等字元線，以使該等位元線呈現一鋸齒狀排列。
本發明利用記憶元件的錯位排列，創造出更多空間，配合上述微縮元件尺寸的製程，使在相同單位面積下，較習知容納更多記憶元件。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
請參閱第2圖，說明本發明之一實施例，一種記憶元件。記憶元件10包括一基底12、一溝槽14、一溝槽電容器16、一領形介電層18、一導電柱20、一埋藏帶22、一導電層24、一頂部介電層26、一磊晶層28、一閘氧化層30以及一閘電極32。
溝槽14形成於基底12中。溝槽電容器16形成於溝槽14的下半部，例如一金屬－絕緣層－矽(metal－insulator－silicon,MIS)電容器，其包含一上電極34。領形介電層18圍繞溝槽電容器16上方的溝槽14側壁。導電柱20形成於溝槽14中並電性連接溝槽電容器16的上電極34。埋藏帶(buried strap)22形成於溝槽14上半部的一側。導電層24填入溝槽14中，以連接埋藏帶22與導電柱20。頂部介電層26形成於溝槽14頂部。閘電極32形成於頂部介電層26上。磊晶層28形成於閘電極32兩側的基底12上。閘氧化層30形成於閘電極32與磊晶層28之間。
第3A~3N圖係說明本發明之一實施例，一種記憶元件的製造方法。請參閱第3A圖，首先，提供一基底12，例如一矽基底。接著，形成一圖案化墊層13於基底12上。墊層13可由一墊氧化層15與一墊氮化層17所構成，露出後續欲形成溝槽(deep trench,DT)的區域。之後，進行蝕刻製程，將墊層13的圖案轉移至基底12中，以形成一溝槽14。接著，形成一例如高介電材料的罩幕層19於溝槽14側壁，例如藉由原子層沈積法(Atomic Layer Deposition,ALD)順應性地形成一氧化鋁層。之後，藉由例如濕蝕刻步驟擴增未被罩幕層19覆蓋的溝槽14下半部，以形成一擴大的瓶型溝槽14’。
接著，以罩幕層19為一罩幕，進行離子摻雜並驅入基底12中，以形成一例如N＋ 或P＋ 的摻雜區，作為一埋入式電極21，如第3B圖所示。之後，進行一金屬－絕緣層－矽(metal－insulator－silicon,MIS)電容器的製作。首先，形成一下電極23於溝槽14下半部。待移除罩幕層19後，形成一電容介電層25於溝槽14側壁，例如一氮化層或其他介電常數大於7的介電材料。之後，沈積一例如摻雜多晶矽的導電層(未圖示)於墊層13上並填入溝槽14。待回蝕刻移除溝槽14上半部與墊層13表面的導電層與電容介電層25後，可獲得一上電極34。至此，即完成此MIS溝槽電容器27的製作。
接著，藉由例如低壓化學氣相沈積法(Low Pressure Chemical Vapor Deposition,LPCVD)以及乾蝕刻製程，形成一氧化層圍繞溝槽電容器27上方的溝槽14側壁，以作為一領形介電層18，且暴露出上電極34。之後，利用化學氣相沈積法及乾蝕刻製程，於溝槽14內填入一例如摻雜多晶矽的導電柱20，以電性連接溝槽電容器27的上電極34。接著，沈積一例如摻雜多晶矽的導電層24於墊層13上並填入溝槽14。之後，進行化學機械研磨(chemical mechanical polish,CMP)與回蝕刻步驟，以使導電層24距基底12表面一特定距離。
接著，請參閱第3C圖，順應性地沈積一例如摻雜多晶矽的導電層29於墊層13、領形介電層18與導電層24表面。之後，進行例如以BF2 的傾斜佈植(tilt implant)31。傾斜佈植31的角度大體小於30度。接著，例如以濕蝕刻製程來移除未受BF2 佈植的導電層29與移除導電層29後所暴露出的領形介電層18，以在導電層24與基底12之間形成一缺口33，如第3D圖所示。
之後，氮化缺口33的基底12之側壁，以形成一埋藏帶22。接著，以化學氣相沉積法，填入導電層24於上述缺口33中，並進行化學機械研磨以及乾蝕刻製程，以形成導電層24於溝槽內，如第3E圖所示，以完成埋藏帶22與導電柱20的電性連接。後續製程中，摻雜多晶矽的導電層24會在高溫製程時，將摻質擴散至缺口33之側邊基底，進而在缺口33之側邊基底中形成一摻雜區，來作為源/汲極。之後，對導電層24表面進行氧化步驟，以作為一頂部介電層26，且頂部介電層26大體和基底12表面共平面。
之後，請參閱第3F圖，沈積一例如摻雜多晶矽的導電層35並進行化學機械研磨(CMP)。待移除墊層13上的氧化層26後，對導電層35表面進行氧化步驟，以形成一溝槽上氧化層37。接著，沈積一氮化層39與一氧化層(未圖示)於墊層13與氧化層37上，搭配微影及蝕刻製程，定義主動區。之後，以習知方式，填入絕緣層及搭配蝕刻製程，以形成淺溝槽結構(Shallow trench isolation,STI)。
之後，移除墊層13，如第3G圖所示，溝槽14之上部突出基底12表面。之後，順應性地沈積一氮化層41於基底12及溝槽14之上部上。
例如以乾蝕刻製程移除基底12上的氮化層41，氮化層41將殘留於突出基底12表面之溝槽14上部之側壁。之後，成長一磊晶層28於基底12上，且磊晶層28的厚度不高於氧化層37，如第3H圖所示。磊晶層28的成長速率大體介於10~20埃/分鐘。之後，藉由例如化學氣相沈積法(chemical vapor deposition,CVD)或熱氧化法(thermal oxidation)順應性地形成一氧化層43於磊晶層28表面。
接著，順應性地形成一氮化層45於氧化層43上，如第3I圖所示。之後，沈積一氧化層47於氮化層45上並進行化學機械研磨(CMP)，以露出部分氮化層45’。
接著，以蝕刻製程，由上而下移除氮化層45’、氧化層43、溝槽上氧化層37與導電層35，以露出領形介電層18、頂部介電層26、氮化層41，如第3J圖所示。之後，再移除暴露出的氮化層41並隨後於同一位置，以熱氧化製程於磊晶層28之側壁上，形成一氧化層30，作為後續閘電極結構中的閘氧化層。
之後，全面性地沈積一導電層32於第3J圖所示的結構上，將溝槽14填滿，再搭配化學機械研磨作平坦化，如第3K圖所示。導電層32的厚度大體介於300~3000埃。接著，沈積一例如鎢/氮化鎢的導電層49與一氮化層51於導電層32上。
之後，形成一圖案化光阻層(未圖示)於導電層49上。接著，以圖案化光阻層為一罩幕，蝕刻未被光阻層覆蓋的氮化層51與導電層49，如第3L圖所示。以LPCVD沉積一例如氮化層的間隙壁層覆蓋氮化層51、導電層49及導電層32上，再配以乾蝕刻製程，形成間隙壁53後，以間隙壁53為一罩幕，續向下蝕刻導電層32、氧化層47、氮化層45、氧化層43至露出磊晶層28為止。
之後，請參閱第3M圖，對磊晶層28進行佈植步驟，以於磊晶層28上部形成一源/汲極57。在一實施例中，於源/汲極57上亦可形成一例如含鈦或鎳的金屬矽化層(silicide)(未圖示)。而後，再以LPCVD沉積一例如氮化層的間隙壁層覆蓋氮化層51、間隙壁53、導電層32及磊晶層28上，再配以乾蝕刻製程，以形成一間隙壁55，如第3M圖所示。至此，即完成一閘電極結構的製作。閘氧化層30位於閘電極32與磊晶層28之間。而磊晶層28位於閘電極32兩側的基底12上。
最後，請參閱第3N圖，全面性地沈積一氧化層59於第3M圖所示的結構，並於氧化層59中形成一導電插栓(未圖示)，以電性連接源/汲極57。
本發明將頂部介電層(trench top oxide,TTO)的製作移至溝槽頂部，使其鄰接於基底表面，如此一來，在製作頂部介電層(TTO)時，由於溝槽深寬比(aspect ratio)大幅降低，提供了此沈積製程的便易性，避免習知因高深寬比(aspect ratio)造成介電層製作上的困難。且頂部介電層(TTO)的位置改變後，可增加溝槽可利用表面積，大幅提升電容器儲存效能。
本發明以在基底上成長磊晶層的方式製作出垂直電晶體的通道區，與習知在矽基底中製作通道的技術相較，有極大差異。藉由對磊晶層成長速率及時間的調整，可精準控制通道長度，例如可精準控制通道長度達到100奈米以下的尺寸。
請參閱第4圖，說明本發明之一實施例，一種記憶元件陣列。記憶元件陣列100包括複數個如第2圖所示的記憶元件102。記憶元件102以一第一方向104與一第二方向106延伸排列。複數條字元線108覆蓋並電性連接於以第一方向104延伸排列的記憶元件102。複數個導電插栓110形成於以第二方向106延伸排列的記憶元件102之間。複數條位元線112覆蓋並電性連接於以第二方向106延伸排列的記憶元件102、導電插栓110與字元線108。值得注意的是，圖中的位元線112呈現一鋸齒狀排列。
本發明利用記憶元件的錯位排列，創造出更多空間，配合上述微縮元件尺寸的製程，使在相同單位面積下，較習知容納更多記憶元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 習知部分(第1圖)
1．．．記憶元件
2．．．基底
3．．．溝槽
4．．．溝槽電容器
5．．．頂部介電層
6．．．閘氧化層
7．．．閘電極
S．．．源極
D．．．汲極
本發明部分(第2圖、第3A~3N圖及第4圖)
10．．．記憶元件
12．．．基底
13．．．墊層
14．．．溝槽
14’．．．瓶型溝槽
15．．．墊氧化層
16．．．溝槽電容器
17．．．墊氮化層
18．．．領形介電層
19．．．罩幕層
20．．．導電柱
21．．．摻雜區
22．．．埋藏帶
23．．．下電極
24．．．導電層
25．．．電容介電層
26．．．頂部介電層(氧化層)
27．．．MIS電容器
28．．．磊晶層
29、35、49．．．導電層
30．．．閘氧化層(氧化層)
31．．．傾斜佈植
32．．．閘電極(導電層)
33．．．缺口
34．．．上電極
37．．．溝槽上氧化層
39、41、45、45’、51．．．氮化層
43、47、59．．．氧化層
53、55．．．間隙壁
57．．．源/汲極
100．．．記憶元件陣列
102．．．記憶元件
104．．．記憶元件排列之第一方向
106．．．記憶元件排列之第二方向
108．．．字元線
110．．．導電插栓
112．．．位元線
第1圖為習知記憶元件之剖面示意圖。
第2圖為本發明之一實施例，一記憶元件之剖面示意圖。
第3A~3N圖為本發明之一實施例，一記憶元件之製造方法。
第4圖為本發明之一實施例，一記憶元件陣列之上視圖。
10．．．記憶元件
12．．．基底
14．．．溝槽
16．．．溝槽電容器
18．．．領形介電層
20．．．導電柱
22．．．埋藏帶
24．．．導電層
26．．．頂部介電層(氧化層)
28．．．磊晶層
30．．．閘氧化層(氧化層)
32．．．閘電極(導電層)
34．．．上電極

Claims (14)

  1. 一種記憶元件，包括：一基底；一溝槽，形成於該基底中；一溝槽電容器，形成於該溝槽之下半部，且該溝槽電容器係包括一上電極；一領形介電層，圍繞該溝槽電容器以上之該溝槽側壁；一導電柱形成於該溝槽中並電性連接該溝槽電容器之上電極；一頂部介電層，形成於該溝槽頂部；一閘電極，形成於該頂部介電層上；一磊晶層，形成於該閘電極兩側之該基底上；以及一通道，形成於該磊晶層中，其中該通道之長度係由該磊晶層之厚度所控制。
  2. 如申請專利範圍第1項所述之記憶元件，其中該溝槽電容器係為一金屬-絕緣層-矽(metal-insulator-silicon,MIS)電容器。
  3. 如申請專利範圍第1項所述之記憶元件，更包括一埋藏帶(buried strap)，形成於該溝槽上半部之一側。
  4. 如申請專利範圍第3項所述之記憶元件，更包括一導電層，填入該溝槽中，以連接該埋藏帶與該導電柱。
  5. 如申請專利範圍第1、2、3或4項所述之記憶元件，更包括一閘氧化層，形成於該閘電極與該磊晶層之間。
  6. 一種記憶元件陣列，包括：複數個如申請專利範圍第1項所述之記憶元件，以一 第一方向與一第二方向延伸排列；複數條字元線，覆蓋並電性連接於以該第一方向延伸排列之該等記憶元件；複數個導電插栓，形成於以該第二方向延伸排列之該等記憶元件之間；以及複數條位元線，覆蓋並電性連接於以該第二方向延伸排列之該等記憶元件、該等導電插栓與該等字元線，以使該等位元線呈現一鋸齒狀排列。
  7. 一種記憶元件之製造方法，包括：提供一基底；形成一溝槽於該基底中；形成一溝槽電容器於該溝槽之下半部，該溝槽電容器包括一上電極；形成一領形介電層，圍繞該溝槽電容器以上之該溝槽側壁；填入一導電柱於該溝槽中並電性連接該溝槽電容器之上電極；形成一頂部介電層於該溝槽頂部；形成一磊晶層於該基底上；形成一閘電極於該頂部介電層上；以及形成一通道於該磊晶層中，其中該通道之長度係由該磊晶層之厚度所控制。
  8. 如申請專利範圍第7項所述之記憶元件之製造方法，其中係形成一金屬-絕緣層-矽(metal-insulator-silicon,MIS)電容器於該溝槽之下半部。
  9. 如申請專利範圍第7項所述之記憶元件之製造方 法，其中係藉由高密度電漿(high density plasma,HDP)形成該頂部介電層於該溝槽頂部。
  10. 如申請專利範圍第7項所述之記憶元件之製造方法，其中形成該磊晶層於該基底上之速率大體介於10~20埃/分鐘。
  11. 如申請專利範圍第7項所述之記憶元件之製造方法，其中該磊晶層係位於該閘電極之兩側。
  12. 如申請專利範圍第7項所述之記憶元件之製造方法，更包括形成一埋藏帶(buried strap)於該溝槽上半部之一側。
  13. 如申請專利範圍第12項所述之記憶元件之製造方法，更包括填入一導電層於該溝槽中，以連接該埋藏帶與該導電柱。
  14. 如申請專利範圍第7項所述之記憶元件之製造方法，更包括形成一閘氧化層於該閘電極與該磊晶層之間。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101075490B1 (ko) * 2009-01-30 2011-10-21 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
US8274110B2 (en) 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
TWI469299B (zh) * 2009-11-17 2015-01-11 Taiwan Memory Corp 埋藏位元線及其製造方法
US7948027B1 (en) * 2009-12-10 2011-05-24 Nanya Technology Corp. Embedded bit line structure, field effect transistor structure with the same and method of fabricating the same
US10181472B1 (en) * 2017-10-26 2019-01-15 Nanya Technology Corporation Memory cell with vertical transistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200525755A (en) * 2004-01-30 2005-08-01 Nanya Technology Corp Memory cell with a vertical transistor and fabrication method thereof
TW200709345A (en) * 2005-08-23 2007-03-01 Nanya Technology Corp Method of fabricating a trench capacitor having increased capacitance

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
DE10136333A1 (de) * 2001-07-26 2003-03-06 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor
TW571377B (en) * 2002-08-05 2004-01-11 Nanya Technology Corp Measurement of S/D depth

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200525755A (en) * 2004-01-30 2005-08-01 Nanya Technology Corp Memory cell with a vertical transistor and fabrication method thereof
TW200709345A (en) * 2005-08-23 2007-03-01 Nanya Technology Corp Method of fabricating a trench capacitor having increased capacitance

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