KR20120004881A - 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 수직형 트랜지스터 및 매몰 비트라인을 갖는 반도체 메모리소자는, 기판에 형성된 트랜치에 의해 상부로 돌출된 형태의 액티브영역과, 액티브영역의 상부에 배치되는 제1 불순물영역과, 액티브영역의 하부에 배치되는 제2 불순물영역과, 제1 불순물영역 및 제2 불순물영역 사이의 액티브영역의 측면을 따라 배치되는 게이트절연막과, 게이트절연막 위에 배치되는 게이트전극막과, 그리고 트랜치의 하부에서 라이너막에 의해 제2 불순물영역과 이격되도록 배치되는 금속막과, 금속막 위에서 제2 불순물영역과 직접 접촉되도록 배치되는 폴리실리콘막으로 이루어진 매몰된 비트라인을 구비한다.

Description

수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자 및 그 제조방법{Semiconductor memory device having vertical transistor and buried bit line and method of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자 및 그 제조방법에 관한 것이다.
최근 모바일 기기의 보급이 확대되고 디지털 가전 제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체소자의 집적도도 급격하게 증가하고 있다. 특히 디램(DRAM) 소자나 플래시 메모리소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 일반적으로 디램 소자는 트랜지스터와 커패시터로 구성되는데, 트랜지스터는 실리콘기판에 형성되고 그 위에 커패시터가 배치되는 적층형 구조를 갖는다.
트랜지스터와 커패시터와의 전기적 연결을 위해 하부의 트랜지스터의 소스영역과 상부의 커패시터의 하부전극 사이에는 스토리지노드 컨택이 배치된다. 또한 트랜지스터의 드레인영역은 비트라인 컨택을 통해 비트라인과 전기적으로 연결된다. 이와 같이 플래너(planar) 구조의 트랜지스터와, 그 위에 커패시터를 배치시키는 구조에 있어서, 트랜지스터와 커패시터 사이에는 워드라인, 비트라인과 같은 신호전송을 위한 막들이 배치되는데, 이 막들이 차지하는 공간으로 인해 커패시터의 용량을 증대시키는데 한계를 나타내고 있는 실정이다. 더욱이 플래너 구조의 트랜지스터는 게이트 폭이 40nm 이하로 좁아지면, 보다 많은 전력이 소모되고 소스영역과 드레인영역 사이에서의 누설전류인 바디 커런트(body current)의 양이 급격하게 증가한다는 문제가 있다. 따라서 최근에는 수직형 트랜지스터에 대한 연구가 활발하게 이루어지고 있다.
도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내 보인 도면이다. 도 1을 참조하면, 수직형 트랜지스터(100)는, 실리콘기판(110)의 하부 일 측면에 드레인영역(112)이 배치되고 실리콘기판(110)의 상부 일 측면에 소스영역(114)이 배치되는 구조를 갖는다. 드레인영역(112)과 소스영역(114) 사이에는 채널영역(116)이 형성되고, 채널영역(116) 위의 실리콘기판(110) 측면상에는 게이트절연막(118) 및 게이트전극(120)이 순차적으로 배치된다. 이와 같은 수직형 트랜지스터(100)를 디램(DRAM) 소자에 적용시킬 경우, 드레인영역(112)에는 비트라인(Bit Line)이 연결되고, 소스영역(114)에는 스토리지노드(Storage Node)가 연결된다. 이때 비트라인은 실리콘기판(110)의 하부 측면에 매몰된 형태로 배치되므로 상부의 스토리지노드가 형성될 공간을 감소시키지 않으며, 이에 따라 높은 집적도에도 불구하고 데이터 저장능력을 향상시킬 수 있게 된다.
그런데 이와 같은 수직형 트랜지스터를 형성하기 위해서는 실리콘기판(110)의 하부 일 측면에 드레인영역(112)을 형성하여야 하는데 이 과정이 용이하지 않다는 문제가 있다. 예컨대 드레인영역(112)을 형성하기 전에 드레인영역(112)이 형성될 실리콘기판(110)의 하부 일 측면상에 고농도로 도핑된 도전막을 형성하고, 이 도전막 내에 도핑되어 있는 도펀트를 실리콘기판(110)에 확산시킴으로써 드레인영역(112)을 형성할 수 있다. 그러나 이 경우 드레인영역(112)의 크기나 도펀트 농도를 적절하게 조정하는 것이 용이하지 않으며, 그 공정 또한 매우 복잡함에 따른 양산성 저하와 같은 한계가 있다.
본 발명이 해결하려는 과제는, 수직형 트랜지스터의 드레인영역과 매몰된 비트라인 사이에 오믹 컨택을 형성하면서 그 제조공정이 간단한 반도체 메모리소자 및 그 제조방법을 제공하는 것이다.
본 발명의 일 예에 따른 반도체 메모리소자는, 기판에 형성된 트랜치에 의해 상부로 돌출된 형태의 액티브영역과, 액티브영역의 상부에 배치되는 제1 불순물영역과, 액티브영역의 하부에 배치되는 제2 불순물영역과, 제1 불순물영역 및 제2 불순물영역 사이의 액티브영역의 측면을 따라 배치되는 게이트절연막과, 게이트절연막 위에 배치되는 게이트전극막과, 그리고 트랜치의 하부에서 라이너막에 의해 제2 불순물영역과 이격되도록 배치되는 금속막과, 금속막 위에서 제2 불순물영역과 직접 접촉되도록 배치되는 폴리실리콘막으로 이루어진 매몰된 비트라인을 구비한다.
본 발명의 일 예에 따른 반도체 메모리소자의 제조방법은, 기판에 트랜치를 형성하여 상부로 돌출되는 형태의 액티브영역을 한정하는 단계와, 트랜치가 형성된 기판 위에 제1 라이너막을 형성하는 단계와, 트랜치의 하부의 제1 라이너막 위에 금속막을 형성하는 단계와, 금속막 위의 제1 라이너막을 선택적으로 제거하여 액티브영역의 일 측면 하부가 선택적으로 오픈되는 오픈영역을 형성하는 단계와, 그리고 금속막 위에 액티브영역의 오픈된 영역과 직접 접촉하는 폴리실리콘막을 형성하여 금속막 및 폴리실리콘막으로 이루어지는 매몰 비트라인을 형성하는 단계를 포함한다.
일 예에서, 상기 금속막을 형성하는 단계는, 트랜치가 채워지도록 제1 라이너막 위에 금속막을 형성하는 단계와, 금속막에 대한 제1 식각을 수행하여 제1 두께의 금속막을 형성하는 단계와, 제1 두께의 금속막 위에서 노출되는 제1 라이너막을 일정 두께 제거하는 단계와, 일정 두께만큼 제거된 제1 라이너막 위에 스페이서 형태의 제2 라이너막을 형성하는 단계와, 그리고 제1 두께의 금속막에 대한 제2 식각을 수행하여 제2 두께의 금속막을 형성하는 단계를 포함한다.
이 경우, 상기 액티브영역의 일 측면 하부를 선택적으로 오픈시키는 단계는, 제2 두께의 금속막 위에서 노출되는 제1 라이너막 및 제2 라이너막 위에 스페이서 형태의 제3 라이너막을 형성하는 단계와, 제3 라이너막 내의 트랜치를 채우는 희생막을 형성하는 단계와, 액티브영역의 일 측면에 인접한 제3 라이너막 상부를 선택적으로 노출시키는 단계와, 노출된 제3 라이너막을 제거하여 금속막 위의 제1 라이너막을 노출시키는 단계와, 그리고 희생막 및 제1 라이너막의 노출부분을 제거하여 액티브영역의 일측면 하부를 노출시키는 단계를 포함할 수 있다.
본 발명에 따르면, 금속막을 매몰 비트라인 접합영역에 직접 접촉시킬 경우 그 접촉면에 오믹컨택을 형성하기 위해 도펀트 농도를 높게 유지하여야 하지만, 본 발명의 경우 폴리실리콘막이 매몰 비트라인 접합영역에 직접 접촉됨에 따라 자연스럽게 오믹컨택이 형성되므로 보다 낮은 도펀트 농도로 폴리실리콘막을 도핑시켜도 되며, 이에 따라 매몰 비트라인 접합영역의 도핑 프로파일을 보다 용이하게 형성할 수 있다. 더욱이 오믹컨택 형성을 위한 별도의 금속실리사이드가 불필요하므로, 종래의 금속실리사이드가 후속의 열처리에 의해 그 두께가 불균일해지고, 그에 따라 소자의 안정성을 저해하는 문제가 발생되지 않는다. 또한 비트라인의 상부에 폴리실리콘막이 배치되므로, 후속 공정에서 폴리실리콘막이 노출되어 산화되더라도 금속막이 산화되는 경우에 비하여 후속 공정을 진행하는데 있어서 큰 영향을 주지 않는다.
도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내 보인 도면이다.
도 2는 본 발명의 일 예에 따른 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자를 나타내 보인 단면도이다.
도 3 내지 도 12는 도 2의 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 2는 본 발명의 일 예에 따른 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자를 나타내 보인 단면도이다. 도 2를 참조하면, 본 예에 따른 반도체 메모리소자(200)에 따르면, 실리콘기판과 같은 기판(210)에 형성된 트랜치(220)에 의해 기판(210) 하부로부터 상부로 돌출된 형태의 액티브영역(A)이 한정된다. 액티브영역(A)의 상부에는 스토리지노드 접합영역인 제1 불순물영역, 예컨대 소스영역(231)이 배치된다. 액티브영역(A)의 하부, 특히 우측 측벽의 아래에는 매몰 비트라인 접합영역인 제2 불순물영역, 예컨대 드레인영역(232)이 배치된다. 소스영역(231)과 드레인영역(232) 사이에는 채널영역(240)이 배치되는데, 본 예에서채널영역(240)은 액티브영역(A)의 우측 측면에 형성된다. 채널영역(240) 위, 즉 액티브영역(A) 측면 위에는 게이트절연막(250) 및 게이트전극막(260)이 순차적으로 배치된다. 트랜치(220) 하부의 기판(210) 위에는 라이너막(271)을 개재하여 제1 비트라인(281)이 배치된다. 라이너막(271)은 옥사이드막을 포함한다. 이 경우 옥사이드막의 두께는 대략 10Å 내지 200Å이다. 제1 비트라인(281)과 라이너막(271) 위에는 제2 비트라인(282)이 배치된다. 제1 비트라인(281) 및 제2 비트라인(282)은 메몰된 비트라인(280)을 구성한다. 제2 비트라인(282)은 그 위에 배치되는 절연막(272)에 의해 게이트전극막(260)과는 전기적으로 분리된다. 비록 도면에 나타내지는 않았지만, 게이트전극막(260)과 매몰된 비트라인(280)은 상호 교차하는 라인 형태로 이루어질 수 있다.
제1 비트라인(281)은 금속막으로 이루어지며, 라이너막(271)에 의해 기판(210) 및 드레인영역(232)과 절연된다. 금속막은, 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WN)막, 탄탈륨(Ta)막, 탄탈륨나이트라이드(TaN)막, 텅스텐실리사이드(WSi2)막, 텅스텐(W)막이나 그 조합을 포함한다. 금속막의 두께는, 대략 100Å 내지 1000Å이다. 제2 비트라인(282)은 불순물이 도핑된 폴리실리콘막으로 이루어지며, 그 측벽은 드레인영역(232)과 직접 접촉된다. 폴리실리콘막의 두께는 대략 10Å 내지 200Å이다. 폴리실리콘막에 도핑된 불순물은 아스나이드(As) 또는 포스포러스(P)를 포함한다.
이와 같이, 본 예에 따른 반도체 메모리소자(200)는, 금속막으로 이루어진 제1 비트라인(281)은 드레인영역(232)과 접촉되지 않는 반면에, 도핑된 폴리실리콘막으로 이루어진 제2 비트라인(282)만이 드레인영역(232)과 접촉되는 구조로 이루어진다. 따라서 드레인영역(232)과 제2 비트라인(282)의 접촉 부분에는 오믹 컨택(ohmic contact)이 자연스럽게 형성된다. 일반적으로 금속막이 드레인영역(232)과 직접 접촉하는 경우, 오믹 컨택을 형성하기 위해서 금속막과 드레인영역(232) 사이에 금속실리사이드막을 형성하는 방법이 사용되고 있다. 이 경우 후속의 열공정 등에 의해 금속실리사이드막이 응집(agolmeration)되어 그 두께가 불균일해지고, 그 결과 컨택저항이 증가할 수 있다. 금속실리사이드막을 형성하지 않고 오믹 컨택이 형성되는 경우라도, 금속막과 드레인영역(232)의 접촉면에 원하지 않는 막질, 예컨대 나이트라이드 계열의 막이 형성될 수도 있다. 그러나 본 예의 경우에는 드레인영역(232)과 직접 접촉되는 제2 비트라인(282)이 도핑된 폴리실리콘막으로 이루어져 있으므로, 기본적으로 접촉 부분에 오믹 컨택이 형성되며, 따라서 별도의 오믹 컨택을 위한 금속실리사이드막이 불필요해지며, 원하지 않는 나이트라이드 계열의 막도 형성되지 않는다. 더욱이 드레인영역(232)과 접촉하는 부분을 제외한 나머지 영역에 금속막으로 이루어진 제1 비트라인(281)이 배치되므로, 전체 비트라인(280)의 저항 또한 폴리실리콘막으로만 비트라인을 구성하는 경우에 비하여 낮출 수 있다.
도 3 내지 도 12는 본 발명의 일 예에 따른 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 3을 참조하면, 실리콘기판과 같은 기판(210) 위에 하드마스크막패턴(310)을 형성한다. 일 예에서, 하드마스크막패턴(310)은 나이트라이드막패턴으로 형성하거나, 또는 옥사이드막패턴과 나이트라이드막패턴이 순차적으로 적층되는 구조로 형성할 수 있다. 하드마스크막패턴(310)은 대략 500Å 내지 3000Å의 두께로 형성한다. 하드마스크막패턴(310)은 기판(210)의 일부 표면을 노출시키는 개구부(311)를 갖는다. 이 개구부(311)에 의해 기판(210)의 액티브영역(A)을 한정하는 트랜치가 형성될 기판(210) 표면이 노출된다.
도 4를 참조하면, 하드마스크막패턴(310)을 식각마스크로 한 식각으로 기판(210)의 노출부분을 일정 깊이 제거하여 트랜치(220)를 형성한다. 이 트랜치(220)에 의해 기판(210) 상부로 돌출되는 형태의 액티브영역(A)이 한정되며, 트랜치(220)의 깊이에 따라 액티브영역(A)의 높이가 결정된다. 다음에 트랜치(220)가 형성된 기판(210) 위에 제1 라이너막(271)을 형성한다. 제1 라이너막(271)은 대략 10Å 내지 200Å 두께의 옥사이드막으로 형성할 수 있다. 다음에 트랜치(220) 내부가 채워지도록 제1 라이너막(271) 위에 금속막(283)을 형성한다. 이 금속막(283)은, 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WN)막, 탄탈륨(Ta)막, 탄탈륨나이트라이드(TaN)막, 텅스텐실리사이드(WSi2)막, 텅스텐(W)막이나 그 조합으로 형성할 수 있다.
도 5를 참조하면, 금속막(283)을 리세스시키는 제1 식각을 수행하여 제1 두께를 갖는 금속막(285)이 트랜치(220) 하부에 남도록 한다. 이 제1 식각은 에치백(etch back) 방법을 사용하여 수행할 수 있다. 경우에 따라서는 에치백을 수행하기 전에 금속막(283)에 대한 평탄화를 수행할 수 있다. 리세스된 제1 두께의 금속막(285)의 상부면이 있는 위치(도면에서 "B"로 표시된 부분 참조)는, 후속 공정에서 드레인영역이 오픈되는 오픈영역의 상단과 실질적으로 일치된다. 따라서 금속막(283)에 대한 식각은 드레인영역의 오픈영역의 상단 위치를 고려하여 수행하여야 한다.
도 6을 참조하면, 제1 두께의 금속막(285) 위에서 노출되는 제1 라이너막(271)을 일정 두께만큼 제거한다. 다음에 일정 두께만큼 제거된 제1 라이너막(271) 위에 스페이서 형태의 제2 라이너막(320)을 형성한다. 제2 라이너막(320)은 대략 10Å 내지 200Å 두께로 형성하며, 제1 라이너막(271)과의 선택적 식각이 이루어질 수 있을 정도로 충분한 식각선택비를 갖는 물질로 형성한다. 즉 후속의 제1 라이너막(271)에 대한 식각시 제2 라이너막(320)은 식각에 의한 영향이 최소화되어야 한다. 일 예에서 제1 라이너막(271)을 옥사이드막으로 형성한 경우, 제2 라이너막(320)은 나이트라이드막으로 형성할 수 있다. 스페이서 형태의 제2 라이너막(320)을 형성하기 위해서는, 먼저 도면에 나타내지는 않았지만 전면에 제2 라이너막용 물질막(미도시)을 형성한다. 그리고 제2 라이너막용 물질막에 대한 이방성 식각, 예컨대 에치백을 수행함으로써 스페이서 형태의 제2 라이너막(320)을 형성할 수 있다.
도 7을 참조하면, 리세스된 제1 두께의 금속막(도 6의 285)에 대한 제2 식각을 수행하여 제1 비트라인이 되는 제2 두께의 금속막(281)을 형성한다. 이 과정은 스페이서 형태의 제2 라이너막(320)을 형성하는 과정중에 수행할 수도 있다. 금속막(281)의 제2 두께는 드레인영역의 오픈영역의 하단에 일치되도록 하는 두께이다. 즉 제2 두께의 금속막(281)의 상부면이 있는 위치(도면에서 "C"로 표시된 부분 참조)는, 후속 공정에서 형성되는 드레인영역의 오픈영역의 하단과 실질적으로 일치된다. 일 예에서 금속막(도 6의 285)이 제거되는 두께(즉, 드레인영역의 오픈영역의 길이)는 대략 100Å 내지 700Å으로 설정하며, 금속막(281)의 최종 두께는 대략 100Å 내지 1000Å이 되도록 한다.
금속막(281)이 형성됨에 따라, 제1 라이너막(271)의 일부는 금속막(281)과 제2 라이너막(320) 사이에서 노출된다. 이 상태에서 금속막(281) 위에서 노출되는 제1 라이너막(271)과, 제2 라이너막(320) 위에 스페이서 형태의 제3 라이너막(330)을 형성한다. 제3 라이너막(330)을 스페이서 형태로 형성하기 위해, 먼저 전면에 제3 라이너막용 물질막(미도시)을 형성하고, 이 제3 라이너막용 물질막에 대한 이방성 식각을 수행한다. 제3 라이너막(330)은 제1 라이너막(271)과 충분한 식각선택비를 갖는 물질막으로 형성한다. 일 예에서 제3 라이너막(330)은 폴리실리콘막으로 형성할 수 있다. 다음에 제3 라이너막(330) 내의 트랜치(220) 내부가 채워지도록 전면에 희생막(340)을 형성한다. 희생막(340)은 제1 라이너막(271)과 동일한 물질막으로 형성한다. 즉 제1 라이너막(271)을 옥사이드막으로 형성한 경우, 희생막(340) 또한 옥사이드막으로 형성한다. 따라서 희생막(340) 또한, 제1 라이너막(271)과 같이, 제3 라이너막(330)과 충분한 식각선택비를 갖게 되며, 이에 따라 후속공정에서 제3 라이너막(330)을 제거하는 식각시 희생막(340)은 식각에 의한 영향이 최소화된다.
도 8을 참조하면, 희생막(340)에 대한 평탄화를 수행하여 트랜치(220) 내에만 희생막(340)이 남도록 한다. 그리고 결과물 상부에 제3 라이너막(330)을 선택적으로 제거하기 위한 마스크막패턴(350)을 형성한다. 마스크막패턴(350)은 포토레지스트막으로 형성할 수 있다. 도면에서 "D"로 나타낸 바와 같이, 마스크막패턴(350)의 개구부(352)에 의해 액티브영역(A)의 일 측면에 있는 제3 라이너막(330), 즉 선택적으로 제거하여야 할 제3 라이너막(330)은 노출되는 반면에, 반대 측면에 있는 제3 라이너막(330), 즉 제거되지 않아야 할 제3 라이너막(330)은 마스크막패턴(350)으로 덮여있다. 본 예에서는 마스크막패턴(350)을 이용하여 제3 라이너막(330)을 선택적으로 제거하는 방법을 설명하고 있지만, 이는 예시적인 것으로서 그 밖의 다른 방법들을 사용할 수 있다는 것은 당연하다.
도 9를 참조하면, 마스크막패턴(도 8의 350)에 의해 노출된 제3 라이너막(330)을 제거하여 금속막(281) 위의 제1 라이너막(271)을 노출시킨다. 이 과정은 습식식각방법을 사용하여 수행할 수 있다. 이 과정에서 희생막(340)은, 제3 라이너막(330)과의 충분한 식각선택비를 갖는 물질로 이루어져 있으므로, 식각에 의한 영향을 거의 받지 않으며, 그에 따라 희생막(340)으로 덮인 제3 라이너막(330)은 제거되지 않는다. 식각이 종료되면 마스크막패턴(도 8의 350)을 제거한다. 도면에서 "E"로 나타낸 바와 같이, 제3 라이너막(330)이 선택적으로 제거됨에 따라 트랜치(220) 내에는 빈 공간이 만들어진다. 이 빈 공간을 통해 액티브영역(A)의 하부 일 측면, 즉 드레인영역의 오픈영역과 접하는 제1 라이너막(271)이 노출된다(도면에서 "F"로 표시한 부분 참조).
도 10을 참조하면, 희생막(340)을 제거한다. 희생막(340)과 제1 라이너막(271)은 동일한 물질로 이루어져 있으므로, 희생막(340)을 제거하는 과정에서 제1 라이너막(271)의 노출부분도 함께 제거된다. 비록 희생막(340)과 제1 라이너막(271)이 동일한 물질로 이루어지더라도, 제거되어야 하는 희생막(340)의 양이 제거되어야 하는 제1 라이너막(271)의 양보다 많다. 따라서 희생막(340)과 제1 라이너막(271)은 식각선택비를 갖는 동일한 물질막으로 형성하는 것이 바람직하다. 일 예에서 제1 라이너막(271)은 LP-TEOS 옥사이드막으로 형성하고, 희생막(340)은 SOD(Spin On Glass) 옥사이드막으로 형성한다. 제1 라이너막(271)이 제거됨에 따라액티브영역(A)의 측면이 노출되며, 이 노출되는 영역이 드레인영역의 오픈영역(350)이 된다. 희생막(340)과 제1 라이너막(271)의 노출부분 제거를 위한 식각은 습식식각방법을 사용하여 수행할 수 있다.
도 11을 참조하면, 트랜치(220)가 채워지도록 전면에 불순물이 도핑된 폴리실리콘막(284)을 형성한다, 폴리실리콘막(284)에 도핑되는 불순물이온은 포스포러스(P) 또는 아스나이드(As)이다. 경우에 따라서는 반대 도전형의 불순물이온이 도핑될 수도 있다. 폴리실리콘막(284)에 도핑되는 불순물이온의 도핑 농도는, 후속의 확산 공정을 통해 형성되는 드레인영역의 농도를 고려하여 결정된다. 그러나 드레인영역과 폴리실리콘막(284)이 직접 접촉됨에 따라 오믹 컨택이 자연스럽게 형성되고, 따라서 금속막을 드레인영역에 접촉시키는 경우에서와 같이 오믹 컨택을 위해 드레인영역의 오픈영역(350)과 접촉하는 면에서의 불순물이온을 높게 형성할 필요가 없다.
도 12를 참조하면, 불순물이 도핑된 폴리실리콘막(도 11의 284)에 대한 에치백을 수행하여 트랜치(220) 내에 일정 두께만 남기고 나머지는 모두 제거되도록 한다. 이때 제거되는 두께는, 남아 있는 폴리실리콘막(282)의 상부면이 드레인영역의 오픈영역(350) 상단부보다는 높도록 한정된다. 경우에 따라서 에치백을 수행하기 전에 평탄화 공정을 먼저 수행할 수도 있다. 트랜치(220) 내에서 남아 있는 폴리실리콘막(282)은 제2 비트라인을 형성한다. 따라서 비트라인(280)은 금속막(281)으로 이루어진 제1 비트라인과, 폴리실리콘막(282)으로 이루어진 제2 비트라인으로 이루어진다. 폴리실리콘막(282)으로 이루어진 제2 비트라인이 비트라인(280)의 상부에 배치됨에 따라, 후속 공정에서 비트라인(280)이 노출되어 산화되더라도 후속 공정을 진행하는데 큰 영향을 끼치지 않는다. 다음에 열공정을 수행하여 폴리실리콘막(282) 내의 불순물이온을 액티브영역(A)으로 확산시켜 드레인영역(232), 즉 매몰 비트라인 접합영역을 형성한다. 일 예에서 열공정은 대략 700℃ 이상의 온도에서 수행한다.
다음에 도 2에 도시된 바와 같이, 폴리실리콘막(282) 위에 절연막(272)을 형성한다. 그리고 액티브영역(A) 상부에 스토리지노드 접합영역인 소스영역(231)을 형성하여 채널영역(240)을 한정한다. 다음에 채널영역(240) 위에 게이트절연막(250) 및 게이트전극막(260)을 순차적으로 형성한다.
210...기판 220...트랜치
231...소스영역 232...드레인영역
240...채널영역 250...게이트절연막
260...게이트전극막 271...라이너막
272...절연막 281...금속막
282...폴리실리콘막 280...매몰 비트라인

Claims (29)

  1. 기판에 형성된 트랜치에 의해 상부로 돌출된 형태의 액티브영역;
    상기 액티브영역의 상부에 배치되는 제1 불순물영역;
    상기 액티브영역의 하부에 배치되는 제2 불순물영역;
    상기 제1 불순물영역 및 제2 불순물영역 사이의 상기 액티브영역의 측면을 따라 배치되는 게이트절연막;
    상기 게이트절연막 위에 배치되는 게이트전극막; 및
    상기 트랜치의 하부에서 라이너막에 의해 상기 제2 불순물영역과 이격되도록 배치되는 금속막과, 상기 금속막 위에서 상기 제2 불순물영역과 직접 접촉되도록 배치되는 폴리실리콘막으로 이루어진 매몰된 비트라인을 구비하는 반도체 메모리소자.
  2. 제1항에 있어서,
    상기 라이너막은 옥사이드막을 포함하는 반도체 메모리소자.
  3. 제2항에 있어서,
    상기 옥사이드막의 두께는 10Å 내지 200Å인 반도체 메모리소자.
  4. 제1항에 있어서,
    상기 금속막은, 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WN)막, 탄탈륨(Ta)막, 탄탈륨나이트라이드(TaN)막, 텅스텐실리사이드(WSi2)막, 텅스텐(W)막이나 그 조합을 포함하는 반도체 메모리소자.
  5. 제1항에 있어서,
    상기 금속막의 두께는 100Å 내지 1000Å인 반도체 메모리소자.
  6. 제1항에 있어서,
    상기 폴리실리콘막의 두께는 10Å 내지 200Å인 반도체 메모리소자.
  7. 제1항에 있어서,
    상기 폴리실리콘막은 불순물이 도핑된 폴리실리콘막인 반도체 메모리소자.
  8. 제7항에 있어서,
    상기 불순물은 아스나이드(As) 또는 포스포러스(P)를 포함하는 반도체 메모리소자.
  9. 제1항에 있어서,
    상기 폴리실리콘막과 상기 게이트전극막 사이에 배치되는 절연막을 더 구비하는 반도체 메모리소자.
  10. 기판에 트랜치를 형성하여 상부로 돌출되는 형태의 액티브영역을 한정하는 단계;
    상기 트랜치가 형성된 기판 위에 제1 라이너막을 형성하는 단계;
    상기 트랜치의 하부의 제1 라이너막 위에 금속막을 형성하는 단계;
    상기 금속막 위의 제1 라이너막을 선택적으로 제거하여 상기 액티브영역의 일 측면 하부가 선택적으로 오픈되는 오픈영역을 형성하는 단계; 및
    상기 금속막 위에 상기 액티브영역의 오픈된 영역과 직접 접촉하는 폴리실리콘막을 형성하여 상기 금속막 및 폴리실리콘막으로 이루어지는 매몰 비트라인을 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.
  11. 제10항에 있어서,
    제1 라이너막은 옥사이드막으로 형성하는 반도체 메모리소자의 제조방법.
  12. 제11항에 있어서,
    상기 옥사이드막은 10Å 내지 200Å의 두께로 형성하는 반도체 메모리소자의 제조방법.
  13. 제10항에 있어서,
    상기 금속막은, 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WN)막, 탄탈륨(Ta)막, 탄탈륨나이트라이드(TaN)막, 텅스텐실리사이드(WSi2)막, 텅스텐(W)막이나 그 조합으로 형성하는 반도체 메모리소자의 제조방법.
  14. 제10항에 있어서,
    상기 금속막은 100Å 내지 1000Å의 두께를 갖도록 형성하는 반도체 메모리소자의 제조방법.
  15. 제10항에 있어서,
    상기 폴리실리콘막은, 불순물이 도핑된 폴리실리콘막으로 형성하는 반도체 메모리소자의 제조방법.
  16. 제15항에 있어서,
    상기 불순물은 아스나이드(As) 또는 포스포러스(P)를 포함하는 반도체 메모리소자의 제조방법.
  17. 상기 폴리실리콘막은, 10Å 내지 200Å의 두께로 형성하는 반도체 메모리소자의 제조방법.
  18. 제10항에 있어서, 상기 금속막을 형성하는 단계는,
    상기 트랜치가 채워지도록 상기 제1 라이너막 위에 금속막을 형성하는 단계;
    상기 금속막에 대한 제1 식각을 수행하여 제1 두께의 금속막을 형성하는 단계;
    상기 제1 두께의 금속막 위에서 노출되는 제1 라이너막을 일정 두께 제거하는 단계;
    상기 일정 두께만큼 제거된 제1 라이너막 위에 스페이서 형태의 제2 라이너막을 형성하는 단계; 및
    상기 제1 두께의 금속막에 대한 제2 식각을 수행하여 제2 두께의 금속막을 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.
  19. 제18항에 있어서,
    상기 제1 두께는, 상기 제1 두께의 금속막의 상부면이 상기 오픈영역의 상단에 일치되도록 하는 두께인 반도체 메모리소자의 제조방법.
  20. 제18항에 있어서,
    상기 제2 라이너막은 상기 제1 라이너막과의 선택적 식각이 이루어질 수 있을 정도로 충분한 식각선택비를 갖는 물질로 형성하는 반도체 메모리소자의 제조방법.
  21. 제18항에 있어서,
    상기 제2 두께는, 상기 제2 두께의 금속막의 상부면이 상기 오픈영역의 하단에 일치되도록 하는 두께인 반도체 메모리소자의 제조방법.
  22. 제18항에 있어서, 상기 액티브영역의 일 측면 하부를 선택적으로 오픈시키는 단계는,
    상기 제2 두께의 금속막 위에서 노출되는 제1 라이너막 및 제2 라이너막 위에 스페이서 형태의 제3 라이너막을 형성하는 단계;
    상기 제3 라이너막 내의 트랜치를 채우는 희생막을 형성하는 단계;
    상기 액티브영역의 일 측면에 인접한 제3 라이너막 상부를 선택적으로 노출시키는 단계;
    상기 노출된 제3 라이너막을 제거하여 상기 금속막 위의 제1 라이너막을 노출시키는 단계; 및
    상기 희생막 및 제1 라이너막의 노출부분을 제거하여 상기 액티브영역의 일측면 하부를 노출시키는 단계를 포함하는 반도체 메모리소자의 제조방법.
  23. 제22항에 있어서,
    상기 제3 라이너막은, 상기 제1 라이너막 및 희생막과의 충분한 식각선택비를 갖는 물질막으로 형성하는 반도체 메모리소자의 제조방법.
  24. 제22항에 있어서,
    상기 제3 라이너막은 폴리실리콘막으로 형성하는 반도체 메모리소자의 제조방법.
  25. 제22항에 있어서,
    상기 희생막은 상기 제1 라이너막과 동일한 물질을 사용하여 형성하는 반도체 메모리소자의 제조방법.
  26. 제25항에 있어서,
    상기 희생막 및 제1 라이너막은 옥사이드막으로 형성하는 반도체 메모리소자의 제조방법.
  27. 제26항에 있어서,
    상기 제1 라이너막은 LP-TEOS 옥사이드막으로 형성하고, 상기 희생막은 SOD 옥사이드막으로 형성하는 반도체 메모리소자의 제조방법.
  28. 제22항에 있어서,
    상기 액티브영역의 일 측면에 인접한 제3 라이너막 상부를 선택적으로 노출시키는 단계는, 상기 제3 라이너막 상부를 선택적으로 노출시키는 개구부를 갖는 포토레지스트막패턴을 형성하여 수행하는 반도체 메모리소자의 제조방법.
  29. 제10항에 있어서,
    열처리를 수행하여 상기 폴리실리콘막 내의 불순물을 상기 오픈영역을 통해 상기 폴리실리콘막과 접촉되는 액티브영역 내에 확산시켜 매몰 비트라인 접합영역을 형성하는 단계를 더 포함하는 반도체 메모리소자의 제조방법.
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