KR100630725B1 - 매립된 비트라인을 가진 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

매립된 비트라인 사이의 PN 접합에 의한 소자분리의 한계를 극복하고 채널의 면적을 증대시키는 반도체 소자 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 매립된 비트라인 사이에 형성되며 반도체 기판에 리세스되어 형성된 소자분리층과 소자분리층과 인접하면서 반도체 기판에 리세스되어 형성된 채널영역이 쌍을 이루어 반복적으로 연속되는 제1 라인을 포함한다.
매립된 비트라인, 리세스, 소자분리층, 채널영역

Description

매립된 비트라인을 가진 반도체 소자 및 그 제조방법{Semiconductor device having buried bit line and method of manufacturing the same}
도 1은 종래의 매립된 비트라인을 가진 SONOS 구조의 NOR 소자를 나타낸 평면도이다.
도 2a는 본 발명에 의한 매립된 비트라인을 가진 SONOS 구조의 불휘발성 메모리 소자를 나타낸 사시도이다. 도 2b 내지 도 2e는 각각 도 2a의 2B-2B선, 2C-2C선, 2D-2D선 및 2E-2E선을 따라서 절단한 단면도들이다.
도 3 내지 도 9는 본 발명에 의한 매립된 비트라인을 가진 SONOS 구조의 불휘발성 메모리 소자의 제조방법을 나타낸 사시도들이다.
*도면의 주요부분에 대한 부호의 설명*
102; 비트라인 104; 제1 층간절연막
106; 마스크층 108; 리세스 영역
110; 제1 충전막 112; 제2 충전막
114; 채널영역 116; 소오스/드레인 영역
138; ONO막 140; 게이트 전극층
150; 워드라인
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 매립된 비트라인을 가진 반도체 소자 및 그 제조방법에 관한 것이다.
매립된 비트라인을 가진 반도체 소자, 예를 들어 불휘발성 메모리 소자는 반도체 기판의 상부에 고농도의 불순물을 균일한 간격으로 이격되도록 도핑되어 형성된다. 매립된 비트라인은 반도체 기판에 직접 형성됨으로써 비트라인을 위한 공간을 최소화할 수 있다. 매립된 비트라인을 가진 반도체 소자의 하나의 예는 SONOS 구조의 NOR 소자에 활용된다.
도 1은 종래의 매립된 비트라인을 가진 SONS 구조의 NOR 소자를 나타낸 평면도이다.
도 1에 의하면, 제1 도전형, 예컨대 P형 불순물로 도핑된 반도체 기판(10)의 상부에는 균일한 간격만큼 이격되고 반도체 기판(10)과 반대되는 고농도의 제2 도전형의 불순물, 예컨대 N형 불순물로 도핑되어 제1 방향(Y축 방향)으로 연장되는 비트라인(12)이 형성되어 있다. 비트라인(12)은 스트라이프 형태를 갖는 것이 바람직하다. 워드라인(14)은 비트라인(12)이 연장되는 제1 방향과 직교하면서, 균일한 간격만큼 이격되어 반도체 기판(10)과 비트라인(12)을 덮는다. 워드라인(14)은 스트라이프 형태를 가지며, 반도체 기판(10)의 상부에 형성된 채널영역(16)과 비트라인(12)에 형성된 소오스/드레인 영역(18)을 덮는다. 비트라인(12)의 일단에는 외부와의 전기적인 연결을 위한 비트라인 콘택(20)이 형성된다.
종래의 매립된 비트라인(12) 가진 반도체소자는 비트라인(12)의 소자분리를 PN 접합에 의해 구현한다. 즉, PN접합에 의한 소자분리는 제1 도전형의 불순물로 도핑된 반도체 기판(16)과 제1 도전형과 반대되는 제2 도전형으로 도핑된 비트라인(12) 사이에 이루어진다. 그런데, 반도체 소자의 크기가 감소함에 따라 PN접합에서의 펀치쓰루(punch-through)에 의하여 소자분리 마진은 급격하게 감소한다.
또한, 반도체 소자의 고집적화로 인하여 게이트 채널의 길이도 짧아지고 있다. 짧은 채널의 길이는 단채널(short channel) 효과, 미세한 패턴의 형성 및 동작속도의 한계 등의 여러 가지 문제를 발생시키고 있다. 특히 단채널 효과는 심각한 문제로 대두되고 있다. 예를 들어, 드레인 영역 부근의 전계증가는 드레인 공핍영역이 소스 영역 근처의 전위장벽까지 침투하는 펀치쓰루를 발생시킨다. 그리고, 열전자는 애벌런치를 야기하고 수직방향 전계는 캐리어의 이동도를 감소시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 매립된 비트라인 사이의 PN 접합에 의한 소자분리의 한계를 극복하고 채널의 면적을 증대시키는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 매립된 비트라인 사이의 PN 접합에 의한 소자분리의 한계를 극복하고 채널의 면적을 증대시키는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 매립된 비트라인을 가진 반도체 소자는 제1 도전형의 반도체 기판과 상기 반도체 기판의 상부에 균일한 간격만큼 이격되고 상기 반도체 기판과 반대되는 고농도의 제2 도전형의 불순물으로 도핑되어 제1 방향으로 연장되는 비트라인을 포함한다. 또한, 상기 비트라인 사이에 형성되며 상기 반도체 기판에 리세스되어 형성된 소자분리층과 상기 소자분리층과 인접하면서 상기 반도체 기판에 리세스되어 형성된 채널영역이 쌍을 이루어 반복적으로 연속되는 제1 라인과, 상기 제1 라인과 직교하면서 연장되며 상기 채널영역을 덮는 워드라인을 포함한다.
상기 제1 도전형은 P형 불순물일 수 있으며, 상기 제2 도전형은 N형 불순물일 수 있다.
상기 비트라인 일단의 상기 반도체 기판에는 비트라인 콘택이 더 형성될 수 있다.
상기 워드라인은 상기 채널영역 사이의 상기 비트라인에 형성된 소오스/드레인 영역을 덮을 수 있다.
상기 채널영역의 양측벽과 상부면은 ONO막을 게재하면서 게이트 전극층이 형성될 수 있으며, 상기 소오스/드레인 영역의 상부면은 ONO막을 게재하면서 게이트 전극층이 형성될 수 있다.
상기 소자분리층은 HDP 산화물로 이루어질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 매립된 비트라인을 가진 반도체 소자의 제조방법은 먼저 제1 도전형의 반도체 기판의 상부에, 균일한 간격만큼 이격되고 상기 반도체 기판과 반대되는 고농도의 제2 도전형의 불순으로 도핑되어 제1 방향으로 연장하는 비트라인을 형성한다. 그후, 상기 비트라인이 형성된 상기 반도체 기판의 전면에 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 소자분리층을 정의하는 마스크층을 형성한다. 상기 마스크층을 제거한 다음, 상기 제1 층간절연막을 식각마스크로 하여 상기 마스크층의 형상대로 상기 반도체 기판의 일부를 제거하여 리세스 영역을 형성한다. 상기 리세스 영역에 제1 충전막을 매립한다. 상기 반도체 기판의 상면이 노출되도록 상기 제1 층간절연막과 상기 제1 충전막의 일부를 제거한다. 상기 반도체 기판의 제1 충전막의 일부를 제거하여 상기 반도체 기판의 리세스된 측벽을 노출시키는 제2 충전막을 형성한다. 상기 제2 충전막이 형성된 상기 반도체 기판의 전면에 균일한 두께를 가진 ONO막을 블랭킷 방식으로 도포한다. 상기 비트라인 사이의 상기 리세스된 상기 반도체 기판의 측벽에 ONO막을 덮는 게이트 전극층을 형성한다.
상기 제1 도전형은 P형 불순물일 수 있으며, 상기 제2 도전형은 N형 불순물일 수 있다.
상기 마스크층은 실리콘 질화막으로 이루어질 수 있다.
상기 리세스 영역을 형성하는 단계는 상기 비트라인이 형성된 상기 반도체 기판의 전면에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 소자분리층을 정의하는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴의 형상대로 상기 제1 층간절연막과 상기 반도체 기판의 일부를 제거하여 리세스 영역을 형성하는 단계를 포함할 수 있다.
상기 제1 충전막은 HDP 산화막으로 이루어질 수 있다.
상기 제1 충전막을 제거하여 노출된 상기 반도체 기판의 측벽의 높이는 상기 채널영역의 넓이를 결정할 수 있다.
상기 게이트 전극층을 형성하는 단계에 있어서, 상기 ONO막은 식각방지막의 역할을 할 수 있다.
상기 게이트 전극층을 형성하는 단계 이후에, 상기 게이트 전극층이 형성된 상기 반도체 기판의 전면에 상기 게이트 전극층을 덮는 제2 층간절연막을 형성하는 단계 및 상기 제2 층간절연막에 상기 비트라인 일단을 외부와 전기적으로 연결시키는 비트라인 콘택을 형성하는 단계를 더 포함할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명의 실시예에서는 SONOS 구조의 불휘발성 메모리 소자를 중심으로 설명하기로 한다. 본 발명은 SONOS 구조의 불휘발성 메모리 소자에 한정하는 것이 아니라, 당해 분야에서 통상의 지식을 가진 자에 의해 다양하게 변형될 수 있다.
도 2a는 본 발명의 실시예에 의한 매립된 비트라인(102)을 가진 SONOS 구조의 불휘발성 메모리 소자를 나타낸 사시도이다. 도 2b 내지 도 2e는 각각 도 2a의 2B-2B선, 2C-2C선, 2D-2D선 및 2E-2E선을 따라서 절단한 단면도들이다.
도 2a 내지 도 2e를 참조하면, 제1 도전형, 예컨대 P형 불순물이 도핑된 반 도체 기판(100)의 상부에는 균일한 간격만큼 이격되고 반도체 기판(100)과 반대되는 고농도의 제2 도전형, 예컨대 N형 불순물로 도핑되어 제1 방향(Y축 방향)으로 연장된 비트라인(102)이 형성된다. 비트라인(102) 사이에는 소자분리층(도 9의 144)을 형성하기 위하여 반도체 기판(100)이 리세스된 리세스 영역(108)이 형성되어 있다. 상기 소자분리층은 리세스 영역(108)에 매립되어 인접하는 채널영역(114)들 및 비트라인(102)들 사이의 전기적인 단락을 방지할 수 있다.
채널영역(114)은 리세스 영역(108)을 사이에 두고 제1 방향(Y축 방향)을 따라서 형성되어 있다. 이에 따라, 리세스 영역(108)과 채널영역(114)은 쌍을 이루어 반복적으로 제1 방향(Y축 방향)을 따라 연속된다. 채널영역(114)은 리세스 영역(108) 하부의 제2 충전막(112)으로부터 반도체 기판(100)의 상부면까지의 높이를 가진다. 이에 따라, 본 발명에 의한 반도체 소자는 핀(fin) 형태의 채널영역(114)을 구비한다.
채널영역(114)은 제1 방향(Y축 방향)과 직교하면서 연장되는 제2 방향(X축 방향)을 따라서 워드라인(150)에 의해 덮인다. 워드라인(150)은 게이트 전극층(140)과 제1 산화막(132)/질화막(134)/제2 산화막(136)으로 이루어진 ONO막(138)을 포함한다. 또한, 워드라인(150)은 제2 방향(X축 방향)을 따라서 채널영역(114) 사이의 비트라인(102)에 형성된 소오스/드레인 영역(116)을 덮는 다. 즉, 워드라인(150)은 채널영역(114)과 소오스/드레인 영역(116)을 덮으면서 지나간다. 채널영역(114)의 양측벽과 상부면은 ONO막(138)을 게재하면서 게이트 전극층(140)이 형성되어 있다. 소오스/드레인 영역(116)의 상부면은 ONO막(138)을 게재하면서 게이트 전 극층(140)이 형성되어 있다.
도 3 내지 도 9는 본 발명의 실시예에 의한 매립된 비트라인(102)을 가진 SONOS 구조의 불휘발성 메모리 소자의 제조방법을 나타낸 사시도들이다.
도 3을 참조하면, 제1 도전형, 예를 들어 P형 불순물을 반도체 기판(100)의 상부에 균일한 간격만큼 이격되고 반도체 기판(100)과 반대되는 고농도의 제2 도전형, 예를 들어 N형 불순물으로 도핑되어 제1 방향(Y축 방향)으로 연장하는 비트라인(102)을 형성한다. 그후, 비트라인(102)이 형성된 반도체 기판(100)의 전면에 제1 층간절연막(104)을 형성한다. 제1 층간절연막(104)에 통상의 방식을 이용하여 소자분리층을 정의하는 마스크층(106)을 형성한다. 여기서, 제1 층간절연막(104)은 실리콘 산화막 그리고 마스크층(106)은 실리콘 질화막을 사용할 수 있다.
도 4를 참조하면, 마스크층(106)을 인산(H3PO4) 등을 이용한 통상의 방법으로 제거한다. 그후, 마스크층(106)이 제거된 제1 층간절연막(104)을 식각마스크로 하여 마스크층(106)의 형상대로 반도체 기판(100)의 일부를 식각하여 리세스 영역(108)을 형성한다. 리세스 영역(108)은 건식식각, 예를 들어 플라즈마 식각 또는 반응성 이온 에칭을 사용하여 형성할 수 있다.
경우에 따라, 리세스 영역(108)을 다른 방식으로 형성할 수 있다. 예를 들어, 리세스 영역(108)의 형성은 먼저 비트라인(102)이 형성된 반도체 기판(100)의 전면에 제1 층간절연막(104)을 증착한다. 그후, 제1 층간절연막(104) 상에 소자분리층을 정의하는 포토레지스트 패턴(도시 안됨)을 형성한다. 포토레지스트 패턴의 형상대로 제1 층간절연막(104)과 반도체 기판(100)의 일부를 제거한다. 하지만, 상 기 포토레지스트 패턴은 식각과정에 변형이 일어나기 쉬우므로, 마스크층(106)이 제거된 제1 층간절연막(104)을 식각마스크로 이용하는 것이 바람직하다.
도 5를 참조하면, 리세스 영역(108)은 제1 충전막(110)에 의해 매립된다. 이때, 제1 충전막(110)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 리세스 영역(108) 매립에 가장 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이에 따라, 제1 충전막(110)인 HDP 산화막은 막질이 치밀하고 갭필 특성이 좋다.
도 6을 참조하면, 반도체 기판(100)의 상면이 노출되도록 제1 층간절연막(104)과 제1 충전막(110)의 일부를 제거하여 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing) 또는 에치백으로 진행할 수 있다. 평탄화가 종료되면, 제1 방향(Y축 방향)에 따라서 제1 충전막(110) 사이의 반도체 기판(100)에 형성된 채널영역(114)의 상부면이 노출되고, 제2 방향(X축 방향)에 따라서 채널영역(114)을 사이에 두고 형성된 소오스/드레인 영역(116)이 드러난다. 소오스/드레인 영역(116)은 비트라인(102) 내에 형성된다.
도 7을 참조하면, 반도체 기판(100)에 형성된 제1 충전막(110)의 일부를 제거하여 반도체 기판(100)의 리세스된 측벽, 즉 채널영역(114)의 측벽을 노출시키는 제2 충전막(112)을 형성한다. 제1 충전막(110a)이 제거되는 정도는 본 발명의 실시예에 의한 반도체 소자의 채널의 넓이를 결정한다. 식각되는 깊이가 작으면 채널영역의 넓이가 줄어들게 되므로, 적절한 채널영역의 넓이에 맞추어 제1 충전막(110)을 제거한다. 제1 충전막(110)은 희석된 HF, 희석된 NH4F 또는 HF와 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거할 수 있다.
도 8을 참조하면, 제2 충전막(112)이 형성된 반도체 기판(100)의 전면에 균일한 두께를 가진 ONO막(138)을 블랭킷 방식으로 도포한다. 그후, 채널영역(114)의 측벽과 상부면의 ONO막(138)을 덮는 게이트 전극층(140)을 형성한다. 게이트 전극층(140)은 ONO막(138)을 식각방지막으로 하여 패턴화할 수 있다. 구체적으로, 게이트 전극층(140)의 형성은 먼저 게이트 전극물질층(도시 안됨)을 ONO막(138)의 전면에 증착한다. 그후, 상기 게이트 전극물질층 상에 게이트 전극층(140)을 정의하는 포토레지스트 패턴을 형성한다. 게이트 전극층(140)은 상기 포토레지스트 패턴을 식각마스크로 하여 게이트 전극물질층을 식각하여 형성된다. 이때, ONO막(138)은 하부의 물질층이 식각되는 것을 방지하는 식각방지막의 역할을 한다.
도 9를 참조하면, 게이트 전극층(140)을 형성하는 후에, 게이트 전극층(140)이 형성된 반도체 기판(100)의 전면에 게이트 전극층(140)을 덮는 제2 층간절연막(142)을 형성한다. 제2 층간절연막(142)에 비트라인(102) 일단을 외부와 전기적으로 연결시키는 비트라인 콘택(146)을 형성한다. 이때, 제2 층간절연막(142)은 리세스 영역(108)에 매립되어 각각의 워드라인(150)과 비트라인(102)을 동시에 소자분리할 수 있다. 소자분리층(144)은 리세스 영역(108)에 매립되어 인접하는 채널영역(114)들 및 비트라인(102)들 사이의 전기적인 단락을 방지할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다. 예를 들어, ONO막은 실리콘 산화막을 적용할 수 있다.
상술한 본 발명에 따른 매립된 비트라인을 가진 반도체 소자 및 그 제조방법에 따르면, 매립된 비트라인과 채널영역으로 이루어진 소자분리층을 반도체 기판을 리세스하여 형성함으로써 도전영역 간의 소자분리를 확실하게 할 수 있다.
또한, 매립된 비트라인과 채널영역으로 이루어진 소자분리층을 반도체 기판을 리세스하여 형성함으로써 핀 형태의 채널영역을 확보하여 단채널 효과를 극복할 수 있다.

Claims (17)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판의 상부에, 균일한 간격만큼 이격되고 상기 반도체 기판과 반대되는 고농도의 제2 도전형의 불순물으로 도핑되어 제1 방향으로 연장되는 비트라인;
    상기 비트라인 사이에 형성되며, 상기 반도체 기판에 리세스되어 형성된 소자분리층과 상기 소자분리층과 인접하면서 상기 반도체 기판에 리세스되어 형성된 채널영역이 쌍을 이루어 반복적으로 연속되는 제1 라인; 및
    상기 제1 라인과 직교하면서 연장되며, 상기 채널영역을 덮는 워드라인을 포함하는 매립된 비트라인을 가진 반도체 소자.
  2. 제1항에 있어서, 상기 제1 도전형은 P형 불순물인 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자.
  3. 제1항에 있어서, 상기 제2 도전형은 N형 불순물인 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자.
  4. 삭제
  5. 제1항에 있어서, 상기 워드라인은 상기 채널영역 사이의 상기 비트라인에 형성된 소오스/드레인 영역을 덮는 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자.
  6. 제1항에 있어서, 상기 채널영역의 양측벽과 상부면은 ONO막을 게재하면서 게이트 전극층이 형성되어 있는 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자.
  7. 제5항에 있어서, 상기 소오스/드레인 영역의 상부면은 ONO막을 게재하면서 게이트 전극층이 형성되어 있는 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자.
  8. 제1항에 있어서, 상기 소자분리층은 HDP 산화물로 이루어진 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자.
  9. 제1 도전형의 반도체 기판의 상부에, 균일한 간격만큼 이격되고 상기 반도체 기판과 반대되는 고농도의 제2 도전형의 불순으로 도핑되어 제1 방향으로 연장하는 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 상기 반도체 기판의 전면에 제1 층간절연막을 형성 하는 단계;
    상기 제1 층간절연막 상에 소자분리층을 정의하는 마스크층을 형성하는 단계;
    상기 마스크층을 제거한 다음, 상기 제1 층간절연막을 식각마스크로 하여 상기 마스크층의 형상대로 상기 반도체 기판의 일부를 제거하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역에 제1 충전막을 매립하는 단계;
    상기 반도체 기판의 상면이 노출되도록 상기 제1 층간절연막과 상기 제1 충전막의 일부를 제거하는 단계;
    상기 반도체 기판의 제1 충전막의 일부를 제거하여 상기 반도체 기판의 리세스된 측벽을 노출시키는 제2 충전막을 형성하는 단계;
    상기 제2 충전막이 형성된 상기 반도체 기판의 전면에 균일한 두께를 가진 ONO막을 블랭킷 방식으로 도포하는 단계; 및
    상기 비트라인 사이의 상기 리세스된 상기 반도체 기판의 측벽에 ONO막을 덮는 게이트 전극층을 형성하는 단계를 포함하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 제1 도전형은 P형 불순물인 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  11. 제9항에 있어서, 상기 제2 도전형은 N형 불순물인 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  12. 제9항에 있어서, 상기 마스크층은 실리콘 질화막으로 이루어진 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  13. 제9항에 있어서, 상기 리세스 영역을 형성하는 단계는,
    상기 비트라인이 형성된 상기 반도체 기판의 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 소자분리층을 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴의 형상대로 상기 제1 층간절연막과 상기 반도체 기판의 일부를 제거하여 리세스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  14. 제9항에 있어서, 상기 제1 충전막은 HDP 산화막으로 이루어진 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  15. 제9항에 있어서, 상기 제1 충전막을 제거하여 노출된 상기 반도체 기판의 측벽의 높이는 상기 채널영역의 넓이를 결정하는 것을 특징으로 하는 매립된 비트라 인을 가진 반도체 소자의 제조방법.
  16. 제9항에 있어서, 상기 게이트 전극층을 형성하는 단계에 있어서,
    상기 ONO막은 식각방지막의 역할을 하는 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
  17. 제9항에 있어서, 상기 게이트 전극층을 형성하는 단계 이후에,
    상기 게이트 전극층이 형성된 상기 반도체 기판의 전면에 상기 게이트 전극층을 덮는 제2 층간절연막을 형성하는 단계; 및
    상기 제2 층간절연막에 상기 비트라인 일단을 외부와 전기적으로 연결시키는 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 매립된 비트라인을 가진 반도체 소자의 제조방법.
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