KR20100074422A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조 방법을 제공하는 데 있다. 이 소자는 반도체 기판상에 로코스 공정에 의해 형성된 산화막 패턴을 제거하여 형성된 리세스의 내벽 및 리세스 주변의 반도체 기판상에 형성된 게이트 절연막 및 게이트 절연막의 상부에 형성된 게이트 전극을 구비하는 것을 특징으로 한다. 그러므로, 약간의 트렌치 즉, 리세스에 게이트 패턴을 입체적으로 좀 더 적은 면적에서 형성할 수 있으므로 반도체 소자의 전체 면적이 줄어든다고 하더라도 동일한 채널 길이를 확보할 수 있어 단위 면적당 트랜지스터의 밀도인 집적도를 높일 수 있으며 즉, 반도체 소자의 크기를 더욱 축소(shrink)시킬 수 있도록 하고, 로코스와 같은 일반적인 공정을 이용하여 리세스에 게이트 패턴을 형성하므로 별도의 특별한 공정을 요구하지도 않는 효과를 갖는다.
반도체 소자, 트랜지스터, 외형비, 축소, 게이트 패턴, 리세스, 로코스 공정
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 트랜지스터와 같은 반도체 소자 및 그의 제조 방법에 관한 것이다.
이하, 트랜지스터와 같은 반도체 소자에 대해 첨부된 도면을 참조하여 다음과 같이 개략적으로 설명한다.
도 1은 일반적인 트랜지스터의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(10)에 소자 분리막(12)이 형성되어 있고, 소자 분리막(12)의 사이에 게이트 절연막(22)과 게이트 전극(24)으로 이루어진 게이트 패턴(20)이 형성되어 있다. 이때, 저농도 주입 영역(LDD:Lightly Doped Drain region)(14)이 게이트 패턴(20)의 측부의 반도체 기판(10) 표면에 형성되어 있다. 또한, 측벽(sidewall)(30)이 게이트 패턴(20)의 사이드(side)에 형성되어 있다. 여기서, 측벽(30)은 복수개의 층들(32 및 34)로 형성될 수 있다. 또한, 소스 및 드레인 영역(16)이 게이트 패턴(20)의 측벽(30) 아래의 반도체 기판(10)에 형성되어 있다. 실리사이드층(40)이 게이트 전극(20), 소스 및 드레인 영역(16)의 상부에 형성 되어 있다.
2개의 층들(52 및 54)로 이루어진 층간 절연막(50)이 실리사이드층(40)을 포함하여 반도체 기판(10)의 상부에 형성되어 있다. 콘텍(60)이 층간 절연막(50)을 관통하여 게이트 전극(24), 소스 및 드레인 영역(16)의 상부에 형성된 실리사이드층(40)과 전기적으로 접촉하고 있다. 금속층(70)은 콘텍(60)과 전기적으로 접촉하며 층간 절연막(50)의 상부에 형성되어 있다.
트랜지스터와 같은 반도체 소자들이 축소(shrink)되어 감에 따라 단위 면적당 트랜지스터들의 개수가 증가하고 있다. 그러나, 전술한 바와 같이 구조로 트랜지스터를 형성할 경우, 반도체 소자를 축소하기에 많은 한계점이 따른다.
본 발명이 이루고자 하는 기술적 과제는, 좀 더 작은 면적에서 형성된 게이트 패턴을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 좀 더 작은 면적으로 게이트 패턴을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자는, 반도체 기판상에 로코스 공정에 의해 형성된 산화막 패턴을 제거하여 형성된 리세스의 내벽 및 상기 리세스 주변의 상기 반도체 기판상에 형성된 게이트 절연막 및 상기 게이트 절연막의 상부에 형성된 게이트 전극으로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 로코스 공정에 의해 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴을 제거하여 상기 반도체 기판에 리세스를 형성하는 단계 및 상기 리세스에 게이트 절연물과 폴리 실리콘을 순차적으로 증착한 후 패터닝하여, 게이트 절연막과 게이트 전극으로 이루어진 게이트 패턴을 상기 리세스와 상기 리세스의 주변에 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은 약간의 트렌치 즉, 리세스에 게이트 패턴을 입체적으로 좀 더 적은 면적에서 형성할 수 있으므로 반도체 소 자의 전체 면적이 줄어든다고 하더라도 동일한 채널 길이(chanel length)를 확보할 수 있어 단위 면적당 트랜지스터의 밀도인 집적도를 높일 수 있으며 즉, 반도체 소자의 크기를 더욱 축소(shrink)시킬 수 있도록 하고, 로코스와 같은 일반적인 공정을 이용하여 리세스에 게이트 패턴을 형성하므로 별도의 특별한 공정을 요구하지도 않는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 반도체 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명의 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 2를 참조하면, 게이트 절연막(112)은 리세스(recess)(302)의 내벽과 리세스(302)의 주변의 반도체 기판(100) 상에 형성되어 있다. 여기서, 리세스(302)는 후술되는 바와 같이, 반도체 기판(100)상에 로코스(LOCOS:LOCal Oxidation of Silicon) 공정에 의해 형성된 산화막 패턴을 제거하여 형성된다. 예를 들어, 리세스(302)는 라운드(round) 형태의 낮은 트렌치(slightly trench) 모양을 취할 수 있다. 게이트 전극(114)은 게이트 절연막(112)의 상부에 형성되어 있다. 게이트 전극(114)과 게이트 절연막(112)을 게이트 패턴(110)이라 칭한다.
전술한 바와 같이, 본 발명에 의한 반도체 소자에서 게이트 패턴(110)은 일반적인 트랜지스터의 게이트 패턴(30)과 다르다. 이를 제외하면, 본 발명에 의한 트랜지스터의 반도체 소자의 나머지 구성 요소들은 일반적인 트랜지스터의 구조물과 동일하다. 즉, 본 발명에 의한 반도체 소자에서, 게이트 패턴(110)이 달라짐으 로 인해, 게이트 패턴(110) 주변의 트랜지스터의 구성 요소의 모습이 다를 뿐이다. 게이트 패턴(110)을 제외한 트랜지스터의 나머지 구성 요소들에 대해 다음과 같이 간략히 설명하지만, 본 발명에 의한 반도체 소자는 이러한 설명에 국한되지 않고 다양한 형태를 가질 수 있다.
저농도 주입 영역(LDD:Lightly Doped Drain region)(102)이 게이트 패턴(110)의 측부 아래의 반도체 기판(100) 표면 부근에 형성되어 있다. 저농도 주입 영역(102)은 저농도의 불순물이 도핑된 영역이다. 또한, 측벽(sidewall)(104)이 게이트 패턴(110)의 사이드(side)에 형성되어 있다. 여기서, 측벽(104)은 단일층으로 형성되어 있으나, 산화막-질화막-산화막(ONO:Oxide-Nitride-Oxide) 구조, 산화막-질화막(ON:Oxide-Nitride) 또는 질화막-산화막(NO:Nitride-Oxide) 같이 다양한 구조로 형성될 수도 있다.
소스 및 드레인 영역(106)이 게이트 패턴(110)과 측벽(104)의 측부 아래의 반도체 기판(100)에 형성되어 있다. 소스 및 드레인 영역(106)은 고농도의 불순물이 도핑된 영역이다. 실리사이드(silicide)층(108)이 게이트 전극(114), 소스 및 드레인 영역(106)의 상부에 형성되어 있다.
층간 절연막(120)이 실리사이드층(106)을 포함하여 반도체 기판(100)의 상부에 형성되어 있다. 설명의 편의를 위해, 도 2의 경우 하나의 층간 절연막(120)만이 도시되어 있으나, 층간 절연막(120)은 복수 개의 절연층들이 적층된 모양을 취할 수도 있다.
층간 절연막(120)을 관통하여 콘텍(122)이 게이트 전극(114), 소스 및 드레 인 영역(106)의 상부에 형성된 실리사이드층(108)과 전기적으로 접촉하고 있다. 금속층(124)은 콘텍(122)과 전기적으로 접촉하며 층간 절연막(120)의 상부에 형성되어 있다.
비록, 도시되지는 않았지만, 도 2에 도시된 바와 같은 트랜지스터들을 반도체 기판(100)에 다수개 형성될 수 있으며 이들 트랜지스터들을 서로 분리시키기 위한 소자 분리막(미도시)이 반도체 기판(100)에 존재할 수 있다.
전술한 본 발명에 의한 반도체 소자의 경우, 트랜지스터의 게이트 패턴(110)이 리세스에 입체적으로 형성되어 단위 면적당 보다 큰 트랜지스터의 외형비(W/L)를 확보할 수 있다. 여기서, W는 트랜지스터의 채널 폭(width)을 의미하고, L은 채널 길이(lenth)를 의미한다.
이하, 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3g들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 3a 내지 도 3c에 도시된 바와 같이, 반도체 기판(100A)상에 로코스(LOCOS) 공정에 의해 산화막 패턴(202B)을 형성한다.
예를 들어, 산화막 패턴(202B)은 다음과 같이 형성될 수 있다.
도 3a에 도시된 바와 같이, 실리콘 반도체 기판(100A)의 상부에 열 산화막(202)을 형성한다. 이후, 열 산화막(202)의 상부에 폴리 실리콘(polysilicon)층(204)과 질화막(206)을 순차적으로 적층하여 형성한다.
이후, 도 3b에 도시된 바와 같이, 열 산화막(202), 폴리 실리콘층(204) 및 질화막(206)을 패터닝하여, 리세스(302)가 형성될 반도체 기판(100A)을 노출(300)시킨다.
이후, 도 3c에 도시된 바와 같이, 열 산화(thermal oxidation) 공정을 수행하여 노출된 실리콘 반도체 기판(100A)을 부분적으로 성장시켜, 산화막 패턴(202B)을 형성한다. 여기서, 산화막 패턴(202B)의 형성 방법은, 로코스 공정에 의해 실리콘 기판을 성장시켜 소자 분리막(미도시)을 형성하는 방법과 유사하다.
한편, 도 3a 내지 도 3c에 도시된 바와 같이 산화막 패턴(202B)을 반도체 기판(100A)에 형성하기 이전에, 반도체 기판(100A)에 불순물 이온을 주입하여 웰(미도시)등을 형성할 수도 있다.
이후, 도 3d에 도시된 바와 같이, 산화막 패턴(202B)을 제거하여 반도체 기판(100)에 리세스(302)를 형성한다. 산화막 패턴(202B)을 제거할 때, 패터닝된 폴리 실리콘층(204B) 및 패터닝된 질화막(206B)도 함께 제거된다. 산화막 패턴(202B), 패터닝된 폴리 실리콘층(204B) 및 질화막(206B)을 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정과 인산 등을 이용한 습식 식각에 의해 제거할 수 있다.
도 3e에 도시된 바와 같이, 리세스(302)를 포함하는 반도체 기판(100)의 상부 전면에 게이트 절연물(112A)과 폴리 실리콘(114A)을 순차적으로 증착한다. 이후, 도 3f에 도시된 바와 같이, 게이트 절연물(112A)와 폴리 실리콘(114A)을 패터닝하여, 게이트 절연막(112)과 게이트 전극(114)으로 이루어진 게이트 패턴(110) 을 리세스(302)의 내벽과 리세스(302)의 주변의 반도체 기판(100)의 상부에 형성한다.
이와 같이, 리세스(302)를 반도체 기판(100) 상에 형성하고, 형성된 리세스(302)에 게이트 패턴(110)을 형성하는 것을 제외한, 트랜지스터의 나머지 구성 요소들의 형성 방법은 일반적이므로, 이들 구성 요소들에 대해서는 개략적으로살펴본다. 따라서, 본 발명에 의한 트랜지스터와 같은 반도체 소자의 제조 방법은 이러한 나머지 구성 요소들의 형성 방법에 의해 국한되지 않는다.
도 3g를 참조하면, 게이트 패턴(110)을 이온 주입 마스크로 이용하여, 반도체 기판(100)에 저농도의 불순물 이온을 주입하여 저농도 이온 주입 영역(102)을 형성한다. 이후, 게이트 패턴(110)의 사이드에 측벽(104)을 형성한다. 예를 들면, 게이트 패턴(110)을 포함한 반도체 기판(100)의 상부 전면에 측벽 형성용 절연물(미도시)을 증착하고, 이를 전면 식각(blanket etching)하여 측벽(104)을 게이트 패턴(110)의 측부에 형성할 수 있다. 전술한 바와 같이, 측벽(104)의 형태는 ON0, NO 또는 ON 구조등 다양할 수 있으며 이러한 다양한 형태의 측벽을 형성하는 방법은 일반적이므로 여기서는 상세한 설명을 생략한다. 이후, 게이트 패턴(110)과 측벽(104)을 이온 주입 마스크로 이용하여, 반도체 기판(100)에 고농도의 불순물 이온을 주입하여 소스 및 드레인 영역(106)을 형성한다. 이후, 게이트 전극(114), 소스 및 드레인 영역(106)의 상부에 실리사이드층(108)을 형성한다.
이후, 도 2에 도시된 바와 같이, 실리사이드층(108)을 포함하여 반도체 기판(100)의 상부에 층간 절연막(120)을 형성한다. 여기서, 층간 절연막(120)을 단 일층으로 형성할 수도 있고, 복수개의 층들로 형성할 수도 있다. 예를 들어,
BPSG(Boron-Phosphorus Silicate Glass)층을 증착한 후 화학적 기계적 연마(CMP) 공정으로 평탄화시키고 이후에 캡핑 산화막(capping oxide)을 증착시켜 층간 절연막(120)을 형성할 수 있다.
이후, 게이트 전극(114), 소스 및 드레인 영역(106)의 상부에 형성된 실리사이드층(108)과 층간 절연막(120)을 관통하여 접촉하는 콘텍(122)을 형성한다. 예를 들면, 층간 절연막(120)을 패터닝 및 식각하여 콘텍 홀을 형성하고, 콘텍 홀에 텅스텐등을 매립하여 콘텍(122)을 형성할 수 있다. 이후, 콘텍(122)과 전기적으로 접촉하는 금속층(124)을 층간 절연막(120)의 상부에 형성한다.
비록, 도 3a 내지 도 3g에 도시되지는 않았지만, 도 2에 도시된 바와 같은 트랜지스터들을 반도체 기판(100)에 다수개 형성될 수 있으며 이들 트랜지스터들을 서로 분리시키기 위한 소자 분리막(미도시)이 STI(Shallow Trench Isolation) 공정이나 로코스 공정에 의해 형성될 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 트랜지스터의 단면도를 나타낸다.
도 2는 본 발명의 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 3a 내지 도 3g들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : 저농도 이온 주입 영역
104 : 측벽 106 : 소스 및 드레인 영역
108 : 실리사이드층 110 : 게이트 패턴
112 : 게이트 절연막 114 : 게이트 전극
120 : 층간 절연막 122 : 콘텍
124 : 금속층
Claims (5)
- 반도체 기판상에 로코스 공정에 의해 형성된 산화막 패턴을 제거하여 형성된 리세스의 내벽 및 상기 리세스 주변의 상기 반도체 기판상에 형성된 게이트 절연막; 및상기 게이트 절연막의 상부에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서, 상기 반도체 소자는상기 게이트 패턴의 측부에 상기 반도체 기판에 형성된 저농도 이온 주입 영역;상기 게이트 패턴의 사이드에 형성된 측벽;상기 게이트 패턴과 상기 측벽의 측부에 상기 반도체 기판에 형성된 소스 및 드레인 영역;상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 상부에 형성된 실리사이드층;상기 실리사이드층을 포함하여 상기 반도체 기판의 상부에 형성된 층간 절연막;상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 상부에 형성된 상기 실리사이드층과 상기 층간 절연막을 관통하여 접촉하는 콘텍; 및상기 콘텍과 접촉하며 상기 층간 절연막의 상부에 형성된 금속층을 구비하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 로코스 공정에 의해 산화막 패턴을 형성하는 단계;상기 산화막 패턴을 제거하여 상기 반도체 기판에 리세스를 형성하는 단계; 및상기 리세스에 게이트 절연물과 폴리 실리콘을 순차적으로 증착한 후 패터닝하여, 게이트 절연막과 게이트 전극으로 이루어진 게이트 패턴을 상기 리세스와 상기 리세스의 주변에 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3 항에 있어서, 상기 반도체 소자의 제조 방법은상기 게이트 패턴을 이온 주입 마스크로 이용하여, 상기 반도체 기판에 저농도의 불순물 이온을 주입하여 저농도 이온 주입 영역을 형성하는 단계;상기 게이트 패턴의 사이드에 측벽을 형성하는 단계;상기 게이트 패턴과 상기 측벽을 이온 주입 마스크로 이용하여, 상기 반도체 기판에 고농도의 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계;상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 상부에 실리사이드층을 형성하는 단계;상기 실리사이드층을 포함하여 상기 반도체 기판의 상부에 층간 절연막을 형 성하는 단계;상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 상부에 형성된 상기 실리사이드층과 상기 층간 절연막을 관통하여 접촉하는 콘텍을 형성하는 단계; 및상기 콘텍과 접촉하는 금속층을 상기 층간 절연막의 상부에 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3 항에 있어서, 상기 산화막 패턴을 형성하는 단계는상기 반도체 기판의 상부에 열 산화막을 형성하는 단계;상기 열 산화막의 상부에 폴리 실리콘층과 질화막을 순차적으로 적층하여 형성하는 단계;상기 열 산화막, 상기 폴리 실리콘층 및 상기 질화막을 패터닝하여, 상기 리세스가 형성될 상기 반도체 기판을 노출시키는 단계; 및열 산화 공정을 수행하여 상기 노출된 반도체 기판을 성장시켜 상기 산화막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104489702A (zh) * | 2014-12-11 | 2015-04-08 | 广东省农业科学院蚕业与农产品加工研究所 | 一种具有抗氧化和抗疲劳作用的保健品及其制备方法 |
-
2008
- 2008-12-24 KR KR1020080132842A patent/KR20100074422A/ko not_active Application Discontinuation
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