KR101487353B1 - 트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 - Google Patents

트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 Download PDF

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Abstract

트랜지스터의 제조 방법에서, 기판 상에 게이트 구조물이 형성된다. 게이트 구조물에 인접한 기판 상부에 제1 불순물이 주입되어 불순물 영역이 형성된다. 불순물 영역 상에 에피택시얼 층이 형성된다. 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막이 기판 상에 형성된다. 노출된 에피택시얼 층 일부에 제2 불순물이 주입된다. 에피택시얼 층의 형상이나 두께에 상관없이 불순물 영역은 균일한 도핑 프로파일을 가진다.

Description

트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치{METHOD OF MANUFACTURING A TRANSISTOR, TRANSISTOR MANUFACTURED BY THE SAME, METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURED BY THE SAME}
본 발명은 트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것이다. 보다 상세하게는, 본 발명은 올려진 소스/드레인(Elevated Source/Drain: ESD) 층을 포함하는 트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, ESD 층을 포함하는 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것이다.
일반적으로 트랜지스터는 기판 상에 형성된 게이트 구조물 및 상기 게이트 구조물에 인접하는 상기 기판의 상부에 형성된 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은 상기 기판 상부에 불순물을 도핑하여 형성되며, 상기 소스/드레인 영역의 특성에 따라 상기 트랜지스터의 전기적 특성이 변화될 수 있다.
이에 따라, 본 발명의 일 목적은 우수한 전기적 특성을 갖는 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 우수한 전기적 특성을 갖는 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 우수한 전기적 특성을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 우수한 전기적 특성을 갖는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터의 제조 방법에서는, 기판 상에 게이트 구조물이 형성된다. 상기 게이트 구조물에 인접한 상기 기판 상부에 제1 불순물이 주입되어 불순물 영역이 형성된다. 상기 불순물 영역 상에 에피택시얼 층이 형성된다. 상기 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막이 상기 기판 상에 형성된다. 상기 노출된 에피택시얼 층 일부에 제2 불순물이 주입된다.
일 실시예에 있어서, 상기 제2 불순물 중 일부는 상기 불순물 영역으로 확산될 수 있다.
일 실시예에 있어서, 상기 개구는 상기 게이트 구조물로부터 일정 거리만큼 이격된 상기 에피택시얼 층 일부를 노출시킬 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 주변회로 영역 및 셀 영역을 포함하는 기판 상에 제1 게이트 구조물 및 제2 게이트 구조물이 각각 형성된다. 상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 제1 불순물이 주입되어 불순물 영역이 형성된다. 상기 제1 및 제2 게이트 구조물들에 의해 각각 노출된 상기 주변회로 영역 및 상기 셀 영역 상에 제1 및 제2 에피택시얼 층들이 각각 형성된다. 상기 제1 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막이 상기 기판 상에 형성된다. 상기 노출된 제1 에피택시얼 층 일부에 제2 불순물이 주입된다.
일 실시예에 있어서, 상기 제2 불순물 중 일부는 상기 불순물 영역으로 확산될 수 있다.
일 실시예에 있어서, 상기 개구는 상기 제1 게이트 구조물로부터 일정 거리만큼 이격된 상기 제1 에피택시얼 층 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 제2 게이트 구조물이 형성될 때, 상기 셀 영역에 트렌치가 형성될 수 있고, 상기 제2 게이트 구조물은 상기 트렌치 상에 형성될 수 있다.
일 실시예에 있어서, 상기 트렌치를 형성하기 이전에, 상기 셀 영역에 제3 불순물이 주입될 수 있다.
일 실시예에 있어서, 상기 제2 게이트 구조물이 형성될 때, 상기 트렌치를 매립하는 게이트 절연막이 형성되고, 상기 게이트 절연막 상에 게이트 도전막이 형성되며, 상기 게이트 도전막 상에 게이트 마스크막이 형성되고, 상기 게이트 마스크막, 상기 게이트 도전막 및 상기 게이트 절연막이 패터닝되어 각각 게이트 마스 크, 게이트 전극 및 게이트 절연막 패턴이 상기 트렌치 상에 형성되며, 상기 게이트 마스크 및 상기 게이트 전극의 측벽 상에 상기 트렌치의 나머지 부분을 매립하는 스페이서가 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법에서는, 주변회로 영역 및 셀 영역을 포함하는 기판 상에 제1 게이트 구조물 및 제2 게이트 구조물이 각각 형성된다. 상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 제1 불순물이 주입되어 불순물 영역이 형성된다. 상기 제1 및 제2 게이트 구조물들에 의해 각각 노출된 상기 주변회로 영역 및 상기 셀 영역 상에 제1 및 제2 에피택시얼 층들이 각각 형성된다. 상기 제1 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막이 상기 기판 상에 형성된다. 상기 노출된 제1 에피택시얼 층 일부에 제2 불순물이 주입된다. 상기 제2 에피택시얼 층의 일부와 전기적으로 연결되는 커패시터가 형성된다.
일 실시예에 있어서, 상기 개구는 상기 제1 게이트 구조물로부터 일정 거리만큼 이격된 상기 제1 에피택시얼 층 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 개구를 매립하는 제1 플러그가 형성되고, 상기 제2 에피택시얼 층의 일부와 상기 커패시터를 연결시키는 제2 플러그가 더 형성될 수 있다.
일 실시예에 있어서, 상기 제1 플러그는 금속을 사용하여 형성될 수 있고, 상기 제2 플러그는 제3 불순물로 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 제3 불순물 중 일부는 상기 제2 에피택시얼 층으 로 확산될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법에서는, 주변회로 영역 및 셀 영역을 포함하는 기판 상에 제1 게이트 구조물 및 복수 개의 제2 게이트 구조물들이 각각 형성된다. 상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 제1 불순물이 주입되어 불순물 영역이 형성된다. 상기 제1 게이트 구조물에 의해 노출된 상기 주변회로 영역 및 상기 제2 게이트 구조물들에 의해 노출된 상기 셀 영역 일부 상에 제1 및 제2 에피택시얼 층들이 각각 형성된다. 상기 제2 에피택시얼 층 일부와 연결되는 공통 소스 라인이 형성된다. 상기 제1 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막이 상기 기판 상에 형성된다. 상기 노출된 제1 에피택시얼 층 일부에 제2 불순물이 주입된다. 상기 제2 에피택시얼 층의 일부와 전기적으로 연결되는 비트 라인이 형성된다.
일 실시예에 있어서, 상기 개구는 상기 제1 게이트 구조물로부터 일정 거리만큼 이격된 상기 제1 에피택시얼 층 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 개구를 매립하는 제1 플러그가 형성되고, 상기 제2 에피택시얼 층의 일부와 상기 비트 라인을 연결시키는 제2 플러그가 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터는 게이트 구조물, 불순물 영역 및 에피택시얼 층을 포함한다. 상기 게이트 구조물은 기판 상에 형성된다. 상기 불순물 영역은 상기 게이트 구조물에 인 접한 상기 기판 상부에 형성되고, 제1 불순물이 도핑된다. 상기 에피택시얼 층은 상기 불순물 영역 상에 상기 게이트 구조물에 인접하여 형성되고, 상기 게이트 구조물로부터 일정 거리 이격된 부분에 제2 불순물이 도핑된다.
일 실시예에 있어서, 상기 불순물 영역은 상기 제2 불순물을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는 제1 게이트 구조물 및 제2 게이트 구조물, 불순물 영역, 제1 에피택시얼 층 및 제2 에피택시얼 층을 포함한다. 상기 제1 및 제2 게이트 구조물들은 주변회로 영역 및 셀 영역을 포함하는 기판 상에 각각 형성된다. 상기 불순물 영역은 상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 형성되고, 제1 불순물이 도핑된다. 상기 제1 에피택시얼 층은 상기 불순물 영역 상에 상기 제1 게이트 구조물에 인접하여 형성되고, 상기 제1 게이트 구조물로부터 일정 거리 이격된 부분에 제2 불순물이 도핑된다. 상기 제2 에피택시얼 층은 상기 제2 게이트 구조물에 의해 노출된 상기 셀 영역 상에 형성되고, 제3 불순물이 도핑된다.
일 실시예에 있어서, 상기 불순물 영역은 상기 제2 불순물을 더 포함할 수 있다.
일 실시예에 있어서, 상기 셀 영역 상부에는 트렌치가 형성되고, 상기 제2 게이트 구조물은 상기 트렌치 상에 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 장치는 제1 게이트 구조물 및 제2 게이트 구조물, 제1 불순물 영역, 제1 에피택시얼 층, 제2 에피택시얼 층 및 커패시터를 포함한다. 상기 제1 및 제2 게이트 구조물들은 주변회로 영역 및 셀 영역을 포함하는 기판 상에 각각 형성된다. 상기 제1 불순물 영역은 상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 형성되고, 제1 불순물이 도핑된다. 상기 제1 에피택시얼 층은 상기 제1 불순물 영역 상에 상기 제1 게이트 구조물에 인접하여 형성되고, 상기 제1 게이트 구조물로부터 일정 거리 이격된 부분에 제2 불순물이 도핑되어 형성된 제2 불순물 영역을 포함한다. 상기 제2 에피택시얼 층은 상기 제2 게이트 구조물에 의해 노출된 상기 셀 영역 일부 상에 형성되고, 제3 불순물이 도핑된다. 상기 커패시터는 상기 제2 에피택시얼 층의 일부와 전기적으로 연결된다.
일 실시예에 있어서, 상기 반도체 장치는 상기 제2 불순물 영역 상에 형성된 제1 플러그 및 상기 제2 에피택시얼 층의 일부와 상기 커패시터를 연결하는 제2 플러그를 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 장치는 제1 게이트 구조물 및 복수 개의 제2 게이트 구조물들, 제1 불순물 영역, 제1 에피택시얼 층, 제2 에피택시얼 층, 공통 소스 라인 및 비트 라인을 포함한다. 상기 제1 게이트 구조물 및 복수 개의 제2 게이트 구조물들은 주변회로 영역 및 셀 영역을 포함하는 기판 상에 각각 형성된다. 상기 제1 불순물 영역은 상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 형성되고, 제1 불순물이 도핑된다. 상기 제1 에피택시얼 층은 상기 제1 불순물 영역 상에 상기 제1 게이트 구조물에 인접하여 형성되고, 상기 제1 게이트 구조물로부터 일정 거리 이격 된 부분에 제2 불순물이 도핑되어 형성된 제2 불순물 영역을 포함한다. 상기 제2 에피택시얼 층은 상기 제2 게이트 구조물에 의해 노출된 상기 셀 영역 일부 상에 형성되고, 제3 불순물이 도핑된다. 상기 공통 소스 라인은 상기 제2 에피택시얼 층의 일부와 연결된다. 상기 비트 라인은 상기 제2 에피택시얼 층의 다른 일부와 전기적으로 연결된다.
일 실시예에 있어서, 상기 반도체 장치는 상기 제2 불순물 영역 상에 형성된 제1 플러그 및 상기 제2 에피택시얼 층의 다른 일부와 상기 비트 라인을 연결시키는 제2 플러그를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 구조물은 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 구조물은 터널 절연막 패턴, 전하 저장막 패턴, 차단막 패턴 및 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 있어서, 에피택시얼 층을 형성하기 전에 기판에 불순물을 주입하여 불순물 영역을 형성하고, 상기 에피택시얼 층을 형성한 이후에는 패싯이 형성되지 않은 부분을 통해서만 불순물을 주입하여 ESD 층을 형성한다. 이에 따라, 상기 불순물 영역의 도핑 프로파일은 상기 에피택시얼 층의 패싯에 영향을 받지 않으므로 균일하게 형성될 수 있다. 또한 상기 패싯이 형성되지 않은 부분에서도 상기 에피택시얼 층이 균일하지 않은 두께로 형성될 경우, 불순물을 주입하는 영역의 면적을 감소시킴으로써, 상기 불순물 영역이 비교적 균일한 도핑 파일을 갖 도록 형성할 수 있다.
이에 따라, 본원 발명의 실시예들에 따른 트랜지스터 및 반도체 장치는 에피택시얼 층의 형상이나 두께에 관계없이 불순물 영역이 균일한 도핑 프로파일을 가질 수 있으며, 위치에 따른 특성 산포가 적다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또 는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 게이트 구조물을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well) 영역을 더 포함할 수 있다.
상기 게이트 구조물은 기판(100) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 형성한 후 사진 식각 공정을 이용하여 이들을 패터닝함으로써 형성할 수 있다. 이에 따라, 상기 게이트 구조물은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 게이트 전극(120) 및 게이트 마스크(130)를 포함할 수 있다.
구체적으로, 상기 게이트 절연막은 실리콘 산화물과 같은 산화물 혹은 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 상기 게이트 절연막은 기판(100)에 대해 열산화 공정을 수행하거나, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행하여 형성할 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있으며, 상기 게이트 마스크층은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 상기 게이트 도전막 및 상기 게이트 마스크층은 CVD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 사용하여 형성할 수 있다.
한편 상기 게이트 구조물은 게이트 마스크(130), 게이트 전극(120) 및 게이트 절연막 패턴(110)의 측벽에 형성된 스페이서(140)를 더 포함할 수 있다. 스페이서(140)는 게이트 마스크(130), 게이트 전극(120) 및 게이트 절연막 패턴(110)을 커버하는 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 형성할 수 있다. 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 2를 참조하면, 상기 게이트 구조물이 형성된 기판(100)에 제1 불순물을 주입하여 불순물 영역(150)을 형성한다. 불순물 영역(150)은 상기 게이트 구조물을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있으며, 이에 따라 상기 게이트 구조물에 인접한 기판(100) 상부에 불순물 영역(150)이 형성된다. 상기 제1 불순물은 형성하고자 하는 트랜지스터의 타입에 따라, 붕소, 갈륨 등의 p형 불순물이나 인, 비소 등의 n형 불순물을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 선택적 에피택시얼 성장 (Selective Epitaxial Growth: SEG) 공정을 수행하여 에피택시얼 층(160)을 형성한다. 에피택 시얼 층(160)은 상기 게이트 구조물에 의해 커버되지 않는 불순물 영역(150)을 씨드막으로 하여 불순물 영역(150) 상에 형성된다.
일 실시예에 따르면, 상기 SEG 공정은 약 700℃ 내지 약 900℃의 온도 및 약 10torr 내지 약 50torr의 압력에서 CVD 공정을 수행함으로써 형성될 수 있다. 이때, 상기 CVD 공정은 디클로로실란(SiH2Cl2) 가스, 혹은 디클로로실란(SiH2Cl2) 가스 및 사수소화 게르마늄(GeH4) 가스를 사용하여 수행할 수 있으며, 이때 단결정 실리콘막 혹은 단결정 실리콘-게르마늄막이 형성될 수 있다. 혹은, 상기 SEG 공정은 감압 화학 기상 증착(Reduced Pressure CVD: RPCVD) 공정, 저압 화학 기상 증착(Low Pressure CVD: LPCVD) 공정, 초고진공 화학 기상 증착(Ultra High Vacuum CVD: UHVCVD) 공정, 유기 금속 화학 기상 증착(Metal Organic CVD: MOCVD) 공정 등을 통해 수행될 수도 있다.
한편, 에피택시얼 층(160) 형성 시, 상기 게이트 구조물에 인접한 부분에서는 결정면의 차이에 따라 이른 바 패싯(facet)이 발생할 수 있다. 이에 따라, 상기 게이트 구조물에 인접한 부분에서 에피택시얼 층(160)은 수평면에 평행하지 않고 경사지게 형성될 수 있다.
도 4를 참조하면, 상기 게이트 구조물 및 에피택시얼 층(160)을 커버하는 층간 절연막(170)을 기판(100) 상에 형성하고, 에피택시얼 층(160) 일부를 노출시키는 개구(175)를 형성한다.
층간 절연막(170)은 산화물, 질화물 및/또는 산질화물을 사용하는 CVD 공정, PVD 공정, ALD 공정 등을 사용하여 형성될 수 있다.
일 실시예에 따르면, 개구(175)는 상기 패싯이 발생하지 않은 에피택시얼 층(160) 부분만을 노출시킬 수 있다. 또한, 개구(175)에 의해 노출되는 에피택시얼 층(160) 부분의 면적은 임의로 조정될 수 있다. 예를 들어, 에피택시얼 층(160)이 위치에 따라 균일하지 못한 두께로 형성되는 경우, 에피택시얼 층(160)을 노출하는 개구(175)는 작은 면적을 가지도록 형성될 수 있다.
도 5를 참조하면, 상기 게이트 구조물을 커버하는 층간 절연막(170)을 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 노출된 에피택시얼 층(160) 부분에 제2 불순물을 주입한다. 이에 따라, 상기 제2 불순물이 주입된 에피택시얼 층(160) 부분은 이른 바 올려진 소스/드레인(Elevated Source/Drain: ESD) 층(165)으로 기능할 수 있다.
한편 상기 이온 주입 공정 수행 시, 상기 제2 불순물은 기판(100) 상부에도 주입될 수 있다. 일 실시예에 따르면, 상기 제2 불순물은 불순물 영역(150) 일부에 주입된다. 다른 실시예에 따르면, 비록 도시되지는 않았지만, 상기 제2 불순물은 불순물 영역(150) 이외의 기판(100) 일부에도 주입될 수 있다.
이와는 달리, 상기 제2 불순물은 후속되는 열처리 공정 수행 시에 불순물 영역(150) 혹은 기판(100)의 다른 부분으로 확산될 수도 있다.
상기 제2 불순물은 상기 제1 불순과 동일한 도전 타입을 가질 수 있다. 한편, 상기 제2 불순물은 상기 제1 불순물과는 다르거나 혹은 실질적으로 동일한 도즈(dose)량을 가질 수 있다.
상기 제1 불순물 및/또는 상기 제2 불순물이 도핑된 불순물 영역(150)은 상기 제2 불순물이 도핑된 ESD 층(165)과 함께 상기 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 트랜지스터가 완성된다. 상기 트랜지스터는 게이트 구조물 및 소스/드레인 영역을 가지며, 상기 소스/드레인 영역은 ESD 층(165) 및 불순물 영역(150)을 포함한다. 혹은 경우에 따라, 상기 제2 불순물이 불순물 영역(150) 이외의 기판(100) 일부에도 도핑되는 경우에는, 상기 소스/드레인 영역은 상기 도핑된 부분도 포함할 수 있다.
ESD 층(165) 형성 시 주입되는 상기 제2 불순물은 에피택시얼 층(160) 전체에 주입되지 않고 패싯이 형성되지 않은 에피택시얼 층(160) 부분에만 주입되며, 이온 주입 에너지에 따라 상기 이온 주입 공정 시 불순물 영역(150)으로 도핑되거나, 혹은 후속 열처리 공정에서 불순물 영역(150)으로 확산된다. 이에 따라, 불순물 영역(150)의 도핑 프로파일은 에피택시얼 층(160)에 형성된 상기 패싯에 영향을 받지 않으므로 균일하게 형성될 수 있다.
또한 상기 패싯이 형성되지 않은 부분에서도 에피택시얼 층(160)이 위치에 따라 균일하지 않은 두께로 형성될 경우, 에피택시얼 층(160)을 노출시키는 개구(175)의 단면적을 감소시킴으로써. 불순물 영역(150)이 비교적 균일한 도핑 파일을 갖도록 형성할 수 있다. 즉, 상기 제2 불순물은 에피택시얼 층(160) 전면을 통해 주입되지 않고 개구(175)를 통해서만 주입되므로, 에피택시얼 층(160)이 불균일한 두께를 갖더라도 상기 두께 편차에 의한 도핑 프로파일의 불균일성이 크지 않을 수 있다.
결과적으로 본원 발명의 실시예들에 따른 트랜지스터는 에피택시얼 층(160)의 형상이나 두께에 관계없이 불순물 영역(150)이 균일한 도핑 프로파일을 가질 수 있으며, 이에 따라 위치에 따른 특성 변화 즉, 특성 산포가 작다.
도 6은 본 발명의 다른 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다. 도 6을 참조로 설명되는 트랜지스터는 도 1 내지 도 5를 참조로 설명된 트랜지스터와 비교할 때, 두 개의 게이트 구조물들을 포함하고 있으며, 소스/드레인 영역이 상기 게이트 구조물들 사이에 형성된다는 점에서만 차이점을 갖는다. 이에 따라, 도 6의 트랜지스터에 대한 자세한 설명은 생략하며, 간단히만 언급하도록 한다.
상기 트랜지스터는, 소자 분리막(205)에 의해 한정된 기판(200)의 액티브 영역 상에 형성되고, 각각 게이트 절연막 패턴(210), 게이트 전극(220), 게이트 마스크(230) 및 스페이서(240)를 포함하는 두 개의 게이트 구조물들을 포함한다. 소자 분리막(205)은 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정 혹은 열산화 공정과 같은 소자 분리 공정을 통해 형성된다. 한편, 상기 게이트 구조물들에 인접한 기판(200)의 상부에는 제1 불순물 및/또는 제2 불순물이 도핑된 불순물 영역(250)이 형성되며, 불순물 영역(250) 상부에는 에피택시얼 층(260)이 형성된다. 에피택시얼 층(260)에서 패싯이 발생하지 않은 부분에는 제2 불순물이 도핑된 ESD 층(265)이 형성된다.
한편, 도 1 내지 도 6에 도시된 트랜지스터들 이외에, 본 발명의 범위는 임 의의 복수 개의 게이트 구조물들 및 상기 게이트 구조물들에 인접하는 소스/드레인 영역을 갖는 트랜지스터들에도 미친다는 것은 당업자에게는 자명하다.
본 발명의 실시예들에 따른 트랜지스터와는 달리 비교예에 따른 트랜지스터는 불균일한 도핑 프로파일을 갖는 소스/드레인 영역을 가지며, 이는 도 7 내지 도 8을 참조하여 설명된다.
도 7 내지 도 8은 비교예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 기판(300) 상에 게이트 절연막 패턴(310), 게이트 전극(320), 게이트 마스크(330) 및 스페이서(340)를 포함하는 게이트 구조물을 형성하고, 상기 게이트 구조물에 의해 커버되지 않은 기판(300) 부분을 씨드막으로 하는 SEG 공정을 수행하여 에피택시얼 층(360)을 형성한다. 이때, 상기 게이트 구조물에 인접한 에피택시얼 층(360) 부분에는 패싯이 발생할 수 있다.
도 8을 참조하면, 상기 게이트 구조물을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 에피택시얼 층(360)에 불순물을 주입하여 ESD 층(365)을 형성한다. 이때, 상기 불순물은 기판(300) 상부에도 주입되어 불순물 영역(350)을 형성하며 도시된 바와 같이 불균일한 도핑 프로파일을 가질 수 있다. 즉, 상기 불순물은 에피택시얼 층(360) 전역을 통해 도핑되므로, 불순물 영역(350)은 상기 패싯이 형성된 에피택시얼 층(360) 부분 아래에서 상대적으로 깊게 형성되어 불균일한 도핑 프로파일을 갖게 되는 것이다. 또한, 에피택시얼 층(365)이 위치에 따라 불균일한 두께로 형성되는 경우, 상기 불순물은 에피택시얼 층(360)을 전면을 통해 기 판(300)으로 주입되므로, 위치에 따라 불균일한 도핑 프로파일을 가질 수 있다.
도 9 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 15 내지 도 18을 참조하여 설명되는 공정들은 도 2 내지 도 5를 참조하여 설명된 공정들과 유사하므로, 이에 대해서는 간략하게만 설명하도록 한다.
도 9를 참조하면, 주변회로 영역(I) 및 셀 영역(II)을 갖는 기판(400)에 제1 마스크(도시하지 않음)를 형성하고, 상기 제1 마스크를 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여 제1 불순물을 주입함으로써, 셀 영역(II) 상부에 예비 소스/드레인 영역(403)을 형성한다. 상기 제1 불순물은 트랜지스터의 타입에 따라 n형 혹은 p형 불순물을 포함할 수 있다. 상기 이온 주입 공정 이후, 상기 제1 마스크는 제거될 수 있다.
도 10을 참조하면, 기판(400) 상에 제2 마스크(도시하지 않음)를 형성하고, 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 통해, 셀 영역(II) 일부를 제거함으로써 트렌치(407)를 형성한다. 트렌치(407)는 예비 소스/드레인 영역(403)보다 깊이 형성되어 예비 소스/드레인 영역(403)의 측벽을 노출시킬 수 있다.
일 실시예에 따르면, 반응성 이온 식각(Reactive Ion etching: RIE) 공정을 통해 기판(400)을 식각함으로써 수직한 측벽 프로파일을 갖는 예비 트렌치(도시하지 않음)를 형성한 후, 건식 혹은 습식 식각 공정을 더 수행하여 상기 예비 트렌치를 확장시켜 트렌치(407)를 형성할 수 있다. 이때, 상기 건식 식각 공정으로는 산 소(O2) 가스, 염화수소(CF4) 가스 등을 이용하는 케미컬 건식 식각(Chemical Dry Etching: CDE) 공정이 사용될 수 있으며, 상기 습식 식각 공정은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O) 혼합액인 SC-1 용액을 사용하여 수행될 수 있다.
이후 상기 제2 마스크는 제거되며, 트렌치(407) 형성 공정에서 발생한 기판(400)의 식각 데미지를 큐어링하기 위한 열처리 공정이 더 수행될 수 있다.
도 11을 참조하면, 트렌치(407)가 형성된 기판(400) 상에 게이트 절연막(410)을 형성한다. 일 실시예에 따르면, 게이트 절연막(410)은 열산화 공정을 수행하여 기판(400) 상에 실리콘 산화물을 증착하여 형성할 수 있다. 다른 실시예에 따르면, 게이트 절연막(410)은 고유전(high-k) 물질을 CVD 공정을 통해 기판(400) 상에 증착함으로써 형성할 수 있다. 상기 고유전 물질은 예를 들어 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 란탄 산화물(La2O3), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON) 등을 포함할 수 있다.
도 12를 참조하면, 게이트 절연막(410) 상에 게이트 도전막(420) 및 게이트 마스크층(430)을 순차적으로 형성한다. 게이트 도전막(420)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있으며, 게이트 마스크층(430)은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
도 13을 참조하면, 포토레지스트 패턴(도시하지 않음)을 사용하여 게이트 마 스크층(430)을 패터닝함으로써 제1 및 제2 게이트 마스크들(432, 434)을 형성한다. 이후, 제1 및 제2 게이트 마스크들(432, 434)을 각각 식각 마스크로 사용하여 게이트 도전막(420) 및 게이트 절연막(410)을 패터닝함으로써, 주변회로 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(412) 및 제1 게이트 전극(422)을 형성하고, 셀 영역(II)의 트렌치(407) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(414) 및 제2 게이트 전극(424)을 형성한다. 일 실시예에 따르면, 제2 게이트 전극(424)은 트렌치(407)의 너비보다 좁은 너비를 갖도록 형성된다. 한편, 상기 패터닝 공정에서 발생한 식각 데미지를 큐어링하기 위한 게이트 재산화 공정이 더 수행될 수 있다.
도 14를 참조하면, 게이트 마스크들(432, 434), 게이트 전극들(422, 424) 및 게이트 절연막 패턴들(412, 414)을 커버하는 스페이서막을 기판(400) 상에 형성한 후, 상기 스페이서막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 제1 및 제2 스페이서들(442, 444)을 각각 형성한다. 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 일 실시예에 따르면, 제2 스페이서(444)는 트렌치(407)의 나머지 부분을 완전히 매립하도록 형성된다.
이에 따라, 제1 게이트 절연막 패턴(412), 제1 게이트 전극(422), 제1 게이트 마스크(432) 및 제1 스페이서(442)를 포함하는 제1 게이트 구조물과, 제2 게이트 절연막 패턴(414), 제2 게이트 전극(424), 제2 게이트 마스크(434) 및 제2 스페이서(444)를 포함하는 제2 게이트 구조물이 기판(400)의 주변회로 영역(I) 및 셀 영역(II) 상에 각각 형성된다.
도 15를 참조하면, 상기 제1 게이트 구조물이 형성된 기판(400)의 주변회로 영역(I)에 제2 불순물을 주입하여 불순물 영역(450)을 형성한다.
구체적으로, 기판(400)의 셀 영역(II)을 덮는 제4 마스크(도시하지 않음)를 형성한 후, 상기 제1 게이트 구조물 및 상기 제4 마스크를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 불순물 영역(450)을 형성한다. 이에 따라, 상기 제1 게이트 구조물에 인접한 주변회로 영역(I) 상부에 불순물 영역(450)이 형성될 수 있다.
도 16을 참조하면, 상기 제4 마스크를 제거한 후, 기판(400) 상에 SEG 공정을 수행하여 제1 및 제2 에피택시얼 층들(462, 464)을 주변회로 영역(I) 및 셀 영역(II) 상에 각각 형성한다. 제1 및 제2 에피택시얼 층들(462, 464)은 각각 상기 제1 및 제2 게이트 구조물들에 의해 커버되지 않는 불순물 영역(450) 및 예비 소스/드레인 영역(403)을 씨드막으로 하여 형성된다.
도 17을 참조하면, 상기 제1 및 제2 게이트 구조물들 및 제1 및 제2 에피택시얼 층들(462, 464)을 커버하는 층간 절연막(470)을 기판(400) 상에 형성하고, 제1 에피택시얼 층(462) 일부를 노출시키는 제1 개구(475)를 형성한다. 이때, 제1 개구(475)는 상기 패싯이 발생하지 않은 제1 에피택시얼 층(462) 부분만을 노출시킬 수 있으며, 개구(475)에 의해 노출되는 제1 에피택시얼 층(462) 부분의 면적은 임의로 조정될 수 있다.
도 18을 참조하면, 상기 제1 및 제2 게이트 구조물들을 커버하는 층간 절연막(470)을 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 노출된 제1 에피택시얼 층(462) 부분에 제3 불순물을 주입한다. 이에 따라, 상기 제3 불순물이 주입된 제1 에피택시얼 층(462) 부분은 제1 ESD 층(465)으로 기능할 수 있다. 이때, 상기 제3 불순물은 기판(400)의 주변회로 영역(I) 상부에도 주입될 수 있다. 이에 따라, 상기 제2 불순물 및/또는 상기 제3 불순물이 도핑된 불순물 영역(450)은 상기 제3 불순물이 도핑된 제1 ESD 층(465)과 함께 주변회로 영역(I)에 형성된 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
한편 도시하지는 않았지만, 이후 제2 에피택시얼 층(464)을 노출시키는 제2 개구를 층간 절연막(470)을 관통하도록 형성하여, 제4 불순물을 제2 에피택시얼 층(464)에 주입함으로써 제2 ESD 층을 형성할 수 있다. 이때, 상기 제4 불순물은 예비 소스/드레인 영역(403)에도 일부 주입될 수 있으며, 상기 제2 ESD 층 및 예비 소스/드레인 영역(403)은 셀 영역(II)에 형성된 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 장치가 완성된다.
도 19는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 19를 참조로 설명되는 반도체 장치는 도 9 내지 도 18을 참조로 설명된 반도체 장치와 비교할 때, 주변회로 영역(III) 및 셀 영역(IV) 상에 각각 두 개의 게이트 구조물들을 포함하고 있다는 점 이외에는 실질적으로 동일하거나 유사하다. 이에 따라, 도 19의 반도체 장치에 대한 자세한 설명은 생략하며, 간단하게만 언급하도록 한다.
상기 반도체 장치는 기판(500)의 액티브 영역에 형성되며, 상기 액티브 영역은 소자 분리막(505)에 의해 한정된다. 한편, 기판(500)은 주변회로 영역(III) 및 셀 영역(IV)을 포함한다.
상기 반도체 장치는 주변회로 영역(III) 상에 형성된 두 개의 제1 게이트 구조물들 및 상기 제1 게이트 구조물들 사이에 형성된 제1 소스/드레인 영역을 포함한다. 상기 각 제1 게이트 구조물들은 제1 게이트 절연막 패턴(512), 제1 게이트 전극(522), 제1 게이트 마스크(532) 및 제1 스페이서(542)를 포함하며, 상기 제1 소스/드레인 영역은 상기 제1 게이트 구조물들에 인접한 기판(500)의 상부에 형성된 제1 불순물 영역(550) 및 제1 불순물 영역(550) 상에 형성된 제1 에피택시얼 층(560)의 일부에 형성된 제1 ESD 층(565)을 포함한다.
또한, 상기 반도체 장치는 셀 영역(IV) 상에 형성된 두 개의 제2 게이트 구조물들 및 상기 제2 게이트 구조물들에 인접하여 형성된 제2 및 제3 소스/드레인 영역들을 포함한다. 상기 각 제2 게이트 구조물들은 제2 게이트 절연막 패턴(514), 제2 게이트 전극(524), 제2 게이트 마스크(534) 및 제2 스페이서(544)를 포함한다. 상기 제2 소스/드레인 영역은 상기 제2 게이트 구조물들 사이의 기판(500)의 상부에 형성된 제2 불순물 영역(503) 및 제2 불순물 영역(503) 상에 형성된 제2 에피택시얼 층에 형성된 제2 ESD 층(567)을 포함한다. 상기 제3 소스/드레인 영역은 상기 제2 게이트 구조물들에 인접한 기판(500)의 상부에 형성된 제3 불순물 영역들(507) 및 제3 불순물 영역들(507) 상에 형성된 제3 에피택시얼 층들에 형성된 제3 ESD 층(569)을 포함한다.
한편, 도 9 내지 도 19에 도시된 반도체 장치들 이외에, 본 발명의 범위는 임의의 복수 개의 게이트 구조물들 및 상기 게이트 구조물들에 인접하는 소스/드레인 영역을 갖는 반도체 장치들에도 미친다는 것은 당업자에게는 자명한 사항일 것이다.
도 20 내지 도 26은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 20 내지 도 26은 예시적으로 DRAM 장치를 도시하고 있으나, 본원 발명은 반드시 여기에만 한정되지는 않는다. 한편, 도 21 내지 도 23을 참조하여 설명되는 공정들은 도 15 내지 도 18을 참조하여 설명된 공정들과 유사하므로, 이에 대해서는 간략하게만 설명하도록 한다.
도 20을 참조하면, 소자 분리막(505)에 의해 액티브 영역 및 필드 영역으로 구분되는 기판(500)에 제1 및 제2 게이트 구조물들이 형성된다. 구체적으로, 주변회로 영역(III) 상에 제1 게이트 구조물이 형성되고, 셀 영역(IV) 상에 제2 게이트 구조물이 형성된다.
상기 제1 게이트 구조물은 제1 게이트 절연막 패턴(512), 제1 게이트 전극(522), 제1 게이트 마스크(532) 및 제1 스페이서(542)를 포함한다. 상기 제1 게이트 구조물은 복수 개로 형성될 수 있으며, 본 실시예에서는 두 개의 제2 게이트 구조물들이 형성된다.
상기 제2 게이트 구조물은 제2 게이트 절연막 패턴(514), 제2 게이트 전극(524), 제2 게이트 마스크(534) 및 제2 스페이서(544)를 포함한다. 일 실시예에 따르면, 상기 제2 게이트 구조물은 셀 영역(IV) 상에 형성된 트렌치를 매립하면서 형성되어 이른 바 리세스 게이트 구조물을 형성한다. 상기 제2 게이트 구조물은 복수 개로 형성될 수 있으며, 본 실시예에서는 두 개의 제2 게이트 구조물들이 형성된다. 한편, 상기 제2 게이트 구조물에 인접한 기판(500)의 상부에는 제2 불순물이 도핑된 제2 및 제3 불순물 영역들(503, 507)이 형성된다.
도 21을 참조하면, 이온 주입 마스크(도시하지 않음)를 사용하는 이온 주입 공정을 통해, 주변회로 영역(III) 상의 제1 게이트 구조물들 사이의 기판(500) 상부에 제1 불순물을 주입하여 제1 불순물 영역(550)을 형성한다.
도 22를 참조하면, 상기 이온 주입 마스크를 제거한 후, 기판(500) 상에 SEG 공정을 수행하여 제1 에피택시얼 층(562)을 주변회로 영역(III) 상에 형성하고, 제2 및 제3 에피택시얼 층들(564, 566)을 셀 영역(IV) 상에 형성한다.
도 23을 참조하면, 상기 제1 및 제2 게이트 구조물들 및 제1 내지 제3 에피택시얼 층들(562, 564, 566)을 커버하는 제1 층간 절연막(570)을 기판(500) 상에 형성하고, 제1 에피택시얼 층(562) 일부를 노출시키는 제1 개구(575)를 형성한다. 제1 층간 절연막(570)을 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 노출된 제1 에피택시얼 층(562) 부분에 제3 불순물을 주입한다. 이에 따라, 상기 제3 불순물이 주입된 제1 에피택시얼 층(562) 부분이 제1 ESD 층(565)으로 변환된다. 한편, 상기 제3 불순물은 기판(500)의 주변회로 영역(III) 상부에도 주입될 수 있다. 이에 따라, 상기 제1 불순물 및/또는 상기 제3 불순물이 도핑된 불순물 영역(550)은 상기 제3 불순물이 도핑된 제1 ESD 층(565)과 함께 주변회로 영역(III)에 형성된 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
도 24를 참조하면, 제1 개구(575)를 매립하는 제1 플러그(580)를 형성한다. 제1 플러그(580)는 제1 개구(575)를 매립하면서 제1 층간 절연막(570) 상에 제1 도전막을 형성한 후, 상기 제1 도전막 상부를 제1 층간 절연막(570)이 노출될 때까지 제거하여 형성할 수 있다. 상기 제1 도전막 상부는 화화적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치-백 공정을 사용하여 제거될 수 있다. 상기 제1 도전막은 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
한편, 제2 에피택시얼 층(564)을 노출시키는 제2 개구(도시하지 않음)를 제1 층간 절연막(570)에 형성한 후, 상기 제2 개구를 매립하는 제2 플러그(590)를 형성한다. 일 실시예에 따르면, 상기 제2 개구는 제2 에피택시얼 층(564) 뿐만 아니라 제2 스페이서들(544)도 함께 노출시키며, 이에 따라 제2 플러그(590)는 상기 제2 게이트 구조물들에 의해 자기 정렬된 형태로 형성된다. 제2 플러그(590)는 상기 제2 개구를 매립하면서 제1 층간 절연막(570) 상에 제2 도전막을 형성한 후, 상기 제2 도전막 상부를 제1 층간 절연막(570)이 노출될 때까지 제거함으로써 형성할 수 있다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 본 실시예에서는, 제4 불순물이 도핑된 폴리실리콘을 사용하여 상기 제2 도전막을 형성하며, 이때 상기 제4 불순물은 제2 에피택시얼 층(564)으로도 도핑된다. 이에 따라, 제2 에피택시얼 층(564)은 제2 ESD 층(567)으로 변환된다. 제2 ESD 층(567) 및 제2 불순물 영역(503)은 셀 영역(IV)에 형성된 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
한편 도시하지는 않았지만, 제2 플러그(590)에 전기적으로 연결되는 비트 라인을 제1 층간 절연막(570) 상에 형성할 수 있다. 상기 비트 라인은 제1 층간 절연막(570) 상에 제3 도전막을 형성한 후 패터닝함으로써 형성할 수 있다. 상기 제3 도전막은 금속, 금속 질화물, 금속 실리사이드, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 상기 비트 라인은 제1 플러그(580)에도 전기적으로 연결되도록 형성될 수 있다.
도 25를 참조하면, 상기 비트 라인을 덮으면서 제1 층간 절연막(570), 제1 및 제2 플러그들(580, 590) 상에 제2 층간 절연막(600)을 형성한다. 제2 층간 절연막(600)은 실리콘 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
이후, 제3 에피택시얼 층들(564)을 노출시키는 제3 개구(도시하지 않음)를 제1 및 제2 층간 절연막들(570, 600)을 관통하도록 형성한 후, 상기 제3 개구를 매립하는 제3 플러그들(610)을 형성한다. 일 실시예에 따르면, 상기 제3 개구는 제3 에피택시얼 층(566) 뿐만 아니라 제2 스페이서들(544)도 함께 노출시킬 수 있다. 제3 플러그(610)는 상기 제3 개구를 매립하면서 제2 층간 절연막(600) 상에 제4 도전막을 형성한 후, 상기 제4 도전막 상부를 제2 층간 절연막(600)이 노출될 때까지 제거함으로써 형성할 수 있다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 본 실시예에서는, 상기 제4 불순물이 도핑된 폴리실리콘을 사용하여 상기 제4 도전막을 형성하며, 이때 상기 제4 불순물은 제3 에피택시얼 층들(566)로도 도핑된다. 이에 따라, 제3 에피택시얼 층들(566)은 제3 ESD 층들(569)로 변환된다. 제3 ESD 층들(569) 및 제2 불순 물 영역들(507)은 셀 영역(IV)에 형성된 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
도 26을 참조하면, 제2 층간 절연막(600) 상에 제3 층간 절연막(620) 및 식각 저지막(630)을 형성한다. 제3 층간 절연막(620)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있으며, 식각 저지막(630)은 제3 층간 절연막(620)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성할 수 있다.
식각 저지막(630) 상에 몰드막(도시되지 않음)을 형성한 다음, 제1 식각 공정을 통해 상기 몰드막에 홀(도시되지 않음)을 형성한다. 이후, 제2 식각 공정을 통해 상기 홀을 확장시켜, 제3 플러그들(610)이 노출될 때까지 식각 저지막(630) 및 제3 층간 절연막(620)을 순차적으로 제거한다.
상기 홀의 바닥면과 측면 및 상기 몰드막 상에 제5 도전막을 형성한 후, 상기 제5 도전막의 상부를 제거하여 상기 홀 내벽 상에 하부 전극(640)을 형성한다. 상기 제5 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성할 수 있다. 상기 몰드막을 제거한 후, 하부 전극(640) 및 식각 저지막(630) 상에 유전막(650)과 상부 전극(660)을 순차적으로 적층하여 제3 플러그들(610)에 전기적으로 접속되는 커패시터들을 형성한다. 유전막(650)은 하프늄 산화물과 같은 고유전 물질을 사용하여 형성될 수 있으며, 상부 전극(660)은 도핑된 폴리실리콘, 금속 등을 사용하여 형성할 수 있다.
한편 도시하지는 않았으나, 주변회로 영역(III)에 형성된 상기 비트 라인 혹은 제1 플러그(580)와 전기적으로 연결되는 배선들이 더 형성될 수 있다.
전술한 공정들을 수행함으로써 본 발명의 실시예들에 따른 반도체 장치가 완성된다.
도 27 내지 도 33은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 27 내지 도 33은 예시적으로 NAND Flash 메모리 장치를 도시하고 있으나, 본원 발명은 반드시 여기에만 한정되지는 않는다. 한편, 도 28, 29, 31을 참조하여 설명하는 공정들은 도 15 내지 도 18을 참조하여 설명한 공정들과 유사하므로, 자세한 설명은 생략한다.
도 27을 참조하면, 소자 분리막(705)에 의해 액티브 영역 및 필드 영역으로 구분되는 기판(700)이 구비된다. 기판(700)은 주변회로 영역(V) 및 셀 영역(VI)을 포함하며, 주변회로 영역(V) 상에는 제1 게이트 구조물이 형성되고, 셀 영역(VI) 상에는 복수 개의 제2 게이트 구조물들이 형성된다.
상기 제1 게이트 구조물은 게이트 절연막 패턴(712), 게이트 전극(722) 및 제1 스페이서(752)를 포함한다. 게이트 절연막 패턴(712)은 실리콘 산화물과 같은 산화물 혹은 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 게이트 전극(722)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다. 제1 스페이서(752)는 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
일 실시예에 있어서, 상기 각 제2 게이트 구조물들은 터널 절연막 패턴(714), 플로팅 게이트(724), 유전막 패턴(734), 컨트롤 게이트(744) 및 제2 스페이서(754)를 포함한다. 터널 절연막 패턴(714)은 실리콘 산화물과 같은 산화물, 실 리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다. 플로팅 게이트(724)는 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다. 유전막 패턴(734)은 산화물/질화물/산화물로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 유전막 패턴(734)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 컨트롤 게이트(744)는 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
다른 실시예에 있어서, 상기 각 제2 게이트 구조물들은 터널 절연막 패턴(714), 전하 저장막 패턴(724), 차단막 패턴(734), 게이트 전극(744) 및 제1 스페이서(754)를 포함한다. 전하 저장막 패턴(724)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 차단막 패턴(734)은 실리콘 산화물과 같은 산화물을 혹은 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 게이트 전극(744)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
셀 영역(VI) 상에는 복수 개의 제2 게이트 구조물들로 형성되는 스트링(string)이 복수 개 형성될 수 있다. 하나의 스트링에는 복수 개의 셀 게이트 구조물들, 그라운드 선택 라인(Ground Select Line: GSL) 및 스트링 선택 라인(String Select Line: SSL)이 포함되며, 상기 GSL이 상기 셀 게이트 구조물 일 측에 형성되면, 상기 SSL은 상기 셀 게이트 구조물 타 측에 형성된다. 상기 스트링 들 사이의 기판(700) 상부에는 제2 및 제3 불순물 영역들(703, 707)이 형성될 수 있으며, 하나의 스트링 내의 상기 제2 게이트 구조물들 사이의 기판(700) 상부에는 제4 불순물 영역(709)이 형성될 수 있다. 제2 내지 제4 불순물 영역들(703, 707, 709)에는 제2 불순물이 도핑될 수 있다.
도 28을 참조하면, 이온 주입 마스크(도시하지 않음)를 사용하는 이온 주입 공정을 통해, 주변회로 영역(V) 상의 제1 게이트 구조물에 인접한 기판(700) 상부에 제1 불순물을 주입하여 제1 불순물 영역(760)을 형성한다.
도 29를 참조하면, 상기 이온 주입 마스크를 제거한 후, 기판(700) 상에 SEG 공정을 수행하여 제1 에피택시얼 층(772)을 주변회로 영역(V) 상에 형성하고, 제2 및 제3 에피택시얼 층들(774, 776)을 셀 영역(VI) 상에 형성한다. 이와는 달리, 제2 및 제3 에피택시얼 층들(774, 776)은 형성되지 않을 수도 있다.
도 30을 참조하면, 상기 제1 및 제2 게이트 구조물들 및 제1 내지 제3 에피택시얼 층들(772, 774, 776)을 커버하는 제1 층간 절연막(780)을 기판(700) 상에 형성하고, 제2 에피택시얼 층(774)과 접촉하는 공통 소스 라인(790)을 제1 층간 절연막(780)을 관통하도록 형성한다. 공통 소스 라인(790)은 상기 제2 게이트 구조물들에 의해 자기정렬 되도록 형성될 수 있다. 일 실시예에 따르면, 제3 불순물이 도핑된 폴리실리콘을 사용하여 공통 소스 라인(790)을 형성하며, 이때 상기 제3 불순물은 제2 에피택시얼 층(774)으로도 도핑된다. 이에 따라, 제2 에피택시얼 층(774)은 제2 ESD 층(777)으로 변환된다. 한편, 제2 에피택시얼 층(774)이 형성되지 않은 경우에는, 공통 소스 라인(790)은 금속, 금속 질화물, 금속 실리사이드 및/또는 도 핑된 폴리실리콘으로 형성되어 제2 불순물 영역(703) 상에 직접 형성될 수도 있다.
도 31을 참조하면, 제1 층간 절연막(780) 및 공통 소스 라인(790) 상에 제2 층간 절연막(800)을 형성하고, 제1 에피택시얼 층(772) 일부를 노출시키는 개구(805)를 제1 및 제2 층간 절연막들(780, 800)을 관통하도록 형성한다. 이온 주입 공정을 수행하여, 개구(805)에 의해 노출된 제1 에피택시얼 층(772) 부분에 제4 불순물을 주입한다. 이에 따라, 상기 제4 불순물이 주입된 제1 에피택시얼 층(772) 부분이 제1 ESD 층(775)으로 변환된다. 한편, 상기 제4 불순물은 기판(700)의 주변회로 영역(V) 상부에도 주입될 수 있다. 이에 따라, 불순물 영역(760)과 제1 ESD 층(775)은 주변회로 영역(V)에 형성된 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
도 32를 참조하면, 개구(805)를 매립하는 제1 플러그(810)를 형성한다. 제1 플러그(810)는 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
한편, 제3 에피택시얼 층(776)과 접촉하는 제2 플러그(820)를 형성한다. 제2 플러그(820)는 상기 제2 게이트 구조물들에 의해 자기정렬 되도록 형성될 수 있다. 일 실시예에 따르면, 상기 제3 불순물이 도핑된 폴리실리콘을 사용하여 제2 플러그(820)를 형성하며, 이때 상기 제3 불순물은 제3 에피택시얼 층(776)으로도 도핑된다. 이에 따라, 제3 에피택시얼 층(776)은 제3 ESD 층(779)으로 변환된다. 한편, 제3 에피택시얼 층(776)이 형성되지 않은 경우에는, 제2 플러그(820)는 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘으로 형성되어 제3 불순 물 영역(707) 상에 직접 형성될 수도 있다.
도 33을 참조하면, 제2 플러그(820)에 전기적으로 연결되는 비트 라인(830)을 제2 층간 절연막(800) 상에 형성한다. 비트 라인(830)은 금속, 금속 질화물, 금속 실리사이드, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 비트 라인(830)은 제1 플러그(810)에도 전기적으로 연결되도록 형성될 수 있다.
한편 도시하지는 않았으나, 주변회로 영역(V)에 형성된 비트 라인(830) 혹은 제1 플러그(810)와 전기적으로 연결되는 배선들이 더 형성될 수 있다.
전술한 공정들을 수행함으로써 본 발명의 실시예들에 따른 반도체 장치가 완성된다.
본 발명의 실시예들에 있어서, 에피택시얼 층을 형성하기 전에 기판에 불순물을 주입하여 불순물 영역을 형성하고, 상기 에피택시얼 층을 형성한 이후에는 패싯이 형성되지 않은 부분을 통해서만 불순물을 주입하여 ESD 층을 형성한다. 이에 따라, 상기 불순물 영역의 도핑 프로파일은 상기 에피택시얼 층의 패싯에 영향을 받지 않으므로 균일하게 형성될 수 있다. 또한 상기 패싯이 형성되지 않은 부분에서도 상기 에피택시얼 층이 균일하지 않은 두께로 형성될 경우, 불순물을 주입하는 영역의 면적을 감소시킴으로써, 상기 불순물 영역이 비교적 균일한 도핑 파일을 갖도록 형성할 수 있다.
이에 따라, 본원 발명의 실시예들에 따른 트랜지스터 및 반도체 장치는 에피택시얼 층의 형상이나 두께에 관계없이 불순물 영역이 균일한 도핑 프로파일을 가 질 수 있으며, 위치에 따른 특성 산포가 적다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 7 내지 도 8은 비교예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20 내지 도 26은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27 내지 도 33은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

Claims (28)

  1. 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽 상에 스페이서 층을 형성하는 단계;
    상기 게이트 구조물에 인접한 상기 기판 상부에 제1 불순물을 주입하여 불순물 영역을 형성하는 단계;
    상기 불순물 영역 상에 상기 스페이서 층에 기대어 에피택시얼 층을 형성하는 단계;
    상기 스페이서 층에 중첩되지 않으며, 상기 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 노출된 에피택시얼 층 일부에 제2 불순물을 주입하는 단계를 포함하는 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 제2 불순물 중 일부는 상기 불순물 영역으로 확산되는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 개구는 상기 게이트 구조물로부터 일정 거리만큼 이격된 상기 에피택시얼 층 일부를 노출시키는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 주변회로 영역 및 셀 영역을 포함하는 기판 상에 제1 게이트 구조물 및 제2 게이트 구조물을 각각 형성하는 단계;
    상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 제1 불순물을 주입하여 불순물 영역을 형성하는 단계;
    상기 제1 및 제2 게이트 구조물들에 의해 각각 노출된 상기 주변회로 영역 및 상기 셀 영역 상에 제1 및 제2 에피택시얼 층들을 각각 형성하는 단계;
    상기 제1 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 노출된 제1 에피택시얼 층 일부에 제2 불순물을 주입하는 단계를 포함하고,
    상기 제2 게이트 구조물을 형성하는 단계는 상기 셀 영역에 트렌치를 형성하는 단계를 포함하고,
    상기 제2 게이트 구조물은 상기 트렌치 상에 형성되는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제2 불순물 중 일부는 상기 불순물 영역으로 확산되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 개구는 상기 제1 게이트 구조물로부터 일정 거리만큼 이격된 상기 제1 에피택시얼 층 일부를 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제4항에 있어서, 상기 트렌치 형성 단계 이전에,
    상기 셀 영역에 제3 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제4항에 있어서, 상기 제2 게이트 구조물을 형성하는 단계는,
    상기 트렌치를 매립하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 게이트 마스크막을 형성하는 단계;
    상기 게이트 마스크막, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 각각 게이트 마스크, 게이트 전극 및 게이트 절연막 패턴을 상기 트렌치 상에 형성하는 단계; 및
    상기 게이트 마스크 및 상기 게이트 전극의 측벽 상에 상기 트렌치의 나머지 부분을 매립하는 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 주변회로 영역 및 셀 영역을 포함하는 기판 상에 제1 게이트 구조물 및 제2 게이트 구조물을 각각 형성하는 단계;
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물의 측벽 상에 제1 스페이서 및 제2 스페이서를 각각 형성하는 단계;
    상기 제1 게이트 구조물에 인접한 상기 주변회로 영역 상부에 제1 불순물을 주입하여 불순물 영역을 형성하는 단계;
    상기 제1 및 제2 게이트 구조물들에 의해 각각 노출된 상기 주변회로 영역 및 상기 셀 영역 상에, 상기 제1 스페이서 및 상기 제2 스페이서에 기대어 제1 및 제2 에피택시얼 층들을 각각 형성하는 단계;
    상기 제1 스페이서에 중첩되지 않으며, 상기 제1 에피택시얼 층 일부를 노출시키는 개구를 갖는 절연막을 상기 기판 상에 형성하는 단계;
    상기 노출된 제1 에피택시얼 층 일부에 제2 불순물을 주입하는 단계; 및
    상기 제2 에피택시얼 층의 일부와 전기적으로 연결되는 커패시터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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