KR101881068B1 - 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 238000005036 potential barrier Methods 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 28
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000007373 indentation Methods 0.000 abstract 3
- 230000008569 process Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000000994 depressogenic effect Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터는 함몰부 가지는 반도체 기판, 상기 반도체 기판의 상면에 형성된 소스 및 드레인, 상기 함몰부에 형성되고, 인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트 및 상기 함몰부 내의 상기 컨트롤 게이트의 상부에 형성되고, 인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트를 포함할 수 있다.
Description
본원은 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
지난 50여년 동안 반도체산업은 “무어의 법칙(Moore’s Law)”을 따라, 트랜지스터의 축소화/소형화를 통해 집적회로(integrated circuit, IC)의 논리적 기능을 증가시키는 방향으로 발전되어 왔다. 그러나 소자의 크기가 작아짐에 따라 누설전류의 급격한 증가와 같은 짧은 채널 효과와 더불어, 물리적/근본적 한계 등으로 인해 무어의 법칙은 근 시일내 종료 될 것이라는 것이 산업계 및 학계의 지배적인 공통 의견이다. 따라서 반도체 산업은 기존 무어의 법칙을 뛰어넘는 새로운 패러다임을 필요로 하고 있다.
기존 트랜지스터는 IC 제작 공정 과정에서 이온주입 등의 도핑을 통해 소스/채널/드레인 전극의 극성이 n- 혹은 p-type으로 정의되기 때문에, 제작이 완료 된 후에는 동작방식의 변경이 불가능하다. 반면, 최근 연구되고 있는 “RFET(RECONFIGURABLE FIELD EFFECT TRANSISTOR)”은 전기적 신호를 통해 n- 혹은 p-type으로 그 극성을 프로그래밍(즉, 재구성) 할 수 있기 때문에, IC 측면에서 다양한 기능을 가지는 로직 아키텍쳐를 구현하여 기능적인 향상 및 축소화를 기대 할 수 있다는 장점을 가지고 있다.
그러나, 최소 2개 이상의 게이트를 필요하다는 측면에서 축소화의 근본적 한계를 가지며, 복수의 게이트의 면적 및 게이트 상호간 간격이 필수적이므로, 전계 효과 트랜지스터의 집적도를 떨어트릴 수 밖에 없다. 예를 들어, 추가 게이트 전극의 면적 및 양 게이트 전극 사이의 간극의 면적이 필요하다. 뿐만 아니라, 채널이 짧아질 경우 짧은 채널 효과를 억제할 수 없기 때문에 누설전류의 증가와 문턱전압 이하 기울기의 열화 현상의 문제점은 여전히 존재한다.
본원의 배경이 되는 기술은 한국등록특허공보 제10-1026373 호에 개시되어 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 반도체 기판에 함몰된 영역을 형성하고, 함몰된 영역에 복수의 게이트를 적층 구조로 배치하여 집적도를 향상시킬 수 있는 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 함몰된 영역을 통해 연장된 채널을 확보하여 짧은 채널 효과에 의한 누설 전류의 증가 및 문턱전압 이하 기울기의 열화 현상을 방지할 수 있는 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들도 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터는 함몰부 가지는 반도체 기판, 상기 반도체 기판의 상면에 형성된 소스 및 드레인, 상기 함몰부에 배치되고, 인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트 및 상기 함몰부 내의 상기 컨트롤 게이트의 상부에 배치되고, 인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트를 포함할 수 있다.
본원의 일 실시예에 따르면, 상기 프로그램 게이트에 인가되는 전압의 음양에 따라 상기 소스 및 드레인이 n 타입 소스/드레인 또는 p 타입 소스/드레인 영역을 형성하고, 상기 프로그램 게이트에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이가 조절될 수 있다.
본원의 일 실시예에 따르면, 상기 컨트롤 게이트는, 상기 컨트롤 게이트에 인가되는 전압의 세기에 따라, 상기 소스 및 드레인과 상기 반도체 기판 간의 채널 형성을 제어하고 소스-드레인간 전류 전도도를 제어할 수 있다.
본원의 일 실시예에 따르면, 상기 반도체 기판은 실리콘 보다 밴드갭이 작은 물질인 실리콘 게르마늄, 게르마늄, 갈륨비소 중 하나일 수 있다.
본원의 일 실시예에 따르면, 상기 소스 및 드레인은, 상기 반도체 기판의 함몰부가 형성되지 않은 상면에 서로 마주하여 위치하는 금속 전극이고, 상기 금속 전극과 상기 반도체 기판 간의 금속/반도체 접합을 형성하여 쇼트키 장벽을 가질 수 있다.
본원의 일 실시예에 따르면, 상기 반도체 기판은 상기 금속 전극 하부의 소정의 두께를 가지는 제1영역 및 상기 제1영역을 제외한 제2영역을 포함하고, 상기 제1영역에 포함된 물질은 상기 제2영역에 포함된 물질보다 밴드갭이 작을 수 있다.
본원의 일 실시예에 따르면, 상기 제2영역은 실리콘을 포함하고, 상기 제1영역에 포함된 상기 물질은 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나일 수 있다.
본원의 일 실시예에 따르면, 재구성 가능한 전계 효과 트랜지스터는 상기 프로그램 게이트 및 상기 컨트롤 게이트 사이에 배치되는 게이트 절연막 및 상기 컨트롤 게이트와 상기 함몰부의 바닥면 사이에 배치되는 게이트 산화막을 더 포함할 수 있다.
본원의 일 실시예에 따르면, 상기 함몰부의 둘레 길이는 상기 전계 효과 트랜지스터의 유효 채널 길이일 수 있다.
본원의 일 실시예에 따르면, 상기 프로그램 게이트와 상기 컨트롤 게이트는 서로 다른 일함수(work function)를 가지는 물질을 포함할 수 있다.
본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 방법은, 반도체 기판에 함몰부를 형성하는 단계, 상기 반도체 기판의 상면에 소스 및 드레인을 형성하는 단계, 인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트를 상기 함몰부에 형성하는 단계 및 인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트를 상기 함몰부 내의 상기 컨트롤 게이트 상부에 형성하는 단계를 포함할 수 있다.
본원의 일 실시예에 따르면, 상기 프로그램 게이트에 인가되는 전압의 음양에 따라 상기 소스 및 드레인이 n 타입 소스/ 드레인 또는 p타입 소스/드레인 영역으로 형성하고, 상기 프로그램 게이트에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이를 조절할 수 있다.
본원의 일 실시예에 따르면, 상기 컨트롤 게이트는, 상기 컨트롤 게이트에 인가되는 전압의 세기에 따라, 상기 소스 및 드레인과 상기 반도체 기판 간의 채널 형성을 제어하고 소스-드레인간 전류 전도도를 제어할 수 있다.
본원의 일 실시예에 따르면, 상기 반도체 기판은 실리콘 보다 밴드갭이 작은 물질인 실리콘 게르마늄, 게르마늄, 갈륨비소 중 하나일 수 있다.
본원의 일 실시예에 따르면, 상기 소스 및 드레인은, 상기 반도체 기판의 함몰부가 형성되지 않은 상면에 서로 마주하여 위치하는 금속 전극이고, 상기 금속 전극과 상기 반도체 기판 간의 금속/반도체 접합을 형성하여 쇼트키 장벽을 가질 수 있다.
본원의 일 실시예에 따르면, 상기 반도체 기판은 상기 금속 전극 하부의 소정의 두께를 가지는 제1영역 및 상기 제1영역을 제외한 제2영역을 포함하고, 상기 제1영역에 포함된 물질은 상기 제2영역에 포함된 물질보다 밴드갭이 작을 수 있다.
본원의 일 실시예에 따르면, 상기 제2영역은 실리콘을 포함하고, 상기 제1영역에 포함된 상기 물질은 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나일 수 있다.
본원의 일 실시예에 따르면, 재구성 가능한 전계 효과 트랜지스터의 제조 방법은 상기 컨트롤 게이트와 상기 함몰부의 바닥면 사이에 배치되는 게이트 산화막을 형성하는 단계 및 상기 프로그램 게이트 및 상기 컨트롤 게이트 사이에 배치되는 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
본원의 일 실시예에 따르면, 상기 함몰부의 둘레 길이는 상기 전계 효과 트랜지스터의 유효 채널 길이일 수 있다.
본원의 일 실시예에 따르면, 상기 프로그램 게이트와 상기 컨트롤 게이트는 서로 다른 일함수(work function)를 가지는 물질을 포함할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 반도체 기판에 함몰된 영역을 형성하고, 함몰된 영역에 복수의 게이트를 적층 구조로 배치하여 집적도를 향상시킬 수 있는 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법을 제공할 수 있다.
또한, 전술한 본원의 과제 해결 수단에 의하면, 함몰된 영역을 통해 연장된 채널을 확보하여 짧은 채널 효과에 의한 누설 전류의 증가 및 문턱전압 이하 기울기의 열화 현상을 방지할 수 있는 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 제공할 수 있다.
도 1은 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 구성을 도시한 도면이다.
도 2는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 반도체 기판의 영역이 구분된 예를 도시한 도면이다.
도 3은 본원의 다른 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 구성을 도시한 도면이다.
도 4a 내지 도 4g는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 공정을 도시한 도면이다.
도 5는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 방법을 도시한 흐름도이다.
도 2는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 반도체 기판의 영역이 구분된 예를 도시한 도면이다.
도 3은 본원의 다른 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 구성을 도시한 도면이다.
도 4a 내지 도 4g는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 공정을 도시한 도면이다.
도 5는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 방법을 도시한 흐름도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 구성을 도시한 도면이다.
도 1을 참조하면, 재구성 가능한 전계 효과 트랜지스터는 반도체 기판(30), 소스(72), 드레인(74), 컨트롤 게이트(62) 및 프로그램 게이트(64)를 포함할 수 있다. 반도체 기판(30)은 함몰부(31)를 포함할 수 있다. 함몰부(31)는 반도체 기판(30)의 식각에 의해 형성될 수 있으며, 도 1에 도시된 바와 같이 소정의 깊이를 가질 수 있다. 예를 들어, 반도체 기판(30)은 매몰 산화막(BOX, buried oxide)(10) 상의 실리콘(SOI, silicon-on-insulator) 기판, 벌크 타입(bulk type)의 웨이퍼(wafer) 기판 등을 포함하나, 반드시 이에 한정되는 것은 아니다.
소스(72) 및 드레인(74)은 반도체 기판(30)의 상면에 각각 형성될 수 있다. 예시적으로, 소스(72) 및 드레인(74)은 반도체 기판(30)의 함몰부(31)가 형성되지 않은 상면에 서로 마주하여 위치할 수 있다. 즉, 도 1에 도시된 바와 같이, 소스(72) 및 드레인(74)은 반도체 기판(30)의 상면의 양측에 각각 형성될 수 있다. 예시적으로 소스(72) 및 드레인(74)은 금속 전극을 포함할 수 있다. 예를 들어, 금속 전극은 Ni, Ti, TiN, TaN, W등의 금속 물질 및 Silicide 물질을 포함할 수 있다. 따라서, 상기 금속 전극과 반도체 기판(30)사이에 금속/반도체 접합이 형성될 수 있고, 그에 따라 소스(72) 및 드레인(74)과 반도체 기판(62)간의 쇼트키(Schottky) 장벽이 형성될 수 있다. 상기 쇼트키 장벽은 금속과 반도체 물질의 접합에 의해 형성되는 쇼트키 장벽을 의미한다.
예시적으로, 상기 소스(72) 및 드레인(74)은 후술하는 프로그램 게이트(64)에 전압이 인가됨에 따라, 상기 금속 전극에 전기적으로 형성되는 가상의 소스(72) 및 드레인(74)일 수 있다.
컨트롤 게이트(62)는 함몰부(31)에 형성될 수 있고, 컨트롤 게이트(62)에 인가되는 전압에 따라 반도체 기판(30)의 전위 장벽을 조절할 수 있다. 도 1을 참조하면, 컨트롤 게이트(62)는 함몰부(31)의 내측에 배치될 수 있다. 이때 컨트롤 게이트(62)와 함몰부(31)의 바닥면 사이에는 게이트 산화막(52)이 배치될 수 있다. 컨트롤 게이트(62)는 컨트롤 게이트(62)에 인가되는 전압의 세기에 따라 소스(72) 및 드레인(74)과 반도체 기판(30)간의 채널 형성을 제어할 수 있다. 이는 게이트 전극에 전압이 인가됨에 따라 게이트 전극과 반도체 물질 사이에 채널이 형성되는 것을 의미한다. 컨트롤 게이트(62)에 인가되는 전압에 따라 반도체 기판의 장벽 높이가 조절되어 채널 형성의 유무, 트랜지스터에 흐르는 전류 전도도가 결정 및 조절될 수 있다.
예시적으로, 컨트롤 게이트(62)에 전압을 인가하기 전에는 높은 전위 장벽으로 인해 전기적으로 형성된 소스/드레인 사이에 전류가 흐르지 못한다. 컨트롤 게이트(62)에 전압이 인가되면 전위 장벽이 내려가게 되며 컨트롤 게이트(62)에 가해지는 전압의 세기가 문턱전압 이상이면, 반도체 기판(30)에 채널이 형성될 수 있으며, 채널이 형성된 이후에도 가해지는 전압에 세기에 따라 소스(72)-드레인(74)간 전류 전도도를 제어할 수 있다. 예를 들어, 컨트롤 게이트(62)에 가해지는 전압이 높을수록 분극 현상이 강하게 발생하여 채널이 넓어질 수 있고, 이러한 전압의 세기에 따른 채널 넓이(길이)의 제어를 통해 소스(72)-드레인(74)간 전류 전도도를 제어할 수 있다.
도 2는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 반도체 기판의 영역이 구분된 예를 도시한 도면이다.
도 2를 참조하면, 상기 게이트 산화막(52)은 컨트롤 게이트(62)와 함몰부(31)의 바닥면 사이뿐만 아니라 함몰부(31)의 측면 즉, 컨트롤 게이트(62) 및 프로그램 게이트(64)의 양 측면과 함몰부(31)의 측면 사이에도 배치될 수 있다. 또한, 채널 형성을 제어하는 컨트롤 게이트(62)가 함몰부(31) 내측에 배치됨으로써, 본 재구성 가능한 전계 효과 트랜지스터의 유효 채널의 길이는 함몰부(31)의 둘레 길이에 대응할 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 유효 채널의 길이는 2a+b일 수 있다. 이때 a는 프로그램 게이트(64)의 높이 TPG와 프로그램 게이트(64)와 컨트롤 게이트(62)사이의 간격 TGAP 및 컨트롤 게이트(62)와 반도체 기판 사이의 간격 TOX의 합일 수 있다. 여기서 TGAP는 게이트 절연막(54)의 높이일 수 있다. 게이트 절연막(54)은 컨트롤 게이트(62)와 프로그램 게이트(64) 사이에 배치될 수 있다. 한편, b는 게이트의 길이 즉 컨트롤 게이트(64)(또는 프로그램 게이트(64))의 길이 LG일 수 있다. 예를 들어, 컨트롤 게이트(62) 및 프로그램 게이트(64)의 높이는 20 nm, TGAP 는 5nm, LG는 50nm, TOX는 1nm일 수 있다.
상술한 바와 같이 유효 채널의 길이를 가짐으로써, 종래의 트랜지스터의 채널 길이가 게이트 길이에 대응하는 정도에 비해 보다 연장된 채널의 길이를 확보할 수 있다. 또한 채널의 길이가 연장됨에 따라 짧은 채널 효과(short channel effect)로 인한 누설 전류의 증가와 문턱전압 이하 기울기의 열화 현상을 방지할 수 있다.
프로그램 게이트(64)는 함몰부(31) 내의 컨트롤 게이트(62)의 상부에 형성되어 배치되고, 인가되는 전압에 따라 소스(72) 및 드레인(74)의 전기적 타입을 결정하고, 소스(72) 및 드레인(74)의 쇼트키 장벽의 높이를 조절할 수 있다.
프로그램 게이트(64)는 프로그램 게이트(64)에 인가되는 전압의 음양에 따라 소스(72) 및 드레인(74)이 n 타입 소스/드레인 또는 p 타입 소스/드레인 영역을 형성할 수 있다. 예시적으로 프로그램 게이트(64)에 양의 전압이 인가되면, 소스(72)/드레인(74)로부터 전자가 주입되 소스(72) 및 드레인(74)이 n 타입 소스/드레인으로 동작할 수 있다. 이때, 컨트롤 게이트(62)에 문턱 전압 이상의 전압이 인가되어 채널이 형성되는 경우, 소스(72)에서 드레인(74)으로 전자가 이동하여 소스(72)와 드레인(74) 간에 전자의 흐름이 발생할 수 있다. 프로그램 게이트(64)에 음의 전압이 인가되는 경우, 소스(72) 및 드레인(74)이p 타입 소스/드레인으로 동작하고 컨트롤 게이트(62)에 문턱 전압 이상의 전압이 인가되면, 소스(72)와 드레인(74) 간의 정공의 흐름이 발생할 수 있다.
상기 프로그램 게이트(64)는 프로그램 게이트(64)에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이를 조절할 수 있다. 예시적으로, 프로그램 게이트(64)에 인가되는 전압의 세기가 증가될수록 쇼트키 장벽은 낮아지고, 쇼트키 장벽이 낮아짐에 따라 소스/드레인간의 캐리어(전자/정공)의 양을 증가시켜 전류는 증가하게 된다.
이와 같이 프로그램 게이트(64)에 인가되는 전압에 따라 n타입 전계 효과 트랜지스터 또는 p타입 전계 효과 트랜지스터로 전환되어 구동될 수 있다. 이는 통상의 전계 효과 트랜지스터에서 이온이 주입(도핑)되어 형성되는 소스 및 드레인과 달리, 본 재구성 가능한 전계 효과 트랜지스터의 소스 및 드레인은 프로그램 게이트(64)에 인가되는 전압에 따라 전기적으로 형성되기 때문에 n타입 전계 효과 트랜지스터 또는 p타입 전계 효과 트랜지스터로 재구성/전환될 수 있다. 또한, 컨트롤 게이트(62) 및 프로그램 게이트(64)가 함몰부(31) 내측에 적층되어 배치됨으로써, 추가 게이트로 인한 면적 손실을 줄일 수 있으며, 재구성 가능한 전계 효과 트랜지스터의 집적도가 향상될 수 있다.
본원의 일 실시예에 따르면, 반도체 기판(30)은 실리콘 보다 밴드갭이 작은 물질인 게르마늄, 실리콘 게르마늄, 갈륨비소 중 하나로 형성될 수 있다. 소스(72)/드레인(74)과 반도체 기판(30) 사이의 쇼트키 장벽은 전계 효과 트랜지스터의 구동 전류에 결정적인 영향을 미친다. 일반적인 트랜지스터와 같이 반도체 기판이 실리콘 재질인 경우, 소스/드레인과 반도체 기판 사이의 쇼트키 장벽이 높아 구동전류가 제한적일 수 있다. 따라서 반도체 기판(30)을 실리콘 보다 밴드갭이 작은 물질인 게르마늄, 실리콘 게르마늄, 갈륨비소 중 하나로 형성함으로써 구동전류의 향상을 도모할 수 있다. 또한, 반도체 기판(30)은 상술한 물질뿐만 아니라 Si와 같은 4족 반도체 물질, InAs, GaInAs 등의 Ⅲ-Ⅴ화합물 반도체, 그래핀 등의 탄소 기반 반도체 및 MoS2, WSe2 등의 이차원 반도체 물질 또한 적용 가능하다.
컨트롤 게이트(62)와 프로그램 게이트(64)는 실리콘계 물질(예를 들어, 폴리 실리콘, 비정질 실리콘), 금속 물질 등을 포함할 수 있다. 또한, 컨트롤 게이트(62)와 프로그램 게이트(64)를 형성하는 물질은 서로 다른 일함수(work function)를 가질 수 있다.
도 3은 본원의 다른 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 구성을 도시한 도면이다.
도 3을 참조하면, 반도체 기판(30)은 금속 전극 하부의 소정의 두께를 가지는 제1영역(32) 및 제1영역을 제외한 제2영역(33)을 포함할 수 있다. 상기 금속 전극은 소스(72) 및 드레인(74)을 형성하는 금속 전극을 의미할 수 있다. 이때 제1영역(32)에 포함된 물질은 제 2영역(33)에 포함된 물질보다 밴드갭이 작을 수 있다. 예시적으로 제1영역(32)에 포함된 물질은 게르마늄, 실리콘 게르마늄, 갈륨비소 중 어느 하나일 수 있고, 제2 영역(33)은 실리콘(silicon-on-insulator)뿐만 아니라 bulk wafer도 포함할 수 있다. 밴드갭이 상대적으로 낮은 제1영역(32)을 반도체 물질과 금속 물질의 소스/드레인 접합에 국부적으로 적용하여 누설 전류의 증가는 억제함과 동시에 전계 효과 트랜지스터의 구동 전류를 향상시킬 수 있다.
도 4a 내지 도 4g는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 공정을 도시한 도면이다.
도 4a를 참조하면, 반도체 기판(30)상에 식각 마스크(40)를 형성한다. 이때 반도체 기판(30)은 전계 효과 트랜지스터의 소자 상호간을 격리하기 위한 격리 절연막(20)에 의해 둘러쌓일 수 있다. 식각 마스크(40)는 실리콘보다 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어 산화막으로 형성될 수 있다. 도 4b를 참조하면, 식각 마스크(40)를 제외한 반도체 기판(30)이 식각되어 함몰부(31)가 형성될 수 있다. 이때 반도체 기판(30)의 식각은 함몰부(31) 바닥면에 반도체 기판(30)이 남아 있도록 식각될 수 있다.
도 4c를 참조하면, 식각에 의해 형성된 함몰부(31)상에 게이트 산화막(52)이 형성될 수 있다. 게이트 산화막(52)의 형성은 통상의 열 산화공정 혹은 원자층 증착(atomic layer deposition) 공정 등에 의해 이루어질 수 있다. 도 4d를 참조하면, 형성된 게이트 산화막(52) 상에 컨트롤 게이트(62)를 형성하고, 도 4e를 참조하면, 컨트롤 게이트(62)상에 게이트 절연막(54)이 형성될 수 있다. 게이트 절연막(54)의 형성 또한 통상의 열 산화공정 혹은 원자층 증착(atomic layer deposition) 공정 등에 의해 이루어질 수 있다. 도 4d에 도시된 바와 같이 프로그램 게이트(64)가 형성되는 과정에서 이전에 형성된 게이트 산화막(52a)이 일부 식각되더라도 도 4e에 도시된 바와 같이 게이트 절연막(54)의 형성시 게이트 산화막(52b)이 형성되어 게이트 산화막(52a)이 보강될 수 있다. 도4f를참조하면 게이트 절연막(54)상에 프로그램 게이트(64)를 형성할 수 있다.
도 4g를 참조하면 프로그램 게이트(64)가 적층된 이후 식각 마스크(40)를 제거하고 금속 전극을 포함하는 소스(72) 및 드레인(74)이 배치될 수 있다. 금속 물질의 금속/반도체 접합 공정을 통해 소스(72) 및 드레인(74) 금속 전극이 형성될 수 있다.
도 5는 본원의 일 실시예에 따른 재구성 가능한 전계 효과 트랜지스터의 제조 방법을 도시한 도면이다. 이하에서 설명하는 각 단계의 수행 순서는 반드시 아래 설명한 순서대로 한정되는 것은 아니다.
도 5를 참조하면, 단계 S510에서 반도체 기판(30)에 함몰부(31)가 형성될 수 있다. 함몰부(31)는 반도체 기판(30)의 식각에 의해 형성될 수 있다.
단계 S520에서, 인가되는 전압에 따라 반도체 기판(30)의 전위 장벽을 조절하는 컨트롤 게이트(62)를 상기 함몰부에 형성할 수 있다. 본원의 일 실시예에 따르면 컨트롤 게이트(62)를 형성하기 이전에 컨트롤 게이트(62)와 함몰부(31)의 바닥면 사이에 배치되는 게이트 산화막(52)을 형성할 수 있다. 컨트롤 게이트(62)는 컨트롤 게이트(62)에 인가되는 전압의 세기에 따라 소스(72) 및 드레인(74)과 반도체 기판간의 채널 형성을 제어할 수 있고, 소스(72)-드레인(74)간 전류 전도도를 제어할 수 있다.
단계 S530에서, 인가되는 전압에 따라 소스(72) 및 드레인(74)의 전기적 타입을 결정하고, 소스(72) 및 드레인(74)의 쇼트키 장벽을 조절하는 프로그램 게이트(64)를 함몰부(31) 내의 컨트롤 게이트(62) 상부에 형성할 수 있다. 이때, 프로그램 게이트(64)를 형성하기 이전에, 프로그램 게이트(64) 및 컨트롤 게이트(62) 사이에 배치되는 게이트 절연막(54)을 형성할 수 있다.
단계 S540에서 반도체 기판(30)의 상면에 소스(72) 및 드레인(74)이 형성될 수 있다. 소스(72) 및 드레인(74)은 반도체 기판(30)의 함몰부(31)가 형성되지 않은 상면에 서로 마주하여 위치할 수 있다. 또한 소스(72) 및 드레인(74)은 금속 전극을 포함할 수 있다. 따라서, 상기 금속 전극과 반도체 기판(30)사이에 금속/반도체 접합이 형성될 수 있고, 소스(72) 및 드레인(74)과 반도체 기판(62)간의 쇼트키 장벽이 형성될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
10: 매몰 산화막
20: 격리 절연막
30: 반도체 기판
31: 함몰부
32: 제1영역
33: 제2영역
40: 식각 마스크
52: 게이트 산화막
54: 게이트 절연막
62: 컨트롤 게이트
64: 프로그램 게이트
72: 소스
74: 드레인
20: 격리 절연막
30: 반도체 기판
31: 함몰부
32: 제1영역
33: 제2영역
40: 식각 마스크
52: 게이트 산화막
54: 게이트 절연막
62: 컨트롤 게이트
64: 프로그램 게이트
72: 소스
74: 드레인
Claims (20)
- 재구성 가능한 전계 효과 트랜지스터에 있어서,
함몰부 가지는 반도체 기판;
상기 반도체 기판의 상면에 형성된 소스 및 드레인;
상기 함몰부에 배치되고, 인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트; 및
상기 함몰부 내의 상기 컨트롤 게이트의 상부에 배치되고, 인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트,
를 포함하는 재구성 가능한 전계 효과 트랜지스터. - 제 1항에 있어서,
상기 프로그램 게이트에 인가되는 전압의 음양에 따라 상기 소스 및 드레인이 n 타입 소스/드레인 또는 p 타입 소스/드레인 영역을 형성하고,
상기 프로그램 게이트에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이가 조절되는 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 1항에 있어서,
상기 컨트롤 게이트는,
상기 컨트롤 게이트에 인가되는 전압의 세기에 따라, 상기 소스 및 드레인과 상기 반도체 기판 간의 채널 형성을 제어하고 소스-드레인간 전류 전도도를 제어하는 것인, 재구성 가능한 전계 효과 트랜지스터. - 제1항에 있어서,
상기 반도체 기판은 실리콘 보다 밴드갭이 작은 물질인 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 1항에 있어서,
상기 소스 및 드레인은,
상기 반도체 기판의 함몰부가 형성되지 않은 상면에 서로 마주하여 위치하는 금속 전극이고,
상기 금속 전극과 상기 반도체 기판 간의 금속/반도체 접합을 형성하여 쇼트키 장벽을 가지는 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 5항에 있어서,
상기 반도체 기판은 상기 금속 전극 하부의 소정의 두께를 가지는 제1영역 및 상기 제1영역을 제외한 제2영역을 포함하고,
상기 제1영역에 포함된 물질은 상기 제2영역에 포함된 물질보다 밴드갭이 작은 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 6항에 있어서,
상기 제2영역은 실리콘을 포함하고, 상기 제1영역에 포함된 상기 물질은 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 1항에 있어서,
상기 프로그램 게이트 및 상기 컨트롤 게이트 사이에 배치되는 게이트 절연막; 및
상기 컨트롤 게이트와 상기 함몰부의 바닥면 사이에 배치되는 게이트 산화막을 더 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 1항에 있어서,
상기 함몰부의 둘레 길이는 상기 전계 효과 트랜지스터의 유효 채널 길이인 것인, 재구성 가능한 전계 효과 트랜지스터. - 제 1항에 있어서,
상기 프로그램 게이트와 상기 컨트롤 게이트는 서로 다른 일함수(work function)를 가지는 물질을 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터. - 재구성 가능한 전계 효과 트랜지스터의 제조 방법에 있어서,
반도체 기판에 함몰부를 형성하는 단계;
상기 반도체 기판의 상면에 소스 및 드레인을 형성하는 단계;
인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트를 상기 함몰부에 형성하는 단계; 및
인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트를 상기 함몰부 내의 상기 컨트롤 게이트 상부에 형성하는 단계;
를 포함하는 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 프로그램 게이트에 인가되는 전압의 음양에 따라 상기 소스 및 드레인이 n 타입 소스/ 드레인 또는 p타입 소스/드레인 영역으로 형성하고,
상기 프로그램 게이트에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이를 조절하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 컨트롤 게이트는,
상기 컨트롤 게이트에 인가되는 전압의 세기에 따라, 상기 소스 및 드레인과 상기 반도체 기판 간의 채널 형성을 제어하고 소스-드레인간 전류 전도도를 제어하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 반도체 기판은 실리콘 보다 밴드갭이 작은 물질인 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 소스 및 드레인은,
상기 반도체 기판의 함몰부가 형성되지 않은 상면에 서로 마주하여 위치하는 금속 전극이고,
상기 금속 전극과 상기 반도체 기판 간의 금속/반도체 접합을 형성하여 쇼트키 장벽을 가지는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 15항에 있어서,
상기 반도체 기판은 상기 금속 전극 하부의 소정의 두께를 가지는 제1영역 및 상기 제1영역을 제외한 제2영역을 포함하고,
상기 제1영역에 포함된 물질은 상기 제2영역에 포함된 물질보다 밴드갭이 작은 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 16항에 있어서,
상기 제2영역은 실리콘을 포함하고, 상기 제1영역에 포함된 상기 물질은 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 컨트롤 게이트와 상기 함몰부의 바닥면 사이에 배치되는 게이트 산화막을 형성하는 단계; 및
상기 프로그램 게이트 및 상기 컨트롤 게이트 사이에 배치되는 게이트 절연막을 형성하는 단계를 더 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 함몰부의 둘레 길이는 상기 전계 효과 트랜지스터의 유효 채널 길이인 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. - 제 11항에 있어서,
상기 프로그램 게이트와 상기 컨트롤 게이트는 서로 다른 일함수(work function)를 가지는 물질을 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
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