KR100789092B1 - 수직 스플릿 게이트형 ｎｒｏｍ 메모리를 위한 장치 및방법 - Google Patents

수직 스플릿 게이트형 ｎｒｏｍ 메모리를 위한 장치 및방법 Download PDF

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Abstract

스플릿 게이트의 수직 NROM 메모리 셀이, 각각이 자신의 상부에 형성된 소스/드레인 영역 (1840, 1841)을 갖는 복수의 산화물 필러들(1830, 1831)로 구성된다. 트렌치가 산화물 필러로 된 각각의 쌍 간에 형성된다. 폴리실리콘 제어 게이트(1800)가 산화물 필러들로 된 쌍 간의 트렌치 내에 형성된다. 폴리실리콘 프로그램 게이트(1805, 1806)가 제어 게이트와 각각의 산화물 필러 간에 형성된다. 프로그램 게이트는 상기 산화물 필러의 측벽을 따라 연장한다. 게이트 절연체 층(1802, 1803)이 각각의 프로그램 게이트와 인접한 산화물 필러 간에 형성된다. 각각의 게이트 절연체 층이 적어도 하나의 전하를 포획하기 위한 구조를 갖는다. 일 실시예에서 게이트 절연체 구조는 그 내에서 전하가 질화물 층의 트렌치 저부(1811, 1812)에 저장되는 산화물-질화물-산화물층이 된다. 인터폴리 절연체(1822, 1824)가 프로그램 게이트들과 제어 게이트 간에 형성된다. 전하는 트렌치의 저부와 제어 및 프로그램 게이트 간의 절연체 층 내에도 저장될 수 있다.
NROM, 스플릿 게이트, 플래시 메모리, 플로팅 게이트

Description

수직 스플릿 게이트형 ＮＲＯＭ 메모리를 위한 장치 및 방법{APPARATUS AND METHOD FOR VERTICAL SPLIT-GATE NROM MEMORY}
본 발명은 일반적으로 반도체 메모리 장치들에 관한 것인데, 특히 질화물 판독 전용 메모리 트랜지스터(nitride read only memory transistor) 구조에 관한 것이다.
[관련 출원들]
본 출원은 2003년 7월 1일 출원된 미국 특허 출원 번호 제10/612,725호의 일부 계속 출원이다.
플래시 메모리 장치는 낮은 전력 소모와 고속의 액세스 시간 및 저비용을 갖는 고밀도 비휘발성 메모리 장치를 말한다. 따라서, 플래시 메모리 장치는, 고밀도의 저장을 요구하지만 디스크 드라이브를 지원할 수 없는 다양한 종류의 휴대용 전자 장치들에서 사용하는 데에, 또는 대량 저장 장치들의 높은 전력 소모나 이런 장치들의 추가적 중량 문제를 해결키 위해서 대량 저장 장치들에서 사용하는 데에 아주 적합하다. 플래시 메모리의 추가 이점은 이 메모리가 ICP(in-curcuit programming) 능력을 제공한다는 점이다. 따라서, 플래시 메모리 장치는, 자신이 전자 장치 내의 회로 기판에 있는 동안에 소프트웨어의 제어 하에서 리프로그 램(reprogram)될 수 있다.
도1은 종래 기술에 따른 플래시 메모리 셀(10)을 도시하였다. 플래시 메모리 셀(10)은, 기판(12), 한 쌍의 소스/드레인 영역(14), MOS 채널 영역(16)의 위를 덮는(overlie) 플로팅 게이트(18), 및 플로팅 게이트(18)의 위를 덮는 제어 게이트(20)를 포함하는 금속 산화물 반도체(MOS) 구조를 갖는다. 산화물 구조(22)는 채널 영역(16)으로부터 플로팅 게이트(18)를 분리시키고, 또한 제어 게이트(20)로부터 플로팅 게이트(18)를 분리시킨다. 도시된 장치에서, 기판(12)은 P형 불순물들로 도핑되고, 소스/드레인 영역들(14)은 N형 불순물들로 도핑된다.
메모리 셀(10)은, 소스 전압 VS 를 제로 또는 접지 전압에 유지시키면서, 충분한 양의 값을 갖는 게이트 전압 VCG 및 양의 드레인 전압 VD 를 장치(10)에 가함으로써 프로그램될 수 있다. 전하가 소스/드레인 영역(14)으로부터 플로팅 게이트(18)로 이동함에 따라, 장치(10)는 논리 상태 "0"을 달성한다. 교대하는 식으로, 만일 플로팅 게이트(18)에 전하가 거의 없거나 전혀 없다면, "1"에 대응하는 논리 상태가 장치(10)에 저장된다.
장치(10)의 상태를 판독하기 위해서, 소정 크기의 양의 전압 VCG 이, VD 가 양의 값으로 유지되는 동안에, 제어 게이트(18)에 인가된다. 만일 제어 게이트(18)에 가해지는 전압이 장치(10)를 턴 온 하기에 충분하다면, 전류 -이 전류는 그외의 외부 회로들에 의해 검출될 수 있음- 가 어느 한 소스/드레인 영역(14)으로부터 다른 소스/드레인 영역(14)으로 흐르고, 그에 따라 논리 상태 "1"을 표시하게 된다. 대응하는 식으로, 만일 충분한 전하가 플로팅 게이트(18)에 존재하여 장치(10)가 턴 온 되는 것을 막는다면, 논리 상태 "0" 이 판독된다. 논리 상태는, VCG가 음의 전압에 유지되는 동안에, 양의 소스 전압 VS 를 소스/드레인 영역(14)에 가함으로써 장치(10)로부터 소거될 수 있다. 장치(10)는 소거 사이클 이후에 논리 상태 "1"을 달성한다.
이상의 플래시 메모리 셀(10)이 메모리 장치에 논리 상태를 저장하는 데에 매우 효율적이기는 하지만, 누적된 프로그램/소거 사이클의 회수가 증가함에 따라 메모리 셀(10)의 프로그래밍 효율이 떨어진다는 점이 관찰되었다. 그 결과, 셀(10)은, 프로그램/소거 사이클 회수가 한계값 -셀(10)의 내구성 한계라고 지칭됨- 을 초과한 후에는, 고장이 날 수 있다. 이 내구성 한계가 셀(10)이 단 한 번만 프로그래밍되는 경우에는 비교적 덜 중요하지만, 장치(10)가 수많은 회수만큼 소거되고 리프로그램밍되는 경우에는 아주 중요한 관심사가 된다. 프로그래밍 효율성의 열화는 프로그래밍 사이클 동안에 플로팅 게이트(18)를 기판(12)으로부터 분리하는 비교적 얇은 산화물 층 내에 포획된 열 전자(hot electron)들로 인해 생기는 것으로 알려져 있는데, 이 열 전자들은 산화물 층을 영구적으로 손상시킨다. 또한, 소거 사이클 동안에 매우 높은 전계 강도가 발생하여 비교적 작은 운동량을 갖는 홀(hole)들이 플로팅 게이트(18)를 기판(12)으로부터 분리시키는 산화물층 내에 포획되도록 야기하게 된다. 셀(10)이 반복되는 프로그램/소거 사이클을 겪게 됨에 따라, 포획된 홀들은 산화물 층 내에 축적되고 그에 따라 판독 사이클 동안에 가해 지는 전계들이 열화되도록 야기한다.
플래시 메모리 셀(10)의 열화로 인한 정성적 효과가 도2 내지 도4에 도시되었다. 도2는 사이클을 겪지 않은 플래시 메모리 셀(10)의 성능을, 상당한 회수의 소거 및 프로그래밍 사이클을 겪은 후의 셀(10)의 성능과 비교한 것이다. 도2에 도시된 대로, 사이클을 겪은 셀(10)의 소스/드레인 전류 IDS 는, 비슷한 고정 제어 게이트 전압 VCG 에서, 사이클을 겪지 않은 셀(10)로부터 획득된 것보다 상당히 낮다. 그 결과, 판독 사이클 동안의 논리 상태의 판정이 사이클을 겪은 셀(10)에서의 낮아진 소스/드레인 전류에 기인해 불리한 영향을 받는다. 이 영향은 도3에 추가로 도시되었는데, 여기서 셀(10)의 소스/드레인 전류 IDS 는 사이클 회수가 셀 (10)에 대해 누적됨에 따라 꾸준하게 감소한다는 점이 관찰된다. 도3은 셀(10)의 내구성 한계가 대략 105 및 106 사이클 사이에서 생길 수 있음을 보여주고 있기도 하다.
도4는 프로그램/소거 사이클의 회수가 증가함에 따라 셀(10)에 대한 문턱 전압 VT 의 변동을 도시하였다. 문턱 전압 VT 는 판독 사이클 동안에 셀(10)을 턴온하는 데에 요구되는 최소 전압으로서 정의된다. 도4에서, VT,1 는 셀(10)의 플로팅 게이트가 하전되었을 때(논리 상태 "0"을 표시함) 셀(10)을 턴 온하는 데에 요구되는 문턱 전압에 대응하고, VT,2 는 플로팅 게이트(18)가 하전되지 않았을 때 셀(10) 을 턴 온하는 데에 요구되는 문턱 전압에 대응한다. 그러므로, VT,1 및 VT,2 값들의 차는 도4에 도시된 대로, 문턱 전압 "윈도우"를 규정한다. 셀(10)이 사이클링(cycling)을 겪게 됨에 따라, 윈도우는 점차적으로 더 작아져서 셀(10)에 저장된 두 개의 논리 상태를 분별하는 것이 더 어려워지게 된다.
이상의 내구성 한계 문제에 대한 종래의 한 해결책으로는, P.Pavan 등이 저자이고, 제목이 "Flash Memories-An Overview"이고, 'IEEE Proceedings, vol.85, No.8, pp. 1248-1271, 1997' 에 수록된 논문에 상세히 개시된 대로, 제어 게이트가 플로팅 게이트 위를 덮고 또한 셀의 채널 영역 위를 직접적으로 덮는 식이 되면서, 소스를 향하여 비대칭적으로 배치된 플로팅 게이트를 갖는 플래시 메모리 셀이 있다. 프로그래밍 및 소거 기능이 소스에 인접한 채널 영역의 일부분에서 일어나기 때문에, 게이트 산화물에 대한 손상이 채널 영역의 단지 일부분에만 국한된다. 이런 플래시 메모리 셀 배치 구조가 내구성 한계에 있어서 어느 정도의 증가를 얻기는 하지만, 플로팅 게이트 아래에 있는 산화물 층의 손상이 결국에는 과도하게 되어, 셀 내에 저장된 논리 상태를 판독하는 것이 더 이상 가능하지 않게 된다.
또 다른 종래 기술의 플래시 메모리 셀은, 셀이 소거될 때 발생하는 큰 전계 강도로부터 셀의 소스 접합부를 추가로 보호하기 위해서 N 영역에 의해 둘러싸인 소스 영역을 포함한다. 이런 구성에 존재하는 하나의 큰 단점은 소스 및 드레인 영역들이 셀의 내구성을 연장시키도록 서로 교환될 수 없다는 점이다. 또한, 비대칭적 배치는 플래시 메모리 장치의 전체적 제조 비용을 증가시킨다.
최근에 계발된 질화물 판독 전용 메모리(nitride read only memory, NROM) 장치는 종래의 것이 아닌 플래시 메모리 장치 구조의 실리콘 질화물 층 내에 전하가 포획되는 것을 채택한다. ONO(oxide-nitride-oxide)막 층에 저장된 전하의 측면(lateral) 확산은 장치의 치수를 축소시킬 수 있는 능력을 떨어뜨린다. 또한, 평면 메모리 셀은 각각의 셀에 대해 수직 장치보다 비교적 더 넓은 에어리어를 요구한다. 따라서, 본 분야에서는 NROM 셀의 이점을 수직 메모리 셀의 이점과 결합시킨 플래시 메모리 장치에 대한 필요가 존재한다.
[발명의 요약]
본 발명은 수직 NROM 메모리 셀을 성취한다. 이 셀은 그 각각이 자신의 상부에 형성된 소스/드레인 영역을 갖는 복수의 산화물 필러(pillar)를 포함한다. 트렌치가 각각의 산화물 필러 쌍 간에 형성된다.
제어 게이트가 이 산화물 필러 쌍 간의 트렌치 내에 형성된다. 프로그램 게이트가 제어 게이트와 각각의 산화물 필러 간에 형성된다. 프로그램 게이트들은 각각의 산화물 필러의 측벽을 따라 연장한다.
게이트 절연체 층이 각각의 프로그램 게이트 및 인접한 산화물 필러 간에 형성된다. 각각의 게이트 절연체 층은 적어도 하나의 전하를 포획하기 위한 구조를 갖는다. 일 실시예에서, 게이트 절연체 구조는 자신의 내에서 전하가 질화물 층의 트렌치 저부의 단부에 저장되는 ONO 막 층이다.
도1은 종래 기술에 따른 플래시 메모리 셀의 단면도.
도2는 사이클을 겪은 플래시 메모리 셀과 그렇지 않은 플래시 메모리 셀의 드레인/소스 전류 성능을 정성적으로 비교한 그래프.
도3은 사이클 회수가 플래시 메모리 셀에 대해 증가함에 따른 드레인/소스 전류 성능의 열화를 정성적으로 도해한 그래프.
도4는 사이클의 회수가 증가함에 따른 플래시 메모리 셀의 전압 문턱 윈도우의 협소화를 정성적으로 도해한 그래프.
도5는 본 발명의 실시예에 따른 컴퓨터 시스템(100)의 블록도.
도6은 본 발명의 또 다른 실시예에 따른 메모리 장치의 블록도.
도7은 본 발명의 실시예에 따른 메모리 셀 어레이의 개략도.
도8은 본 발명의 실시예에 따른 메모리 셀 어레이의 일부분의 등각 투상도.
도9는 본 발명의 실시예에 따른 메모리 어레이의 단면도.
도10은 본 발명의 실시예에 따른 메모리 어레이의 평면도.
도11은 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 단면도.
도12는 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 단면도.
도13은 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 단면도.
도14는 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 단면도.
도15는 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 평면도.
도16은 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 단면도.
도17은 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법에서의 단계를 도해한 단면도.
도18은 본 발명의 스플릿 게이트를 수용한 수직 NROM 메모리 셀 실시예의 단면도.
도19는 본 발명의 스플릿 게이트를 수용한 또 다른 수직 NROM 메모리 셀 실시예의 단면도.
도20은 본 발명의 수직 스플릿 게이트 NROM 장치들의 전기적 등가 회로도.
본 발명은 반도체 메모리 장치를 일반적으로 지향하고 있는데, 특정하게는 플래시 메모리 장치들과 같은 비휘발성 반도체 메모리 장치들에서 사용되는 플로팅 게이트 트랜지스터 구조를 지향하고 있다. 본 발명의 특정 실시예들의 특정한 상세 사항들의 대다수가 이하의 설명 및 도5 내지 도17 에서 제시되어 이런 실시예들의 철저한 이해를 제공한다. 그러나, 당업자는 본 발명이 이하의 설명에서 설명된 몇몇 상세 사항들이 없이도 실시될 수 있다는 점을 알 것이다. 더욱이, 이하의 설명에서, 여러 실시예들에 관계된 도면들이 어떠한 특정의 또는 상대적 물리 치수를 담고 있는 것으로 해석해서는 안 된다. 대신에, 실시예들에 관계된 특정의 또는 상대적 치수들은, 만일 언급되었다면, 청구범위에서 명시적으로 다른 식으로 말하지 않는 한, 제한적인 의미를 갖는 것으로 여겨서는 안 된다.
도5는 도6 내지 도17의 메모리 장치를 사용할 수 있는 컴퓨터 시스템(100)의 실시예 또는 본 발명에 따른 메모리 장치의 몇몇 그 외의 실시예를 보여준다. 컴퓨터 시스템(100)은 특정의 계산들 또는 태스크들을 수행하는 특정 소프트웨어를 실행하는 것과 같은 여러 컴퓨팅 기능들을 수행하기 위한 프로세서(102)를 포함한다. 프로세서(102)는 어드레스 버스, 제어 버스, 및 데이터 버스를 통상적으로 포함하는 프로세서 버스(104)를 포함한다. 프로세서 버스(104)는 메모리 컨트롤러(106)에 결합되는데, 이 컨트롤러는 다음으로 다수의 그 밖의 컴포넌트에 결합된다. 프로세서(102)는 전형적으로는 프로세서 버스(104)를 통해서 캐시 메모리(107)에 또한 결합되는데, 이 캐시 메모리는 보통은 SRAM(static random access memory) 장치이다.
메모리 컨트롤러(106)는 어스레스 버스(110) 및 제어 버스(112)를 통해서 SDRAM(synchronous dynamic random access memory) 장치(108) 형태로 시스템 메모리에 결합된다. SDRAM 장치(108)의 외부 데이터 버스(113)는 직접적으로든 또는 메모리 컨트롤러(106)를 통해서든, 프로세서(102)의 데이터 버스에 결합된다.
메모리 컨트롤러(106)는 키보드 또는 마우스와 같은 하나 또는 그 이상의 입력 장치(114)에 또한 결합되어 운영자로 하여금 컴퓨터 시스템(100)과 인터페이싱하도록 허용한다. 전형적으로는, 컴퓨터 시스템(100)은, 메모리 컨트롤러(106)를 통해서 프로세서(102)에 결합된 하나 또는 그 이상의 출력 장치(116)를 포함하는데, 이런 출력 장치는 전형적으로는 프린터 또는 비디오 터미널이다. 하나 또는 그 이상의 데이터 저장 장치(118)는 데이터를 저장하거나 외부 저장 매체(도시 안됨)로부터 데이터를 검색하기 위해서 메모리 컨트롤러(106)를 통해서 프로세서(102)에 전형적으로는 결합된다. 전형적인 저장 장치들(118)의 예들로서는 하드 디스크 및 플로피 디스크 드라이브, 테이프 카세트, 및 CD-ROM 등이 있다.
최종적으로는, 메모리 컨트롤러(106)는 파워 업 시에 프로세서(102)에 의해 실행되는 BIOS 프로그램을 저장하기 위한 BIOS ROM 장치(120)에 결합된다. 프로세서(102)는, BIOS ROM 장치(120)로부터 직접적으로든 또는 BIOS 프로그램을 BIOS ROM 장치(120)로부터 SDRAM 장치(108)로 트랜스퍼함으로써 BIOS 프로그램이 새도잉(shadowing)된 후에 SDRAM 장치(108)로부터든, BIOS 프로그램을 실행할 수 있다. BIOS ROM 장치(120)는 도6 내지 도17의 메모리 장치에 도시된 본 발명의 실시예들에서처럼, 양호하게는 본 발명에 따른 비휘발성 메모리 장치이다. 이런 실시예들은 NROM 장치를 포함한다.
NROM 은 플래시 메모리 특성의 일부를 갖고 있으나 플래시 메모리 용의 특별한 제조 공정들을 요구하지는 않는다. NROM 은 표준 CMOS 공정을 이용하여 구현될 수 있다. NROM 의 CMOS 공정과의 호환성 때문에, NROM 메모리 장치는 CMOS 공정을 또한 이용하는 마이크로컨트롤러들과 같은 다른 아키텍처들 내에 내장될 수 있다.
NROM 기술은 단일 비트/셀 및 두 개의 비트/셀 모두를 수용할 수 있다. 전하 또는 전하들은 실리콘 질화물 층 상에 저장된다. 질화물 층은 각각의 개별 NROM 셀의 크기와 매칭되는 작은 조각들로 패터닝될 수 있다. 일 실시예에서, 본 발명의 스플릿 트랜지스터 메모리(split transistor memory)는 다음 차례에서 논의될 NROM 기술을 이용하여 구현된다.
도6은 본 발명의 실시예에 따른 메모리 장치(200)의 블록도인데, 이 메모리 장치(200)는 도5에 도시된 메모리(108)의 적어도 일부분을 포함할 수 있다. 메모리 장치(200)는 이하에서 자세히 설명하는 대로 플로팅 게이트 FET 트랜지스터 장치들로 구성된 메모리 셀들을 포함하는 메모리 셀 어레이(210)를 포함한다. 메모리 장치(200)는 또한 메모리 셀 어레이(210) 내의 셀들에 어드레싱하기 위한 복수의 게이트선 XG1, XG2, ,...,XGN을 제공하는 x게이트 디코더(230)를 포함한다. y소스/드레인 디코더(240)는 어레이(210) 내의 플로팅 게이트 FET 트랜지스터 셀들의 제1 소스/드레인 영역들에 액세스하기 위한 복수의 소스/드레인 선 YD1, YD2,...,YDN을 제공한다. x 소스/드레인 디코더(250)는 메모리 어레이(210) 내의 셀들의 제2 소스/드레인 영역들에 액세스하기 위한 복수의 데이터선 XS1, XS2,...,XSN을 비슷하게 제공한다. x 소스/드레인 디코더(250)는 메모리 셀 어레이(210)로부터 데이터를 판독하고, 기입하고 또는 소거하기 위한 감지 증폭기들 및 입/출력(I/O) 장치들을 포함할 수 있다. 메모리 장치(200)는 추가로 (도5에 도시된 대로) 어드레스 버스(140)로부터 어드레스 신호들 A0,...,AN을 수신하는 어드레스 버퍼들(220)을 포함한다. 어드레스 버퍼들(220)은 x게이트 디코더(230), y 소스/드레인 디코더(240), 및 x 소스/드레인 디코더(250)에 결합되어 메모리 셀 어레이(210) 내의 메모리 셀들 상에서의 판독, 기입 및 소거 동작들을 제어한다.
도7은 도6에 도시된 대로 메모리 셀 어레이(210)의 실시예를 도해한 부분 개략도이다. 메모리 셀 어레이(210)는 셀 (300AA)로부터 셀 (300AN)까지의 어레이(210)의 행을 따른 제1 방향을 따라 연장하는 실질적으로 유사한 구성을 갖는 복수의 인접하여 있고 상호 접속된 메모리 셀(300)을 포함한다. 이 어레이는 행(300NA)로의 제2 방향으로 추가로 연장하고, 행(300NA)은 셀(300NN)으로의 제1 방향으로 추가로 연장한다. 메모리 셀(300AA)로부터 (300NN)까지의 각각의 메모리 셀은 전기적으로 분리된 플로팅 게이트를 갖는 한 쌍의 FET(310)를 포함하는데, 이 플로팅 게이트는 FET들(310) 내의 소스와 드레인 영역들 간의 도전성(conduction)을 제어한다. (300AA)로부터 (300NN)까지의 셀들의 각각의 내에 있는 FET들(310)은 XG1, XG2,..., XGN과 같은 공통 게이트를 공유하고, 이하에서 자세히 설명하는 대로 주상 구조(columnar structure)가 되도록 형성된다.
도8은 도7의 메모리 셀 어레이(210)의 일부분을 도해한 부분 등각 투상도(partial isometric view)이다. 도해의 명료성을 위해, 어레이(210)의 메모리 셀들(300AA 및 300AB) 만이 도시되고, 이하의 설명에서 메모리 셀(300AA) 만이 설명될 것이다. 그러나, 어레이(210)는 실질적으로 유사한 구조를 갖는 실질적인 수의 셀을 가져서, 어레이(210)가 제1 방향(도8에 도시된 x 방향)으로, 및 제1 방향에 실질적으로 수직인 제2 방향(도8에 도시된 y 방향)으로 연장되도록 한다. 셀(300AA)은 p형 기판(320) 상에 형성된 한 쌍의 주상 구조 (328A) 및 (328B)를 포함한다. 주상 구조들(328)의 각각은 x방향으로 기판(320)을 따라 연장하는 N+ 도전형 재료로 구성된 제1 소스/드레인 영역(322)을 포함한다. 구조들 (328A) 및 (328B)는 제1 소스/드레인 영역(322)에 인접 배치되고 N+ 도전형을 또한 갖는 제2 소스/드레인 영역(326)을 더 포함한다. P- 도전형을 갖도록 도핑된 재료로 된 분리층(324)이 제1 소스/드레인 영역(322) 및 제2 소스/드레인 영역(328) 간에 개재된다.
도8을 계속 참조하면, 주상 구조들 (328A) 및 (328B)는 공간 분리되어 게이트선 XG1이 구조들 (328A) 및 (328B) 간에 위치하도록 허용한다. 플로팅 게이트(330)는 구조(328A)와 게이트선 XG1 간에, 및 구조(328B)와 게이트선 XG1 간에 개재된다. 플로팅 게이트(330)는 게이트선 XG1 아래로 추가로 연장하여, 플로팅 게이트(330)가 게이트선 XG1과 그 아래에 깔린 기판(320) 간에 또한 개재되어 구조들(328A) 및 (328B) 간에서 단일 제어 게이트(330)을 형성하게 된다. 플로팅 게이트(330)는, 게이트선 XG1과 플로팅 게이트(330) 간에 개재된 제1 유전층(340)에 의해 게이트선 XG1로부터 전기적으로 분리된다. 플로팅 게이트(330)는, 플로팅 게이트(330)와 구조들 (328A) 및 (328B) 간에 개재된 제2 유전층(350)에 의해 제1 구조(328A) 및 제2 구조(328B)로부터 추가로 전기적으로 분리된다. 플로팅 게이트(330)는 제1 구조(328A) 및 제2 구조(328B) 간에 추가로 위치되어, 이하에서 더 자세히 설명하는 대로 플로팅 게이트(330)가 제2 구조(328B)보다 제1 구조(328A)에 더 가깝게 위치하도록 된다. 그에 따라, 제1 구조(328A)에 실질적으로 인접한 제2 유전층(350)의 일부분이 제2 구조(328B)에 인접한 제2 유전층(350)의 대응하는 일부분보다 더 얇게 된다. 그러나, 당업자는 제2 유전층(350)의 더 얇은 부분이 제2 구조(328B)에 인접하여 위치하면서 제2 유전층(350)의 더 두꺼운 부분이 제1 구조(328A)에 인접해 위치한 배치도 가능하다는 것을 알 것이다. 플로팅 게이트(330)는, 이하에서 더 자세히 설명하는 대로, 제조 공정 동안에 어레이(210) 상에 퇴적(deposit)되는 폴리실리콘 재료로 구성될 수 있다. 제1 유전층(340) 및 제2 유전층(350)은, 다른 유사한 유전 재료들이 사용될 수 있기도 하지만, 어레이(210)의 제조 동안에 성장되거나 퇴적되는 실리콘 이산화물로 구성될 수 있다.
제1 구조(328A)의 제2 소스/드레인 영역(326A) 및 제2 구조(328B)의 제2 소스/드레인 영역(326B)은, 어레이(210)의 하부(underlying) 토폴로지로부터 실질적으로 전기적으로 분리된 금속성 또는 그 외의 상호 접속 선으로 구성된 데이터선 YD1 에 의해 상호 접속된다. 그에 따라, 도8에 도시된 어레이(210)는, 데이터선 YD1이 제1 구조(328A) 및 제2 구조(328B)에 접속되도록 허용해 주기 위해서 유전 재료 내에서 에칭된 콘택트 관통부들을 포함하는 유전 재료층(도시 안됨)에 의해 오버레이(overlay)될 수 있다.
도9는 도8의 절단선 9-9 를 따라 관측되고, 따라서 도8에 도시된 x방향에 일반적으로 평행한 방향으로 관측되는 메모리 어레이(210)의 부분 단면도이다. 앞서 언급한 대로, 플로팅 게이트(330)는 제2 유전층(350)의 유사하지 않은 두께에 의해 제1 구조(328A) 및 제2 구조(328B)로부터 분리된다. 그에 따라, 제1 구조(328A)는 제1 거리 d1 만큼 플로팅 게이트(330)로부터 공간 분리되고, 제2 구조(328B)는 제2 거리 d2 만큼 플로팅 게이트(330)로부터 공간 분리되는데, 여기서 제1 거리 d1은 제2 거리 d2보다 작다. 특별한 실시예에서, 제2 거리 d2는 제1 거리 d1 두께의 대략 두 배이다. 또 다른 특별 실시예에서, 플로팅 게이트(330)는 약 0.1 ㎛의 높이 d3을 가지며, 약 33Å의 제1 거리 d1과 약 66Å의 제2 거리 d2 만큼 제1 및 제2 구조들 (328A) 및 (328B)로부터 공간 분리된다. 본 발명은 d1 및 d2 등에 관한 어떠한 특정 거리에 국한되지는 않는다.
도10은 도9에 도시된 메모리 어레이(210)의 부분 평면도이다. 특히, 셀(300AA)은 약 2F 만큼의 y 방향으로 연장하는 피치와 약 2F 만큼의 x 방향으로 연장하는 피치를 갖는데, 여기서 F는 최소의 리소그래픽 피쳐 크기와 연관된 특성 치수이다. 그에 따라, 단일 데이터 비트에 대응하는 논리 상태가 약 4F2 의 에어리어 내에 유리하게는 저장될 수 있다. 이는 DRAM 메모리 어레이에서 공통적으로 발견되는 공지된 폴디드 어레이 아키텍쳐(folded array architecture)에서의 8F2의 피쳐 크기에 비해 나은 것이다.
이상의 실시예는 종래 기술에 비해 또 다른 이점들을 제공한다. 예를 들어, 및 도9를 다시 참조하면, 유전층(350)의 일반적으로 더 얇은 부분에 의해 플로팅 게이트(330)로부터 공간 분리된 제1 구조(328A)에 대해 프로그래밍 및 소거 기능이 수행되므로, 더 얇아진 산화물 층 내에 포획된 전하는, 판독 동작들 동안에 유전층(350)의 일반적으로 더 두꺼운 부분에 인접해 위치한 대향 제2 구조(328B)에 대해 경미한 영향을 가질 뿐이다.
도11 내지 도16은 본 발명의 또 다른 실시예에 따라 메모리 어레이를 형성하는 방법의 단계들을 도해한 부분 단면도들이다. 도11을 먼저 참조하면, 실리콘으로부터 형성되고 P 도전형이 되도록 도핑된 기판(320)이 시작 재료로서 사용된다. 제1 소스/드레인 영역(322)은 기판(320) 위에 형성된다. 이 영역(322)은 바라는 N+ 도전형을 획득하기 위해서 이온 주입법 또는 그 밖의 유사한 공정들에 의해 기판(320) 상에 형성될 수 있다. 번갈아서, N+ 실리콘의 에피택셜 층이 기판(320) 의 표면상에 성장될 수 있다. 그 후 분리층(324)이 제1 소스/드레인 영역(322) 상에서 P- 실리콘의 에피택셜 성장에 의해 바라는 두께까지 형성될 수 있다. 제2 소스/드레인 층(326)이 또 다른 N+ 실리콘의 에피택셜 성장에 의해 분리층(324) 상에 형성될 수 있다. 실리콘 산화물로 구성된 패드층(400)이 제2 소스/드레인 층(326)의 노출된 표면상에 형성될 수 있는데, 이 패드층(400)은 실리콘 질화물로 구성된 패드층(420)에 의해 오버레이될 수 있다.
이제 도12를 참조하면, 복수의 제1 트렌치(440)와 복수의 제2 트렌치(460)가 도11에 도시된 구조 내에 형성된다. 제1 트렌치들(440)과 제2 트렌치들(460)은 y방향에 대략 수직한 방향으로 도11의 구조 내에 형성된다. 트렌치들 (440) 및 (460)은 실질적으로 서로 평행하다. 제1 트렌치들(440) 및 제2 트렌치들(460)은 p기판 층(320)을 향해 구조 내에서 하방으로 뻗어나간다. 제1 트렌치들(440) 및 제2 트렌치들(460)은, 제1 트렌치들(440) 및 제2 트렌치들(460)의 의도된 로케이션들과 일치하는 노출된 표면 부분들을 갖는 에칭 장벽을 형성하는 포토 레지스트층(도12에 도시 안됨)으로 도11에 도시된 구조의 노출된 표면을 패터닝함으로써 형성될 수 있다. 노출된 표면 부분들의 아래에 깔린(underlying) 기판 재료는 플라즈마 에칭 방법들에 의해 또는 본 분야에 공지된 습식 에칭 방법에 의해 제거될 수 있다.
도12를 다시 참조하면, 제1 트렌치들(440) 및 제2 트렌치들(460)은, 산화 공정(oxidation process)을 통해서 제1 트렌치들(440) 및 제2 트렌치들(460) 내에서 성장되거나 또는 그 밖의 공지된 방법들에 의해 제1 트렌치들(440) 및 제2 트렌치들(460) 내에 퇴적된 실리콘 이산화물(480)로 실질적으로 채워진다. (도12에 도시된 대로의) 제1 트렌치들(440) 및 제2 트렌치들(460) 간에 위치된 재료는, 도13에 도시된 대로, 또 다른 포토레지스트 에칭 정지층(도시 안됨)을 형성하고 습식 또는 플라즈마 에칭 방법에 의해 이 재료를 제거함으로써 제거되어 보이드(void)들(500)를 형성하게 된다. 실리콘 이산화물 재료를 포함하는 저부(510)는 산화법 또는 그 밖의 공지된 퇴적 공정에 의해 형성되어 제2 유전층(350)을 형성한다.
이제 도14을 다시 참조하면, 폴리실리콘층(520)이 도13의 구조상에 형성되는데, 이 층은 도13의 보이드들(500)의 각각의 내로 하방으로 연장된다. 폴리실리콘층(520)은 여러 공지된 방법들에 의해 구조상에 퇴적될 수 있다. 폴리실리콘층(520)을 산화 공정에 노출시킴으로써 산화물 층(oxide layer)(530)이 이후 폴리실리콘층(520) 상에 형성된다. 폴리실리콘 또는 금속 층(540)은 이후 여러 공지된 폴리실리콘 또는 금속 퇴적 방법들에 의해서 산화물 층(530) 상에 형성될 수 있다.
도15는 y 방향으로 연장하는 복수의 실질적으로 평행인 그루브(520)의 형성을 도해한 부분 평면도이다. 그루브들(520)은, 폴리실리콘 또는 금속성 상호 접속부들(530)이 그루브들(520)을 따라서 연장하도록, 도14에 도시된 구조를 선택적으로 에칭하여 형성된다. 상호 접속부들(530)은 도8 내지 도10을 참조하여 자세히 설명한 대로, 게이트선들 XG1, XG2,..., XGN을 형성한다. 폴리실리콘층(520), 산화물 층(530) 및 폴리실리콘 또는 금속층(540)은 도16에 더 자세히 도시되는 대로 상부 표면들(540)로부터 제거될 수 있다. 층들(520, 530, 및 540)은 화학 기계적 평탄화(CMP)를 사용하여 제거될 수 있다.
도17을 참조하면, 표면 산화물 층(550)이 표면(550) 상에 퇴적되고 에칭 정지층을 형성하는 포토레지스트(도시 안됨)를 사용하여 패터닝되어서 표면 산화물 층(550)을 통해서 제2 소스/드레인 영역들(326)까지 연장하는 복수의 돌출부(590)를 형성한다. 금속층(570)은 이후 제2 소스/드레인 영역들(326)을 전기적으로 결합시키기 위해 각각의 돌출부(590) 내에서 하방으로 연장하는 표면 산화물 층(550) 상에 퇴적되어, 도8 내지 도10을 참조하여 자세히 설명한 대로, 데이터선들 YD1, YD2,...,YDN을 형성하게 된다.
본 발명의 스플릿 게이트 NROM 셀의 실시예들은 수직 메모리 셀들로 인한 공간 절약과 함께 플래시 메모리 셀들로 인한 비휘발성 저장이라는 이점을 제공한다. 추가의 이점들에는 다중 전하 저장 로케이션들을 얻는다는 것 등이 있다.
도18은 본 발명의 스플릿 게이트 실시예를 수용한 수직 NROM 셀 실시예의 단면도를 도해하였다. 어느 한 셀은, 두 개의 산화물 필러(pillar) (1830) 및 (1832)의 측면들을 따라 있는 하나의 폴리실리콘 제어 게이트(1800)와 두 개의 폴리실리콘 스플릿 프로그램 게이트 (1805) 및 (1806)으로 구성된다. 도18은 메모리 어레이 내의 메모리 셀(1890) 뿐만이 아니라 그 밖의 셀들의 부분들도 도해하였다.
수직 스플릿 게이트 NROM 셀은, 프로그램 게이트들(1805 내지 1808)과 산화물 필러들(1830 및 1831) 간에 형성된 게이트 절연층들(1801 내지 1804)로 추가로 구성된다. 일 실시예에서, 게이트 절연층들(1801 내지 1804)은 ONO 막으로 된 복합 구조를 갖는다.
대안 실시예들은 도시된 ONO 구조 외의 그 밖의 게이트 절연체들을 사용한다. 이런 구조들에는, 예를 들어, 산화물-질화물-알루미늄 산화물(oxide-nitride-aluminum oxide) 복합층들, 산화물-알루미늄 산화물-산화물(oxide-aluminum oxide-oxide) 복합층들, 산화물-실리콘 옥시탄화물-산화물(oxide-silicon oxycarbide-oxide) 복합층들 뿐만이 아니라 그 외의 복합층들이 있다.
또 다른 대안 실시예에서, 게이트 절연체는, 습식 산화법에 의해 형성되고 어닐링되지 않은 보통의 실리콘 산화물들보다 더 두꺼운 것, 실리콘 나노입자들을 함유한 SRO(silicon rich oxide)들, 복합층들이 아닌 실리콘 산질화물(silicon oxynitride) 층, 복합층들이 아닌 실리콘 강화 알루미늄 산화물 절연체(silicon rich aluminum oxide insulator)들, 복합층들이 아닌 실리콘 옥시탄화물 절연체들, 실리콘 탄화물의 나노 입자들을 함유한 실리콘 산화물 절연체들뿐만이 아니라, Si, N, Al, Ti, Ta, Hf, Zr 및 La 와 같은 하나 또는 그 이상의 공통으로 사용되는 절연체 재료들의 게이트 절연체들로 된 그 밖의 비화학량론적 단일층(non-stoichiometric single layer)들도 포함한다.
도18의 셀은 프로그램 게이트들(1805-1808)과 이들의 개별 제어 게이트들 간의 인터폴리 절연체(interpoly insulator)들(1821, 1822, 1824, 및 1825) 등의 종래의 실리콘 산화물 절연체들로 추가적으로 구성된다. 종래의 산화물 절연체 재료는, 일 실시예에서, 트렌치들(1860-1862)의 저부(1820, 1823, 및 1826)에서 또한 사용된다. 게이트 절연체층들 내의 전하 저장 로케이션들(1810-1813)은 트랜지스터의 소스/드레인 영역들 (1840) 및 (1841)과 마주보는 측에 있는 프로그램 게이트들 (1805) 및 (1806)의 단부(end)들에 표시되어 있다.
도18에 도해된 수직 장치 구조를 사용하면, 각각의 셀이 그 길이가 단지 두개의 피쳐(2F) 크기가 되는 식으로 셀 에어리어가 최소화된다. 스플릿 게이트 구조를 갖는 전형적인 종래의 NROM 플래시 메모리 셀은 그 길이가 네 개의 피쳐(4F)가 될 것을 요구한다.
도19는 본 발명의 스플릿 게이트를 수용한 또 다른 수직 NROM 메모리 셀 실시예의 단면도이다. 도18의 실시예에서와 같이, 제어 게이트(1900)는 두 개의 스플릿 프로그램 게이트들 (1940) 및 (1941) 간에 있다. 게이트 절연체들 (1921) 및 (1922)는 필러들 (1950) 및 (1951)로부터 프로그램 게이트들 (1940) 및 (1941)을 분리한다. 일 실시예에서, 게이트 절연체들 (1921) 및 (1922)는 복합 ONO 층이다. 대안 실시예들은 도18의 논의에서 앞서 언급된 구조들을 포함한다.
도19의 실시예는 도18의 실시예에 개시된 것과 같은 전하 저장 에어리어들 (1902, 1903, 1906 및 1907)을 포함한다. 도19의 실시예는, 그러나, 트렌치 저부들에 있는 추가의 전하 저장 영역들(1901, 1904, 1905, 및 1908)을 포함한다. 이는 트렌치 저부들 내의 ONO 인터폴리 절연체 재료(1930, 1932, 및 1933)을 사용함으로써 이룩된다. 대안 실시예들은 ONO 층 대신에 앞서 언급한 구조들을 사용한다. 일 실시예에서, 종래의 산화물 절연체 (1960) 및 (1962)가 제어 게이트(1900)와 프로그램 게이트들 (1940) 및 (1941) 간에 사용된다.
도20은 도18 및 도19의 실시예들의 수직 스플릿 게이트 NROM 장치들의 전기적 등가 회로도를 도해하였다. 이 회로는 두 개의 수직 접지 데이터 선들 (2001) 및 (2002)와, 두 개의 프로그램 게이트들 (2003) 및 (2005)와, 제어 게이트(2007)를 보여준다. 워드선(2009)은 메모리 셀 어레이의 메모리 셀들의 행의 각각의 메모리 셀의 제어 게이트들(2007)을 결합시킨다.
NROM 장치는 종래의 채널 열 전자 주입 또는 소스 측 주입을 사용하여 프로그램될 수 있다. NROM 장치는 네거티브 게이트 FN 터널링 및 밴드 투 밴드 터널링 유발 열 정공(hot hole) 주입을 사용하여 소거될 수 있다. 이런 기술들은 본 분야에 공지되어 있고, 더 이상 논의되지 않는다.
스플릿 게이트 특성을 수용한 수직 NROM 장치는 사소한 변형을 제외하고는 수직 트랜지스터 제조를 위한 앞서 설명된 방법들을 사용하여 제조될 수 있다. NROM 장치들은 산화물 필러들의 측벽들을 따라 프로그램 게이트들을 형성하고 단일 제어 게이트는 트렌치의 저부를 따라 트랜지스터 채널을 형성한다. 제어 게이트는 프로그램 게이트들 간의 트렌치 내에 형성되고, N+ 영역들이 필러들의 상부들에만 형성되어 본 발명의 데이터 선들 또는 비트선들을 형성한다.
앞의 설명에서, 본 발명의 특정 실시예들이 예시적 목적을 위해 설명되었는데, 본 발명의 사상 및 범위를 벗어나지 않고서 여러 변형들이 이뤄질 수 있다는 점을 알 것이다. 예를 들어, 본 발명의 일 실시예의 맥락 하에서 도시된 특정의 특성들은 그 외의 실시예들에서 마찬가지로 수용될 수 있다. 그에 따라, 본 발명은 다음의 청구범위에 의해 제한되는 것을 제외하고는 실시예들의 이상의 설명에 의해 제한되는 것은 아니다.

Claims (25)

  1. 수직 NROM 메모리 셀로서,
    각각이 소스/드레인 영역 (1840, 1841)을 갖는 산화물 필러들(1830, 1831)의 쌍(a pair of oxide pillars) -각각의 산화물 필러(1830, 1831) 간에 트렌치(1861)가 형성됨- 과,
    산화물 필러들(1830, 1831)의 각각의 쌍 간에 형성된 제어 게이트(1800)와,
    각각이 상기 제어 게이트(1800)와 각각의 산화물 필러 간에 형성된 복수의 프로그램 게이트(1805, 1806) -각각의 프로그램 게이트(1805, 1806)는 상기 산화물 필러 측벽을 따라 연장함- 와,
    복수의 게이트 절연체 층(1802, 1803) -각각의 게이트 절연체 층은 각각의 프로그램 게이트(1805, 1806)와 인접한 산화물 필러(1840, 1841) 간에 형성되고, 각각의 게이트 절연체 층은 적어도 하나의 전하를 포획(trapping)하기 위한 구조를 가짐-
    을 포함하는 수직 NROM 메모리 셀.
  2. 제1항에 있어서, 상기 소스/드레인 영역은 상기 각각의 필러의 상부에 형성되는 것을 특징으로 하는 수직 NROM 메모리 셀.
  3. 제1항에 있어서, 상기 복수의 게이트 절연체는 질화물층이 상기 전하 포획 구조가 되도록 복합 산화물-질화물-산화물(composite oxide-nitride-oxide) 구조로 구성되는 것을 특징으로 하는 수직 NROM 메모리 셀.
  4. 제1항에 있어서, 상기 제어 게이트(1800)와 인접한 프로그램 게이트들(1805, 1806) 간에 상기 트렌치(1861)의 저부를 따라 형성된 실리콘 산화물 게이트 절연체(1822, 1824)를 더 포함하는 것을 특징으로 하는 수직 NROM 메모리 셀.
  5. 제1항에 있어서, 각각의 게이트 절연체 층은 산화물-질화물-알루미늄 산화물(oxide-nitride-aluminum oxide) 복합층, 산화물-알루미늄 산화물-산화물(oxide-aluminum oxide-oxide) 복합층, 또는 산화물-실리콘 옥시탄화물-산화물(oxide-silicon oxycarbide-oxide) 복합층 중의 하나로 구성되는 복합층인 것을 특징으로 하는 수직 NROM 메모리 셀.
  6. 제1항에 있어서, 각각의 게이트 절연체층은, 습식 산화법에 의해 형성되고 어닐링되지 않은 실리콘 산화물들, 실리콘 나노입자들을 함유한 실리콘 리치 산화물(silicon rich oxide)들, 실리콘 산질화물(silicon oxynitride) 층들, 실리콘 리치 알루미늄 산화물 절연체(silicon-rich aluminum oxide insulator)들, 실리콘 옥시탄화물 절연체들, 또는 실리콘 탄화물의 나노 입자들을 함유한 실리콘 산화물 절연체들 중의 하나로 구성된 비복합층인 것을 특징으로 하는 수직 NROM 메모리 셀.
  7. 제1항에 있어서, 각각의 게이트 절연체는, 실리콘, 질소, 알루미늄, 티타늄, 탄탈(tantalum), 하프늄, 란탄(lanthanum) 또는 지르코늄 중의 하나 또는 그 이상으로 된 비화학량론적 단일층(non-stoichiometric single layer)들로 구성된 것을 특징으로 하는 수직 NROM 메모리 셀.
  8. 제1항에 있어서, 상기 트렌치의 저부 상에 형성된 게이트 절연체 층(1932)을 더 포함하여 복수의 전하가 상기 게이트 절연체 층의 상기 제어 게이트의 아래에 포획될 수 있도록 하는 것을 특징으로 하는 수직 NROM 메모리 셀.
  9. 제8항에 있어서, 상기 복수의 전하는 상기 제어 게이트(1900)의 아래에 상기 게이트 절연체 층(1932)의 질화물층 내에 포획되는 것을 특징으로 하는 수직 NROM 메모리 셀.
  10. 수직 NROM 메모리 셀들의 어레이로서,
    각각이 그 상부에 형성된 소스/드레인 영역(1840, 1841)을 갖는 복수의 산화물 필러(1830, 1831) -산화물 필러들(1830, 1831)의 각각의 쌍 간에 트렌치(1861)가 형성됨- 와,
    복수의 제어 게이트(1800) -각각의 제어 게이트(1800)는 산화물 필러들(1830, 1831)의 각각의 쌍 간의 트렌치 내에 형성됨- 와,
    각각이 제1 제어 게이트와 각각의 산화물 필러 간에 형성된 복수의 프로그램 게이트(1805-1808) -각각의 프로그램 게이트는 상기 산화물 필러 측벽을 따라 연장함 - 와,
    복수의 게이트 절연체 층(1801-1804) -각각의 게이트 절연체 층은, 각각의 프로그램 게이트와 인접한 산화물 필러 간에 형성되고, 적어도 하나의 전하를 포획하기 위한 구조를 가짐- 과,
    상기 복수의 제어 게이트를 결합하는 워드선(2009)
    을 포함하는 어레이.
  11. 제10항에 있어서,
    각각의 제어 게이트와 각각의 프로그램 게이트 간에 있는 산화물 인터폴리 재료와,
    각각의 트렌치의 저부 상에 있고, 각각의 제어 게이트의 아래에 복수의 전하를 저장하기 위한 구조를 포함하는 게이트 절연체 층
    을 더 포함하는 것을 특징으로 하는 어레이.
  12. 제10항에 있어서, 각각의 소스/드레인 영역은 n 도전형 반도체 재료로 구성되는 것을 특징으로 하는 어레이.
  13. 컴퓨터 시스템으로서,
    중앙 처리부(CPU)(102)와,
    상기 CPU에 결합된, 수직 NROM 메모리 셀들의 어레이(210)를 포함하고,
    상기 어레이는,
    각각이 그 상부에 형성된 소스/드레인 영역(1840, 1841)을 갖는 복수의 산화물 필러(1830, 1831) -산화물 필러들의 각각의 쌍 간에 트렌치가 형성됨- 와,
    복수의 제어 게이트(1800) -각각의 제어 게이트는 산화물 필러들(1830, 1831)의 각각의 쌍 간의 트렌치 내에 형성됨- 와,
    각각이 제1 제어 게이트와 각각의 산화물 필러 간에 형성된 복수의 프로그램 게이트(1805-1808) -각각의 프로그램 게이트는 상기 산화물 필러 측벽을 따라 연장함 - 와,
    복수의 게이트 절연체 층(1801-1804) -각각의 게이트 절연체 층은, 각각의 프로그램 게이트와 인접한 산화물 필러 간에 형성되고, 적어도 하나의 전하를 포획하기 위한 구조를 가짐- 과,
    상기 복수의 제어 게이트(1800)를 결합하는 워드선(2009)
    를 포함하는 컴퓨터 시스템.
  14. 제13항에 있어서, 상기 각각의 산화물 필러의 소스/드레인 영역은 상기 수직 NROM 메모리 셀의 동작 방향에 응답하여 소스 접속부 또는 드레인 접속부 중의 어느 하나로 기능하는 것을 특징으로 하는 컴퓨터 시스템.
  15. 제13항에 있어서, 각각의 상기 소스/드레인 영역은 N+ 도전형 실리콘 재료로 구성되는 컴퓨터 시스템.
  16. 수직 NROM 스플릿 게이트 트랜지스터를 형성하는 방법으로서,
    기판 위에 제1 주상 구조(a first columnar structure)를 형성하는 단계 -상기 제1 주상 구조는 상기 기판과는 다른 제1 도전형의 도핑된 영역을 가짐- 와,
    상기 제1 주상 구조로부터 공간 분리되어 상기 제1 주상 구조와의 사이에 트렌치를 형성하는 제2 주상 구조 -상기 제2 주상 구조는 상기 제1 도전형의 도핑된 영역을 가짐 - 를 상기 기판 위에 형성하는 단계와,
    상기 트렌치의 저부 상에 산화물 재료를 형성하는 단계와,
    상기 제1 및 제2 주상 구조 간에 폴리실리콘 제어 게이트 구조를 형성하는 단계와,
    상기 제1 주상 구조의 측벽을 따라 상기 트렌치 내에 제1 게이트 절연체 층을 형성하고, 상기 제2 주상 구조의 측벽을 따라 상기 트렌치 내에 제2 게이트 절연체 층을 형성하는 단계와,
    상기 제1 게이트 절연체 층과 상기 제어 게이트 구조 간에 및 상기 제2 게이트 절연체 층과 상기 제어 게이트 구조 간에 폴리실리콘 프로그램 게이트 구조를 개재(interpose)시키는 단계
    를 포함하는 방법.
  17. 제16항에 있어서, 상기 제어 게이트 구조와 상기 프로그램 게이트 구조들 간에 산화물 인터폴리 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제16항에 있어서, 상기 제1 도전형은 N+ 이며, 상기 기판은 P+ 도전형을 갖는 것을 특징으로 하는 방법.
  19. 제16항에 있어서, 상기 제1 및 제2 게이트 절연체 층을 형성하는 단계는 복합 구조를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 복합 구조는 산화물-질화물-알루미늄 산화물 복합층, 산화물-알루미늄 산화물-산화물 복합층, 또는 산화물-실리콘 옥시탄화물-산화물 복합층 중의 하나로 구성되는 것을 특징으로 하는 방법.
  21. 제16항에 있어서,
    상기 트렌치의 저부에 게이트 절연체 층을 더 포함하고,
    상기 저부, 제1, 및 제2 게이트 절연체 층은, 실리콘, 질소, 알루미늄, 티타늄, 탄탈, 하프늄, 란탄 또는 지르코늄 중의 하나 또는 그 이상으로 된 비화학량론적 단일층들로 구성되는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 저부, 제1, 및 제2 게이트 절연체 층은, 습식 산화법에 의해 형성되고 어닐링되지 않은 실리콘 산화물들, 실리콘 나노입자들을 함유한 실리콘 리치 산화물들, 실리콘 산질화물 층들, 실리콘 리치 알루미늄 산화물 절연체들, 실리콘 옥시탄화물 절연체들, 실리콘 탄화물의 나노 입자들을 함유한 실리콘 산화물 절연체들 중의 하나로 구성된 비복합층인 것을 특징으로 하는 방법.
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