CN1883047B - 用于垂直分离栅极nrom存储器的装置和方法 - Google Patents
用于垂直分离栅极nrom存储器的装置和方法 Download PDFInfo
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- 230000015654 memory Effects 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title description 19
- 239000012212 insulator Substances 0.000 claims abstract description 39
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 238000003860 storage Methods 0.000 claims description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 239000002131 composite material Substances 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 230000005264 electron capture Effects 0.000 claims 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims 1
- 239000002105 nanoparticle Substances 0.000 claims 1
- 239000002245 particle Substances 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- 239000010936 titanium Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 210000004027 cell Anatomy 0.000 description 46
- 238000007667 floating Methods 0.000 description 33
- 239000000758 substrate Substances 0.000 description 12
- 230000004087 circulation Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 7
- 238000010276 construction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000002408 directed self-assembly Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000005543 nano-size silicon particle Substances 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一分离栅极、垂直NROM存储单元(1890)，包括：各自具有形成在柱顶部的源极/漏极区(1840、1841)的多个氧化柱(1830、1831)。沟形成在各对氧化柱之间。在一对氧化柱之间的沟内形成有多晶硅控制栅极(1800)。多晶硅编程栅极(1805、1806)被形成在控制栅和各氧化柱之间。编程栅极沿各氧化柱的侧壁延伸。栅绝缘层(1802、1803)被形成在各编程栅极和毗邻氧化柱之间。各栅绝缘层具有用来陷入至少一个电荷的结构。在一个实施例中，栅绝缘结构是氧化物-氮化物-氧化物层，其中电荷被存储在氮化层的沟底端(1811、1812)。互聚绝缘体(1822、1824)被形成在编程栅极和控制栅极之间。电荷还被存储在沟底部和控制/编程栅极之间的绝缘层中。
Description
本申请是提交于2003年7月1日的10/612725号美国专利申请的继续部分。
技术领域
本发明主要涉及半导体存储器件，更具体地涉及氮化物只读存储器的晶体管结构。
背景技术
闪存器件是具有低功耗、快速存取时间和低成本的高密度、非易失性存储器件。闪存器件因此非常适用于各种便携式电子设备，这些电子装置要求高密度存储但由于这些装置的高功耗或额外重量而无法支持磁盘驱动或其它海量存储器件。闪存的其它优点是它可提供电路的在线可编程。因此在将器件安装于电子设备的电路板时，可在软件控制下对闪存器件进行再编程。
图1是根据现有技术的闪存单元10。闪存单元10具有金属氧化物半导体(MOS)结构，这种结构包括衬底12、一对源极/漏极区14、在覆盖着MOS沟道区16上的浮栅18以及在浮栅18上的控制栅极20。氧化物结构22将浮栅18与沟道区16分开并将浮栅18与控制栅极20分开。对于所示器件，衬底12被掺杂有P型杂质而源极/漏极区14被掺杂有N型杂质。
可通过将足够的正栅极电压VCG和正漏极电压VD施加于器件10，同时将源极电压VS保持为零或接地电位，即可对存储单元10进行编程。当电荷从源极/漏极区14移动至浮栅18，器件10保持在逻辑状态“0”。或者，如果在浮栅18处只有少量电荷或根本没有电荷，则与“1”对应的逻辑状态被存储在器件10上。
为了读出器件10的状态，预置幅度的正电压VCG被施加于控制栅极18，同时VD保持为正。如果施加于控制栅极18的电压足以使器件10导通，则电流从一个源极/漏极区14流至另一源极/漏极区14且可由外部电路检测到并由此指示逻辑状态“1”。相应地，如果在浮栅18处存在足够电荷以阻止器件10导通，则读出逻辑状态“0”。可通过将正源极电压Vs施加于源极/漏极区14而使VCG保持在负电位而将逻辑状态从器件10中擦除。器件10在擦除周期之后可获得逻辑状态“1”。
尽管前面的闪存单元10对于将逻辑状态存储于存储器件中而言是非常有效的，然而据观察，随着编程/擦除循环累积次数的增加，存储单元10的编程效率下降。结果在编程/擦除循环的次数超过极限值(术语上称为“单元10的容限”)后，单元10将失效。尽管在仅对器件10编程一次的情况下，容限相对不那么重要，但在无数次擦除和再编程的情况下，这将成为关键因素。一般认为编程效率的下降是由于在编程周期中将浮栅18与衬底12分离的相对薄的氧化层中俘获的热电子引起的，这些热电子会永久地损害氧化层。另外，在使具有相对低动能的空穴俘获到将浮栅18和衬底12分离的氧化层中的擦除周期中，会产生极高的电场强度。随着单元10重复经历编程/擦除循环，所俘获的空穴在空穴层中累积并因此使读周期所施加的电场减弱。
闪存单元10下降的品质影响如图2-4所示。图2将未经循环的闪存单元10的性能与经历过大量次数的擦除/编程循环的闪存单元的性能进行比较。如图2所示，在施加可比的固定控制栅极电压VCG的情况下，经循环的单元10的源极/漏极电流IDS明显低于从未经循环的单元10获得的源极/漏极电流IDS。结果，由于经循环的单元10中源极/漏极电流的降低，读周期逻辑状态的确定受到不利的影响。这种影响还表示在图3中，其中观察到随着单元10循环次数的累积，单元10的源极/漏极电流IDS有规则地减小。图3还示出单元10的容限将发生在105和106次循环附近。
图4示出随着编程/擦除循环次数的增加，单元10的门限电压VT的变化。门限电压VT被定义为在读周期中使单元10导通的所要求的最小电压。在图4中，当单元10的浮栅被充电时，VT，1与导通单元10所需的门限电压对应，而当浮栅18未被充电时，VT，2与导通单元10所需的门限电压对应。VT，1和VT，2值的差由此界定一个门限电压“窗”，如图4所示，随着单元10经历循环，“窗”逐渐变小，因此在存储于单元10中的两个逻辑状态之间进行区别也变得更难。
对于前述容限问题的一个现有技术的解决方案是具有对称地朝向源极定位的浮栅的闪存单元，其控制栅极位于浮栅上方并直接位于单元的沟道区上方，就象P.Pavan等发表的标题为Flash Memories-An Overview、IEEE规程、卷85、No8、页1248-1271、1997的论文中公开的那样。由于编程和擦除功能发生在靠近源极的沟道区的部分，因此对柵氧化物的损害也仅限于沟道区的一部分。尽管前面的闪存单元结构某种程度上实现容限的增加，但最终对浮栅下的氧化层的损坏变得过大，因此不再可能读出存储在单元中的逻辑状态。
另一种现有技术的闪存单元包括由N区包围的源极，该N区域用于进一步保护单元的源结不受擦除单元时引起的大电场强度的影响。这种结构表现出的一个明显缺陷是源极和漏极区可能无法互换以延长单元的容限。此外，非对称结构增加了闪存单元的整个制造成本。
最近开发出的氮化物只读存储器(NROM)器件利用在非传统闪存器件结构中的氮化硅层中所俘获的电荷。存储在氧化物-氮化物-氧化物(ONO)层中的电荷的横向扩散综合考虑了缩减器件尺寸的能力。另外，平面存储单元对各单元而言需要比垂直器件相对更大的面积。这在业内产生对一种闪存器件的需要，这种闪存器件集NROM单元的优点与垂直存储单元的优点于一身。
发明内容
本发明围绕一种垂直NROM存储单元。该单元包括分别具有形成在柱顶的源极/漏极区的多个氧化柱。在各对氧化柱之间形成一条沟槽。
控制栅极形成在一对氧化柱之间的沟中。编程栅极形成在控制栅极和各氧化柱之间。编程栅极沿各氧化柱的侧壁延伸。
柵绝缘层被形成在各编程栅极和毗邻的氧化柱之间。各柵绝缘层具有俘获至少一个电荷的结构。在一个实施例中，柵绝缘体结构是氧化物-氮化物-氧化物层，其中电荷被存储在氮化物层的沟的底部。
附图说明
图1是根据现有技术的闪存单元的横截面图；
图2是将经循环的闪存单元和未经循环的闪存单元的漏极/源极电流特性定性地进行比较的曲线图；
图3是定性地表示随着闪存单元循环次数增加，漏极/源极电流特性降低的曲线图；
图4是定性地示出随着循环次数增加，闪存单元的电压门限窗变窄的曲线图；
图5是根据本发明一个实施例的计算机系统100的方框图；
图6是根据本发明另一实施例的存储器件的方框图；
图7是根据本发明一个实施例的存储单元阵列的示意图；
图8是根据本发明一个实施例的存储单元阵列的局部等角投影图；
图9是根据本发明一个实施例的存储阵列的横截面图；
图10是根据本发明一个实施例的存储阵列的俯视图；
图11是表示根据本发明另一实施例的形成存储阵列的方法的步骤的横截面图；
图12是表示根据本发明另一实施例的形成存储阵列的方法的步骤的横截面图；
图13是表示根据本发明另一实施例的形成存储阵列的方法的步骤的横截面图；
图14是表示根据本发明另一实施例的形成存储阵列的方法的步骤的横截面图；
图15是表示根据本发明另一实施例的形成存储阵列的方法的步骤的俯视图；
图16是表示根据本发明另一实施例的形成存储阵列的方法的步骤的横截面图；
图17是表示根据本发明另一实施例的形成存储阵列的方法的步骤的横截面图；
图18是包含根据本发明的分离栅极的垂直NROM存储单元的实施例的横截面图；
图19是包含根据本发明的分离栅极的另一垂直NROM存储单元的实施例的横截面图；
图20是本发明的垂直分离栅极NROM的等效电路。
具体实施方式
本发明总地针对半导体存储器件，并特别针对用于诸如闪存器件的非易失性半导体存储器件的浮栅晶体管结构。本发明某些实施例许多具体细节将在下文以及图15-17中展开，从而提供对这些实施例的通篇理解。然而，本领域内技术人员应当理解本发明可以在不具有下面说明的若干细节的情况下实施。此外，在后面的说明中，要理解与各实施例关联的图不应解释为传递任何特殊尺寸或相对物理尺寸。要理解与诸实施例关联的特殊尺寸或相对尺寸(如有说明)不应作为限制，除非权利要求另有说明。
图5示出一种计算机系统100的实施例，该实施例可使用图6-17所示的存储器件或根据本发明某些其它实施例的存储器件。计算机系统100包括执行多种计算功能(例如执行专门软件以执行特别计算或任务)的处理器102。处理器102包括一般包括地址总线、控制总线和数据总线的处理器总线104。处理器总线104耦合于存储控制器106，存储控制器依次耦合于多个其它部件。另外，处理器102典型地通过处理器总线104耦合于一般作为静态随机存取存储(“SRAM”)器件的缓冲存储器107。
存储控制器106通过地址总线110和控制总线112耦合于以同步动态随机存取存储(“SDRAM”)器件108形式出现的系统存储器。SDRAM器件108的外部数据总线113耦合于处理器102的数据总线，可直接耦合也可通过存储控制器106耦合。
存储控制器106还耦合于一个或多个输入装置114(例如键盘或鼠标)以使操作者与计算机系统100接口。典型地，计算机系统100还包括通过存储控制器106耦合于处理器102的一个或多个输出装置116，该输出装置典型为打印机或视频终端。一个或多个数据存储器件118典型地通过存储控制器106耦合于处理器102以存储数据或从外部存储媒质(未图示)检索数据。典型存储器件119的例子包括硬盘和软盘、磁带以及压缩盘只读存储器(CD-ROMs)。
最后，存储控制器106耦合于基本输入-输出(“BIOS”)只读存储(“ROM”)器件120以存储上电时由处理器102执行的BIOS程序。在将BIOS程序从BIOS ROM器件120转移到SDRAM器件108而屏蔽BIOS程序后，处理器102可执行直接来自于BIOS ROM器件120或来自SDRAM器件108的程序。BIOSROM器件120较佳为根据本发明的非易失性存储器件，例如本发明的图6-17的存储器件所示的实施例。这些实施例包括氮化物只读存储(NROM)器件。
NROM具有某些闪存的特性，但不需要用到要闪存的特殊制造工艺。可使用标准CMOS工艺制造NROM。由于NROM与CMOS工艺的兼容性，可将NROM存储器件内嵌于同样使用CMOS工艺的其它架构中，例如微控制器。
NROM技术包括单比特/单元和双比特/单元两者。单个或多个电荷被存储在氮化硅层上，可将氮化层布图成与各NROM单元尺寸匹配的部分。在一个实施例中，使用后面讨论的NROM技术来实现本发明的分离晶体管存储器。
图6是根据本发明一个实施例的存储器件200的方框图，它包括图5所示存储器108的至少一部分。存储器件200包括存储单元阵列210，存储单元阵列包括由后面将更详细说明的浮栅FET晶体管器件组成的存储单元。存储器件200还包括提供多条栅极线XG1、XG2……XGN的x柵极解码器230，用来访问存储单元阵列210中的单元进行。y-源极/漏极解码器240提供多条源极/漏极线YD1、YD2……YDN以访问阵列210中的浮栅FET晶体管单元的第一源极/漏极区。x-源极/漏极解码器250同样提供多条数据线XS1、XS2……XSN以访问存储阵列210中的单元的第二源极/漏极区。x-源极/漏极解码器250还包括检出放大器和输入/输出(I/0)器件以从存储单元阵列210读、写或擦数据。存储器件200还包括从地址总线140(如图5所示)接收地址信号A0……AN的地址缓存器220。地址缓存器220耦合于x-栅极解码器230、y-源极/漏极解码器240和x-源极/漏极解码器250以控制存储单元阵列210的存储单元上的读、写和擦操作。
图7是示出如图6所示存储单元阵列210一个实施例的局部示意图。存储单元阵列210包括多个毗邻和彼此连接的存储单元300，这些存储单元300具有基本相同的结构并在第一方向上沿阵列210的行从单元300AA向单元300AN延伸。阵列还沿第二方向延伸至进一步沿第一方向延伸至单元300NN的行300NA。各存储单元300AA-300NN均包括一对场效应管(FET)310，该对场效应管310具有控制FET310中的源极区和漏极区之间传导的电气绝缘浮栅。各单元300AA-300NN中的FET310共享一个共用栅极(例如XG1、XG2……XGN)并形成柱形结构，如后面将要更详细说明的那样。
图8是示出图7的存储单元阵列210的一部分的局部等角投影图。为便于说明，图8中仅示出阵列210的存储单元300AA和300AB，并且在后面的说明中仅对存储单元300AA进行说明。然而，应当理解阵列210包括大量具有基本相似结构的单元，由此阵列210沿第一方向(如图8所示的“x”方向)延伸并沿基本垂直于第一方向的第二方向(同样如图8所示的“y”方向)延伸。单元300AA包括形成在p型衬底320上的一对柱形结构328A、328B。各柱形结构328包括在x方向上沿衬底320延伸的第一源极/漏极区322，它由具有N+传导性的物质构成。结构328A和328B还包括同样具有N+传导性的第二源极/漏极区326，第二源极/漏极区326位于第一源极/漏极区322附近。采用P-导电掺杂材料的分离层324被设置在第一源极/漏极区322和第二源极/漏极区328之间。
仍然参阅图8，柱形结构328A和328B彼此隔开以允许栅极线XG1位于结构328A和328B之间。浮栅330位于结构328A和栅极线XG1之间和位于结构328B和栅极线XG1之间。浮栅330进一步延伸至栅极线XG1下方以使浮栅330同样介于栅极线XG1和下面的衬底320之间，从而形成结构328A和328B之间的单个控制栅极330。浮栅330通过位于栅极线XG1和浮栅330之间的第一介电层340与栅极线XG1电气隔离。浮栅330还通过介于浮栅339和结构328A、328B之间的第二介电层350与第一结构328A和第二结构328B电气隔离。浮栅330还位于第一结构328A和第二结构328B之间以使浮栅330的位置比第二结构328B更靠近第一结构328A，这将在后面详细说明。因此，基本毗邻于第一结构328A的第二介电层350比毗邻第二结构328B的第二介电层350的相应部分来得薄。然而本领域内技术人员应该理解可将第二介电层350的较薄部分设置成毗邻于第二结构328B，同时将第二介电层350的较厚部分设置成毗邻于第一结构328A。在制造工艺中，浮栅330可由沉积在阵列210上的多晶硅材料构成，这将在后面详细说明。在阵列210的制造过程中，第一介电层340和第二介电层350可由生长或沉积的二氧化硅形成，尽管也可使用其它类似介电材料。
第一结构328A的第二源极/漏极区326A和第二结构328B的第二源极/漏极区326B通过数据线YD1彼此互连，数据线YD1由金属线或与阵列210底层拓扑基本电气隔离的其它互连线组成。因此，要理解可由包括接触通孔的介电材料层(未图示)覆盖图8所示的阵列210，其中接触通孔被蚀刻于介电材料中，以使数据线YD1连接于第一结构328A和第二结构328B。
图9是从图8的剖面线9-9观察存储阵列210并因此总体平行于图8所示x方向观察的局部截面图。如上所述，浮栅330通过第二介电层350的不同厚度与第一结构328A和第二结构328B分离。因此，第一结构328A由第一距离d1与浮栅330分离，而第二结构328B由第二距离d2与浮栅330分离，其中第一距离d1小于第二距离d2。在特殊实施例中，第二距离d2接近第一距离d1厚度的两倍。在另一特殊实施例中，浮栅330具有接近0.1μm的高度d3并通过接近的第一距离d1和接近
的第二距离d2与第一和第二结构328A和328B分离。本发明对d1和d2不局限于任何特定的距离。
图10是图9所示的存储阵列210的局部俯视图。特别地，单元300AA具有沿y方向延伸的接近2F的间距以及沿x方向延伸接近2F的间距，其中F是与最小平版印刷特征尺寸关联的特性尺寸。因此，较为有利地可将与单个数据比特对应的逻辑状态存储在接近4F2的区域中。这有利于和在DRAM存储阵列中常见的公知的折叠阵列结构的8F2的特征尺寸进行比较。
前面的实施例还提供其它优于现有技术的优点。例如再次参阅图9，由于在通过介电层350总体较薄部分与浮栅330隔开的第一结构328A上执行编程和擦除功能，因此较薄氧化层中所俘获的电荷在读操作中仅只对位于毗邻于介电层350总体较厚部分的另一第二结构328B具有较小的影响。
图11-16是示出根据本发明另一实施例的用于形成存储阵列的方法中的步骤的局部横截面图。首先参阅图11，由硅形成并掺杂成P传导性的衬底320被用作最初材料。第一源极/漏极区332被形成在衬底320上。区322通过离子注入或其它类似工艺形成在衬底320上，以达到要求的N+传导性。或者，将N+硅的外延层生长在衬底320的表面上。随后通过P_硅的外延生长达到所需厚度，在第一源极/漏极区322上形成分隔层324。可通过N+硅的另一外延生长将第二源极/漏极层326形成在分隔层324上。可将由氧化硅形成的焊盘层400形成在第二源极/漏极层326的暴露表面上，第二源极/漏极层326可由包含氮化硅的焊盘层420覆盖。
现参阅图12，在图11所示的结构中形成多个第一沟440和多个第二沟460。第一沟440和第二沟460沿几乎垂直于y方向的方向形成在图11的结构中。沟440和460基本彼此平行。第一沟440和第二沟460向下凸出于结构并延伸至p衬底层320。可通过用光致抗蚀剂对图11所示结构的暴露表面布图(图12中未图示)而形成第一沟440和第二沟460，从而形成具有与第一沟440和第二沟460希望位置对应的暴露表面部分的蚀刻屏蔽。可用业内公知的等离子体蚀刻方法或湿蚀刻方法将暴露表面部分下的衬底材料除去。
仍然参阅图12，第一沟440和第二沟460基本由通过氧化工艺生长在第一沟440和第二沟460上或以其它公知方法沉积在第一沟440和第二沟460中的二氧化硅480填充。通过形成另一光致抗蚀剂抗蚀层(未图示)并用湿蚀刻或等离子蚀刻方法去除材料而将位于第一沟440和第二沟460之间的材料(如图12所示)除去，从而形成凹坑500，如图13所示。包含二氧化硅材料的底部510通过氧化或其它公知沉积工艺形成，从而形成第二介电层350。
现在参阅图14，将多晶硅层520形成在图13的结构上，它向下延伸入图13所示的凹坑500中。可通过各种公知方法将多晶硅层520沉积在结构上。然后通过将多晶硅层520暴露于氧化工艺而将氧化层530形成在多晶硅层520上。随后，通过各种公知的多晶硅或金属沉积方法将多晶硅或金属层540形成在氧化层530上。
图15是用于说明沿y方向延伸的多个基本平行槽520成形的局部俯视图。通过有选择地蚀刻图14所示的结构而形成槽520，以使多晶硅或金属互连530横跨槽520延伸。如结合图8-10详细说明的那样，互连530形成栅极线XG1、XG2……XGN。随后将多晶硅层520、氧化层530以及多晶硅或金属层540从上表面540去除，如图16更详细示出的那样。使用化学机械平整法将层520、530和540去除。
参阅图17，可将表面氧化层550沉积在表面550上并使用光致抗蚀剂布图以形成抗蚀层，从而形成延伸过表面氧化层550至第二源极/漏极区326的多个凸起590。随后将金属层570沉积在表面氧化层550上，并向下延伸入各凸起590以电气耦合第二源极/漏极区326，形成数据线YD1、YD2……YDN，这已结合图8-图10进行了详细说明。
本发明的分离栅极NROM单元的实施例提供闪存单元的非易失性存储优点，并且还具有垂直存储阵列的空间节省的优点。其它优点包括多个电荷存储位置。
图18示出包含本发明分离栅极实施例的垂直NROM单元实施例的横截面图。单元由一个多晶硅控制栅极1800以及沿两氧化柱1830、1831的边延伸两个多晶硅分离编程栅极1805、1806构成。图18示出存储单元1890以及存储阵列中的其它单元的诸部分。
垂直分离栅极NROM单元还包括形成在编程栅极1805-1808和氧化柱1830和1831之间的柵极绝缘层1801-1804。在一个实施例中，柵极绝缘体1801-1804是氧化物-氮化物-氧化物(ONO)的复合结构。
另一实施例使用除了所示ONO结构外的其它柵绝缘体。这些结构包括氧化物-氮化物-氧化铝复合层、氧化物-氧化铝-氧化物复合层、氧化物、碳氧化硅复合层以及其它复合层。
在另一实施例中，除了其它两个或多个共用的绝缘材料的柵绝缘体的非化学计量单层之外(例如Si、N、Al、Ti、Ta、Hf、Zr和La)，栅极绝缘体包括比通过湿氧化并且未经退火的普通氧化硅更厚的含有纳米硅微粒的富硅氧化物、不作为复合层的氮氧化硅、不作为复合层的富硅的氧化铝绝缘体、不作为复合层氧化硅绝缘体的含有碳化硅纳米微粒的碳氧化硅绝缘体。
图18所示的单元还包括在编程栅极1805-1808及其它各控制栅极之间作为互聚绝缘体1821、1822、1824和1825的传统氧化硅绝缘体。在一个实施例中在沟1860-1862的底部1820、1823和1826使用传统氧化物绝缘体材料。柵极绝缘层中的电荷存储位置1810-1813被指示在编程栅极1805和1806两端，分别面对着晶体管的源极/漏极区域1840和1841。
图18所示的垂直装置结构的使用最小化单元面积以使各单元在长度上仅具有两个特征(2F)尺寸。具有分离栅极结构的典型的现有技术NROM闪存单元在长度上要求四个特征(4F)尺寸。
图19示出包含本发明分离栅极的另一垂直NROM存储单元实施例的横截面图。在图18的实施例中，控制栅极1900位于两分离编程栅极1940和1941之间、编程绝缘体1921和1922将编程栅极1940、1941与柱1950、1951分离。在一个实施例中，柵极绝缘体1921和1922是复合ONO层。另一实施例包括上述图18的说明中所列出的结构。
图19的实施例包括如图18实施例中所公开的电荷存储区1902、1903、1906和1907。然而，图19的实施例包括在沟底部中的其它电荷存储区1901、1904、1905和1908。这是通过在沟底部使用ONO互聚绝缘材料1930、1932和1933而实现的。其它实施例使用上面列出的结构代替ONO层。在一个实施例中，控制栅极1900和编程栅极1940、1941之间使用传统氧化绝缘体1960、1962。
图20示出图18和图19所示实施例的垂直分离栅极NROM器件的等效电路。该电路示出两个虚拟接地的数据线2001和2002、两个编程栅极2003和2005以及控制栅极2007。字线2009耦合于存储单元阵列的存储单元行中的各存储单元的控制栅极2007。
可使用传统沟道热电子注入或源极侧注入而对NROM器件进行编程。可使用负栅极FN隧穿和能带与能带之间的隧穿诱导热空穴注入而对NROM器件进行擦除。这些技术在业内是公知并不再进行详细讨论。
通过略微的修改，即可用上述垂直晶体管制造方法来制造具有分离栅极特征的垂直NROM器件。NROM器件沿氧化柱侧壁形成编程栅极而单个控制栅极沿沟底部形成晶体管沟道。控制栅极被形成在编程栅极之间的沟道中而N+区仅形成在柱顶部以构成本发明的数据线或比特线。
从前面的说明可以理解，尽管在这里以阐述为目的对本发明的特别实施例进行了说明，然而能够不偏离本发明精神和范围作出各种修改。例如，可将表示在本发明一个实施例的背景中的某些特征包含在其它实施例中。因此，本发明不受对诸实施例的上述说明的限制，而是受到下面的权利要求的限制。
Claims (14)
1.一种垂直NROM存储单元，包括：
一对氧化柱(1830、1831)，它们每个具有仅形成在氧化柱顶部的源极/漏极区(1840、1841)，形成在各氧化柱(1830、1831)之间的沟(1861)
形成在各对氧化柱(1830、1831)之间的控制栅极(1800)
多个编程栅极(1805、1806)，各编程栅极形成在控制栅极(1800)和各氧化柱之间，各编程栅极(1805、1806)沿氧化柱的侧壁延伸；以及
多个栅极绝缘层(1802、1803)，各栅极绝缘层被形成在各编程栅极(1805、1806)和毗邻的氧化柱(1840、1841)之间，各栅极绝缘层具有俘获至少一个电荷的结构。
2.如权利要求1所述的存储单元，其特征在于，所述多个栅极绝缘层包含氧化物-氮化物-氧化物结构以使氮化物层具有俘获电荷的结构。
3.如权利要求1所述的存储单元，其特征在于，还包括形成在控制栅极(1800)和毗邻编程栅极(1805、1806)之间并沿沟(1861)底部延伸的氧化硅栅极绝缘体(1822、1824)。
4.如权利要求1所述的存储单元，其特征在于，所述各栅极绝缘层是包含氧化物-氮化物-氧化铝复合层、氧化物-氧化铝-氧化物复合层或氧化物-碳氧化硅-氧化物复合层其中之一的复合层。
5.如权利要求1所述的存储单元，其特征在于，所述各栅极绝缘层由通过湿氧化并未经退火形成的氧化硅、含有硅纳米微粒的富硅氧化物、氮氧化硅、富硅氧化铝绝缘体、碳氧化硅绝缘体或含碳化硅纳米微粒的氧化硅绝缘体中的其中一种构成。
6.如权利要求1所述的存储单元，其特征在于，所述各栅极绝缘层由硅、氮、铝、钛、钽、铪、镧或锆的两种或多种的非化学计量单层构成。
7.如权利要求1所述的存储单元，其特征在于，所述栅极绝缘层(1932)形成在沟底部以使多个电子俘获在栅极绝缘层中的控制栅极下。
8.如权利要求7所述的存储单元，其特征在于，多个电荷被俘获于在控制栅极(1900)下的栅极绝缘层(1932)的氮化物层中。
9.一种垂直NROM存储单元的阵列，包括：
多个氧化柱(1830、1831)，它们每个具有仅形成在顶部的源极/漏极区(1840、1841)，形成在各对氧化柱(1830、1831)之间的沟(1861)；
多个控制栅极(1800)，各控制栅极(1800)形成在各对氧化柱(1840、1841)之间的沟中；
多个编程栅极(1805-1808)，各编程栅极形成在各控制栅极和各氧化柱之间的沟中，各编程栅极沿氧化柱的侧壁延伸；
多个栅极绝缘层(1801-1804)，各栅极绝缘层被形成在各编程栅极和毗邻的氧化柱之间，各栅极绝缘层具有俘获至少一个电荷的结构；以及
耦合多个控制栅极的字线(2009)。
10.如权利要求9所述的阵列，其特征在于，还包括：
在各控制栅极和各编程栅极之间的氧化物互聚材料；以及
在各沟底部并包含将多个电荷存储在各控制栅极下的结构的栅极绝缘层。
11.如权利要求9所述的阵列，其特征在于，所述各源极/漏极区由n型传导性半导体材料构成。
12.一种计算机系统，包括：
中央处理单元CPU(102)；以及
耦合于CPU的垂直NROM存储单元阵列(210)，所述阵列包括：
多个氧化柱(1830、1831)，它们各自具有仅形成在顶部的源极/漏极区(1840、1841)，形成在各对氧化柱之间的沟；
多个控制栅极(1800)，各控制栅极形成在各对氧化柱(1830、1831)之间的沟内；
多个编程栅极(1805-1808)，各编程栅极形成在各控制栅极和各氧化柱之间的沟内，各编程栅极沿氧化柱的侧壁延伸；
多个栅极绝缘层(1801-1804)，各栅极绝缘层被形成在各编程栅极和毗邻氧化柱之间，各栅极绝缘层具有俘获至少一个电荷的结构；以及
耦合于多个控制栅极(1800)的字线(2009)。
13.如权利要求12所述的计算机系统，其特征在于，所述各氧化柱的源极/漏极区根据垂直NROM存储单元的工作方向作为源极连接或漏极连接。
14.如权利要求12所述的计算机系统，其特征在于，所述各源极/漏极区由N+传导性硅材料构成。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/719,772 | 2003-11-21 | ||
| US10/719,772 US6979857B2 (en) | 2003-07-01 | 2003-11-21 | Apparatus and method for split gate NROM memory |
| PCT/US2004/038259 WO2005053020A1 (en) | 2003-11-21 | 2004-11-16 | Apparatus and method for vertical split-gate nrom memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1883047A CN1883047A (zh) | 2006-12-20 |
| CN1883047B true CN1883047B (zh) | 2012-07-11 |
Family
ID=34633241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2004800341496A Active CN1883047B (zh) | 2003-11-21 | 2004-11-16 | 用于垂直分离栅极nrom存储器的装置和方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6979857B2 (zh) |
| EP (1) | EP1685593A1 (zh) |
| JP (1) | JP2007534160A (zh) |
| KR (1) | KR100789092B1 (zh) |
| CN (1) | CN1883047B (zh) |
| TW (1) | TWI245369B (zh) |
| WO (1) | WO2005053020A1 (zh) |
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- 2004-11-16 EP EP04811107A patent/EP1685593A1/en not_active Withdrawn
- 2004-11-16 KR KR1020067009770A patent/KR100789092B1/ko active IP Right Grant
- 2004-11-16 WO PCT/US2004/038259 patent/WO2005053020A1/en not_active Application Discontinuation
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|---|---|
| JP2007534160A (ja) | 2007-11-22 |
| US20050001258A1 (en) | 2005-01-06 |
| KR100789092B1 (ko) | 2007-12-26 |
| WO2005053020A1 (en) | 2005-06-09 |
| US6979857B2 (en) | 2005-12-27 |
| TWI245369B (en) | 2005-12-11 |
| TW200524083A (en) | 2005-07-16 |
| EP1685593A1 (en) | 2006-08-02 |
| CN1883047A (zh) | 2006-12-20 |
| KR20060090275A (ko) | 2006-08-10 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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