CN101118910A - 具有垂直沟道的非易失存储装置及其制造方法 - Google Patents

具有垂直沟道的非易失存储装置及其制造方法 Download PDF

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Abstract

本发明涉及具有垂直沟道的非易失存储装置及其制造方法，公开了半导体闪存单元对，该半导体闪存单元对包括：形成于半导体基板中的第一和第二源极线；在所述源极线之间从半导体基板延伸的半导体柱；形成于半导体柱的相对侧表面上且被沟槽隔离结构分隔的第一和第二电荷存贮结构。在存储单元阵列中分开相邻的半导体柱的x和y节距被选择，由此形成沟槽隔离结构以用于分离设置于半导体柱的相对侧上的电荷存贮结构和导电结构。还披露了制造这样结构的方法，由此可以改善闪存装置尤其是NOR闪存装置的密度。

Description

具有垂直沟道的非易失存储装置及其制造方法
技术领域
示范性实施方式包含了非易失存储器单元、具有特定结构特性的非易失存储器单元和引入这样的非易失存储器单元的半导体装置。特别地，示范性实施方式包括形成其的方法。
背景技术
非易失存储器，或非易失存贮器，为可以在长时间保持存贮的信息而不需任何电源的计算机存储器。非易失存储器的示例包括只读存储器、闪存、大多数类型的磁性计算机存贮装置(例如，硬盘、软盘驱动器、和磁带)以及光学存贮装置(例如，CD、DVD、和蓝光盘)。非易失存储器可以被用作次级存贮装置，例如与动态主存贮装置合作以保持数据而且减小能量需求的存储装置，尤其在便携式电池供电的装置中。
近年来，主存贮器的最广泛使用的形式为被广泛归类为随机存取存储器(RAM)装置的易失存储装置，尤其是动态随机存取存储器(DRAM)装置。虽然这些易失存储装置通常提供了优于对应的非易失装置的某些优点，例如，就处理速度或尺寸而言，但是通常还表现了某些基本的缺点，例如，明显高的功耗。
闪存(flash memory)在浮置栅极晶体管也被称为“存储单元”的阵列中存储信息，每个存储单元常规地被配置用于存储对应于例如电导率、电荷或栅极阈值电压的双稳参数的一位信息。一些较新的闪存装置有时被称作多级单元装置，其被配置用于存储每单元多于1位，且利用了可以表现多于两个不同水平的参数。
在NOR闪存装置中，单独的存储单元通常表现了一种晶体管结构，其包括很类似于常规MOS晶体管的控制栅极(CG)、和通过介电材料(也被称作多晶硅间电介质(IPD：interpoly dielectric))与周围导体隔离且设置于CG和基板之间的浮置栅极(FG)。IPD隔离浮置栅极且可以由任何适当的介电材料形成，例如包括氧化硅或比如氧化物-氮化物-氧化物(ONO)的复合材料。
因为FG被隔离，加入到FG的电子趋于保存在FG上且将影响由CG产生的电场，由此改变晶体管单元的阈值电压(Vt)，如图1A和1B所图示。因此，当通过将特定的电压施加到CG来“读”存储单元时，如果FG被充分放电则将导致电流流过晶体管；或如果FG被“编程”且承载充分的电子以将存储单元的Vt增加到施加到CG的电压以上的水平，则基本没有电流流过晶体管。该电流的出现或不出现又被感测且转换为1或0，由此允许存储在存储单元中的数据被“读”。然而，在多级单元装置中，电流的大小将被感测和分析以决定已经存储于FG上的电子的大致数量，由此提供除了1或0之外的存储状态。
NOR闪存单元可以通过引起电子在源极和漏极之间的流动且然后将足够大的电压施加到CG来产生足以将电子吸引通过围绕FG的绝缘材料的电场来被编程，其是一种有时被称为热电子注入的工艺。为了擦除NOR闪存单元(例如，重置所有的存储单元为1以准备编程)，在CG和源极之间建立电压差，该电压差足以引起电子从FG到源极的迁移，该迁移通过称为量子隧道效应或Fowler-Nordheim(F-N)隧道效应的过程来进行。如本领域的技术人员所理解的，用该隧道效应现象实现的性能取决于材料的性能和元件的配置，包括例如，具有较高高宽比(aspect ratio)的阴极元件可以被利用来产生较高的场发射电流。由给定电场产生的电流密度由Fowler-Nordheim方程决定。在单电压装置中，量子隧道效应所需的高电压可以利用芯片上电荷泵(on-chip charge pump)来产生。
NOR闪存装置通常以将存储单元组合为擦除区段(erase segment)也称为块(block)或扇区(sector)的方式配置，该擦除区段必须同时被擦除而且仍提供在这样的擦除区段内一次一个字节或一个字地编程存储单元。与NOR闪存装置相反，NAND闪存装置通常被配置为对于编程(写)和擦除(重置)操作均利用量子隧道效应。
NOR闪存装置和NAND闪存装置趋于被用于有些不同的应用中。NOR闪存装置例如通常提供了更好的随机存取且趋于在比如BIOS/网络(例如包括PC、路由器和集线器应用)、电信(例如交换机)、蜂窝电话、POS(销售点)、PDA(个人数字助理)和PCA(程序校准阵列)的应用中被更广泛地用作代码和数据存储装置(例如，代码、调用和接触数据)。然而，NAND闪存装置通常提供了更低的成本和更高的密度从而被更广泛地在比如存储卡(例如包括移动计算机和USB闪速驱动器)、固态盘(包括恶劣或艰难的存贮应用)、数字相机(包括静止和移动图像)及声音和/或音频记录器(提供了例如接近CD品质的记录)的应用中被更广泛地用作大容量存贮装置。
随着闪存装置的密度增加，可用于形成单独的存储单元的面积减小且可以被装载到特定的浮置栅极上的电子的数量也减小。存储单元之间的减小的间距可导致相邻浮置栅极之间的耦合，其将影响单元写特性。因此提出了各种设计以改善在更高集成密度下相邻存储单元之间的电隔离。
如上所注意的，与NAND闪存装置相比，NOR闪存装置趋于展现更长的擦除和写时间，但也提供了全寻址/数据(存储)接口(full address/datainterface)，其允许随机存取存储单元阵列内的任何位置。该特征使得NOR闪存装置通常更适合存贮不需经常更新的程序代码，例如计算机的BIOS(基本输入/输出系统)或与电视信号相关的电缆和卫星“盒子”的固件。相反，相对于NOR闪存装置，NAND闪存装置趋于展现更快的擦除和写时间、更高的密度、更低的每位成本和改善的耐久性。然而，NAND闪存装置通常利用了这样I/O接口，该接口仅提供了对于存贮的数据的顺序存取，由此趋于降低了所存贮数据的恢复。因此，NAND闪存装置通常更适于大量存贮装置而对于计算机存储器则某种程度上较少有益。
相对于硬盘驱动器，NOR和NAND闪存装置都局限于它们仅提供了有限数目的擦除-写周期(尽管因为许多商业上的闪存产品被设计为承受一百万次编程周期而使得该限制可能对于许多应用来说在很大程度上无关)。用于解决该限制的一种技术利用了芯片固件和/或文件系统驱动器来对于每个扇区的写计数且动态地重新映射块，从而在扇区之间更均匀地分布写操作和/或当检测到写故障时利用写验证和重新映射到备用的扇区。
发明内容
示例实施方式包括成对的半导体闪存单元，其包括：半导体基板；形成于半导体基板中的第一和第二源极线；在第一和第二源极线之间从半导体基板延伸的半导体柱；形成于半导体柱的相对侧表面上且被配置为分别与第一和第二源极线协作的第一和第二电荷存贮结构；与半导体柱相邻并电分离第一和第二电荷存贮结构的第一和第二沟槽隔离结构；与第一电荷存贮结构相邻的第一字线和与第二电荷存贮结构相邻的第二字线；和在半导体柱的上表面上的公共漏极接触。
这样的闪存单元的其他示例实施方式可以包括电荷存贮结构，其包括：形成于半导体柱的侧表面上的隧道层图案；形成于隧道层图案上的电荷存贮层图案；和形成于电荷存贮层图案上的阻挡层图案。可以理解，隧道层图案的仅某些区域将在擦除(“ERS”)操作期间被实际利用，包括例如布置在电荷存贮层图案和字线之间的那些部分图案。相反，隧道层图案的其他部分将在编程(“PGM”)操作期间被利用，包括例如在电荷存贮层图案和形成于基板中的结之间的那些部分图案。隧道层图案的示例实施方式包括由选自由氧化硅、氮化硅、氧氮化硅、和其组合组成的组的绝缘材料形成的图案；电荷存贮层的示例实施方式包括由选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的材料形成的图案；且阻挡层的示例实施方式包括由选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的绝缘材料形成的图案。
半导体闪存单元的示例实施方式还包括其中电荷存贮层图案被配置为层、纳米点、球、半球或其组合的单元。半导体闪存单元的示例实施方式还包括这样的单元，其中第一和第二字线为选自由TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr和其合金、掺杂多晶硅、和其组合组成的组的导电材料。半导体闪存单元的示例实施方式还包括这样的单元，其中隧道层图案为选自由氧化硅、氮化硅、氧氮化硅、和其组合组成的组的绝缘材料；电荷存贮层图案为多晶硅；且阻挡层图案为选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的绝缘材料。
半导体闪存单元的示例实施方式还包括这样的单元，其中第一和第二源极线延伸在半导体基板的主表面下至结深度Ds；且第一和第二沟槽隔离结构延伸到半导体基板的主表面下至沟槽深度Dt，其中Dt≥Ds。半导体闪存单元的示例实施方式还包括这样的单元，其中半导体柱从半导体基板的主面垂直延伸到柱高度D2且半导体柱具有平均水平尺寸Wp，其中半导体柱具有至少为1的高宽比D2/Wp。半导体柱的示例实施方式包括其中半导体柱通常为圆柱、截头圆锥体或桶形(barrel shape)的结构。
半导体闪存装置的示例实施方式还包括这样的装置，其中半导体闪存单元对的阵列形成于半导体基板上，其中每对存储单元包括：形成于第一和第二源极线之间半导体基板上的半导体柱；形成于半导体柱的相对侧表面上且被配置为分别与第一和第二源极线协作的第一和第二电荷存贮结构；与半导体柱相邻并电分离第一和第二电荷存贮结构的第一和第二沟槽隔离结构；与第一电荷存贮结构相邻的第一字线和与第二电荷存贮结构相邻的第二字线；及在半导体柱的上表面上的漏极接触；沿第一轴DR1排列的半导体单元对的第一组，其中每对半导体单元与相邻的半导体单元对分开第一节距P1；及沿第二轴DR2排列的存储单元对的第二组，该第二轴DR2相对于第一轴以角度θ配置，其中每对存储单元包括第一存储单元和第二存储单元，且其中第二组中的每个第一存储单元与第一公共源极线和第一字线协作，且第二组中的每个第二存储单元与第二公共源极线和第二字线协作，且其中第二组中的每对存储单元与相邻的存储单元对分开第二节距P2，其满足表达式P2＜P1，且其中每个存储单元仅对于一个第一组和一个第二组是共同的。
半导体闪存装置的示例实施方式包括这样的装置，其中第一和第二字线具有横向底厚度TL，其中满足表达式P2＜2TL和/或其中与隔离结构相邻测量的最小字线垂直厚度足以防止源极线掺杂进入半导体单元对的第一组的相邻对之间的半导体基板。
半导体闪存装置的示例实施方式包括这样的方法，该方法包括：在半导体基板上形成半导体柱；在半导体柱上形成电荷存贮结构；在电荷存贮结构上方形成导电图案；在半导体柱的相对侧的半导体基板中形成第一和第二源极线；形成第一和第二沟槽隔离结构，由此将导电图案分为第一和第二字线，且将电荷存贮结构分为第一和第二存储单元；以及形成到半导体柱的上表面的公共位线接触。半导体存储单元对的制造方法的其他示例实施方式包括：通过在半导体基板上形成硬掩模层来形成半导体柱；在硬掩模层上形成软掩模图案以暴露硬掩模层的一部分；蚀刻硬掩模层的暴露的区域以形成暴露半导体基板的一部分的硬掩模图案；和蚀刻半导体基板的暴露部分以形成半导体柱。
制造半导体存储单元对的方法的其他示例实施方式包括：通过在半导体基板上形成掩模层形成半导体柱；构图和蚀刻掩模层来形成具有暴露半导体基板的一部分的开口的掩模图案；用外延半导体材料填充开口；以及移除掩模图案。制造半导体存储单元对的方法的其他示例实施方式包括：移除外延半导体材料的上部以暴露掩模图案的上表面且形成平坦化的表面。制造半导体存储单元对的方法的其他示例实施方式包括：在开口中沉积非晶外延材料层；处理该非晶外延材料以形成具有与半导体基板的晶向对应的晶向的单晶结构。
制造半导体存储单元对的方法的其他示例实施方式包括：通过在半导体柱的侧表面上形成隧道层图案在半导体柱上形成电荷存贮结构；在隧道层图案上形成电荷存贮层图案；和在电荷存贮层图案上形成阻挡层图案。制造半导体存储单元对的方法的其他示例实施方式包括：由选自由氧化硅、氮化硅、氧氮化硅、和其组合组成的组的绝缘材料形成隧道层图案；由选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的材料形成电荷存贮层图案；和/或由选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的绝缘材料形成阻挡层图案。
制造半导体存储单元对的方法的其他示例实施方式包括：通过沉积选自由TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr和其合金、多晶硅、和其组合组成的组的导电材料层，在电荷存贮结构上方形成导电图案；和利用毯式蚀刻(blanket etch)移除导电材料层的一部分以在电荷存贮结构的外表面上形成导电侧壁结构。可以理解，侧壁结构的“厚度”可以在垂直方向变化。制造半导体存储单元对的方法的其他示例实施方式包括：由多晶硅形成电荷存贮层图案。制造半导体存储单元对的方法的其他示例实施方式包括：通过利用足以将功函数相对于采用未掺杂的多晶硅获得的功函数改变至少0.2eV的掺杂剂量形成掺杂多晶硅层而形成导电图案。
制造半导体存储单元对的阵列的方法的其他示例实施方式包括：在半导体基板上形成半导体柱的阵列；在每个半导体柱上形成电荷存贮结构；形成导电元件和间隙的导电图案来界定电荷存贮结构的第一组，其中每个第一组沿平行于轴DR1的轴排列，且每个第一组的每个成员共用单一的导电元件；在相邻的导电元件之间的半导体基板中形成第一和第二源极线；形成第一和第二隔离结构，由此将每个导电图案分为第一和第二字线且将每个电荷存贮结构分为第一和第二存储单元；形成到半导体柱的上表面的公共位线接触；和形成公共位线以电连接沿平行于第二轴DR2的轴排列的第一和第二存储单元的第二组，其中每个存储单元仅对于一个第一组和一个第二组是共同的。
制造半导体存储单元对的方法的其他示例实施方式包括这样的结构，其中沿单个轴排列的每个第一组与沿平行轴排列的相邻第一组分开节距P1；且第一组中的每个柱与第一组内的相邻柱分开节距P2，其中P1＞P2。
制造半导体存储单元对的方法的其他示例实施方式包括：通过形成具有厚度T0的共形导电层，形成导电图案；利用各向异性蚀刻来蚀刻导电层以形成具有横向底厚度TL的侧壁结构，其中P2＜2TL。制造半导体存储单元对的方法的其他示例实施方式包括：将相邻半导体柱之间测量的最小导电图案厚度维持在不小于T0的50％。
附图说明
当结合附图考虑详细的描述时，将更清楚地理解以下描述的示例实施方式，其中：
图1A-1D示出了初始(未编程)和编程状态的浮置栅极结构的示例实施方式；
图2A-2C示出了常规的浮置栅极结构；
图3是根据本公开的示例实施方式的存储器阵列的示意性代表图；
图4是根据本公开的示例实施方式的存储器阵列的平面图；
图5是根据本公开的示例实施方式的存储器阵列的平面图；
图6是沿平面B-B′所取的如图5所示的存储器阵列的剖面图；
图7是沿平面C-C′所取的如图5所示的存储器阵列的剖面图；
图8是沿平面D-D′所取的如图5所示的存储器阵列的剖面图；
图9是对应于如图5所示的阵列的存储器阵列的正视图
图10是根据本公开的示例实施方式的存储器阵列的平面图；
图11是根据本公开的另一示例实施方式的存储器阵列的剖面图；
图12A-12N示出了根据本公开的示例实施方式的存储器阵列的制造方法；和
图13示出了根据本公开的示例实施方式的存储器阵列在IC卡系统中的应用。
应当注意这些图旨在示出在某些示例实施方式中所使用的方法、结构和/或材料的一般特征且补充在以下提供的文字描述。然而，这些图没有按比例，且可能不精确反映任何给定实施方式的准确的结构或性能特性，且应不解释为界定或限制由示例实施方式所包含的值或性能的范围。具体而言，为了清晰可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各个图中使用相似的或相同的参考标号旨在指示相似或相同元件或特征的出现。
具体实施方式
如图1A和1B所示，基本闪存单元包括晶体管，例如n沟道晶体管，其中控制栅极CG通过浮置栅极FG与基板沟道区分离。在初始或未编程状态，浮置栅极FG与控制栅极和基板比较相对未充电。因此，浮置栅极FG对通过向控制栅极施加电压而在沟道区中引起的电场具有小的影响。通过建立足以导致电子从基板通过绝缘材料被注入并积累在浮置栅极FG上的电压差而编程闪存单元，对于NOR闪存装置这通过热载流子注入(HCI)且对于NAND闪存装置这通过F-N隧道效应进行。如图1C所示，然后将电压Vcg施加到控制栅极FG且监视从保持在Vd的漏极和通常保持在0V的Vs的源极通过装置的电流Id。如图1D所示，在编程操作期间加入到浮置栅极FG的电子增加了需要获得通过装置的相似电流所需的阈值电压(Vt)，在该情形中为Vcg，即可以被感测来读存储单元并决定其是否保存“1”或“0”的差。通过在NOR和NAND闪存装置中建立足以引起F-N隧道效应的电场，闪存装置可以通过从浮置栅极FG移除电子来擦除。
随着便携电子装置的数量和这样的装置的用户的数量继续增加，对于展现改善的性能、增加的密度和/或减小的制造成本的闪存装置的需求也继续增加。一种实现减小的制造成本、尤其如由每位的成本测量的制造成本的方法是通过减小存储单元尺寸。已经使用了各种技术来减小存储单元尺寸，其例如包括，利用自对准浮置栅极、自对准STI结构和/或缩小和/或更高性能的电介质。然而，这样的技术正达到它们实现进一步减小存储单元尺寸的能力的极限。其他的努力集中在利用三维结构，例如包括堆叠的围绕栅极晶体管，如图2A-2C所示，如Masuoka等针对NAND闪存装置所教导的。
NOR闪存装置的示例实施方式可以包括多个存储单元(10a-10g)，如图3提供的示意图所示，在第一组(10a、10e、10f、10g)中的每个存储单元具有：控制栅极，控制栅极又连接到在第一方向排列的对应的字线(WL0-WL3)；和多个设置于存储单元的第二组(10a、10b、10c、10d)上的多个漏极节点，漏极节点又连接到多个在第二方向上排列的对应的多个位线(BL0-BL3)，第一和第二方向通常偏移约90°。存储单元的第一组还具有多个源极节点，源极节点连接到也在第一方向排列的对应的公共源极线(CSL0～CSL2)。
图4提供了形成通常对应于图3的示意图的闪存阵列的元件的示例实施方式的平面图。如图4所示，示例实施方式将包括多个半导体柱(120a、120b、120c、120d、120e(总称120))、设置于在第一方向排列的半导体柱之间的隔离沟槽结构170、设置于每个半导体柱的上表面的接触186和在接触之上在第二方向延伸的第三导电线190。在第一方向排列的半导体柱(120a、120c、120d、120e)之间的节距P1以及在第二方向排列的半导体柱(120a、120b)之间的节距P2将满足表达式P2≥P1，P2通常大于P1。
如图5所示，根据示例实施方式的存储单元阵列1包括：多个对应于图4的半导体柱120、第一导电线150、第二导电线160(第一和第二字线)、第一结区112(用于连接到公共源极线)、形成于半导体柱的上部中的第二结区(用来连接到漏极区)、第一电荷存贮元件130和第二电荷存贮元件140(浮置栅极结构)、分离形成于半导体柱120的对侧上的第一和第二电荷存贮元件的隔离沟槽结构170、到每个半导体柱的接触186和用于通过对应的接触建立到半导体柱的电接触的第三导电线190。在图5上还示出了一系列平面B-B′、C-C′和D-D′，沿其将截取剖面图以示出根据示例实施方式的结构的其他方面。
图6示出了沿图5所示的线B-B′所示的平面横跨与在第二方向上排列的两个半导体柱120a、120b相关的存储单元所取的剖面图。如图6所示，示例实施方式包括半导体基板110、从半导体基板突起了柱高度D2的第一和第二半导体柱120a、120b、第一结区112、第一和第二导电线150、160、第一和第二电荷存贮元件130、140、形成于半导体柱的上部的第二结区122，分离基板110和第三导电线190的层间电介质188、接触开口185、和填充接触开口从而在第三导电线和第二结区122之间建立电接触的导电材料186。每个电荷存贮元件130、140还包括隧道层图案132、142、电荷存贮层图案134、144和阻挡层图案136、146。
隧道层图案132、142可以具有从30到100的厚度且可以由选自SiO2、SiON、和其组合和混合物组成的组的绝缘材料形成。电荷存贮层图案134、144也可以具有从30到100的厚度，且可以由导电材料形成，该导电材料包括具有点形状的绝缘体区和电荷俘获层的导体材料。电荷俘获层可以由选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合和混合物组成的组的材料形成，例如，多层复合结构。阻挡层图案可具有50到150的厚度并且可以由选自由SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合和混合物组成的组的材料形成。
图7示出了沿图5所示的线C-C′所示的平面横跨与在第一方向上排列的两个半导体柱120a、120c相关的存储单元所取的剖面图。如图7所示，示例实施方式包括半导体基板110、从半导体基板突起的第一和第二半导体柱120a、120c，半导体柱由具有深度D1的隔离沟槽170分离。
如图7所示，示例实施方式还包括形成于半导体柱上部的第二结区122、分离基板110和第三导电线190的层间电介质188、接触开口185和填充接触开口从而在第三导电线和第二结区122之间建立电接触的导电材料186。设置于半导体柱的对侧上的第一和第二导电线以及第一和第二电荷存贮元件(未显示)通过隔离沟槽分离。如本领域的技术人员可以理解的，基板110不需限于半导体材料，而是可以引入来自由硅、SOI(绝缘体上硅)、GaAs、SiGe、石英和玻璃构成的组的一种或更多的材料。
图8示出了沿图5所示的线D-D′所示的平面在与在第一方向上排列的两个半导体柱120a、120c相关的存储单元之间所取的剖面图。如图8所示，示例实施方式包括半导体基板110、具有深度D1的隔离沟槽170。尽管为了方便示出了通常矩形的结构，然而本领域的技术人员可以理解，隔离沟槽的轮廓不需被具体限定且可以包括其他几何结构，例如包括圆的、椭圆的、六边形的和复杂的轮廓。如图8所示，示例实施方式包括：由隔离沟槽分离的第一导电线150和第二导电线160，第一结区112和层间电介质188。隔离沟槽170的深度D1可以大于半导体柱120的高度D2。图8中还示出了通常对应于在第一方向排列的半导体柱的对侧上设置的第一结区112的分离的长度L。
第一和第二导电线150、160可以由各种导电材料形成，所述导电材料包括多晶硅、掺杂的多晶硅、金属和金属化合物，例如包括足以提供需要的电导率并容忍其所暴露于的后续工艺的TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr和其合金、混合物和组合。导电线的厚度可以从800到2000。
图9示出了存储电路阵列1的正视图，该阵列包括具有半导体柱120a-120e的4×2半导体柱阵列和某些相关结构，为了清晰移除了层间电介质188。如图9所示，示例实施方式包括基板110、多个半导体柱120、在每个半导体柱上相对第二电荷存贮元件140布置的第一电荷存贮元件130、与沿在第一方向排列的第一组半导体柱120a、120c、120d、120e设置的第二导电线160相对布置的第一导电线150、在沿第二方向排列的第三导体190与沿第二方向排列的第二组半导体柱120a、120b之间提供电连接的接触186。
图10提供了在图9中所示的存储单元阵列的2×2部分的平面图，包括半导体柱120a-120c。如图10所示，存储单元阵列可以由在相邻结构之间提供并保持的各种间隔和尺寸来表征。这些间隔和尺寸包括对应于在沿第二方向排列的相邻半导体柱的相对表面上设置的电荷存贮元件之间的最小间隔的第一节距P1、及对应于在沿第一方向排列的相邻半导体柱的相对表面上设置的电荷存贮元件之间的最小间隔的第二节距P2。
这些间隔和尺寸包括尺寸T，其对应于第一和第二导电线的厚度。这些间隔和尺寸被选择来满足表达式P1＞2T，即设置于相邻半导体柱上的第一和第二导电线由绝缘材料分离且不彼此电接触，且2T＞P2，即设置于相邻半导体柱上的第一和第二导电线彼此接触以提供连接沿第一方向排列的半导体柱的组的连续导电线。
如本领域的技术人员可以理解的，在形成闪存阵列中所使用的大小、尺寸、掺杂水平和材料将在一定程度上决定在选择、编程、擦除、和读操作期间必须施加到半导体单元的各个节点的电压，从而保证一致的操作。可以预期，根据以上提供的描述的闪存单元阵列的示例实施方式可以根据在以下的表1中提供的矩阵来成功地操作，参照图3所示的存储单元10a且基板保持在地电位(0V)。
  操作   选定的WL   选定的BL   CSL  编程方法
  编程   8V   0V   5V  热载流子注入(HCI)
  擦除   -8V   浮置   5V  F-N隧道效应
  读   Vcc   0.5V   0V
未选定的位线、在该情形为BL1-BL3上的电压被允许浮置。
图11示出了通常对应于图6的另一示例实施方式的剖面图。根据图11中示出的结构的示例实施方式包括半导体基板110、从半导体基板突起的第一和第二半导体柱120a、120b、第一结区112、第一和第二导电线150、160、第一和第二电荷存贮元件130、140、形成于半导体柱的上部中的第二结区122，分离基板110和第三导电线190的层间电介质188、接触开口185、和填充接触开口从而在第三导电线和第二结区122之间建立电接触的导电材料186。每个电荷存贮元件130、140除了隧道层图案132、142和阻挡层图案136、146之外还包括浮置栅极135、145，其可以由多晶硅或掺杂的多晶硅形成。如上所述，电荷俘获层可以替换浮置栅极结构。
隧道层图案132、142可以具有从30到100的厚度且可以由选自由SiO2、SiON、和其组合和混合物组成的组的绝缘材料形成。阻挡层图案136、146可以具有从50到150的厚度，且可以由选自由SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合和混合物组成的组的材料形成。
根据图3-11所示的示例实施方式的闪存装置的制造方法在图12A-12N中示出。如图12A和12B所示，首先多个半导体柱120形成于基板110上，其在第二方向上例如沿轴B-B′分开了间隔P1′，且在垂直于第二方向的第一方向上分开了间隔P2′。半导体柱可以通过沉积硬掩模层、形成适当的光致抗蚀剂图案来暴露部分的硬掩模层、利用光致抗蚀剂图案作为蚀刻掩模来移除暴露部分的硬掩模层来形成硬掩模图案121来形成。该硬掩模图案121又被用作蚀刻掩模以用于将半导体基板蚀刻到深度D2例如500到5000，从而形成从基板110突起的半导体柱120。
如图12C所示，然后蚀刻的基板被处理以形成缓冲绝缘层111，其例如包括在暴露的半导体表面上的20到30的SiO2。然后基板110可以被暴露于一种或更多的p型掺杂剂115的足够的剂量(或多个剂量)的离子注入和/或附加的热处理，从而在基板的上部中形成p阱结构(未显示)。然后为了调整阈值电压的目的，p阱结构的表面部分可以经历更轻和更低能量的离子注入工艺。然后缓冲绝缘层111被移除。
如图12D所示，然后在半导体柱120的侧壁上形成电荷存贮元件层140a，该电荷存贮元件层140a包括具有例如30到50的厚度的隧道绝缘层142a、具有例如30到100的厚度的电荷存贮层144a、具有例如50到150的厚度的阻挡层146a，其总称为140a。如图12E所示，然后在电荷存贮元件上形成导电线150a至例如1000到5000的厚度。导电线材料T的通常水平厚度T(或当在间隔结构的底横向测量时的TL)和相邻半导体柱120的相对间隔P1、P2将协作以连接在沿第一方向DR1排列的半导体柱上形成的电荷存贮元件，同时抑制或防止在沿第二方向DR2排列的半导体柱上设置的导电线之间的连接(短路)。
如图12F所示，通过使用半导体柱、总称为140a的电荷存贮层142a、144a、146a、及导电层150a、以及通常硬掩模图案121作为用于将一种或更多的n型掺杂剂117离子注入基板110的暴露的区域的注入掩模，公共源极线112可以形成于在沿第一方向DR1排列的半导体柱120的相邻组之间。如图12G所示，通过将P2保持在小于2T的值，沿第一方向DR1排列的半导体柱之间的导电材料将阻挡n型注入达到基板的下面区域。
如图12G所示，围绕半导体柱120的导电线150a可以通过沉积一种或更多的导电材料的一个或更多的层来获得通常同形的导电层(conformalconductive layer)。该通常同形的导电层然后经历回蚀刻工艺(也被称为毯式蚀刻)来形成导电侧壁间隙壁结构。
如图12H-12K所示，然后通过在现存的结构上形成光致抗蚀剂图案184以暴露部分的电荷存贮元件140a和沿第一方向DR1排列的相邻半导体柱之间的导电线150a。利用该光致抗蚀剂图案184作为蚀刻掩模，隔离沟槽170可以通过选择来移除下面的材料的多个蚀刻步骤来形成，所述下面的材料可以例如包括多晶硅和/或其他导电材料150a、阻挡氧化物层146a、电荷存贮层144a例如SiN、和隧道氧化物层142a。隔离沟槽170的深度可以选择为延伸到基板110中至半导体柱120的最下部之下的点，从而改善装置对隔离沟槽的相对侧的第一结区112之间的穿通(punch through)的抵抗力。隔离沟槽170分离了施加到半导体柱120的每个的两侧的材料，由此形成了如上讨论的分离的第一和第二导电线150、160以及分离的第一和第二电荷存贮元件130、140。
如图12L-12N所示，闪存单元阵列的示例实施方式可以提供移除隔离沟槽掩模图案184和硬掩模图案121来完成。然后层间电介质(ILD)188可以被沉积在剩余的结构上。然后光致抗蚀剂图案(未显示)可以形成于层间电介质188上来暴露其中对半导体柱120将形成接触的那些区域。使用光致抗蚀剂图案作为蚀刻掩模，移除层间电介质188的暴露的部分以敞开暴露半导体柱120的上表面上的区域的多个接触孔185。
利用剩余的层间电介质188作为注入掩模，半导体柱120的暴露的部分可以用一种或更多n型掺杂剂注入，且通常经历热处理来激活掺杂剂(多种掺杂剂)，从而在半导体柱的上部中形成第二结区122。然后接触孔185用导电材料186填充，通过例如将一种或更多的导电材料沉积到足以填充接触开口的厚度且然后利用回蚀刻或化学机械平坦化工艺(CMP)移除导电材料的上部，从而形成填充接触开口的导电插塞(plug)。然后第三导电线190例如位线可以通过沉积、构图和蚀刻适当的导电层来形成，由此第三导电线与沿第二方向DR2排列的多个半导体柱电接触。
如图13所示，根据上述的示例实施方式和/或在以下提供的权利要求中进一步界定的闪存装置可以被用于各种应用，其例如包括智能卡、安全数字(SD)卡、小型闪存(CF)卡、存储器棒和多媒体卡。在图13中示出了这样的应用的示例，其中IC卡系统由方框图200代表，且包括接口210，例如配置用于接合电子装置以建立用于从主机(未显示)比如相机或读卡器接受信息(例如数据和指令)并将信息传输到主机的通讯路径的的边缘连接器(edge connector)。IC卡系统200还包括用于存贮由处理器230在操作期间产生的数据的易失存储器240(例如DRAM)和用于存贮例如用于与主机通讯的应用程序、配置参数、数据和其他信息并改善卡系统的操作的非易失存储器250。

Claims (26)

1.一种半导体闪存单元对，包括：
半导体基板；
形成于所述半导体基板中的第一和第二源极线；
在所述第一和第二源极线之间从所述半导体基板延伸的半导体柱；
形成于所述半导体柱的相对侧表面上且配置为分别与所述第一和第二源极线协作的第一和第二电荷存贮结构；
与所述半导体柱相邻并电分离所述第一和第二电荷存贮结构的第一和第二沟槽隔离结构；
与所述第一电荷存贮结构相邻的第一字线和与所述第二电荷存贮结构相邻的第二字线；及
在所述半导体柱的上表面上的公共漏极接触。
2.根据权利要求1所述的半导体闪存单元对，其中：
每个所述电荷存贮结构包括：
形成于所述半导体柱的侧表面上的隧道层图案；
形成于所述隧道层图案上的电荷存贮层图案；及
形成于所述电荷存贮层图案上的阻挡层图案。
3.根据权利要求2所述的半导体闪存单元对，其中：
所述隧道层图案是由选自由氧化硅、氮化硅、氧氮化硅、和其组合构成的组的绝缘材料；
所述电荷存贮层图案是由选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合构成的组的材料；且
所述阻挡层图案是由选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合构成的组的绝缘材料。
4.根据权利要求3所述的半导体闪存单元对，其中：
所述电荷存贮层图案展现选自由层、纳米点、球、半球和纳米晶体构成的组的配置。
5.根据权利要求1所述的半导体闪存单元对，其中：
所述第一和第二字线为选自由TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr和其合金、掺杂多晶硅、和其组合构成的组的导电材料。
6.根据权利要求1所述的半导体闪存单元对，其中：
所述隧道层图案为选自由氧化硅、氮化硅、氧氮化硅、和其组合组成的组的绝缘材料；
所述电荷存贮层图案为多晶硅；且
所述阻挡层图案为选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的绝缘材料。
7.根据权利要求1所述的半导体闪存单元对，其中：
第一和第二源极线延伸在所述半导体基板的主表面之下至结深度Ds；且
所述第一和第二沟槽隔离结构延伸在所述半导体基板的所述主表面之下至沟槽深度Dt，其中Dt≥Ds。
8.根据权利要求1所述的半导体闪存单元对，其中：
所述半导体柱从所述半导体基板的主面垂直延伸至柱高度D2且所述半导体柱具有平均水平尺寸Wp，其中所述半导体柱具有至少为1的高宽比D2/Wp。
9.根据权利要求8所述的半导体闪存单元对，其中：
所述半导体柱通常为圆柱。
10.一种半导体存储装置，包括：
半导体闪存单元对的阵列，形成于半导体基板上，其中每对存储单元包括：
在第一和第二源极线之间形成于所述半导体基板上的半导体柱；
形成于所述半导体柱的相对侧表面上且配置为分别与所述第一和第二源极线协作的第一和第二电荷存贮结构；
与所述半导体柱相邻并电分离所述第一和第二电荷存贮结构的第一和第二沟槽隔离结构；
与所述第一电荷存贮结构相邻的第一字线和与所述第二电荷存贮结构相邻的第二字线；及
在所述半导体柱的上表面上的漏极接触；
沿第一轴DR1排列的半导体单元对的第一组，其中每对半导体单元与相邻的半导体单元对分隔第一节距P1；及
沿第二轴DR2排列的存储单元对的第二组，该第二轴DR2相对于所述第一轴以角度θ配置，其中所述每对存储单元包括第一存储单元和第二存储单元，且其中每个所述第一存储单元与第一公共源极线及第一字线协作，且每个所述第二存储单元与第二公共源极线及第二字线协作，且其中每对存储单元与相邻的存储单元对间隔第二节距P2，其满足表达式P2＞P1，且
其中每个存储单元仅对于一个第一组和一个第二组是共同的。
11.根据权利要求10所述的半导体存储装置，其中：
所述第一和第二字线具有TL的横向底厚度，其中满足表达式P2＜2TL。
12.根据权利要求10所述的半导体存储装置，其中：
与所述隔离结构相邻测量的最小字线垂直厚度足以防止源极线掺杂进入半导体单元对的第一组的相邻对之间的半导体基板。
13.一种半导体存储单元对的制造方法，包括：
在半导体基板上形成半导体柱；
在所述半导体柱上形成电荷存贮结构；
在所述电荷存贮结构之上形成导电图案；
在所述半导体柱相对侧的所述半导体基板中形成第一和第二源极线；
形成第一和第二沟槽隔离结构，由此将所述导电图案分为第一和第二字线，且将所述电荷存贮结构分为第一和第二存储单元；以及
形成到所述半导体柱的上表面的公共位线接触。
14.根据权利要求13的半导体存储单元对的制造方法，其中形成所述半导体柱还包括：
在所述半导体基板上形成硬掩模层；
在所述硬掩模层上形成软掩模图案从而暴露所述硬掩模层的一部分；
蚀刻所述硬掩模层的暴露的区域从而形成暴露所述半导体基板的一部分的硬掩模图案；及
蚀刻所述半导体基板的暴露部分从而形成所述半导体柱。
15.根据权利要求13的半导体存储单元对的制造方法，其中形成所述半导体柱还包括：
在所述半导体基板上形成掩模层；
构图和蚀刻所述掩模层从而形成具有暴露所述半导体基板的一部分的开口的掩模图案；
用外延半导体材料填充所述开口；以及
移除所述掩模图案。
16.根据权利要求15的半导体存储单元对的制造方法，其中形成所述半导体柱还包括：
移除所述外延半导体材料的上部从而暴露所述掩模图案的上表面且形成平面化的表面。
17.根据权利要求15的半导体存储单元对的制造方法，其中形成所述半导体柱还包括：
在所述开口中沉积非晶外延材料层；及
处理该非晶外延材料从而形成具有与所述半导体基板的晶向对应的晶向的单晶结构。
18.根据权利要求13的半导体存储单元对的制造方法，其中在所述半导体柱上形成所述电荷存贮结构还包括：
在所述半导体柱的侧表面上形成隧道层图案；
在所述隧道层图案上形成电荷存贮层图案；及
在所述电荷存贮层图案上形成阻挡层图案。
19.根据权利要求18的半导体存储单元对的制造方法，其中：
由选自由氧化硅、氮化硅、氧氮化硅、和其组合组成的组的绝缘材料形成所述隧道层图案；
由选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的材料形成所述电荷存贮层图案；及
由选自由SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和其组合组成的组的绝缘材料形成所述阻挡层图案。
20.根据权利要求13的半导体存储单元对的制造方法，其中在所述电荷存贮结构之上形成所述导电图案还包括：
沉积选自由TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr和其合金、多晶硅、及其组合组成的组的导电材料层；及
利用毯式蚀刻移除所述导电材料层的一部分从而在所述电荷存贮结构的外表面上形成导电侧壁结构。
21.根据权利要求18的半导体存储单元对的制造方法，其中在所述半导体柱上形成所述电荷存贮结构还包括：
由多晶硅形成所述电荷存贮层图案。
22.根据权利要求21的半导体存储单元对的制造方法，其中形成导电图案还包括：
利用足以将功函数相对于采用未掺杂的多晶硅获得的功函数改变至少0.2eV的掺杂剂量形成掺杂多晶硅层。
23.一种制造半导体存储单元对的阵列的方法，包括：
在半导体基板上形成半导体柱的阵列；
在每个所述半导体柱上形成电荷存贮结构；
形成导电元件和间隙的导电图案来界定电荷存贮结构的第一组，其中每个第一组沿平行于轴DR1的轴排列，且每个第一组的每个成员共用单一的导电元件；
在相邻的导电元件之间的所述半导体基板中形成第一和第二源极线；
形成第一和第二沟槽隔离结构，由此将每个导电图案分为第一和第二字线且将每个电荷存贮结构分为第一和第二存储单元；
形成到所述半导体柱的上表面的公共位线接触；及
形成公共位线，用于电连接沿平行于第二轴DR2的轴排列的第一和第二存储单元的第二组，其中每个存储单元仅对于一个第一组和一个第二组是共同的。
24.根据权利要求23所述的制造半导体存储单元对的阵列的方法，其中：
沿单个轴排列的每个第一组与沿平行轴排列的相邻第一组分开节距P1；且
第一组中的每个柱与该第一组内的相邻柱分开节距P2，其中P1＞P2。
25.根据权利要求24所述的制造半导体存储单元对的阵列的方法，其中形成所述导电图案还包括：
形成具有厚度T0的共形导电层；
利用各向异性蚀刻来蚀刻所述导电层从而形成具有横向底厚度TL的侧壁结构，其中P2＜2TL。
26.根据权利要求25所述的制造半导体存储单元对的阵列的方法，其中：
相邻半导体柱之间测量的最小导电图案厚度不小于T0的50％。
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