CN110739015B - 三维存储器及其驱动方法、及其驱动装置、及电子设备 - Google Patents

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Abstract

本发明提供一种三维存储器及其驱动方法、及其驱动装置、及电子设备。三维存储器包括：存储区与设于所述存储区上的位线层，所述位线层包括多个间隔设置的位线，每个所述存储区包括至少两个存储块，所述至少两个存储块包括第一存储块与第二存储块，所述第一存储块与所述第二存储块内设有相同类型的沟道层，所述第一存储块上设有多个间隔设置的与所述沟道层类型相同的第一类栓塞，所述第二存储块上设有多个间隔设置的与所述沟道层类型不同的第二类栓塞，位于同一列的一个所述第一类栓塞与一个所述第二类栓塞连接于一条所述位线。本发明解决了两个存储块之间的间隔槽占用三维存储器的面积，使得三维存储器单位面积的存储密度较低的技术问题。

Description

三维存储器及其驱动方法、及其驱动装置、及电子设备
技术领域
本发明涉及半导体器件技术领域，特别涉及一种三维存储器及其驱动方法、及其驱动装置、及电子设备。
背景技术
电荷俘获型三维存储器(CTM)由于高存储密度，高稳定性和成熟的制备工艺而成为存储器闪存(flash)主流结构。
三维存储器的两个存储块之间通过间隔槽进行间隔，间隔槽使得其中的一个存储块进行读、编程或者擦除等操作时，另一个存储块不受影响。然而两个存储块之间的间隔槽占用三维存储器的面积，使得三维存储器单位面积的存储密度较低。
发明内容
本发明的目的在于提供一种三维存储器及其驱动方法、及其驱动装置、及电子设备，以解决两个存储块之间的间隔槽占用三维存储器的面积，使得三维存储器单位面积的存储密度较低的技术问题。
本发明提供一种三维存储器，包括：存储区与设于所述存储区上的位线层，所述位线层包括多个间隔设置的位线，每个所述存储区包括至少两个存储块，所述至少两个存储块包括第一存储块与第二存储块，所述第一存储块与所述第二存储块内设有相同类型的沟道层，所述第一存储块上设有多个间隔设置的与所述沟道层类型相同的第一类栓塞，所述第二存储块上设有多个间隔设置的与所述沟道层类型不同的第二类栓塞，位于同一列的一个所述第一类栓塞与一个所述第二类栓塞连接于一条所述位线。
其中，位于同一列的所述第一类栓塞与所述第二类栓塞交替间隔连接于相邻的两条所述位线。
其中，所述三维存储器还包括多个连接体，一个所述第一类栓塞通过一个所述连接体连接于一条所述位线，一个所述第二类栓塞通过一个所述连接体连接于一条所述位线。
其中，每个所述第一类栓塞与每个所述第二类栓塞均包括第一端以及与所述第一端相对设置的第二端，多个所述连接体交替设于所述第一端与所述第二端。
其中，所述存储区包括：衬底、堆叠结构、电荷存储层以及沟道层，所述堆叠结构形成于所述衬底上，所述堆叠结构具有沟道孔，所述沟道孔内设有延伸至所述衬底的外延结构，所述电荷存储层形成在所述沟道孔的侧壁上，所述沟道层形成在所述电荷存储层与所述外延结构上，所述第一类栓塞形成在所述第一存储块的沟道层上，所述第二类栓塞形成在所述第二存储块的沟道层上。
其中，所述第一类栓塞为N型栓塞，所述第二类栓塞为P型栓塞，所述第一存储块与所述第二存储块的沟道层为N反型沟道层；或者，所述第一类栓塞为P型栓塞，所述第二类栓塞为N型栓塞，所述第一存储块与所述第二存储块的沟道层为P反型沟道层。
本发明提供一种上述三维存储器的驱动方法，包括：
在所述位线层上施加第一电压，在所述存储区的字线层上施加第二电压，所述第二电压与所述第一电压的压差大于或等于所述第一存储块的沟道层的导通电压，所述第一电压小于所述第二存储块的沟道层的导通电压；
调整所述第一电压以形成第三电压，使得所述第三电压大于或等于所述第二存储块的沟道层的导通电压，且使得所述第二电压与第三电压的压差小于所以述第一存储块的沟道层的导通电压。
其中，所述第一类栓塞为N型栓塞，所述第二类栓塞为P型栓塞，所述第一存储块与所述第二存储块的沟道层为N反型沟道层，其中，调整所述第一电压为增大所述第一电压。
其中，所述第一电压为读电压、编程电压或者擦除电压。
其中，所述第一电压为0V。
本发明提供一种三维存储器的驱动装置，包括：驱动芯片与控制器，所述驱动芯片用于提供第一电压与第二电压，所述第一电压施加到所述位线层上，所述第二电压施加到所述存储区的字线层上，所述第二电压与所述第一电压的压差大于或等于所述第一存储块的沟道层的导通电压，所述第一电压小于所述第二存储块的沟道层的导通电压；
所述控制器用于调整所述第一电压以形成第三电压，所述第三电压大于或等于所述第二存储块的沟道层的导通电压，且所述第二电压与所述第三电压的压差小于所以述第一存储块的沟道层的导通电压。
本发明提供一种电子设备，包括处理器和上述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
综上所述，本发明的第一存储块的第一类栓塞与第二存储块的第二类栓塞的类型不同，而所述第一存储块与所述第二存储块内设有的沟道层类型相同，进而可设置在第一存储块的第一类栓塞与沟道层导通时，第二存储块的第二类栓塞与沟道层不导通；且在第二存储块的第二类栓塞与沟道层导通时，第一存储块的第一类栓塞与沟道层不导通，从而在第一存储块进行读、编程或者擦除等操作时，第二存储块不受影响；第二存储块进行读、编程或者擦除等操作时，第一存储块不受影响，省去了第一存储块与第二存储块之间的间隔槽，避免了间隔槽占用三维存储器的面积，提高了三维存储器单位面积的存储密度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统的三维存储器的俯视结构示意图。
图2为本发明实施例提供的三维存储器的俯视结构示意图。
图3是图2中的三维存储器的主视结构示意图。
图4是本发明实施例提供的三维存储器的驱动方法的流程示意图。
图5是图3中的三维存储器的沟道层的第一种等效结构示意图。
图6是图3中的三维存储器的沟道层的第二种等效结构示意图。
图7为本发明实施例提供的电子设备的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的具体实施方式之前，先简单介绍下传统的三维存储器1的结构。
请参阅图1，三维存储器1包括存储区100与设于存储区100上的位线层，位线层包括多个间隔设置的位线，存储区100包括至少两个存储块10，至少两个存储块10包括第一存储块101和第二存储块102，第一存储块101和第二存储块102之间通过间隔槽30进行间隔，间隔槽30使得其中的一个存储块进行读、编程或者擦除等操作时，另一个存储块不受影响。然而两个存储块之间的间隔槽30占用三维存储器1的面积，使得三维存储器1单位面积的存储密度较低。
基于上述问题，本发明提供一种三维存储器1。请参阅图2-图3，图2-图3为本发明提供的一种三维存储器1。本发明的三维存储器1取消了设置在相邻两个存储块之间的间隔槽30，省去了间隔槽30所占用的三维存储器1的面积，解决了三维存储器1单位面积的存储密度较低的技术问题。
如下将介绍本发明的三维存储器1。三维存储器1包括存储区与设于存储区上的位线层。位线层包括多个间隔设置的位线。
存储区100包括至少两个存储块10，至少两个存储块包括第一存储块101与第二存储块102，第一存储块101与第二存储块102均包括衬底103、堆叠结构104、电荷存储层40以及沟道层50，堆叠结构104形成于衬底103上，堆叠结构104具有沟道孔，沟道孔内设有延伸至衬底103的外延结构150，电荷存储层40形成在沟道孔的侧壁上，沟道层50形成在电荷存储层40与外延结构150上。本申请中，衬底103的材质例如为硅，当然还可以为其他含硅的衬底103，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底103内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。堆叠结构104为绝缘层104a和栅极牺牲层104b交替层叠的叠层。可以采用化学气相沉积(Chemical VaporDeposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法，依次在衬底103上交替沉积。绝缘层104a例如由氧化硅构成，栅极牺牲层104b例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。绝缘层104a还可以为氮氧化硅等，栅极牺牲层104b还可以为无定型硅、多晶硅、氧化铝等。电荷存储层40的形成方法可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法。电荷存储层40包括沿沟道孔的侧壁向孔中心的阻挡绝缘层、电荷捕获层和隧穿绝缘层。由于阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷捕获层的示例性材料为氮化硅。因此，电荷存储层40形成了氧化硅-氮化硅-氧化硅(ONO)的叠层结构。可以理解的是，阻挡绝缘层、电荷捕获层以及隧穿绝缘层可以选择其他材料，在此不做限定。
第一存储块101上设有多个间隔设置的与沟道层50类型相同的第一类栓塞60，第二存储块102上设有多个间隔设置的与沟道层50类型不同的第二类栓塞70，位于同一列的一个第一类栓塞60与一个第二类栓塞70连接于一条位线20。第一类栓塞60的示例性材料为多晶硅，通过离子注入形成N型栓塞，第二类栓塞70的示例性材料为多晶硅，通过离子注入形成P型栓塞；或者，第一类栓塞60的示例性材料为多晶硅，通过离子注入形成P型栓塞，第二类栓塞70的示例性材料为多晶硅，通过离子注入形成N型栓塞。
本申请中，第一存储块与第二存储块均还包括设在沟道孔内且设置在沟道层50上的填充层110，第一类栓塞60形成在第一存储块101的填充层110上，且连接沟道层50上，第二类栓塞70形成在第二存储块102的填充层110上，且连接沟道层50上，第一存储块101与第二存储块102的沟道层50类型相同。
从而，由于第一存储块101的第一类栓塞60与第二存储块102的第二类栓塞70的类型不同，而第一存储块101与第二存储块102内设有的沟道层50类型相同，进而可设置在第一存储块101的第一类栓塞60与沟道层50导通时，第二存储块102的第二类栓塞70与沟道层50不导通；且在第二存储块102的第二类栓塞70与沟道层50导通时，第一存储块101的第一类栓塞60与沟道层50不导通，从而在第一存储块101进行读、编程或者擦除等操作时，第二存储块102不受影响；第二存储块102进行读、编程或者擦除等操作时，第一存储块101不受影响，省去了第一存储块101与第二存储块102之间的间隔槽30，避免了间隔槽30占用三维存储器1的面积，提高了三维存储器1单位面积的存储密度。
位于同一列的第一类栓塞60与第二类栓塞70交替间隔连接于相邻的两条位线20。也就是说，相邻的第一类栓塞60分别连接于相邻的两条位线20，相邻的第二类栓塞70分别连接于相邻的两条位线20，相邻的第一类栓塞60与第二类栓塞70分别连接于相邻的两条位线20。如此，不仅减小了相邻两条位线20之间的间距，同时还减小了第一类栓塞60与第二类栓塞70所占用的三维存储器1单位面积，进一步提高了三维存储器1单位面积的存储密度。在一个具体的实施例中，第一存储块101的第一类栓塞60的个数为2个，第二存储块102的第二类栓塞70的个数为2个，在同一列上，2个第一类栓塞60和2个第二类栓塞70依次排列，在同一列的一个方向上，第一个第一类栓塞60与第一个第二类栓塞70连接于同一条位线20，第二个第一类栓塞60与第二个第二类栓塞70连接于同一条位线20。
三维存储器1还包括多个连接体80，一个第一类栓塞60通过一个连接体80连接于一条位线20，一个第二类栓塞70通过一个连接体80连接于一条位线20。具体的，当位线20与第一类栓塞60不在同一个层，位线20与每一个第二类栓塞70不在同一个层，位线20与第一类栓塞60之间有间隔，以及位线20与每一个第二类栓塞70之间有间隔时，每一个第一类栓塞60与每一个第二类栓塞70通过一个连接体80连接于位线20上，从而连接体80实现了位线20与第一类栓塞60的连接，连接体80实现了位线20与第二类栓塞70的连接。
每个第一类栓塞60与每个第二类栓塞70均包括第一端A以及与第一端A相对设置的第二端B，多个连接体80交替设于第一端A与第二端B。具体的，第一类栓塞60与第二类栓塞70的俯视图可以为圆形或类圆形，类圆形的形状可以为椭圆形。当第一类栓塞60与第二类栓塞70的俯视图为圆形时，圆形的第一端A和第二端B位于圆形直径的两端，连接体80则交替连接于圆形直径的两端。当连接体80交替连接于圆形直径的两端时，相邻的两条位线20均会位于第一类栓塞60与第二类栓塞70的正上方，且相邻的两条位线20之间具有较小的距离。
本申请中，至少两个存储块还可以包括第三存储块以及第四存储块等，第一存储块101、第二存储块102、第三存储块以及第四存储块等的栓塞类型交替间隔相同，如此也可以实现其中的一个存储块进行读、编程或者擦除等操作时，其余的存储块均不受影响，也可以省去相邻存储块之间的间隔槽30，避免了间隔槽30占用三维存储器1的面积，提高了三维存储器1单位面积的存储密度。
本发明提供一种上述三维存储器1的驱动方法。请参阅图4，图4为本发明提供的一种三维存储器1的驱动方法的流程图。本申请通过在位线20上施加第一电压V1，字线层上施加第二电压V2，使得第一存储块101的沟道层50导通，第二存储块102的沟道层50不导通；调整第一电压V1以形成第三电压V3，使得第一存储块101的沟道层50不导通，第二存储块102的沟道层50导通，从而在第一存储块101进行读、编程或者擦除等操作时，第二存储块102不受影响；第二存储块102进行读、编程或者擦除等操作时，第一存储块101不受影响，省去了第一存储块101与第二存储块102之间的间隔槽30，避免了间隔槽30占用三维存储器1的面积，提高了三维存储器1单位面积的存储密度。
三维存储器1的驱动方法在图4中示出。如图4所示，该方法可以大致概括为如下过程：在位线20层上施加第一电压V1，在存储区的字线层上施加第二电压V2(S1)，调整第一电压V1以形成第三电压V3(S2)。以下将分别描述。
请参阅图5，该方法首先执行S1的操作：
S1，在位线20层上施加第一电压V1，在存储区的字线层上施加第二电压V2，第二电压V2与第一电压V1的压差大于或等于第一存储块101的沟道层50的导通电压，第一电压V1小于第二存储块102的沟道层50的导通电压。本步骤中，第一电压V1较小，但是由于第一存储块101的沟道层50的类型与第一类栓塞60的类型相同，第二电压V2与较小的第一电压V1的压差可使得第一存储块101的沟道层50导通，但是较小的第一电压V1无法使得第二存储块102的不同类型的第二类栓塞70与沟道层50之间的结界导通，进而第二存储块102的沟道层50无法导通。
请参阅图6，在上述S1之后，根据本发明实施例的方法继续执行S2，调整第一电压V1以形成第三电压V3。
S2，调整第一电压V1以形成第三电压V3，第三电压V3大于或等于第二存储块102的沟道层50的导通电压，且使得第二电压V2与第三电压V3的压差小于所以述第一存储块101的沟道层50的导通电压。本步骤中，由于第一电压V1调整形成第三电压V3，第二电压V2与第三电压V3之间的压差变小，该较小的压差将无法导致第一存储块101的沟道层50导通，但是位线20调整后的第一电压V1可使得第二存储块102的不同类型的第二类栓塞70与沟道层50之间的结界导通，进而第二存储块102的沟道层50将会导通。
从而本申请三维存储器1的驱动方法在驱动第一存储块101进行读、编程或者擦除等操作时，第二存储块102不受影响；在驱动第二存储块102进行读、编程或者擦除等操作时，第一存储块101不受影响，省去了第一存储块101与第二存储块102之间的间隔槽30，避免了间隔槽30占用三维存储器1的面积，提高了三维存储器1单位面积的存储密度。
在一个具体的实施例中，调整第一电压V1为增大第一电压V1以形成第三电压V3。第一类栓塞60为N型栓塞，第二类栓塞70为P型栓塞，第一存储块101与第二存储块102的沟道层50为N反型沟道层50。也就是说，第一存储块101的第一类栓塞60的类型与第一存储块101的沟道层50的类型相同，均为N型；第二存储块102的第二类栓塞70的类型与第二存储块102的沟道层50的类型不同，第二存储块102的第二类栓塞70的类型为P型，第二存储块102的沟道层50为N型，第二存储块102的第二类栓塞70与第二存储块102的沟道层50之间形成PN结。当在字线层上施加第二电压V2，位线20上施加较小的第一电压V1时，第二电压V2与较小的第一电压V1之间的压差可使得第一存储块101的同为N型的第一类栓塞60与沟道层50导通，但是较小的第一电压V1无法使得第二存储块102的PN结之间的结界导通，第二存储块102的沟道层50不导通，但是当第一电压V1增加形成第三电压V3时，虽然第一存储块101的第一类栓塞60与沟道层50同为N型，但是第二电压V2与较大的第三电压V3之间的压差变小，较小的压差无法使得导通第一存储块101的沟道层50导通；此时，较大的第三电压V3将大于第二存储块102的PN结之间的结界导通电压，第二存储块102的沟道层50导通。从而本申请实现了第一存储块101与第二存储块102的沟道层50的交替导通。本申请中，增大第一电压V1可以在原来第一电压V1的基础上增大，也可以提供一个新的第三电压V3，第三电压V3大于第一电压V1。
本实施例中，第一存储块101的沟道层50导通可以通过第一存储块101的上选择管的导通，第二存储块102的沟道层50的导通可以通过PN结的导通。
本申请中，第一电压V1为读电压、编程电压或者擦除电压。当第一存储块101或第二存储块102施加相应的读电压、编程电压或者擦除电压时，第一存储块101或第二存储块102可进行相应的读操作、编程操作或者擦除操作。
在其中的一个具体实施例中，第一电压V1可以为0V。从而当第一电压V1为0V时，第一存储块101的沟道层50可以导通，第二存储块102的沟道层50完全不导通，且第一存储块101的沟道层50上的电压为0V，第一存储块101的沟道层50进行相应的读操作、编程操作或者擦除操作更加容易。
本发明还提供一种三维存储器1的驱动装置，包括：驱动芯片与控制器，驱动芯片用于提供第一电压V1与第二电压V2，第一电压V1施加到位线20层上，第二电压V2施加到存储区的字线层上，第二电压V2与第一电压V1的压差大于或等于第一存储块101的沟道层50的导通电压，第一电压V1小于第二存储块102的沟道层50的导通电压；
控制器用于调整第一电压V1以形成第三电压V3，第三电压V3大于或等于第二存储块102的沟道层50的导通电压，且第二电压V2与第三电压V3的压差小于所以述第一存储块101的沟道层50的导通电压。在一种具体的实施例中，调整第一电压V1为增大第一电压V1以形成第三电压V3。
本申请的驱动装置在驱动第一存储块101进行读、编程或者擦除等操作时，第二存储块102不受影响；在驱动第二存储块102进行读、编程或者擦除等操作时，第一存储块101不受影响，省去了第一存储块101与第二存储块102之间的间隔槽30，避免了间隔槽30占用三维存储器1的面积，提高了三维存储器1单位面积的存储密度。
请参阅图7，除了上述三维存储器1、三维存储器1的驱动方法及其驱动装置，本发明还提供一种电子设备。电子设备包括处理器2和上述的三维存储器1，处理器2用于向三维存储器1中写入数据和读取数据。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (12)

1.一种三维存储器，其特征在于，包括：存储区与设于所述存储区上的位线层，所述位线层包括多个间隔设置的位线，每个所述存储区包括至少两个存储块，所述至少两个存储块包括第一存储块与第二存储块，所述第一存储块与所述第二存储块内设有相同类型的沟道层，所述第一存储块上设有多个间隔设置的与所述沟道层类型相同的第一类栓塞，所述第二存储块上设有多个间隔设置的与所述沟道层类型不同的第二类栓塞，位于同一列的一个所述第一类栓塞与一个所述第二类栓塞连接于一条所述位线。
2.根据权利要求1所述的三维存储器，其特征在于，位于同一列的所述第一类栓塞交替间隔连接于相邻的两条所述位线，位于同一列的所述第二类栓塞交替间隔连接于相邻的两条所述位线。
3.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括多个连接体，一个所述第一类栓塞通过一个所述连接体连接于一条所述位线，一个所述第二类栓塞通过一个所述连接体连接于一条所述位线。
4.根据权利要求3所述的三维存储器，其特征在于，每个所述第一类栓塞与每个所述第二类栓塞均包括第一端以及与所述第一端相对设置的第二端，多个所述连接体交替设于所述第一端与所述第二端。
5.根据权利要求1所述的三维存储器，其特征在于，所述存储区包括：衬底、堆叠结构、电荷存储层以及沟道层，所述堆叠结构形成于所述衬底上，所述堆叠结构具有沟道孔，所述沟道孔内设有延伸至所述衬底的外延结构，所述电荷存储层形成在所述沟道孔的侧壁上，所述沟道层形成在所述电荷存储层与所述外延结构上，所述第一类栓塞形成在所述第一存储块的沟道层上，所述第二类栓塞形成在所述第二存储块的沟道层上。
6.根据权利要求1所述的三维存储器，其特征在于，所述第一类栓塞为N型栓塞，所述第二类栓塞为P型栓塞，所述第一存储块与所述第二存储块的沟道层为N反型沟道层；或者，所述第一类栓塞为P型栓塞，所述第二类栓塞为N型栓塞，所述第一存储块与所述第二存储块的沟道层为P反型沟道层。
7.一种如权利要求1-6任一项所述三维存储器的驱动方法，其特征在于，包括：
在所述位线层上施加第一电压，在所述存储区的字线层上施加第二电压，所述第二电压与所述第一电压的压差大于或等于所述第一存储块的沟道层的导通电压，所述第一电压小于所述第二存储块的沟道层的导通电压；
调整所述第一电压以形成第三电压，使得所述第三电压大于或等于所述第二存储块的沟道层的导通电压，且使得所述第二电压与第三电压的压差小于所以述第一存储块的沟道层的导通电压。
8.根据权利要求7所述的驱动方法，其特征在于，所述第一类栓塞为N型栓塞，所述第二类栓塞为P型栓塞，所述第一存储块与所述第二存储块的沟道层为N反型沟道层，其中，调整所述第一电压为增大所述第一电压。
9.根据权利要求7所述的驱动方法，其特征在于，所述第一电压为读电压、编程电压或者擦除电压。
10.根据权利要求7所述的驱动方法，其特征在于，所述第一电压为0V。
11.一种如权利要求1-6任一项所述三维存储器的驱动装置，其特征在于，包括：驱动芯片与控制器，所述驱动芯片用于提供第一电压与第二电压，所述第一电压施加到所述位线层上，所述第二电压施加到所述存储区的字线层上，所述第二电压与所述第一电压的压差大于或等于所述第一存储块的沟道层的导通电压，所述第一电压小于所述第二存储块的沟道层的导通电压；
所述控制器用于调整所述第一电压以形成第三电压，所述第三电压大于或等于所述第二存储块的沟道层的导通电压，且所述第二电压与所述第三电压的压差小于所以述第一存储块的沟道层的导通电压。
12.一种电子设备，其特征在于，包括处理器和如权利要求1-6任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
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