CN109103198B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了半导体器件及其制造方法。一种半导体器件包括：在基板上的多个沟道结构，每个沟道结构在垂直于基板的第一方向上延伸并具有栅极绝缘层和沟道层；公共源极延伸区，包括具有n型导电性的第一半导体层，在基板和沟道结构之间；多个栅电极，在公共源极延伸区上并在每个沟道结构的侧壁上在第一方向上彼此间隔开；以及在基板上的公共源极区，与公共源极延伸区接触并包括具有n型导电性的第二半导体层，其中每个沟道结构的栅极绝缘层延伸以覆盖公共源极延伸区的上表面以及底表面的至少一部分。

Description

半导体器件及其制造方法
技术领域
实施方式涉及一种半导体器件以及制造该半导体器件的方法，更具体地，涉及包括垂直沟道层的半导体器件以及制造该半导体器件的方法。
背景技术
随着存储器件的集成度已经提高，已经提出了具有垂直晶体管结构的存储器件来代替具有平面晶体管结构的存储器件。具有垂直晶体管结构的存储器件包括在基板上在垂直方向上延伸的垂直沟道层。
发明内容
根据实施方式的一方面，提供一种半导体器件，该半导体器件包括：在基板上的多个沟道结构，所述多个沟道结构的每个具有栅极绝缘层和沟道层并在垂直于基板的上表面的第一方向上延伸；公共源极延伸区，设置在基板和所述多个沟道结构之间，并包括具有n型导电性的第一半导体层；多个栅电极，设置在公共源极延伸区上并在所述多个沟道结构的每个的侧壁上在第一方向上彼此间隔开；以及设置在基板上的公共源极区，该公共源极区与公共源极延伸区接触并包括具有n型导电性的第二半导体层，其中所述多个沟道结构的每个的栅极绝缘层延伸以覆盖公共源极延伸区的上表面和底表面的至少一部分。
根据实施方式的另一方面，提供一种半导体器件，该半导体器件包括：基底层，设置在基板上并具有n型导电性；公共源极延伸区，设置在基底层上并包括具有n型导电性的第一半导体层；多个沟道结构，设置在公共源极延伸区上并在垂直于基板的上表面的第一方向上延伸，所述多个沟道结构的每个具有栅极绝缘层和沟道层；多个栅电极，设置在公共源极延伸区上并在所述多个沟道结构的每个的侧壁上在第一方向上彼此间隔开；以及设置在基板上的公共源极区，该公共源极区与公共源极延伸区的底表面的一部分接触并包括具有n型导电性的第二半导体层，其中所述多个沟道结构的每个的栅极绝缘层的一部分延伸以覆盖公共源极延伸区的上表面和底表面的至少一部分。
根据实施方式的另一方面，提供一种制造半导体器件的方法，该方法包括：在基板上形成牺牲层；在牺牲层上形成栅极模制结构，该栅极模制结构包括交替地布置的多个第一材料层和多个第二材料层；形成穿过栅极模制结构以暴露牺牲层的多个沟道孔；通过去除牺牲层而形成第一凹陷；在第一凹陷的内壁和所述多个沟道孔的内壁上形成栅极绝缘层；形成填充第一凹陷的公共源极延伸区；形成穿过栅极模制结构的公共源极开口部分；以及形成填充公共源极开口部分的底部分的公共源极区。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域技术人员来说将变得明显，附图中：
图1示出根据示例实施方式的半导体器件的存储单元阵列的等效电路图；
图2示出根据示例实施方式的半导体器件的典型结构的透视图；
图3示出沿着图2的线III-III'截取的剖视图；
图4示出根据示例实施方式的半导体器件的剖视图；
图5示出根据示例实施方式的半导体器件的剖视图；
图6示出根据示例实施方式的半导体器件的剖视图；
图7至图16示出根据示例实施方式的制造半导体器件的方法中的多个阶段的剖视图；以及
图17至图19示出根据示例实施方式的制造半导体器件的方法中的多个阶段的剖视图。
具体实施方式
在下文，将参照附图更全面地描述实施方式。
图1是根据示例实施方式的半导体器件的存储单元阵列10的等效电路图，例如具有垂直沟道结构的垂直NAND(VNAND)快闪存储器件的等效电路图。
参照图1，根据示例实施方式的半导体器件的存储单元阵列10可以包括多个存储单元串11。每个存储单元串11可以具有在垂直于基板的主表面的方向上(例如沿着与基板的上表面垂直的方向(即沿着z方向))延伸的垂直结构。所述多个存储单元串11可以构成存储单元块13。
每个存储单元串11可以包括多个存储单元MC1至MCn、串选择晶体管SST和接地选择晶体管GST。在每个存储单元串11中，接地选择晶体管GST、存储单元MC1至MCn和串选择晶体管SST可以垂直地(即在z方向上)串联设置。这里，存储单元MC1至MCn可以配置为存储数据。多条字线WL1至WLn可以分别被包括在存储单元MC1至MCn中并可以配置为控制存储单元MC1至MCn。所述多个存储单元MC1至MCn的数目可以根据半导体器件的容量而被适当地选择。
多条位线BL1至BLm(在x方向上延伸)可以分别连接到在第二方向(y方向)上布置成存储单元块13的第一列至第m列的存储单元串11的端部，例如连接到串选择晶体管SST的漏极。公共源极线CSL可以连接到存储单元串11的另一端部，例如连接到接地选择晶体管GST的源极。
字线(例如字线WL1)(在y方向上延伸)可以共同地连接到在第一方向(x方向)上布置在所述多个存储单元串11的相同层上的存储单元的栅电极。根据字线WL1至WLn的驱动状态，数据可以在存储单元MC1至MCn中编程、从存储单元MC1至MCn读取或从存储单元MC1至MCn擦除。
存储单元串11的串选择晶体管SST可以布置在位线(例如位线BL1)与最上面的存储单元MCn之间。在存储单元块13中，每个串选择晶体管SST可以通过连接到串选择晶体管SST的栅电极的串选择线SSL1和SSL2来控制位线BL1至BLm与存储单元MC1至MCn之间的数据传输。
接地选择晶体管GST可以布置在最下面的存储单元MC1与公共源极线CSL之间。在存储单元阵列10中，每个接地选择晶体管GST可以通过连接到接地选择晶体管GST的栅电极的接地选择线GSL1和GSL2来控制所述多个存储单元MC1至MCn与公共源极线CSL之间的数据传输。
根据示例实施方式，具有n型导电性的公共源极延伸区122(见图2)可以形成在接地选择线GSL1和GSL2与公共源极线CSL之间，因此，存储单元阵列10的擦除操作可以使用栅极诱导漏极泄漏(GIDL)方法进行。例如，当擦除电压Ver被施加到公共源极线CSL并且参考电压Vref被施加到接地选择线GSL1和GSL2时，由于擦除电压Ver与参考电压Vref之间的电势差，高电场可以在邻近接地选择线GSL1和GSL2的公共源极延伸区122中产生。此外，由于该高电场，电子和空穴可以在公共源极延伸区122中产生。公共源极延伸区122中产生的空穴可以被注入到存储单元串11中从而执行所述多个存储单元MC1至MCn的擦除操作。
根据另一些示例实施方式，与图1中的不同，接地选择线GSL1和GSL2的每个可以具有包括第一接地选择线和第二接地选择线的双层结构，第一接地选择线和第二接地选择线的每个布置在垂直于基板的主表面的方向(z方向)上。在这种情形下，第一接地选择线和第二接地选择线中的一个可以用作用来产生用于擦除操作的空穴的栅电极，另一个可以用作接地选择晶体管GST的栅电极。
根据比较例的半导体器件，可以使用利用基板主体的擦除方法，并且多个存储单元的擦除操作可以通过将空穴从基板直接注入到电连接到基板的存储单元串中来执行。然而，根据比较例，需要形成额外的底部结构以提供空穴从基板到存储单元串中的注入路径，需要复杂的工艺。相反，在根据示例实施方式的半导体器件中，使用GIDL方法的擦除操作可以使用简化的结构进行。
图2根据示例实施方式的半导体器件100的典型结构的透视图，图3是半导体器件100沿着图2的线III-III'截取的剖视图。在图2中，为了图示的方便，省略了一些元件，诸如位线、位线接触、字线接触插塞和字线接触焊盘。
参照图2和图3，基板110可以具有在第一方向(x方向)和第二方向(y方向)上延伸的主表面，例如基板110的主表面在xy平面中。基板110可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗。基板110可以是体晶片或外延层。单元区域(即，其中布置多个单元串阵列群区域CG的区域)和外围区域(即，布置在单元区域外部的区域)可以被限定在基板110上。
连接区域IA可以设置在基板110的单元区域中，单元串阵列群区域CG可以设置在连接区域IA中。在示例实施方式中，单元串阵列群区域CG可以不设置在外围区域中，因此，没有连接区域IA可以设置在外围区域中。
所述多个单元串阵列群区域CG可以设置在基板110的单元区域中。单元串阵列群区域CG可以设置在连接区域IA中，并可以通过隔离区域180而在第一方向(x方向)上彼此分隔。例如，图2示出一个单元串阵列群区域CG在两个隔离区域180之间。
图1的所述多个存储单元串11可以设置在每个单元串阵列群区域CG中，例如，图1的存储单元串11的每个可以对应于图2中的相应的沟道层130(在单元串阵列群区域CG中由圆表示)。例如，每个存储单元串11可以包括沿着相应的沟道层130的侧壁的接地选择晶体管GST(图1)、所述多个存储单元MC1至MCn(图1)和串选择晶体管SST(图1)。然而，实施方式不限于此，例如可以提供两个接地选择晶体管和两个串选择晶体管。
沟道层130可以具有在第三方向(z方向)上在连接区域IA上延伸的结构。如图2所示，沟道层130可以在第一方向(x方向)和第二方向(y方向)上彼此间隔开。此外，在所述两个方向(第一方向(x方向)和第二方向(y方向))之一上的一行中的沟道层130可以关于设置在邻近所述行的另一行中的沟道层130布置成Z字形图案。也就是，相邻的两行沟道层130可以在y方向和/或x方向上相对于彼此偏移以限定Z字形图案。
尽管图2中示出的半导体器件100包括在第一方向(x方向)上的四个沟道层130，但是沟道层130的布置不限于此。例如，三个或更少的沟道层130或者五个或更多的沟道层130可以布置在第一方向(x方向)上。沟道层130可以具有例如圆筒形形状。此外，沟道层130的形状不限于圆筒形形状，而是还可以是圆形柱形状或方形柱形状，或者沟道层130可以仅形成在方形柱的两个侧表面和底表面上。
沟道层130可以包括半导体材料，例如多晶硅或单晶硅。半导体材料可以用p型或n型杂质离子掺杂。掩埋绝缘层175可以形成在沟道层130(图3)内。在示例实施方式中，掩埋绝缘层175可以具有圆形柱结构，或孔隙可以形成在掩埋绝缘层175中。当沟道层130具有柱形状时，掩埋绝缘层175可以被省略。
栅极绝缘层140可以包括沿着沟道层130的侧壁布置的第一栅极绝缘层140-1以及在水平方向上从沟道层130的底部分延伸的第二栅极绝缘层140-2。第一栅极绝缘层140-1和第二栅极绝缘层140-2可以每个具有其中隧穿绝缘层142、电荷储存层144和阻挡绝缘层146顺序堆叠的结构。隧穿绝缘层142可以使电荷从沟道层130隧穿到电荷储存层144。例如，隧穿绝缘层142可以包括硅氧化物。电荷储存层144可以包括电荷捕获层。电荷储存层144可以包括量子点或纳米晶体。这里，量子点或纳米晶体可以由导体的精细颗粒(例如金属或半导体的精细颗粒)形成。阻挡绝缘层146可以包括高k电介质材料。高k电介质材料指的是具有比硅氧化物层的介电常数高的介电常数的电介质材料。
位线193(图1的位线BL1至BLm)可以连接到串选择晶体管SST(图1)的漏极。例如，位线193可以在第一方向(x方向)上延伸并可以在第二方向(y方向)上具有彼此分离的线形状。位线193可以经由形成在沟道层130上的接触插塞195电连接到串选择晶体管SST(图1)，如图3所示。
如图2-图3所示，隔离区域180可以形成在使用彼此不同的栅电极150的相邻的存储单元串11(图1)之间。隔离区域180可以在第二方向(y方向)上延伸，在第一方向(x方向)上彼此间隔开，并使栅电极150在第一方向(x方向)上彼此分离。杂质区可以设置在隔离区域180下面的连接区域IA中，接地选择晶体管GST(图1)可以电连接到邻近接地选择晶体管GST的杂质区。
隔离区域180可以包括金属层182和绝缘间隔物184。隔离区域180的金属层182可以设置在杂质区上。金属层182可以对应于公共源极线CSL(图1)。金属硅化物(例如钴硅化物(CoSix)或钨硅化物(WSix))可以形成在金属层182的下端。金属层182可以由例如W、Al或Cu形成。在示例实施方式中，金属层182也可以具有其中阻挡金属层(例如Ti/TiN)和布线金属层(例如钨)堆叠的结构。
在示例实施方式中，金属层182和绝缘间隔物184可以具有延伸到比串选择晶体管SST(图1)的栅电极150-s的顶表面的水平面高的水平面的结构，例如相对于基板110。然而，隔离区域180的结构不限于此。例如，隔离区域180可以具有以下结构：其中金属层182具有小的厚度并邻近杂质区形成使得金属层182延伸到比最下面的层间绝缘层161的顶表面的水平面低的水平面，并且掩埋绝缘层设置在金属层182上。在上述结构中，绝缘间隔物可以被省略。在另一示例中，隔离区域180也可以形成为使得绝缘间隔物184仅形成直到接地选择晶体管GST(图1)的栅电极150-g的侧壁，使得金属层182在绝缘间隔物184之间形成在预定高度处并且掩埋绝缘层设置在金属层182上。
栅电极150可以设置在其中栅电极150和层间绝缘层160在第三方向(z方向)上沿着沟道层130的侧壁从连接区域IA交替地堆叠的结构中。栅电极150可以包括接地选择晶体管GST(图1)的栅电极150-g、多个存储单元MC1至MCn(图1)的栅电极150-m1至150-mn、串选择晶体管SST(图1)的栅电极150-s以及虚设栅电极150-m0。
栅电极150可以共同连接到存储单元串11(图1)。串选择晶体管SST(图1)的栅电极150-s可以连接到串选择线SSL(图1)。存储单元MC1至MCn(图1)的栅电极150-m1至150-mn可以分别连接到字线WL1、WL2、……、WLn-1和WLn(图1)。接地选择晶体管GST(图1)的栅电极150-g可以连接到接地选择线GSL(图1)。栅电极150可以由金属例如钨(W)形成。此外，尽管没有示出，但是栅电极150还可以包括扩散阻挡物，其可以包括例如钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)中的一种。
层间绝缘层160可以设置在栅电极150之间。像栅电极150一样，层间绝缘层160可以在第三方向(z方向)上彼此间隔开并在第二方向(y方向)上延伸。例如，层间绝缘层160可以由硅氧化物或硅氮化物形成。最下面的层间绝缘层161、在最下面的栅电极150-g和虚设栅电极150-m0之间的层间绝缘层162、在存储单元的栅电极150-m1至150-mn中的两个相邻的栅电极之间的层间绝缘层163、以及最上面的层间绝缘层165可以被总称为层间绝缘层160。
在示例实施方式中，在接地选择晶体管GST(图1)的栅电极150-g之上的虚设栅电极150-m0是虚设栅电极，并可以不构成存储单元。在根据现有技术的VNAND结构中，最下面的栅电极150-g与虚设栅电极150-m0之间的层间绝缘层可以比存储单元的栅电极150-m1至150-mn中的两个相邻的栅电极之间的层间绝缘层厚。相反，在示例实施方式中，最下面的栅电极150-g与虚设栅电极150-m0之间的层间绝缘层162可以具有与部分存储单元中的层间绝缘层163基本上相同的厚度。
连接区域IA可以设置在基板110与单元串阵列群区域CG之间。连接区域IA可以包括隔离绝缘层112、基底层114、第一下绝缘层116、公共源极区120和公共源极延伸区122。
隔离绝缘层112可以设置在基板110上。隔离绝缘层112可以使基板110与所述多个单元串阵列群区域CG电绝缘。例如，如图2所示，隔离绝缘层112可以紧接着设置在基板110上，例如隔离绝缘层112可以直接在基板110上。在另一示例中，如被称为外围上单元(COP)结构，用于驱动单元串阵列群区域CG的驱动晶体管区域可以进一步形成在基板110与隔离绝缘层112之间。在这种情形下，隔离绝缘层112可以具有相对大的厚度从而覆盖驱动晶体管区域。
包括具有n型导电性的半导体层的基底层114可以形成在隔离绝缘层112上。例如，基底层114可以包括用n型导电性的杂质掺杂的多晶硅层。基底层114可以基本上设置在基板110的与单元串阵列群区域CG重叠的整个区域上。
公共源极区120可以设置在隔离绝缘层112上，在隔离区域180下面。公共源极区120的侧壁接触基底层114，并可以在隔离绝缘层112上在第二方向(y方向)上延伸。在图2和图3中，公共源极区120被示出为具有在与基底层114的底表面相同的水平面处的底表面。然而，实施方式不限于此，并且基底层114的一部分可以设置在公共源极区120与隔离绝缘层112之间，使得公共源极区120不直接接触隔离绝缘层112，并且公共源极区120的底表面可以被基底层114围绕。
隔离区域180的金属层182可以设置在公共源极区120上，并且金属硅化物层可以进一步形成在公共源极区120与金属层182之间。公共源极区120可以包括具有n型导电性的半导体层。例如，公共源极区120可以包括用n型导电性的杂质掺杂的多晶硅层。公共源极区120可以是用于与金属层182的欧姆接触的高浓度杂质区。
如图2所示，公共源极区120可以设置在使栅电极150彼此隔离的隔离区域180下面。隔离区域180可以形成在字线切口的一部分中。字线切口可以指的是形成为在第二方向(y方向)上延伸以隔离栅电极150的隔离沟槽或公共源极开口部分Twl(见图12)。
公共源极延伸区122可以设置在基底层114与单元串阵列群区域CG之间。公共源极延伸区122的底表面的一部分(例如，公共源极延伸区122的邻近隔离区域180的两个端部分的底表面)可以接触公共源极区120。公共源极延伸区122可以包括具有n型导电性的半导体层。例如，公共源极延伸区122可以包括用n型导电性的杂质掺杂的多晶硅层。
如图2和图3所示，公共源极延伸区122的上表面、侧壁以及部分底表面可以被第二栅极绝缘层140-2围绕。如上所述，栅极绝缘层140可以包括第一栅极绝缘层140-1和第二栅极绝缘层140-2，并且第一栅极绝缘层140-1可以在第三方向(z方向)上沿着沟道层130的侧壁延伸。第二栅极绝缘层140-2可以在水平方向上从沟道层130的底部分延伸从而共形地覆盖公共源极延伸区122的上表面、侧壁和底表面。公共源极延伸区122的底表面的没有被第二栅极绝缘层140-2覆盖的部分可以接触公共源极区120。第二栅极绝缘层140-2可以延伸到公共源极延伸区122与公共源极区120之间的接触位置并接触公共源极区120。
第二栅极绝缘层140-2可以具有与第一栅极绝缘层140-1基本上相同的层结构或基本上相同的材料成分(例如，其中隧穿绝缘层142、电荷储存层144和阻挡绝缘层146顺序地形成的结构)。例如，第二栅极绝缘层140-2可以在与第一栅极绝缘层140-1相同的工艺期间形成。这里，第二栅极绝缘层140-2具有与第一栅极绝缘层140-1基本上相同的层结构，并且不用作栅极绝缘层。
第一下绝缘层116可以形成在基底层114与公共源极延伸区122之间并可以接触公共源极区120的侧壁。第二下绝缘层126可以覆盖隔离区域180与公共源极延伸区122之间的公共源极区120的上表面。与图2和图3不同，第一下绝缘层116和第二下绝缘层126也可以形成为单个下绝缘层从而覆盖公共源极延伸区122的侧壁和底表面并且还覆盖公共源极区120的上表面。
如图3所示，底切区域116-u可以形成在第一下绝缘层116的在公共源极延伸区122与基底层114之间的部分中，并且公共源极区120可以包括填充底切区域116-u的突起120-p。例如，用于形成隔离区域180的公共源极开口部分Twl(见图12)可以形成，并且底切区域116-u可以通过使用扩大公共源极开口部分Twl的底部分的选择性蚀刻工艺形成。此外，通过形成公共源极区120以填充被扩大的公共源极开口部分Twl的工艺，可以形成具有沿着底切区域116-u的轮廊向外突出的形状的突起120-p。
如图3所示，公共源极区120的上表面可以处于第一水平面LV1，公共源极延伸区122的底表面可以处于比第一水平面LV1低的第二水平面LV2。例如，通过扩大公共源极开口部分Twl的底部分的选择性蚀刻工艺，第二下绝缘层126的一部分也可以被去除，因此，公共源极区120的上表面可以处于比公共源极延伸区122的底表面高的水平面。
公共源极延伸区122可以用作单元串阵列群区域CG的用于使用GIDL方法执行擦除操作的空穴产生区域。具体地，由于施加到用于接地选择晶体管GST的栅电极150-g的参考电压Vref与施加到公共源极线CSL的擦除电压Ver之间的电势差，高电场可以被施加到公共源极延伸区122，因此，电子和空穴可以在公共源极延伸区122中产生。公共源极延伸区122中产生的空穴可以被注入到存储单元串11(图1)中使得存储单元MC1至MCn(图1)被擦除。也就是，如参照图1描述的，可以执行使用GIDL方法的擦除操作。
根据比较例的半导体器件可以使用其中使用基板主体的擦除方法来驱动。在这样的半导体器件中，空穴可以从基板注入到电连接到基板的存储单元串中。然而，必须使用复杂的工艺形成底部结构以便提供空穴从基板到存储单元串的注入路径。例如，半导体层可以通过使用选择性外延生长(SEG)工艺形成在从存储单元串的沟道孔的底部分起的预定高度处，然后，栅极绝缘层可以形成在沟道孔的内壁上，并且去除栅极绝缘层的在沟道孔的底部分上的部分的各向异性蚀刻工艺需要被执行从而暴露半导体层的上表面。这个工艺是复杂的，并且还会使沟道孔的按比例缩小困难。此外，半导体器件的可靠性会由于复杂的制造工艺而退化。
然而，根据示例实施方式的半导体器件，使用GIDL方法的擦除操作可以使用具有n型导电性的公共源极延伸区122和设置在公共源极延伸区122上的沟道层130执行。因此，底部结构不必使用复杂的制造方法形成，因而，具有可靠性的半导体器件100可以使用简化的制造方法获得。
图4是根据示例实施方式的半导体器件100a的剖视图。在图4中，与图1至图3中的那些附图标记相同的附图标记表示相同的元件。半导体器件100a类似于参照图2和图3描述的半导体器件100，除了公共源极区120a的形状之外。因此，图4的描述将集中在公共源极区120a的形状上。
参照图4，公共源极区120a可以包括在其上部分中的凹入部分120a-c。因此，凹入部分120a-c的上表面可以处于第一水平面LV1a，并且公共源极延伸区122的底表面可以处于比第一水平面LV1a高的第二水平面LV2。例如，当形成用于形成隔离区域180的公共源极开口部分Twl(见图12)时，基底层114的上部分也可以在形成公共源极开口部分Twl的同时被去除。如果基底层114的上部分被相对深地去除，则由于形成在公共源极开口部分Twl的侧壁上的绝缘间隔物184，高度差或台阶部分可以产生于在扩大公共源极开口部分Twl的底部分的选择性蚀刻工艺期间被扩大的公共源极开口部分Twl的上表面上。因此，凹入部分120a-c可以形成在填充扩大的公共源极开口部分Twl的底部分(或扩大的第二凹陷R2-e(见图14))的公共源极区120a的上表面上。凹入部分120a-c可以在第二方向(y方向)上(例如在隔离区域180的延伸方向上)延伸。
图5是根据示例实施方式的半导体器件100b的剖视图。在图5中，与图1至图4中的那些相同的附图标记表示相同的元件。半导体器件100b类似于参照图2和图3描述的半导体器件100，除了公共源极区120b的形状之外。因此，图5的描述将集中在公共源极区120b的形状上。
参照图5，公共源极区120b的上表面可以处于第一水平面LV1b，公共源极延伸区122的上表面可以处于低于或类似于第一水平面LV1b的第三水平面LV3。第二栅极绝缘层140-2可以不设置在公共源极延伸区122的侧壁上，并且公共源极延伸区122的侧壁的基本上整个区域(例如公共源极延伸区122的侧壁的与公共源极区120b重叠的基本上整个区域)可以被公共源极区120b围绕。根据这种结构，公共源极延伸区122与公共源极区120b之间的接触面积可以相对大。
图6是根据示例实施方式的半导体器件100c的剖视图。在图6中，与图1至图5中的那些相同的附图标记表示相同的元件。半导体器件100c类似于参照图2和图3描述的半导体器件100，除了公共源极区120c的形状之外。因此，图6的描述将集中在公共源极区120c的形状上。
参照图6，公共源极区120c可以包括公共源极半导体层120c-1和支撑层120c-2。
公共源极半导体层120c-1可以在隔离绝缘层112上设置在相对于基底层114的横向方向上。公共源极半导体层120c-1可以包括具有n型导电性的半导体层。例如，公共源极半导体层120c-1可以是用n型导电性杂质掺杂的多晶硅层。
支撑层120c-2可以设置在公共源极半导体层120c-1上以与公共源极延伸区122间隔开。支撑层120c-2可以包括n型导电性的半导体层或金属层。支撑层120c-2可以经由公共源极半导体层120c-1电连接到公共源极延伸区122。在示例实施方式中，支撑层120c-2可以围绕隔离区域180的下侧壁并在第二方向(y方向)上延伸。
公共源极延伸区122的上表面可以处于第三水平面LV3，支撑层120c-2的上表面可以处于高于第三水平面LV3的第四水平面LV4。例如，在形成用于形成公共源极延伸区122的多个第一牺牲层222S(见图7)之后，通过用导电材料填充相邻的第一牺牲层222S之间的空间，可以形成支撑层120c-2。这里，绝缘衬层242可以进一步形成在支撑层120c-2和第一牺牲层222S之间从而防止支撑层120c-2和第一牺牲层222S之间的直接接触。接着，当形成用于形成隔离区域180的公共源极开口部分Twl-c(见图18)时，支撑层120c-2可以用作蚀刻停止物层，因此，用于扩大公共源极开口部分Twl-c的蚀刻工艺可以被精确地调整。此外，即使相邻的公共源极延伸区122之间的距离小，也可以确保金属层182和公共源极半导体层120c-1之间的相对大的接触面积。此外，即使相邻的公共源极延伸区122之间的距离小，也可以形成具有相对大的体积的公共源极区120，因此能够使半导体器件100c稳定驱动。
图7至图16是示例实施方式的制造半导体器件100的方法中的多个阶段的按工艺顺序的剖视图。在图7至图16中，与图1至图6中的那些附图标记相同的附图标记表示相同的元件。
参照图7，隔离绝缘层112可以形成在基板110上，并且基底层114可以形成在隔离绝缘层112上。接着，第一下绝缘层116可以形成在基底层114上。
在示例实施方式中，隔离绝缘层112和第一下绝缘层116可以由绝缘材料例如硅氧化物、硅氮化物或硅氮氧化物形成。基底层114可以通过使用化学气相沉积(CVD)方法或原子层沉积(ALD)方法由半导体材料例如多晶硅形成。在形成基底层114的同时，n型导电性的杂质可以被原位地掺杂。
接着，导电层可以形成在第一下绝缘层116上，然后，掩模图案可以形成在该导电层上。该导电层可以通过使用掩模图案作为蚀刻掩模被图案化，从而形成多个第一牺牲层222S。例如，所述多个第一牺牲层222S可以由多晶硅形成。然而，用于形成所述多个第一牺牲层222S的材料不限于此。相对于设置在所述多个第一牺牲层222S下面的第一下绝缘层116和将在随后的工艺中形成的栅极模制结构230中的第二牺牲层230S具有蚀刻选择性的任何材料可以用于形成所述多个第一牺牲层222S。
绝缘材料可以形成在所述多个第一牺牲层222S和第一下绝缘层116上以填充所述多个第一牺牲层222S之间的空间。然后，绝缘材料的上部分可以通过执行平坦化工艺等被去除，直到所述多个第一牺牲层222S的上表面被暴露，从而形成第二下绝缘层126。
接着，所述多个层间绝缘层160和所述多个第二牺牲层230S可以交替地形成在第二下绝缘层126上，从而形成其中所述多个层间绝缘层160和所述多个第二牺牲层230S交替地堆叠的栅极模制结构230。所述多个第二牺牲层230S和所述多个层间绝缘层160的每个的数量和厚度可以根据半导体器件100的容量和设计而改变。例如，所述多个层间绝缘层160当中的最下面的层间绝缘层161的厚度可以大于其它层间绝缘层160的厚度或与其它层间绝缘层160的厚度相同。此外，所述多个层间绝缘层160当中的最上面的层间绝缘层165的厚度可以大于其它层间绝缘层160的厚度。
根据比较例的半导体器件，最下面的层间绝缘层或最下面的牺牲层会具有相对大的厚度用于SEG工艺。然而，根据示例实施方式，由于不执行SEG工艺，所以最低部分中的最下面的层间绝缘层161或第二牺牲层230S可以分别具有与其它层间绝缘层160或其它第二牺牲层230S基本上相同的厚度。
在示例实施方式中，所述多个层间绝缘层160可以由绝缘材料例如硅氧化物、硅氮化物或硅氮氧化物形成。在示例实施方式中，所述多个第二牺牲层230S可以由绝缘材料例如硅氧化物、硅氮化物或硅氮氧化物形成。所述多个层间绝缘层160和所述多个第二牺牲层230S可以相对于彼此具有蚀刻选择性，并可以由相对于所述多个第一牺牲层222S具有蚀刻选择性的材料形成。例如，所述多个第一牺牲层222S可以包括多晶硅，所述多个层间绝缘层160可以包括硅氧化物，并且所述多个第二牺牲层230S可以包括硅氮化物。
接着，穿过栅极模制结构230的沟道孔Hch可以形成为暴露第一牺牲层222S的上表面。在示例实施方式中，掩模图案可以形成在栅极模制结构230上，所述多个层间绝缘层160和所述多个第二牺牲层230S可以通过使用掩模图案作为蚀刻掩模被顺序地各向异性地蚀刻，直到第一牺牲层222S的上表面被暴露，从而形成沟道孔Hch。
参照图8，通过借助选择性蚀刻工艺去除经由沟道孔Hch暴露的第一牺牲层222S，第一凹陷R1可以形成在从其已经去除第一牺牲层222S的部分中。因此，沟道孔Hch可以在垂直于基板110的上表面的第三方向(z方向)上延伸，第一凹陷R1可以在平行于基板110的上表面的第二方向(y方向)上延伸，并且沟道孔Hch的底部分可以连通地连接到第一凹陷R1。在示例实施方式中，选择性蚀刻工艺可以是湿蚀刻工艺或干蚀刻工艺。
参照图9，阻挡绝缘层146、电荷储存层144和隧穿绝缘层142可以通过使用ALD工艺、CVD工艺等顺序地形成在沟道孔Hch的内壁和第一凹陷R1的内壁上。阻挡绝缘层146、电荷储存层144和隧穿绝缘层142可以被总称为栅极绝缘层140。阻挡绝缘层146、电荷储存层144和隧穿绝缘层142可以由参照图2和图3描述的材料形成。
栅极绝缘层140可以共形地形成在沟道孔Hch的内壁和第一凹陷R1的内壁上。这里，为了方便起见，栅极绝缘层140的设置在沟道孔Hch的内壁上的部分将被称为第一栅极绝缘层140-1，栅极绝缘层140的设置在第一凹陷R1的内壁上的部分将被称为第二栅极绝缘层140-2。
接着，导电层122P可以形成在沟道孔Hch的内壁和第一凹陷R1的内壁上。例如，在沟道孔Hch的内壁和第一凹陷R1的内壁上共形地形成栅极绝缘层140之后，导电层122P可以填充由栅极绝缘层140围绕的空间。例如，如图9所示，导电层122P可以在沟道孔Hch中在绝缘层140上是共形的，并可以完全填充第一凹陷R1中剩余的空间。例如，导电层122P可以由多晶硅形成，并且在形成导电层122P时，n型杂质可以被原位地掺杂。
例如，如图9所示，导电层122P的厚度可以不完全地填充沟道孔Hch的内部部分。在另一示例实施方式中，在沟道孔Hch的内壁和第一凹陷R1的内壁上形成具有预定厚度的导电层122P之后，导电层122P的形成在沟道孔Hch的内壁上的部分可以例如通过回蚀刻工艺去除，并且导电层122P可以再次形成在沟道孔Hch的内壁和第一凹陷R1的内壁上直到第一凹陷R1的内部部分被完全地填充。
参照图10，通过经由回蚀刻工艺等去除形成在沟道孔Hch的侧壁上的导电层122P(见图9)，填充第一凹陷R1的内部部分的公共源极延伸区122可以留下。例如，如图10所示，导电层122P可以从沟道孔Hch的侧壁完全地去除以暴露沟道孔Hch的侧壁上的第一栅极绝缘层140-1，所以导电层122P的在第一凹陷R1中的剩余部分限定公共源极延伸区122。
参照图11，沟道层130可以形成在栅极模制结构230的上表面和沟道孔Hch的内壁上。例如，沟道层130可以通过使用ALD工艺、CVD工艺等由多晶硅形成。沟道层130可以由没有用杂质掺杂的多晶硅形成，或者可以由用少量n型杂质或p型杂质掺杂的多晶硅形成。沟道层130可以接触沟道孔Hch的底部分上的公共源极延伸区122的上表面。
根据比较例的半导体器件，用于主体接触的半导体层可以通过SEG工艺以预定高度形成在沟道孔的底部分上，并且栅极绝缘层可以形成在沟道孔的侧壁和半导体层的上表面上。接着，半导体层的上表面可以通过借助各向异性蚀刻工艺去除栅极绝缘层的在沟道孔的底部分上的部分而暴露，从而在沟道孔的内壁上形成沟道层。在这种情形下，用于形成半导体层的工艺会是非常困难的(例如，会难以精确地调整半导体层的高度)，和/或用于去除栅极绝缘层的工艺的难度会是高的(例如，会难以精确地去除在具有小尺寸的沟道孔的底部分上的栅极绝缘层)。因此，在一些沟道孔中，半导体层和沟道孔会彼此不接触或其接触面积会是小的，因此，半导体器件的可靠性会退化。
相反，根据示例实施方式的制造方法，不执行SEG工艺或栅极绝缘层的各向异性蚀刻工艺。因此，即使在具有相对小尺寸的沟道孔Hch中，也可以提供公共源极延伸区122与沟道层130之间的充分接触。
例如，如图11所示，沟道层130可以不完全地填充沟道孔Hch，例如可以共形地形成在沟道孔Hch的内壁上。在另一示例中，沟道层130可以完全地填充沟道孔Hch。
参照图12，填充沟道孔Hch的掩埋绝缘层175可以形成在沟道层130上。接着，通过去除掩埋绝缘层175的上部分的一部分，沟道孔Hch的上部分可以被再次敞开，然后沟道孔Hch可以使用导电层填充从而在沟道孔Hch中形成具有围绕掩埋绝缘层175的圆筒形形状的沟道层130。沟道层130的最上表面可以处于与栅极模制结构230(图11)的上表面基本上相同的水平面。
接着，上绝缘层192可以形成在栅极模制结构230和沟道层130上，并且暴露基底层114的公共源极开口部分Twl可以通过蚀刻上绝缘层192和栅极模制结构230形成。公共源极开口部分Twl可以在第二方向(y方向)上延伸并在第一方向(x方向)上彼此间隔开。公共源极开口部分Twl可以对应于隔离沟槽或字线切口。这里，如图12所示，基底层114的上部分的一部分可以通过公共源极开口部分Twl而凹陷，例如经由选择性蚀刻。
接着，通过公共源极开口部分Twl暴露的所述多个第二牺牲层230S(见图11)可以被选择性地去除，例如经由选择性蚀刻，并且金属层形成在公共源极开口部分Twl和从其已经去除所述多个第二牺牲层230S的部分中。金属层可以由例如钨形成。接着，金属层的对应于公共源极开口部分Twl的部分可以被再次各向异性地蚀刻，使得金属层仅保留在从其已经去除所述多个第二牺牲层230S的部分中，从而形成所述多个栅电极150。
参照图13，绝缘层形成在公共源极开口部分Twl的内壁上，并可以对绝缘层执行各向异性蚀刻工艺，从而在公共源极开口部分Twl的侧壁上形成绝缘间隔物184。接着，通过去除在公共源极开口部分Twl的底部分上暴露的基底层114，公共源极开口部分Twl的底部分可以扩大。去除基底层114的工艺可以是包括湿法工艺或干法工艺的选择性蚀刻工艺。
公共源极开口部分Twl的扩大的底部分可以被称为第二凹陷R2。第二凹陷R2可以连通地连接到公共源极开口部分Twl的底部分。第二凹陷R2可以是在该处第二凹陷R2的顶部分和底部分分别由第一下绝缘层116和隔离绝缘层112限定的空间，并且第二凹陷R2的侧壁部分由基底层114限定。
参照图14，保护衬层240可以由例如多晶硅形成在公共源极开口部分Twl的侧壁上。具体地，具有非常小的厚度的导电层可以形成在公共源极开口部分Twl的内壁和上绝缘层192上，然后可以对导电层执行各向异性蚀刻工艺从而仅在公共源极开口部分Twl的侧壁上留下保护衬层240。
接着，通过例如经由选择性蚀刻去除第一下绝缘层116、第二下绝缘层126和绝缘间隔物184的由第二凹陷R2(见图13)暴露的部分，可以形成扩大的第二凹陷R2-e。通过扩大的第二凹陷R2-e，围绕公共源极延伸区122的底表面和侧壁的第二栅极绝缘层140-2可以被暴露。接着，通过进一步去除经由扩大的第二凹陷R2-e暴露的第二栅极绝缘层140-2，公共源极延伸区122的底表面的一部分和侧壁的一部分可以被暴露。
当形成扩大的第二凹陷R2-e时，第一下绝缘层116和第二栅极绝缘层140-2的在公共源极延伸区122与基底层114之间的部分可以被一起去除从而形成底切区域116-u。为了描述的方便，附图中底切区域116-u的形状或尺寸是一示例，并且根据以上去除工艺的条件和/或第二栅极绝缘层140-2的材料成分，底切区域116-u可以具有与图14中示出的形状或尺寸不同的形状或尺寸。
参照图15，导电层形成在公共源极开口部分Twl的内壁和扩大的第二凹陷R2-e的内壁上，并且导电层的对应于公共源极开口部分Twl的部分可以被再次各向异性地蚀刻，使得导电层仅保留在扩大的第二凹陷R2-e内，从而形成公共源极区120。公共源极区120可以由多晶硅形成，并且当形成公共源极区120时，n型导电性的杂质可以被原位地掺杂。或者，公共源极区120可以由未掺杂的多晶硅形成，然后n型导电性的杂质可以通过离子注入工艺等被注入到公共源极区120中。选择性地，保护衬层240可以被去除。
参照图16，导电层形成在上绝缘层192上以及在公共源极开口部分Twl中，并且导电层的上部分可以被平坦化直到上绝缘层192的上表面被暴露，从而形成填充公共源极开口部分Twl的金属层182。
选择性地，金属硅化物层可以在形成金属层182之前形成在公共源极区120上。或者，在形成金属层182之后，金属硅化物层可以形成在公共源极区120和金属层182之间。
通过执行上述工艺，可以完成半导体器件100。
根据半导体器件100的制造方法，不执行SEG工艺或栅极绝缘层的各向异性蚀刻工艺。因此，可以通过简化的工艺制造具有更高的可靠性的半导体器件100。
另外，在参照图12描述的形成公共源极开口部分Twl的操作中，可以根据基底层114的上部分的凹陷深度形成图4的半导体器件100a或图5的半导体器件100b。例如，如果基底层114的上部分被相对深地去除，可以在扩大的第二凹陷R2-e的上表面处产生高度差，因此，凹入部分120a-c可以形成在填充扩大的第二凹陷R2-e的公共源极区120a的上表面上。在这种情形下，可以形成根据图4的半导体器件100a。相反，如果基底层114的上部分被相对薄地去除，则扩大的第二凹陷R2-e的上表面可以处于与公共源极延伸区122的上表面水平面基本上相同的水平面，也就是第三水平面LV3，在这种情形下，可以形成图5的半导体器件100b。
图17至图19是示出根据示例实施方式的制造半导体器件100c的方法中的多个阶段的剖视图。在图17至图19中，与图1至图16中的那些相同的附图标记表示相同的元件。
首先，通过执行参照图7描述的操作，隔离绝缘层112、基底层114和第一下绝缘层116以及所述多个第一牺牲层222S可以形成在基板110上。
参照图17，绝缘衬层242可以由绝缘材料共形地形成在所述多个第一牺牲层222S和第一下绝缘层116上。绝缘衬层242可以由相对于所述多个第一牺牲层222S具有蚀刻选择性的材料形成。
接着，通过在绝缘衬层242上形成导电层，可以填充所述多个第一牺牲层222S之间的空间，并且导电层的上部分可以被平坦化直到暴露绝缘衬层242的上表面，从而在所述多个第一牺牲层222S之间形成支撑层120c-2。支撑层120c-2可以具有处于与绝缘衬层242的上表面相同的水平面的上表面。
接着，通过执行参照图8至12描述的操作，完成其中上绝缘层192形成在沟道层130和层间绝缘层160上的结构。
参照图18，通过蚀刻上绝缘层192和栅极模制结构230，可以形成暴露支撑层120c-2的公共源极开口部分Twl-c。
参照图19，在公共源极开口部分Twl-c的底部分上暴露的支撑层120c-2可以被进一步去除，然后第一下绝缘层116和基底层114可以被顺序地去除从而形成连通地连接到公共源极开口部分Twl-c的底部分的扩大的第二凹陷R2-ec。
接着，可以执行参照图12至16描述的操作以完成半导体器件100c。
也就是，根据上述制造方法，在用于形成公共源极开口部分Twl-c和扩大的第二凹陷R2-ec的工艺中，支撑层120c-2可以用作蚀刻停止物层，因此，用于扩大公共源极开口部分Twl-c的蚀刻操作可以被精确地调整。此外，即使当公共源极延伸区122之间的距离小时，也可以确保金属层182和公共源极半导体层120c-1之间的相对宽的接触面积。
作为总结和回顾，由于存储器件的按比例缩小，垂直沟道层的可靠性会退化，并且制造工艺会变得复杂。因此，实施方式提供一种具有高可靠性的垂直沟道的半导体器件以及通过使用简化的工艺制造该半导体器件的方法。
也就是，根据实施方式，代替其中从基板接收空穴的基板主体擦除方法，使用其中电子和空穴由于高电场而从n+半导体层(公共源极延伸区)产生、然后被注入到沟道结构中的方法，即栅极诱导漏极泄漏(GIDL)方法。由于省略了复杂的选择性外延生长(SEG)工艺，所以可以通过简化的工艺提供具有简化结构的半导体器件。
这里已经公开了示例实施方式，并且尽管采用了专门的术语，但是它们仅以一般性和描述性的含义来使用和解释而不用于限制的目的。在一些情况下，如直到本申请的提交时为止对于本领域普通技术人员来说将是显然的，结合具体实施方式描述的特征、特征和/或元件可以被单独地使用，或者可以与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外明确地指示。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变，而没有脱离本发明的精神和范围，本发明的精神和范围在权利要求书中阐述。
于2017年6月21日在韩国知识产权局提交的发明名称为“半导体器件及其制造方法”的第10-2017-0078589号韩国专利申请通过引用被整体地结合于此。

Claims (21)

1.一种半导体器件，包括：
在基板上的多个沟道结构，所述多个沟道结构中的每个沟道结构在垂直于所述基板的上表面的第一方向上延伸，并具有栅极绝缘层和沟道层；
公共源极延伸区，在所述基板和所述多个沟道结构之间，所述公共源极延伸区包括具有n型导电性的第一半导体层；
多个栅电极，在所述公共源极延伸区上并在所述多个沟道结构的每个的侧壁上在所述第一方向上彼此间隔开；以及
在所述基板上的公共源极区，所述公共源极区与所述公共源极延伸区接触并包括具有n型导电性的第二半导体层，
其中所述多个沟道结构的每个的所述栅极绝缘层延伸以覆盖所述公共源极延伸区的上表面以及底表面的至少一部分，
其中所述公共源极延伸区的所述底表面的一部分与所述公共源极区接触。
2.如权利要求1所述的半导体器件，其中所述栅极绝缘层的一部分从所述沟道层的侧壁延伸，并且所述栅极绝缘层的所述部分覆盖所述公共源极延伸区的所述上表面、侧壁以及所述底表面的一部分。
3.如权利要求1所述的半导体器件，其中所述第二半导体层的上表面处于低于所述公共源极延伸区的所述上表面或与所述公共源极延伸区的所述上表面相同的水平面。
4.如权利要求1所述的半导体器件，还包括：
基底层，在所述公共源极延伸区与所述基板之间并具有n型导电性；以及
下绝缘层，在所述基底层与所述公共源极延伸区之间。
5.如权利要求4所述的半导体器件，其中所述公共源极区的底表面处于与所述基底层的底表面相同的水平面，并且
所述多个沟道结构通过所述下绝缘层而与所述基板电绝缘。
6.如权利要求4所述的半导体器件，其中所述栅极绝缘层的一部分在所述公共源极延伸区和所述下绝缘层之间。
7.如权利要求4所述的半导体器件，其中底切区域在所述下绝缘层的在所述公共源极延伸区和所述基底层之间的部分中，并且所述公共源极区包括填充所述底切区域并接触所述下绝缘层的突起。
8.如权利要求1所述的半导体器件，其中所述公共源极区还包括支撑层，该支撑层在所述第二半导体层上、与所述公共源极延伸区间隔开并经由所述公共源极区的所述第二半导体层电连接到所述公共源极延伸区。
9.如权利要求8所述的半导体器件，其中所述支撑层的上表面处于比所述公共源极延伸区的所述上表面高的水平面。
10.如权利要求8所述的半导体器件，还包括在所述公共源极区上的公共源极线，其中所述支撑层围绕所述公共源极线的下侧壁。
11.一种半导体器件，包括：
基底层，在基板上并具有n型导电性；
公共源极延伸区，在所述基底层上并包括具有n型导电性的第一半导体层；
多个沟道结构，在所述公共源极延伸区上并在垂直于所述基板的上表面的第一方向上延伸，所述多个沟道结构的每个具有栅极绝缘层和沟道层；
多个栅电极，在所述公共源极延伸区上并在所述多个沟道结构的每个的侧壁上在所述第一方向上彼此间隔开；以及
在所述基板上的公共源极区，所述公共源极区与所述公共源极延伸区接触并包括具有n型导电性的第二半导体层，
其中所述多个沟道结构的每个的所述栅极绝缘层的一部分延伸以覆盖所述公共源极延伸区的上表面以及底表面的至少一部分，
其中所述公共源极延伸区的所述底表面的一部分与所述公共源极区接触。
12.如权利要求11所述的半导体器件，还包括在所述基底层和所述公共源极延伸区之间的下绝缘层，所述多个沟道结构通过所述下绝缘层而与所述基板电绝缘。
13.如权利要求12所述的半导体器件，其中底切区域在所述下绝缘层的在所述公共源极延伸区和所述基底层之间的部分中，所述公共源极区包括填充所述底切区域并接触所述下绝缘层的突起。
14.如权利要求11所述的半导体器件，其中所述公共源极区的底表面处于与所述基底层的底表面相同的水平面。
15.如权利要求11所述的半导体器件，其中所述公共源极区包括支撑层，该支撑层在所述第二半导体层上并具有在比所述公共源极延伸区的所述上表面高的水平面处的上表面。
16.一种制造半导体器件的方法，所述方法包括：
在基板上形成牺牲层；
在所述牺牲层上形成栅极模制结构，所述栅极模制结构包括交替地布置的多个第一材料层和多个第二材料层；
形成穿过所述栅极模制结构以暴露所述牺牲层的多个沟道孔；
通过去除所述牺牲层而形成第一凹陷；
在所述第一凹陷的内壁和所述多个沟道孔的内壁上形成栅极绝缘层；
形成填充所述第一凹陷的公共源极延伸区；
形成穿过所述栅极模制结构的公共源极开口部分；以及
形成填充所述公共源极开口部分的底部分的公共源极区。
17.如权利要求16所述的方法，其中形成所述公共源极延伸区包括用具有n型导电性的第一半导体层填充所述第一凹陷的内部部分。
18.如权利要求16所述的方法，还包括，在形成所述牺牲层之前，在所述基板上形成具有n型导电性的基底层，
其中所述方法还包括，在形成所述公共源极开口部分之后，通过去除所述基底层的经由所述公共源极开口部分暴露的部分，扩大所述公共源极开口部分的所述底部分，并且
其中所述公共源极区填充所述公共源极开口部分的扩大的底部分。
19.如权利要求18所述的方法，其中扩大所述公共源极开口部分的所述底部分包括去除所述栅极绝缘层的一部分使得所述公共源极延伸区的底表面被暴露。
20.如权利要求19所述的方法，其中去除所述基底层的一部分或去除所述栅极绝缘层的一部分使用湿蚀刻工艺进行。
21.如权利要求16所述的方法，还包括，在形成所述栅极模制结构之前，在所述基板上形成与所述牺牲层横向地间隔开的支撑层，
其中形成所述公共源极开口部分包括形成所述公共源极开口部分使得所述公共源极开口部分穿过所述栅极模制结构并且所述支撑层的至少一部分被去除。
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