KR20160094186A - 반도체 장치 및 이의 제조방법 - Google Patents

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Abstract

본 기술은 제1 셀 스트링 영역과 제2 셀 스트링 영역이 정의된 기판상에 적층된 소오스 셀렉트 라인들, 워드라인들, 드레인 셀렉트 라인들 및 비트라인; 상기 제1 셀 스트링 영역과 상기 제2 셀 스트링 영역 각각에서 상기 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 수직으로 관통하는 채널막들 및 메모리 막들; 및 상기 제1 셀 스트링 영역과 상기 제2 셀 스트링 영역의 중앙에서 상기 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 수직으로 관통하고, 상기 소오스 셀렉트 라인의 하부까지 연장된 공통 소오스 라인을 포함하는 반도체 장치 및 이의 제조방법을 포함한다.

Description

반도체 장치 및 이의 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 장치 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치를 포함하는 반도체 장치 및 이의 제조방법에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 장치를 포함한다. 예를 들면, 메모리 장치는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 다수의 셀 스트링들을 포함한다. 셀 스트링들은 다수의 메모리 셀들을 포함한다.
3차원 메모리 장치는 셀 스트링들이 기판 상에 수직하게 형성된 장치를 의미한다. 예를 들면, 기판 상에 메모리 셀들이 수직방향으로 적층되어 셀 스트링들을 형성할 수 있는데, 셀 스트링들의 구조에 따라 U자 구조 또는 I자 구조로 형성될 수 있다. U자 구조의 셀 스트링들은 비트라인과 파이프 게이트 사이에 배열된 다수의 메모리 셀들, 그리고 공통 소오스 라인과 파이프 게이트 사이에 배열된 다수의 메모리 셀들을 포함할 수 있다. I자 구조의 셀 스트링들은 비트라인과 공통 소오스 라인 사이에서 서로 직렬로 연결된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 파이프 게이트 영역에 공통 소오스 라인을 형성함으로써, 3차원 메모리 장치를 용이하게 형성할 수 있는 반도체 장치 및 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 서로 평행하게 배열된 제1 및 제2 셀 스트링들; 상기 제1 및 제2 셀 스트링들의 일측에 연결된 비트라인; 및 상기 제1 및 제2 셀 스트링들의 타측에 연결되고, 상기 제1 및 제2 셀 스트링들 사이로 연장된 공통 소오스 라인을 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 제1 셀 스트링 영역과 제2 셀 스트링 영역이 정의된 기판상에 적층된 소오스 셀렉트 라인들, 워드라인들, 드레인 셀렉트 라인들 및 비트라인; 상기 제1 셀 스트링 영역과 상기 제2 셀 스트링 영역 각각에서 상기 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 수직으로 관통하는 채널막들 및 메모리 막들; 및 상기 제1 셀 스트링 영역과 상기 제2 셀 스트링 영역의 중앙에서 상기 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 수직으로 관통하고, 상기 소오스 셀렉트 라인의 하부까지 연장된 공통 소오스 라인을 포함한다.
본 발명의 실시예에 따른 반도체 장치의 제조방법은, 기판상에 교호적으로 적층된 제1 절연막들과 제1 도전막들을 수직으로 관통하고 상기 기판 내에서 서로 연결되는 U자 채널 구조물과, 상기 U자 채널 구조물의 중앙에 형성된 상기 제1 절연막들과 상기 제1 도전막들을 수직으로 관통하는 슬릿(slit)이 포함된 구조물을 형성하는 단계; 상기 슬릿의 측벽에 제1 보호막을 형성하는 단계; 상기 슬릿의 하부를 통해 상기 U자 채널 구조물의 상기 채널막을 노출시키는 단계; 및 상기 채널막이 노출된 상기 슬릿의 내부에 제2 도전막을 채우는 단계를 포함한다.
본 기술은 파이프 게이트 영역에 공통 소오스 라인을 형성함으로써, 공통 소오스 라인을 공유하는 I자 구조의 셀 스트링을 용이하게 형성할 수 있다.
또한, 3차원 메모리 장치의 적층 높이를 증가시켜 용량을 증가시킬 수 있으며, 전기적 특성을 개선할 수 있다.
도 1은 반도체 시스템을 설명하기 위한 도면이다.
도 2는 반도체 시스템에 포함되는 반도체 장치를 설명하기 위한 도면이다.
도 3은 반도체 장치에 포함된 메모리 블록을 설명하기 위한 회로도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 시스템(1000)은 데이터를 저장하는 반도체 장치(Semiconductor Device; 1100)와 반도체 장치(1100)를 제어하는 제어장치(CON; 1200)를 포함한다. 예를 들면, 제어장치(1200)는 외부로부터 인가받은 명령에 의해 명령신호(CMD) 및 어드레스(ADD)를 반도체 장치(1100)에 출력한다. 반도체 장치(1100)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 리드 및 소거 동작을 수행한다. 또한, 반도체 장치(1100)와 제어장치(1200)는 데이터(DATA)를 주고받기도 한다.
도 2는 반도체 시스템에 포함되는 반도체 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(1101)와, 메모리 셀 어레이(1101)의 프로그램, 리드 및 소거 동작을 수행하는 회로그룹(1201)과, 회로그룹(1201)을 제어하는 제어회로(1301)를 포함한다.
메모리 셀 어레이(1101)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함하며, 메모리 블록들은 다수의 셀 스트링들을 포함하고, 셀 스트링들은 다수의 메모리 셀들을 포함한다. 셀 스트링들에 포함된 메모리 셀들은 기판으로부터 수직 방향으로 적층된 3차원 구조로 이루어진다.
회로그룹(1201)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들면, 전압 생성 회로(21)에 프로그램 명령신호가 인가되면, 전압 생성 회로(21)는 프로그램 전압(Vpgm)을 포함한 프로그램 동작에 관련된 다양한 레벨의 전압들을 생성하며, 리드 명령신호가 인가되면, 전압 생성 회로(21)는 리드 전압(Vread)을 포함한 리드 동작에 관련된 다양한 레벨의 전압들을 생성하며, 소거 명령신호가 인가되면, 전압 생성 회로(21)는 소거 전압(Verase)을 포함한 소거 동작에 관련된 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 공통 소오스 라인들(CSL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 페이지 버퍼 제어신호들(PBSIGNALS)에 응답하여 프로그램, 리드 또는 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(1301)에 전달한다.
제어회로(1301)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(1201)을 제어하기 위한 동작명령신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력한다.
도 3은 반도체 장치에 포함된 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 블록은 다수의 메모리 셀 스트링들(ST1 및 ST2)을 포함할 수 있다. 셀 스트링들(11)은 공통 소오스 라인들(CSL)과 비트라인들(BL1~BLm; m은 양의 정수) 사이에서 직렬로 연결된 소오스 셀렉트 트랜지스터들(SST), 메모리 셀들(MC1~MCn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터들(DST)을 포함한다.
소오스 셀렉트 트랜지스터들(SST)의 소오스들(sources)은 공통 소오스 라인들(CSL)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 드레인들(drains)은 비트라인들(BL1~BLm)에 연결된다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인들(SSL)에 연결되고, 메모리 셀들(MC1~MCn)의 게이트들은 워드라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다.
메모리 블록은 3차원 구조로 배열된다. 셀 스트링들(ST1 및 ST2) 내의 메모리 셀들(MC1~MCn)은 기판(도시되지 않음)의 상부면과 평행한 평면들에 대해 수직 방향으로 직렬 연결된 구조를 가질 수 있다. 특히, 공통 소오스 라인들(CSL)은 셀 스트링들(ST1 및 ST2) 사이에 배열되고, 배선을 통해 셀 스트링들(ST1 및 ST2)에 공통으로 연결될 수 있다. 예를 들어, 'ST1'을 제1 셀 스트링이라 하고 'ST2'를 제2 셀 스트링이라 하면, 공통 소오스 라인들(CSL)은 제1 셀 스트링(ST1)과 제2 셀 스트링(ST2) 사이에 배열되고, 제1 및 제2 셀 스트링들(ST1 및 ST2)의 하부 배선들을 통해 공통으로 연결될 수 있다.
제1 셀 스트링(ST1)과 제2 셀 스트링(ST2)의 단면을 예를 들어 반도체 장치의 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 기판(101) 상에 제1 절연막들(103)과 제1 도전막들(111)이 교호적으로 적층되고, 제1 셀 스트링 영역(R_ST1)과 제2 셀 스트링 영역(R_ST2)의 제1 절연막들(103)과 제1 도전막들(111)을 수직으로 관통하고, 파이프 영역(R_PC)을 통해 연결된 U자 채널 구조물(105, 107 및 109)을 포함하며, U자 구조물(105, 107 및 109)의 중앙에 형성된 제1 절연막들(103)과 제1 도전막들(111)을 수직으로 관통하는 슬릿(slit; SL)이 형성된 적층 구조물이 제공된다.
제1 절연막들(103)은 산화막으로 형성될 수 있고, 제1 도전막들(111)은 텅스텐막으로 형성될 수 있다. U자 채널 구조물(105, 107 및 109)은 제1 셀 스트링 영역(R_ST1), 파이프 영역(R_PC) 및 제2 셀 스트링 영역(R_ST2)을 연결하는 막들(layers)로 이루어질 수 있다. 예를 들면, U자 채널 구조물(105, 107 및 109)을 이루는 막들(layers)은 메모리막(105), 채널막(107) 및 제2 절연막(109)을 포함할 수 있다. 메모리막(105)은 순차적으로 형성된 산화막, 질화막 및 산화막을 포함할 수 있다. 채널막(107)은 도전막으로 형성될 수 있으며, 예를 들면 폴리실리콘막으로 형성될 수 있다. 제2 절연막(109)은 산화막으로 형성될 수 있다.
슬릿(SL)이 형성된 전체 구조물의 표면을 따라 보호막(121)을 형성한다. 보호막(121)은 절연막으로 형성될 수 있다. 보호막(121)용 절연막은 기판(101) 및 U자 채널 구조물(105, 107 및 109)과 식각 선택비가 다른 물질로 형성한다. 바람직하게는, 보호막(121)용 절연막은 기판(101)과 U자 채널 구조물(105, 107 및 109)보다 식각 속도가 느린 물질로 형성한다.
도 4b를 참조하면, 슬릿(SL)의 하부에 제2 절연막(109)이 노출되도록 식각 공정을 실시한다. 식각 공정은 전면식각 공정으로 수행할 수 있다. 예를 들면, 식각 공정은 파이프 영역(도 4a의 R_PC)의 중앙(C_PC)에 형성된 채널막(107) 중에서 하부에 형성된 채널막(107)이 노출될 때까지 수행될 수 있다. 이때, 슬릿(SL)의 측면에 보호막(121)이 잔류되어 있으므로, 제1 절연막들(103)과 제1 도전막들(111)은 식각 공정시 손상되지 않는다.
도 4c를 참조하면, 슬릿(SL)의 하부에 노출된 제2 절연막(109)의 일부가 제거되도록 식각 공정을 실시한다. 식각 공정은 습식 식각 공정으로 수행될 수 있다. 예를 들면, 습식 식각 공정을 실시하여 파이프 영역(R_PC)에 형성된 제2 절연막(109)을 제거하여 파이프 영역(R_PC) 내에 형성된 채널막(107)을 노출시킨다.
도 4d를 참조하면, 파이프 영역(R_PC) 내에 제2 도전막(123)을 채운다. 제2 도전막(123)은 채널막(107)과 동일한 물질로 형성할 수 있다. 예를 들면, 제2 도전막(123)은 폴리실리콘막으로 형성할 수 있다. 제2 도전막(123)용 폴리실리콘막은 파이프 영역(R_PC)을 채우기 위하여 선택적 증착 방식으로 형성될 수 있다. 즉, 슬릿(SL)의 하부를 통해 파이프 영역(R_PC) 내의 채널막(107)이 노출되어 있으므로, 노출된 채널막(107)을 시드(seed)로 사용한 선택된 증착 방법으로 제2 도전막(123)을 형성할 수 있다.
도 4e를 참조하면, 슬릿(SL)의 내부에 제3 도전막(125)을 채운다. 제3 도전막(125)은 제2 도전막(123)보다 저항이 낮은 금속막으로 형성될 수 있다. 예를 들면, 제3 도전막(125)은 텅스텐으로 형성할 수 있다.
도 4f를 참조하면, 제3 도전막(125)이 형성된 전체구조상에 제3 절연막(127)을 형성하고, 채널막(107)이 노출되도록 홀(hole)을 형성한 후, 홀의 내부에 제4 도전막(129)을 채워 비아(via)를 형성한다. 제4 도전막(129)은 폴리실리콘막 또는 텅스텐막으로 형성될 수 있다. 제4 도전막(129)이 형성된 전체구조상에 제4 도전막(129)에 접하는 제5 도전막(129)을 형성한다. 제5 도전막(131)은 금속막으로 형성될 수 있다. 예를 들면, 제5 도전막(131)용 금속막은 폴리실리콘막 또는 텅스텐막으로 형성될 수 있다.
상술한 제조방법에 따라 형성된 최종 구조물은, 제1 셀 스트링(ST1)과 제2 셀 스트링(ST2) 사이에 공통 소오스 라인(CSL)이 형성된 구성을 갖는다. 구체적으로 설명하면, 제5 도전막(131)은 제1 비트라인(BL1)이 되고, 제3 도전막(125) 및 제2 도전막(123)은 공통 소오스 라인(CSL)이 된다. 제1 도전막들(111) 중, 최하단의 제1 도전막(111)은 소오스 셀렉트 라인(SSL)이 되고, 최상단의 제1 도전막(111)은 드레인 셀렉트 라인(DSL)이 된다. 반도체 장치에 따라, 소오스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL)은 다수의 제1 도전막들(111)로 이루어질 수 있다. 소오스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 형성된 제1 도전막들(111)은 워드라인들(WL1~WLn)이 된다. 공통 소오스 라인(CSL)용 제3 도전막(125)의 양 단에는 제1 및 제2 셀 스트링들(ST1 및 ST2)이 배치되고, 제1 및 제2 셀 스트링들(ST1 및 ST2)의 하부에 연결된 제2 도전막(123)은 제3 도전막(125)과 함께 공통 소오스 라인(CSL)이 된다.
반도체 장치의 동작시, 전압 생성 회로(도 2의 21)에서 생성된 소오스 전압은 로우 디코더(도 2의 22)를 통해 선택된 메모리 블록의 공통 소오스 라인용 제3 도전막(125)으로 전달되고, 제3 도전막(125)에 접하는 제2 도전막(123)을 통해 소오스 전압은 제1 및 제2 셀 스트링들(ST1 및 ST2)에 전달된다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 기판(101) 상에 제1 절연막들(203)과 제1 도전막들(211)이 교호적으로 적층되고, 제1 셀 스트링 영역(R_ST1)과 제2 셀 스트링 영역(R_ST2)의 제1 절연막들(203)과 제1 도전막들(211)을 수직으로 관통하고, 파이프 영역(R_PC)을 통해 연결된 U자 채널 구조물(205, 207 및 209)을 포함하며, U자 구조물(205, 207 및 209)의 중앙에 형성된 제1 절연막들(203)과 제1 도전막들(211)을 수직으로 관통하는 슬릿(slit; SL)이 형성된 적층 구조물이 제공된다.
제1 절연막들(203)은 산화막으로 형성될 수 있고, 제1 도전막들(211)은 텅스텐막으로 형성될 수 있다. U자 채널 구조물(205, 207 및 209)은 제1 셀 스트링 영역(R_ST1), 파이프 영역(R_PC) 및 제2 셀 스트링 영역(R_ST2)을 연결하는 막들(layers)로 이루어질 수 있다. 예를 들면, U자 채널 구조물(205, 207 및 209)을 이루는 막들(layers)은 메모리막(205), 채널막(207) 및 제2 절연막(209)을 포함할 수 있다. 메모리막(205)은 순차적으로 형성된 산화막, 질화막 및 산화막을 포함할 수 있다. 채널막(207)은 도전막으로 형성될 수 있으며, 예를 들면 폴리실리콘막으로 형성될 수 있다. 제2 절연막(209)은 산화막으로 형성될 수 있다.
슬릿(SL)이 형성된 전체 구조물의 표면을 따라 제1 보호막(221)을 형성한다. 제1 보호막(221)은 절연막으로 형성될 수 있다. 제1 보호막(221)용 절연막은 기판(201) 및 U자 채널 구조물(205, 207 및 209)과 식각 선택비가 다른 물질로 형성한다. 바람직하게는, 제1 보호막(221)용 절연막은 기판(201)과 U자 채널 구조물(205, 207 및 209)보다 식각 속도가 느린 물질로 형성한다.
도 5b를 참조하면, 슬릿(SL)의 하부에 메모리막(205)이 노출되도록 식각 공정을 실시한다. 식각 공정은 전면식각 공정으로 수행할 수 있다. 예를 들면, 식각 공정은 파이프 영역(도 5a의 R_PC)의 중앙(C_PC)에 형성된 메모리막(205) 중에서 상부에 형성된 메모리막(205)이 노출될 때까지 수행될 수 있다. 이때, 슬릿(SL)의 측면에 제1 보호막(221)이 잔류되어 있으므로, 제1 절연막들(203)과 제1 도전막들(211)은 식각 공정시 손상되지 않는다.
슬릿(SL)의 하부 영역을 식각하는 동안 제1 보호막(221)이 일부 손상될 수 있는데, 제1 보호막(221)이 손상될 경우, 후속 공정시 제1 도전막들(211)이 슬릿(SL)을 통해 노출될 수 있다. 이를 방지하기 위하여, 제1 보호막(221)의 측벽을 따라 제1 보호막(221)과 동일한 물질의 제2 보호막(222)을 더 형성할 수 있다. 제2 보호막(222)은 제1 보호막(221)의 형성 방법과 유사한 방식으로 형성할 수 있다. 예를 들면, 제1 보호막(221)이 형성된 전체구조의 표면을 따라 제2 보호막(222)을 형성한 후, 전면식각 공정을 실시하여 제1 보호막(221)의 측면에 형성된 제2 보호막(222)을 제외한 나머지 영역에 형성된 제2 보호막(222)을 제거할 수 있다. 따라서, 슬릿(SL)의 하부로 메모리막(205)이 노출된다.
도 5c를 참조하면, 슬릿(SL)의 하부로 노출된 메모리막(205) 및 채널막(207)을 순차적으로 식각하여 제2 절연막(209)을 노출시킨다. 제2 절연막(209)을 노출시키기 위한 식각 공정은 건식 식각 공정으로 수행할 수 있다. 이어서, 슬릿(SL)의 하부에 노출된 제2 절연막(209)의 일부가 제거되도록 식각 공정을 실시한다. 식각 공정은 습식 식각 공정으로 수행될 수 있다. 예를 들면, 습식 식각 공정을 실시하여 파이프 영역(R_PC)에 형성된 제2 절연막(209)을 제거하여 파이프 영역(R_PC) 내에 형성된 채널막(207)을 노출시킨다. 도면에는 도시되어 있지 않으나, 제1 절연막들(203) 중 최상단의 제1 절연막(203)이 식각되지 않도록, 최상단의 제1 절연막(203)의 상부에 제1 마스크 패턴을 형성한 후, 식각 공정을 수행할 수 있다.
도 5d를 참조하면, 파이프 영역(R_PC) 내에 제2 도전막(223)을 채운다. 제2 도전막(223)은 채널막(207)과 동일한 물질로 형성할 수 있다. 예를 들면, 제2 도전막(223)은 폴리실리콘막으로 형성할 수 있다. 제2 도전막(223)용 폴리실리콘막은 파이프 영역(R_PC)을 채우기 위하여 선택적 증착 방식으로 형성될 수 있다. 즉, 슬릿(SL)의 하부를 통해 파이프 영역(R_PC) 내의 채널막(207)이 노출되어 있으므로, 노출된 채널막(207)을 시드(seed)로 사용한 선택된 증착 방법으로 제2 도전막(223)을 형성할 수 있다.
도 5e를 참조하면, 슬릿(SL)의 내부에 제3 도전막(225)을 채운다. 제3 도전막(225)은 제2 도전막(223)보다 저항이 낮은 금속막으로 형성될 수 있다. 예를 들면, 제3 도전막(225)은 텅스텐으로 형성할 수 있다.
도 5f를 참조하면, 제3 도전막(125)이 형성된 전체구조상에 제3 절연막(227)을 형성하고, 채널막(207)이 노출되도록 홀(hole)을 형성한 후, 홀의 내부에 제4 도전막(229)을 채워 비아(via)를 형성한다. 제4 도전막(229)은 폴리실리콘막 또는 텅스텐막으로 형성될 수 있다. 제4 도전막(229)이 형성된 전체구조상에 제4 도전막(229)에 접하는 제5 도전막(229)을 형성한다. 제5 도전막(231)은 금속막으로 형성될 수 있다. 예를 들면, 제5 도전막(231)용 금속막은 폴리실리콘막 또는 텅스텐막으로 형성될 수 있다.
상술한 제조방법에 따라 형성된 최종 구조물은, 제1 셀 스트링(ST1)과 제2 셀 스트링(ST2) 사이에 공통 소오스 라인(CSL)이 형성된 구성을 갖는다. 구체적으로 설명하면, 제5 도전막(231)은 제1 비트라인(BL1)이 되고, 제3 도전막(225) 및 제2 도전막(223)은 공통 소오스 라인(CSL)이 된다. 제1 도전막들(211) 중, 최하단의 제1 도전막(211)은 소오스 셀렉트 라인(SSL)이 되고, 최상단의 제1 도전막(211)은 드레인 셀렉트 라인(DSL)이 된다. 반도체 장치에 따라, 소오스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL)은 다수의 제1 도전막들(211)로 이루어질 수 있다. 소오스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 형성된 제1 도전막들(211)은 워드라인들(WL1~WLn)이 된다. 공통 소오스 라인(CSL)용 제3 도전막(225)의 양 단에는 제1 및 제2 셀 스트링들(ST1 및 ST2)이 배치되고, 제1 및 제2 셀 스트링들(ST1 및 ST2)의 하부에 연결된 제2 도전막(223)은 제3 도전막(225)과 함께 공통 소오스 라인(CSL)이 된다.
반도체 장치의 동작시, 전압 생성 회로(도 2의 21)에서 생성된 소오스 전압은 로우 디코더(도 2의 22)를 통해 선택된 메모리 블록의 공통 소오스 라인용 제3 도전막(125)으로 전달되고, 제3 도전막(125)에 접하는 제2 도전막(123)을 통해 소오스 전압은 제1 및 제2 셀 스트링들(ST1 및 ST2)에 전달된다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 6을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1100)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1100)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1100)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1100)는 도 2에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 7을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1100)를 포함할 수 있다.
반도체 장치(1100)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1100)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1100)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 7에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1100), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도 8에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1100)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 반도체 장치
1200: 제어장치 1101: 메모리 셀 어레이
1201: 회로그룹 1301: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 BL1~BLm: 비트라인
WL1~WLn: 워드라인 SSL: 소오스 셀렉트 라인
DSL: 드레인 셀렉트 라인 CSL: 공통 소오스 라인
ST1, ST2: 셀 스트링 R_ST1, R_ST2: 셀 스트링 영역
R_PC: 파이프 영역 SL: 슬릿

Claims (20)

  1. 서로 평행하게 배열된 제1 및 제2 셀 스트링들;
    상기 제1 및 제2 셀 스트링들의 일측에 연결된 비트라인; 및
    상기 제1 및 제2 셀 스트링들의 타측에 연결되고, 상기 제1 및 제2 셀 스트링들 사이로 연장된 공통 소오스 라인을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 셀 스트링들은,
    상기 공통 소오스 라인에 연결된 소오스 셀렉트 트랜지스터들;
    상기 비트라인에 연결된 드레인 셀렉트 트랜지스터들; 및
    상기 소오스 셀렉트 트랜지스터들과 상기 드레인 셀렉트 트랜지스터들 사이에서 서로 직렬로 연결된 메모리 셀들을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 셀 스트링들은 기판상에 수직하게 배열된 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 셀 스트링들의 하부에 상기 소오스 셀렉트 트랜지스터들이 배치되고, 상부에 상기 드레인 셀렉트 트랜지스터들이 배치되는 반도체 장치.
  5. 제1 셀 스트링 영역과 제2 셀 스트링 영역이 정의된 기판상에 적층된 소오스 셀렉트 라인들, 워드라인들, 드레인 셀렉트 라인들 및 비트라인;
    상기 제1 셀 스트링 영역과 상기 제2 셀 스트링 영역 각각에서 상기 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 수직으로 관통하는 채널막들 및 메모리 막들; 및
    상기 제1 셀 스트링 영역과 상기 제2 셀 스트링 영역의 중앙에서 상기 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 수직으로 관통하고, 상기 소오스 셀렉트 라인의 하부까지 연장된 공통 소오스 라인을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 기판, 상기 공통 소오스 라인, 상기 소오스 셀렉트 라인, 상기 워드라인들, 상기 드레인 셀렉트 라인들 및 상기 비트라인은 서로 이격되어 형성된 반도체 장치.
  7. 제5항에 있어서,
    상기 채널막들은 상기 비트라인과 상기 공통 소오스 라인에 전기적으로 연결되는 반도체 장치.
  8. 제5항에 있어서, 공통 소오스 라인은,
    상기 제1 및 제2 셀 스트링들의 중앙에 형성된 제1 도전막; 및
    상기 제1 및 제2 셀 스트링들의 하부에 형성된 제2 도전막을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 도전막은 금속막으로 형성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 금속막은 텅스텐으로 형성되는 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 도전막은 폴리실리콘막으로 형성되는 반도체 장치.
  12. 기판상에 교호적으로 적층된 제1 절연막들과 제1 도전막들을 수직으로 관통하고 상기 기판 내에서 서로 연결되는 U자 채널 구조물과, 상기 U자 채널 구조물의 중앙에 형성된 상기 제1 절연막들과 상기 제1 도전막들을 수직으로 관통하는 슬릿(slit)이 포함된 구조물을 형성하는 단계;
    상기 슬릿의 측벽에 제1 보호막을 형성하는 단계;
    상기 슬릿의 하부를 통해 상기 U자 채널 구조물의 상기 채널막을 노출시키는 단계; 및
    상기 채널막이 노출된 상기 슬릿의 내부에 제2 도전막을 채우는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 슬릿의 측벽에 상기 제1 보호막을 형성하는 단계는,
    상기 슬릿이 형성된 전체 구조의 표면을 따라 상기 제1 보호막을 형성하는 단계; 및
    상기 슬릿의 측면에만 상기 제1 보호막이 잔류되도록 전면식각 공정을 수행하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제12항에 있어서,
    상기 제1 보호막은 제2 절연막으로 형성되는 반도체 장치의 제조방법.
  15. 제14항에 있어서,
    상기 제2 절연막은 상기 기판과 U자 채널 구조물보다 식각 속도가 느린 물질로 형성되는 반도체 장치의 제조방법.
  16. 제12항에 있어서, 상기 슬릿의 내부에 상기 도전막을 채우는 단계 이전에,
    상기 제1 보호막의 측벽을 따라 제2 보호막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제16항에 있어서,
    상기 제2 보호막은 상기 제1 보호막과 동일한 물질로 형성되는 반도체 장치의 제조방법.
  18. 제12항에 있어서,
    상기 U자 채널 구조물은 메모리막, 채널막 및 제3 절연막을 포함하는 반도체 장치의 제조방법.
  19. 제12항에 있어서, 상기 제2 도전막을 채우는 단계는,
    상기 채널막이 노출된 상기 슬릿의 하부에 제3 도전막을 형성하는 단계; 및
    상기 제3 도전막이 형성된 상기 슬릿의 내부를 제4 도전막으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제19항에 있어서,
    상기 제4 도전막은 상기 제3 도전막보다 저항이 낮은 물질로 형성되는 반도체 장치의 제조방법.
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