KR101137929B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 파이프채널트랜지스터를 사용하지 않고서도 메모리스트링의 스트링들을 전기적으로 연결할 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성메모리장치는 기판에 대해 수직방향으로 연장되는 한 쌍의 주상 셀채널; 상기 한 쌍의 주상 셀채널의 하단부를 연결하는 도우프드 파이프채널; 상기 도우프드 파이프채널이 매립된 상기 기판 상의 절연막; 상기 주상 셀채널의 측면을 둘러싸도록 형성된 메모리막; 상기 주상 셀채널의 측면 및 상기 메모리막을 둘러싸도록 형성된 제어게이트전극; 및 상기 한 쌍의 주상 셀채널 사이의 상기 제어게이트전극을 분리하는 슬릿을 포함하고, 상술한 본 발명은 플라즈마도핑 또는 도우프드 폴리실리콘막 추가 형성 공정을 이용하여 한 쌍의 셀채널의 하단부를 연결하는 도우프드 파이프채널을 형성하므로써, 파이프게이트를 형성할 필요가 없으므로 공정이 단순화할 수 있고, 또한, 불순물이 도핑된 도우프드 파이프채널을 사용함에 따라 파이프게이트를 사용하지 않아도 되고, 이에 따라 파이프게이트의 높은 저항에 의한 속도 감소가 발생하지 않으므로 비휘발성 메모리 장치의 동작 속도를 개선시킬 수 있는 효과가 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 비휘발성메모리장치에 관한 것으로서, 특히 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
3차원 구조의 플래시메모리(3D Flash memory) 등의 비휘발성 메모리 장치에서 U 자형(U shape)의 메모리스트링(memory string) 구조는 소스(source), 드레인(drain)의 선택게이트(selection gate)를 메모리스트링 상부에 형성시키는 구조이다. 선택게이트를 메모리스트링의 상부와 하부에 형성하는 수직스트링(vertical string) 구조 대비 소자 특성 측면에서 매우 유리한 것으로 알려져 있다. 이러한 U 자형 메모리스트링을 동작시키기 위해서는 바텀부(Bottom)에 전기적으로 연결시키기 위한 트랜지스터가 필요하다. 이 트랜지스터는 파이프채널트랜지스터(Pipe channel transistor)라고 한다.
소스와 드레인으로 연결되는 두개의 스트링이 파이프채널트랜지스터에 의해 전기적으로 연결된다. 두개의 스트링을 전기적으로 연결시키기 위해서는 파이프채널트랜지스터를 턴온 상태(Turn on) 상태로 만들어 주어야 한다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도이다.
도 1을 참조하면, 하부 기판(11) 상에 파이프게이트(12)가 형성된다. 하부기판(11)은 반도체기판과 절연막이 적층된 구조이다. 파이프게이트(12)가 식각되어 파이프채널홀(12A)이 형성된다.
파이프게이트(12) 상에는 메모리스트링(Memory string)이 형성된다. 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)을 포함한다. 제1스트링(MS1)과 제2스트링(MS2)은 각각 복수의 메모리셀을 포함한다. 제1스트링(MS1)과 제2스트링(MS2)은 파이프채널(17B)에 의해 서로 연결된다. 제1,2스트링(MS1, MS2)은 제1절연막(13)과 제어게이트전극(14)을 포함한다. 제1절연막(13)과 제어게이트전극(14)은 번갈아 수회 적층된다. 메모리스트링은 한 쌍의 셀채널홀(15)을 포함하고, 한 쌍의 셀채널홀(15)은 파이프채널홀(12A)을 통해 서로 연결된다. 셀채널홀(15)과 파이프채널홀(12A)에 의해 U자형 스트링 구조를 갖고, 제1스트링(MS1)과 제2스트링(MS2) 각각은 복수의 메모리셀이 직렬연결된다. 셀채널홀(15) 내부에는 메모리막(16), 셀채널(17A) 및 제2절연막(19)이 매립된다. 파이프채널홀(12A) 내부에는 메모리막(16), 파이프채널(17B) 및 제2절연막(19)이 형성된다. 메모리막(16)은 블록킹막, 전하트랩막, 터널절연막이 적층된다. 각 스트링의 제어게이트전극(14)들은 슬릿(18)에 의해 분리되며, 슬릿(18) 내부에는 제3절연막(20)이 매립된다.
도 1에서는 파이프게이트(12)와 파이프채널(17B)에 의해 메모리스트링 하부에 파이프채널트랜지스터(Pipe Channel Transistor; PC Tr)가 형성된다. 파이프게이트(12)를 형성하기 위해서는 폴리실리콘막 증착, 트렌치 형성, 희생막(실리콘질화막) 형성 및 CMP(Chemical Mechanical Polishing) 등의 공정을 진행해야 한다. CMP 공정시에는 폴리실리콘막을 스탑막(stop layer)으로 실리콘질화막 CMP 또는 실리콘질화막을 스탑막으로 하는 폴리실리콘 CMP 공정이 필요하다. 그러나, 이들 CMP 공정은 균일도(uniformity) 및 재현성 확보가 어려운 공정으로 양산 적용하기에 힘든 측면이 있다.
또한, 파이프채널트랜지스터의 파이프게이트(12)는 메탈게이트를 사용하기 어렵기 때문에 N형 불순물이 도핑된 폴리실리콘(N+ doped PolySilicon)을 사용하게 된다. 메탈게이트를 사용하면, 후속 셀 형성 공정이 불가능하다.
파이프게이트(12)는 프로그램(program)이나 읽기 동작(read)시 턴온 상태로 전환되어야 하는데, 파이프게이트(12)의 턴온 상태 전환시에 메모리스트링의 제어게이트전극(14)이 동시에 턴온이 된다. 이 경우 N형 불순물이 도핑된 폴리실리콘의 저항이 매우 크기 때문에 RC 딜레이(Resistive Capacitance Delay)에 의한 속도 감소가 발생한다.
본 발명은 U자형 스트링 구종서 파이프채널트랜지스터를 사용하지 않고서도 메모리스트링의 스트링들을 전기적으로 연결할 수 있는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 기판에 대해 수직방향으로 연장되는 한 쌍의 주상 셀채널; 상기 한 쌍의 주상 셀채널의 하단부를 연결하는 도우프드 파이프채널; 상기 도우프드 파이프채널이 매립된 상기 기판 상의 절연막; 상기 주상 셀채널의 측면을 둘러싸도록 형성된 메모리막; 상기 주상 셀채널의 측면 및 상기 메모리막을 둘러싸도록 형성된 제어게이트전극; 및 상기 한 쌍의 주상 셀채널 사이의 상기 제어게이트전극을 분리하는 슬릿을 포함하는 것을 특징으로 한다. 상기 주상 셀채널은 언도우프드 폴리실리콘막을 포함하고, 상기 도우프드 파이프채널은 도우프드 폴리실리콘막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 비휘발성 메모리장치 제조 방법은 기판 상에 파이프채널홀을 갖는 절연막과 상기 파이프채널홀에 연결되는 한 쌍의 셀채널홀을 갖는 다층막을 형성하는 단계; 상기 셀채널홀을 매립하는 한 쌍의 주상 셀채널과 상기 한 쌍의 주상 셀채널의 하단부를 연결하는 파이프채널을 형성하는 단계; 상기 파이프채널의 상단부가 관통되도록 상기 다층막을 식각하여 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 상기 파이프채널에 불순물을 도핑하는 단계를 포함하는 것을 특징으로 한다. 상기 파이프채널에 불순물을 도핑하는 단계는 플라즈마도핑을 이용하는 것을 특징으로 한다.
또한, 본 발명의 비휘발성 메모리 장치 제조 방법은 기판 상에 파이프채널홀을 갖는 절연막과 상기 파이프채널홀에 연결되는 한 쌍의 셀채널홀을 갖는 다층막을 형성하는 단계; 상기 셀채널홀을 매립하는 한 쌍의 주상 셀채널과 상기 한 쌍의 주상 셀채널의 하단부를 연결하는 파이프채널을 형성하는 단계; 상기 파이프채널의 상단부가 관통되도록 상기 다층막을 식각하여 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 파이프채널에 연결되며 불순물이 도핑된 도우프드막을 형성하는 단계; 및 상기 불순물을 확산시키는 단계를 포함하는 것을 특징으로 한다. 상기 도우프드막을 형성하는 단계는 상기 슬릿을 포함한 전면에 도우프드 폴리실리막을 형성하는 단계; 상기 도우프드 폴리실리콘막 상에 절연막을 형성하는 단계; 및 상기 절연막과 도우프드 폴리실리콘막을 리세스시키는 단계를 포함하는 것을 특징으로 하고, 상기 도우프드 폴리실리콘막은, N 불순물이 도핑된 폴리실리콘막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 플라즈마도핑 또는 도우프드 폴리실리콘막 추가 형성 공정을 이용하여 한 쌍의 주상 셀채널의 하단부를 연결하는 도우프드 파이프채널을 형성하므로써, 파이프게이트를 형성할 필요가 없으므로 공정이 단순화되는 효과가 있다.
또한, 불순물이 도핑된 도우프드 파이프채널을 사용함에 따라 파이프게이트를 사용하지 않아도 되고, 이에 따라 파이프게이트의 높은 저항에 의한 속도 감소가 발생하지 않으므로 비휘발성 메모리 장치의 동작 속도를 개선시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도이다.
도 2a는 본 발명의 제1실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 2b는 제1실시예에 따른 비휘발성 메모리 장치의 등가회로도이다.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다.
도 4는 본 발명의 제2실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다.
도 6은 본 발명의 제3실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 7a 내지 도 7f는 본 발명의 제3실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다.
도 8은 본 발명의 제4실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 9a 내지 도 9f는 본 발명의 제4실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 제1실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다. 도 2b는 제1실시예에 따른 비휘발성 메모리 장치의 등가회로도이다.
도 2a 및 도 2b를 참조하면, 제1실시예에 따른 비휘발성 메모리 장치는 직렬연결된 복수의 메모리셀을 갖는 제1,2스트링(MS1, MS2)을 포함하고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(30D)에 의해 연결된다.
기판(21)에 대해 수직방향으로 연장되는 한 쌍의 셀채널(30A)이 형성된다. 한 쌍의 셀채널(30A)의 하단부를 연결하는 도우프드 파이프채널(30D)이 형성된다. 도우프드 파이프채널(30D)은 제1,2절연막(22, 24)에 매립된다.
제1 및 제2절연막(22, 24)은 산화막을 포함한다. 제2절연막(24) 내에 파이프채널홀(28)이 형성된다. 파이프채널홀(28)은 행방향으로는 짧고 열방향으로는 긴 개구부를 갖도록 형성된다. 파이프채널홀(28)은 행 방향 및 열 방향으로 소정 간격으로 형성된다. 즉, 파이프채널홀(28)은 행 방향과 열 방향을 포함하는 평면에 매트릭스로 형성된다. 파이프채널홀(28) 내에 도우프드 파이프채널(30D)이 매립된다.
제1,2스트링(MS1, MS2)은 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 포함하고, 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)이 교대로 적층된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행방향으로 연장하고, 열 방향으로는 소정 간격을 갖는 라인 형태로 반복적으로 형성된다. 여기서, 소정 간격은 슬릿(32)에 의해 제공된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행 방향으로 양단에서 계단형상으로 형성된다. 제3절연막(25A, 25B)은 실리콘산화막으로 형성된다. 제어게이트전극(26A, 26B)은 P형 불순물이 도핑된 폴리실리콘(P+ Polysilicon)으로 형성된다.
제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 관통하는 한 쌍의 셀채널홀(27)이 형성된다. 셀채널홀(27)은 파이프채널홀(28)의 열 방향으로 양 끝단 부근의 위치에 정렬하도록 형성된다.
셀채널홀(27)에 한 쌍의 셀채널(cell channel, 30A)이 매립된다. 셀채널(30A)은 내부에 구멍을 갖는 주상형(columna)이다. 도우프드 파이프채널(30D)이 한 쌍의 셀채널(30A)의 하단부를 연결한다. 셀채널(30A)과 도우프드 파이프채널(30D)은 U자형 구조를 이룬다. 셀채널(30A)과 도우프드 파이프채널(30D)은 동일 물질로 형성된다. 셀채널(30A)과 도우프드 파이프채널(30D)은 폴리실리콘막을 포함한다. 셀채널(30A)은 언도우프드(Undoped)이고, 도우프드 파이프채널(30D)은 도우프드(Doped)이다. 즉, 폴리실리콘막을 이용하여 셀채널(30A)과 도우프드 파이프채널(30D)을 형성하되, 셀채널(30A)은 불순물이 도핑되지 않은 언도우프드로 형성하고, 도우프드 파이프채널(30D)는 불순물을 도핑시켜 도우프드로 형성한다. 도우프드 파이프채널(30D)에 도핑된 불순물은 인(Phosphorus) 등의 N형 불순물을 포함한다. 도우프드 파이프채널(30D)은 내부에 공동(Hollow)을 갖고 파이프채널홀(28)에 매립된다. 도우프드 파이프채널(30D)에 도핑된 불순물은 적어도 1019atoms/cm3 이상(1019atoms/cm3～1022atoms/cm3)의 농도를 가질 수 있다.
셀채널(30A)을 에워싸는 메모리막(29A)을 포함한다. 메모리막(29A)은 셀채널(30A)의 측면을 둘러싸도록 형성된다. 또한 파이프채널홀(28)의 벽을 덮도록 메모리막(29B)이 형성된다. 메모리막(29A, 29B)은 블록킹막, 전하트랩막 및 터널절연막으로 이루어진다. 메모리막(29A, 29B)은 메모리게이트절연막이라고도 일컫는다.
한 쌍의 셀채널(30A) 사이의 제어게이트전극(26A, 26B)은 슬릿(32)에 의해 분리된다. 슬릿(32)은 도우프드 파이프채널(30D)의 상단부를 관통하는 깊이를 가질 수 있다. 슬릿(32)의 내부에는 제5절연막(34)이 매립된다. 또한, 제5절연막(34)은 파이프채널홀(28) 내부에서 도우프드 파이프채널(30D)의 표면을 덮는다. 제5절연막(34)이 형성된 파이프채널홀(28)은 공동(Hollow)을 갖는다. 슬릿(32)은 공동을 오픈시키도록 도우프드 파이프채널(30D)의 상단부를 관통할 수 있다.
상술한 바에 따르면, 셀채널(30A), 메모리막(29A) 및 제어게이트전극(26A, 26B)은 메모리셀이 되고, 복수의 메모리셀이 직렬연결된 구조를 갖는다. 하나의 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)으로 이루어지고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(30D)을 통해 서로 연결되어 U자형 메모리 스트링 구조가 된다. 하나의 메모리스트링은 8개의 메모리셀로 이루어지고, 제1 및 제2스트링(MS1, MS2)은 각각 4개의 메모리셀로 이루어진다. 다른 실시예에서, 메모리셀은 16개, 32개 등으로 확장될 수 있다. 각 제어게이트전극(26A, 26B)은 워드라인(WL1～WL8)에 연결된다. 드레인선택트랜지스터(SGD), 소스선택트랜지스터(SGS), 비트라인(BL) 및 소스라인(SL)의 단면구조는 공지된 기술을 참조하기로 한다.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21)을 준비한다. 기판(21)은 반도체기판을 포함하며, 일예로, 실리콘기판을 포함한다.
기판(21) 상에 제1절연막(22)을 형성한다. 제1절연막(22)은 산화막을 포함한다. 바람직하게, 제1절연막(22)은 실리콘산화막을 포함한다.
제1절연막(22) 상에 희생막패턴(23)을 형성한다. 희생막패턴(23)은 절연막을 형성한 후 패터닝 공정에 의해 형성할 수 있다. 희생막패턴(23)은 후속 공정에서 제거되어 파이프채널홀을 제공하는 물질이다. 희생막패턴(23)은 질화막을 포함하며, 특히 실리콘질화막(Silicon nitride)을 포함한다. 희생막패턴(23)은 포토리소그래피 및 식각 방법을 이용하여 형성할 수 있다.
희생막패턴(23)을 포함한 제1절연막(22) 상에 제2절연막(24)을 형성한다. 제2절연막(24)은 산화막을 포함한다. 제2절연막(24)은 실리콘산화막을 포함한다.
도 3b에 도시된 바와 같이, 제2절연막(24)을 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing) 공정을 포함하며, 희생막패턴(23)을 정지막(Stop layer)으로 하여 진행한다. 희생막패턴(23)이 질화막이고, 제2절연막(24)이 산화막이므로, 희생막패턴(23)에서 정지되도록 제2절연막(24)을 평탄화할 수 있다. 희생막패턴(23)을 질화막으로 형성하고, 산화막으로 형성된 제2절연막(24)을 평탄화하므로 CMP 공정의 제어가 용이하다.
위와 같이, CMP 공정을 이용하여 제2절연막(24)을 평탄화하면, 기판(21) 상에 제1절연막(22)과 제2절연막(24)으로 이루어진 절연막이 형성된다. 절연막 내에는 희생막패턴(23)이 매립된다.
도 3c에 도시된 바와 같이, 평탄화된 제2절연막(24) 및 희생막패턴(23) 상부에 제3절연막(25)과 제1도전막(26)을 번갈아 수회 적층한다. 제3절연막(25)은 수직방향으로 적층된 복수의 제어게이트전극간을 상호 분리시키기 위한 분리막이다. 제3절연막(25)은 산화막을 포함하며, 특히 실리콘산화막을 포함한다. 그리고, 제1도전막(26)은 메모리셀의 제어게이트전극으로 기능하는 물질로서, P형 불순물이 고농도로 도핑된 폴리실리콘막(P+ Polysilicon)을 포함한다. 적층하고자 하는 메모리셀의 갯수에 따라 제3절연막(25) 및 제1도전막(26)을 반복 형성하는데, 제1실시예에서는, 설명의 편의를 위하여 4개의 메모리셀이 적층되는 경우에 대해 도시하고 있다.
제3절연막(25)과 제1도전막(26)이 수회 번갈아 적층된 다층막을 '메모리셀스택'이라 약칭하고, 제3절연막(25)이 산화막이고, 제1도전막(26)이 폴리실리콘막이므로, 'OP 스택(Oxide Polysilicon Stack)'이라 약칭한다.
도 3d에 도시된 바와 같이, 제3절연막(25)과 제1도전막(26)의 다층막을 식각하여 희생막패턴(23)의 표면을 노출시키는 셀채널홀(27)을 복수개 형성한다. 여기서, 셀채널홀(27)은 메모리셀의 채널이 형성될 공간으로서, 주상형태를 갖는다. 셀채널홀(27)은 하나의 메모리스트링에서 한 쌍을 이루면서 형성된다.
도 3e에 도시된 바와 같이, 셀채널홀(27) 아래에 노출되어 있는 희생막패턴(23)을 제거한다. 이에 따라, 파이프채널홀(28)이 형성된다. 희생막패턴(23)이 질화막을 포함하므로, 인산(H3PO4) 등을 이용한 습식식각을 실시한다. 파이프채널홀(28)은 제1절연막(22)과 제2절연막(24)의 적층막에 형성되는 구조로서, 파이프채널이 형성될 공간이다. 파이프채널홀(28)에 의해 한 쌍의 셀채널홀(27)이 서로 연결됨에 따라 셀채널홀(28)과 파이프채널홀(28)은 U자 형태(U shape)를 이룬다.
도 3f에 도시된 바와 같이, 셀채널홀(27)과 파이프채널홀(28)을 포함한 전면에 메모리막(29)을 형성한다. 메모리막(29)은 셀채널홀(27)과 파이프채널홀(28)의 벽(wall) 상에 형성된다. 메모리막(29)은 블록킹막, 전하트랩막 및 터널절연막을 포함한다. 블록킹막과 터널절연막은 산화막을 포함하고, 전하트랩막은 질화막을 포함한다. 이에 따라, 메모리절연막(29)은 ONO(Oxide-Nitride-Oxide) 구조를 갖는다. 메모리막(29)은 블록킹막, 전하트랩막, 터널절연막을 순차적으로 적층한다.
메모리막(29) 상에 제2도전막(30)을 형성한다. 제2도전막(30)은 실리콘막을 포함한다. 특히, 제2도전막(30)은 폴리실리콘막을 포함하며, 바람직하게 불순물이 도핑되지 않은 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 제2도전막(30)은 셀채널홀(27)과 파이프채널홀(28) 내에 형성되며, 제2도전막(30)은 그 안에 구멍을 포함한다.
제2도전막(30)의 구멍을 채우기 위해 제4절연막(31)을 형성한다. 제4절연막(31)은 적어도 셀채널홀(27)의 바닥이 막히는 두께로 형성한다. 이와 같이, 셀채널홀(27)의 바닥이 막히도록 제4절연막(31)을 형성하면, 파이프채널홀(28)의 내부에 공동(Hollow)이 형성된다.
도 3g에 도시된 바와 같이, 최상부 제3절연막(25)의 표면이 노출될때까지 제4절연막(31)을 평탄화한다. 평탄화는 CMP 공정을 이용하며, CMP 공정시 제2도전막(30) 및 메모리막(29)도 동시에 평탄화한다. 이와 같은 평탄화에 의해 셀채널홀(27) 및 파이프채널홀(28) 내부에만 메모리막(29A), 제2도전막(30A, 30B) 및 제4절연막(31A)이 잔류한다. 이하, 제2도전막(30A, 30B) 중에서 셀채널홀(27)에 잔류하는 제2도전막은 '셀채널(30A)'이라 하고, 파이프채널홀(28)에 잔류하는 제2도전막은 '파이프채널(30B)'이라 한다.
도 3h에 도시된 바와 같이, 슬릿(Slit, 32)을 형성한다. 슬릿(32)은 제3절연막(25) 및 제1도전막(26)의 다층막을 관통하도록 형성된다. 슬릿(32)은 어느 한 방향으로 연장되도록 형성된다. 슬릿(32) 형성을 위한 패터닝 공정시 파이프채널홀(28)의 상단부에 형성되어 있는 파이프채널(30B), 메모리막(29A) 및 제4절연막(31A)이 식각되는 깊이까지 식각한다. 이에 따라, 파이프채널홀(28)에는 도면부호 '30C', '29B', '31B'와 같이 파이프채널, 메모리막 및 제4절연막이 잔류한다.
상술한 슬릿(32)에 의해 하나의 메모리스트링이 된다. 슬릿(32)에 의해 하나의 메모리스트링마다 하나의 파이프채널(30C)이 대응된다. 하나의 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)으로 분리되고, 제1스트링(MS1)과 제2스트링(MS2)은 제어게이트전극(26A, 26B), 셀채널(30A) 및 메모리막(29A)을 포함한다. 제1스트링(MS1)과 제2스트링(MS2)은 파이프채널(30C)에 의해 연결된다.
셀채널(30A)은 한 쌍을 이루며, 셀채널(30A)의 하단부는 파이프채널(30C)에 의해 서로 연결된다. 셀채널(30A)과 파이프채널(30C)은 U자형의 구조가 된다. 특히, 셀채널(30A)은 한 쌍의 주상형(Pillar type) 구조가 된다. 셀채널(30A) 내부에 제4절연막(31A)이 매립되고, 셀채널(30A)의 측면을 메모리막(29A)이 둘러싸는 구조이므로, 마카로니(Macaroni) 구조가 된다. 셀채널(30A)은 각 메모리셀의 채널로 작용한다.
제1도전막(26)은 제어게이트전극(26A, 26B)이 된다. 제어게이트전극(26A, 26B)은 셀채널(30A)의 측면을 에워싸는 구조이다. 제3절연막(25A, 25B)은 수직방향으로 적층된 제어게이트전극(26A, 26B)간 분리막 역할을 한다. 메모리막(29A)이 전하트랩막을 포함하고, 제어게이트전극(26A, 26B)과 셀채널(30A)이 폴리실리콘막을 포함하므로, SONOS(Silicon Oxide Nitride Silicon) 구조의 메모리셀이 된다. 제1,2스트링(MS1, MS2)은 메모리셀이 수직방향으로 적층된 구조가 된다. 도시하지 않았지만, 제어게이트전극(26A, 26B)의 어느 한 방향의 양끝단은 플러그 및 금속배선을 위한 계단형 구조를 갖는다.
도 3i에 도시된 바와 같이, 파이프채널홀(28)의 내벽에 형성되어 있는 제4절연막(31B)을 제거한다. 제4절연막(31B)은 습식식각에 의해 제거하며, 이에 따라 파이프채널홀(28) 내부에서 파이프채널(30C)의 표면이 노출된다. 제4절연막(31A)은 셀채널홀(27)의 내부에만 잔류한다.
플라즈마도핑(33)을 진행한다. 플라즈마도핑(33)이 슬릿(32)에 의해 노출된 파이프채널홀(28) 내부에서 진행되므로, 파이프채널홀(28)에 형성되어 있는 파이프채널(30C)에 불순물이 도핑된다. 파이프채널(30C)에 도핑되는 불순물은 N형 불순물을 포함한다. 일예로, 플라즈마도핑(33)은 PH3 등의 가스를 이용하여 진행한다. 이에 따라, 파이프채널(30C)에 인(P)이 도핑된다.
플라즈마도핑(33)이 진행된 이후에, 파이프채널(30C)은 불순물이 도핑된 도우프드 파이프채널(Doped pipe channel, 30D)이 된다. 도우프드 파이프채널(30D)은 N형 불순물이 도핑된 폴리실리콘막이 된다. 한 쌍의 셀채널(30A)은 도우프드 파이프채널(30D)에 의해 연결된다. 이에 따라, 도우프드 파이프채널(30D)은 한 쌍의 셀채널(30A)의 하단부를 연결하여 파이프연결(Pipe connection)을 이룬다. 도우프드 파이프채널(30D)은 제1절연막(22)과 제2절연막(24)으로 이루어진 절연막 내에 매립되는 구조가 된다. 도우프드 파이프채널(30D)의 내부에는 공동이 형성될 수 있다.
상술한 바와 같이, 제1실시예는 플라즈마도핑(33)을 이용하여 한 쌍의 셀채널(30A)의 하단부를 연결하는 도우프드 파이프채널(30D)을 형성하고 있다. 즉, 파이프게이트를 사용하지 않고 N형 불순물이 도핑된 폴리실리콘막을 이용한 도우프드 파이프채널(30D)을 형성한다.
따라서, 파이프게이트를 형성할 필요가 없으므로 공정이 단순화된다. 또한, 파이프게이트를 형성하지 않으므로 파이프게이트의 높은 저항에 의한 속도 감소가 발생하지 않는다.
결국, 제1실시예는 파이프채널트랜지스터를 이용하여 이웃하는 한 쌍의 셀채널(30A)을 전기적으로 연결하는 것이 아니라, 도우프드 파이프채널(30D)만을 이용하여 한 쌍의 셀채널(30A)를 전기적으로 연결한다.
도 3j에 도시된 바와 같이, 슬릿(32)을 갭필하는 제5절연막(34)을 형성한 후 CMP 등을 이용하여 평탄화를 실시한다. 제5절연막(34)은 슬릿(32)의 하단부가 막히는 두께로 형성할 수 있다. 제5절연막(34)은 실리콘산화막 등의 산화막을 포함한다.
도시하지 않았지만, 후속하여 선택트랜지스터 형성 공정을 진행한다. 선택트랜지스터는 슬릿(32) 형성전에 형성하는 것도 가능하다.
제어게이트전극(26A, 26B)의 측벽을 실리사이드화 하는 경우에는 다음과 같은 공정으로 진행한다.
제5절연막(34)을 형성하기 전에, 슬릿(32)에 의해 파이프채널홀(28)의 상단부가 오픈된 상태에서 금속막을 증착하는 경우 파이프채널홀(28) 내부에도 금속실리사이드가 형성된다. 따라서, 실리콘질화막(실리콘산화막)을 증착하여 파이프채널홀(28) 내부를 완전히 채운후 실리사이드 공정을 진행하고, 이후 실리콘질화막을 스트립한다. 이렇게 함으로써 실리사이드 공정시 도우프드 파이프채널(30D)이 실리사이드화되는 것을 억제한다.
도 4는 본 발명의 제2실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 4를 참조하면, 제2실시예에 따른 비휘발성 메모리 장치는 직렬연결된 복수의 메모리셀을 갖는 제1,2스트링(MS1, MS2)을 포함하고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(41D)에 의해 연결된다.
기판(21)에 대해 수직방향으로 연장되는 한 쌍의 셀채널(41A)이 형성된다. 한 쌍의 셀채널(41A)의 하단부를 연결하는 도우프드 파이프채널(41D)이 형성된다. 도우프드 파이프채널(41D)은 제1,2절연막(22, 24)에 매립된다.
제1 및 제2절연막(22, 24)은 산화막을 포함한다. 제2절연막(24) 내에 파이프채널홀(28)이 형성된다. 파이프채널홀(28)은 행방향으로는 짧고 열방향으로는 긴 개구부를 갖도록 형성된다. 파이프채널홀(28)은 행 방향 및 열 방향으로 소정 간격으로 형성된다. 즉, 파이프채널홀(28)은 행 방향과 열 방향을 포함하는 평면에 매트릭스로 형성된다. 파이프채널홀(28) 내에 도우프드 파이프채널(41D)이 매립된다.
제1,2스트링(MS1, MS2)은 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 포함하고, 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)이 교대로 적층된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행방향으로 연장하고, 열 방향으로는 소정 간격을 갖는 라인 형태로 반복적으로 형성된다. 여기서, 소정 간격은 슬릿(32)에 의해 제공된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행 방향으로 양단에서 계단형상으로 형성된다. 제3절연막(25A, 25B)은 실리콘산화막으로 형성된다. 제어게이트전극(26A, 26B)은 P형 불순물이 도핑된 폴리실리콘(P+ Polysilicon)으로 형성된다.
제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 관통하는 한 쌍의 셀채널홀(27)이 형성된다. 셀채널홀(27)은 파이프채널홀(28)의 열 방향으로 양 끝단 부근의 위치에 정렬하도록 형성된다.
셀채널홀(27)에 한 쌍의 셀채널(41A)이 매립된다. 셀채널(41A)은 주상형이고, 내부에 구멍이 없이 셀채널홀(27)을 완전히 매립하는 형태이다. 도우프드 파이프채널(41D)이 한 쌍의 셀채널(41A)의 하단부를 연결한다. 셀채널(41A)과 도우프드 파이프채널(41D)은 U자형 구조를 이룬다. 셀채널(41A)과 도우프드 파이프채널(41D)은 동일 물질로 형성된다. 셀채널(41A)과 도우프드 파이프채널(41D)은 폴리실리콘막을 포함한다. 셀채널(41A)은 언도우프드(Undoped)이고, 도우프드 파이프채널(41D)은 도우프드(Doped)이다. 즉, 폴리실리콘막을 이용하여 셀채널(41A)과 도우프드 파이프채널(41D)을 형성하되, 셀채널(41A)은 불순물이 도핑되지 않은 언도우프드로 형성하고, 도우프드 파이프채널(41D)는 불순물을 도핑시켜 도우프드로 형성한다. 도우프드 파이프채널(41D)에 도핑된 불순물은 인(Phosphorus) 등의 N형 불순물을 포함한다. 도우프드 파이프채널(41D)은 내부에 공동(Hollow)을 갖고 파이프채널홀(28)에 매립된다. 도우프드 파이프채널(41D)에 도핑된 불순물은 적어도 1019atoms/cm3 이상(1019atoms/cm3～1022atoms/cm3)의 농도를 가질 수 있다.
셀채널(41A)을 에워싸는 메모리막(29A)을 포함한다. 메모리막(29A)은 셀채널(41A)의 측면을 둘러싸도록 형성된다. 또한 파이프채널홀(28)의 벽을 덮도록 메모리막(29B)이 형성된다. 메모리막(29A, 29B)은 블록킹막, 전하트랩막 및 터널절연막으로 이루어진다. 메모리막(29A, 29B)은 메모리게이트절연막이라고도 일컫는다.
한 쌍의 셀채널(41A) 사이의 제어게이트전극(26A, 26B)은 슬릿(42)에 의해 분리된다. 슬릿(42)은 도우프드 파이프채널(41D)의 상단부를 관통하는 깊이를 가질 수 있다. 슬릿(42)의 내부에는 제4절연막(44)이 매립된다. 또한, 제4절연막(44)은 파이프채널홀(28) 내부에서 도우프드 파이프채널(41D)의 표면을 덮는다. 제4절연막(44)이 형성된 파이프채널홀(28)은 공동(Hollow)을 갖는다. 슬릿(42)은 공동을 오픈시키도록 도우프드 파이프채널(41D)의 상단부를 관통할 수 있다.
상술한 바에 따르면, 셀채널(41A), 메모리막(29A) 및 제어게이트전극(26A, 26B)은 메모리셀이 되고, 복수의 메모리셀이 직렬연결된 구조를 갖는다. 하나의 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)으로 이루어지고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(41D)을 통해 서로 연결되어 U자형 메모리 스트링 구조가 된다. 하나의 메모리스트링은 8개의 메모리셀로 이루어지고, 제1 및 제2스트링(MS1, MS2)은 각각 4개의 메모리셀로 이루어진다. 다른 실시예에서, 메모리셀은 16개, 32개 등으로 확장될 수 있다. 각 제어게이트전극(26A, 26B)은 워드라인에 연결된다. 드레인선택트랜지스터(SGD), 소스선택트랜지스터(SGS), 비트라인(BL) 및 소스라인(SL)의 단면구조는 공지된 기술을 참조하기로 한다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다. 셀채널홀과 파이프채널홀까지의 형성 방법은 제1실시예에 따른 방법과 동일하다.
도 5a에 도시된 바와 같이, 셀채널홀(27)과 파이프채널홀(28)을 포함한 전면에 메모리막(29)을 형성한다. 메모리막(29)은 셀채널홀(27)과 파이프채널홀(28)의 벽(wall) 상에 형성된다. 메모리막(29)은 블록킹막, 전하트랩막 및 터널절연막을 포함한다. 블록킹막과 터널절연막은 산화막을 포함하고, 전하트랩막은 질화막을 포함한다. 이에 따라, 메모리막(29)은 ONO(Oxide-Nitride-Oxide) 구조를 갖는다. 메모리막(29)은 블록킹막, 전하트랩막, 터널절연막을 순차적으로 적층한다.
메모리막(29) 상에 제2도전막(41)을 형성한다. 제2도전막(41)은 실리콘막을 포함한다. 특히, 제2도전막(41)은 폴리실리콘막을 포함하며, 바람직하게 불순물이 도핑되지 않은 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 제2도전막(41)은 셀채널홀(27)과 파이프채널홀(28) 내에 형성되며, 셀채널홀(27)의 내부를 매립하도록 형성된다. 이에 따라, 셀채널홀(27)의 바닥이 막히는 순간부터 파이프채널홀(28)에서는 더이상 제2도전막이 형성되지 않고, 셀채널홀(27)의 내부에서는 제2도전막(41)이 매립된다. 파이프채널홀(28) 내부에서는 제2도전막(41)이 공동을 갖고 형성되고, 셀채널홀(27) 내부에서는 제2도전막(41)이 매립된다.
도 5b에 도시된 바와 같이, 최상부 제3절연막(25)의 표면이 노출될때까지 제2도전막(41)을 평탄화한다. 평탄화는 CMP 공정을 이용하며, CMP 공정시 메모리막(29)도 동시에 평탄화한다. 이와 같은 평탄화에 의해 셀채널홀(27) 및 파이프채널홀(28) 내부에만 메모리막(29A), 제2도전막(41A, 41B)이 잔류한다. 이하, 제2도전막(41A, 41B) 중에서 셀채널홀(27)에 잔류하는 제2도전막은 '셀채널(41A)'이라 하고, 파이프채널홀(28)에 잔류하는 제2도전막은 '파이프채널(41B)'이라 한다. 셀채널(41A)과 파이프채널(41B)은 U자형의 구조가 된다. 특히, 셀채널(41A)은 주상형(Pillar type) 구조가 된다. 주상형의 셀채널(41A)의 측면을 메모리막(29A)이 둘러싸는 구조가 된다. 셀채널(41A)은 각 메모리셀의 채널로 작용한다. 파이프채널(41B)은 주상형의 셀채널(41A)의 하단부를 연결한다. 이에 따라 한 쌍의 셀채널(41A)의 하단부를 파이프채널(41B)이 연결하여 U자형 구조가 된다.
도 5c에 도시된 바와 같이, 슬릿(42)을 형성한다. 슬릿(42)은 제3절연막(25) 및 제1도전막(26)의 다층막을 관통하도록 형성된다. 슬릿(42)은 어느 한 방향으로 연장된도록 형성된다. 슬릿(42) 형성을 위한 패터닝 공정시 파이프채널홀(28)의 상단부에 형성되어 있는 파이프채널(41B) 및 메모리막(29A)이 식각되는 깊이까지 식각한다. 이에 따라, 파이프채널홀(28) 내부에는 도면부호 '41C', '29B'와 같이 파이프채널, 메모리막이 잔류한다.
상술한 슬릿(32)에 의해 하나의 메모리스트링이 형성된다. 하나의 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)으로 분리되고, 제1스트링(MS1)과 제2스트링(MS2)은 복수의 제어게이트전극(26A, 26B)과 셀채널(41A)을 갖는다. 제1스트링(MS1)과 제2스트링(MS2)은 파이프채널(41C)에 의해 연결된다.
셀채널(41A)은 한 쌍을 이루며, 셀채널(41A)의 하단부는 파이프채널(41C)에 의해 서로 연결된다. 셀채널(41A)과 파이프채널(41C)은 U자형의 구조가 된다. 특히, 셀채널(41A)은 한 쌍의 주상형(Pillar type) 구조가 된다. 셀채널(41A)의 측면을 메모리막(29A)이 둘러싸는 구조가 된다. 셀채널(41A)은 각 메모리셀의 채널로 작용한다.
제1도전막(26)은 제어게이트전극(26A, 26B)이 된다. 제어게이트전극(26A, 26B)은 셀채널(41A)의 측면을 에워싸는 구조이다. 제3절연막(25A, 25B)은 수직방향으로 적층된 제어게이트전극(26A, 26B)간 분리막 역할을 한다. 메모리막(29A)이 전하트랩막을 포함하고, 제어게이트전극(26A, 26B)과 셀채널(41A)이 폴리실리콘막을 포함하므로, SONOS(Silicon Oxide Nitride Silicon) 구조의 메모리셀이 된다. 제1,2스트링(MS1, 2O2B)은 메모리셀이 수직방향으로 적층된 구조가 된다. 도시하지 않았지만, 제어게이트전극(26A, 26B)의 양끝단은 플러그 및 금속배선을 위한 계단형 구조를 갖는다.
도 5d에 도시된 바와 같이, 플라즈마도핑(43)을 진행한다. 플라즈마도핑(43)이 슬릿(42)에 의해 노출된 파이프채널홀(28) 내부에서 진행되므로, 파이프채널홀(28)에 형성되어 있는 파이프채널(41C)에 불순물이 도핑된다. 파이프채널(41C)에 도핑되는 불순물은 N형 불순물을 포함한다. 일예로, 플라즈마도핑(43)은 PH3 등의 가스를 이용하여 진행한다. 이에 따라, 파이프채널(41C)에 인(P)이 도핑된다.
플라즈마도핑(43)이 진행된 이후에, 파이프채널(41C)은 불순물이 도핑된 도우프드 파이프채널(Doped pipe channel, 41D)이 된다. 도우프드 파이프채널(41D)은 N형 불순물이 도핑된 폴리실리콘막이 된다. 한 쌍의 셀채널(41A)은 도우프드 파이프채널(41D)에 의해 연결된다. 이에 따라, 도우프드 파이프채널(41D)은 한 쌍의 셀채널(41A)의 하단부를 연결하여 파이프연결(Pipe connection)을 이룬다. 도우프드 파이프채널(41D)은 제1절연막(22)과 제2절연막(24)으로 이루어진 절연막 내에 매립되는 구조가 된다. 도우프드 파이프채널(41D)의 내부에는 공동이 형성될 수 있다.
상술한 바와 같이, 제2실시예는 플라즈마도핑(43)을 이용하여 한 쌍의 셀채널(41A)의 하단부를 연결하는 도우프드 파이프채널(41D)을 형성하고 있다. 즉, 파이프게이트를 사용하지 않고 N형 불순물이 도핑된 폴리실리콘막을 이용한 도우프드 파이프채널(41D)을 형성한다.
따라서, 파이프게이트를 형성할 필요가 없으므로 공정이 단순화된다. 또한, 파이프게이트를 형성하지 않으므로, 파이프게이트의 높은 저항에 의한 속도 감소가 발생하지 않는다.
결국, 제2실시예는 파이프채널트랜지스터를 이용하여 이웃하는 한 쌍의 셀채널(41A)을 전기적으로 연결하는 것이 아니라, 도우프드 파이프채널(41D)만을 이용하여 한 쌍의 셀채널(41A)을 전기적으로 연결한다.
도 5e에 도시된 바와 같이, 슬릿(42)을 갭필하는 제4절연막(44)을 형성한 후 CMP 등을 이용하여 평탄화를 실시한다.
도시하지 않았지만, 후속하여 선택트랜지스터 형성 공정을 진행한다. 선택트랜지스터는 슬릿 형성전에 형성하는 것도 가능하다.
도 6은 본 발명의 제3실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 6을 참조하면, 제3실시예에 따른 비휘발성 메모리 장치는 직렬연결된 복수의 메모리셀을 갖는 제1,2스트링(MS1, MS2)을 포함하고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(58)에 의해 연결된다.
기판(21)에 대해 수직방향으로 연장되는 한 쌍의 셀채널(51A)이 형성된다. 한 쌍의 셀채널(51A)의 하단부를 연결하는 도우프드 파이프채널(58)이 형성된다. 도우프드 파이프채널(58)은 제1,2절연막(22, 24)에 매립된다.
제1 및 제2절연막(22, 24)은 산화막을 포함한다. 제2절연막(24) 내에 파이프채널홀(28)이 형성된다. 파이프채널홀(28)은 행방향으로는 짧고 열방향으로는 긴 개구부를 갖도록 형성된다. 파이프채널홀(28)은 행 방향 및 열 방향으로 소정 간격으로 형성된다. 즉, 파이프채널홀(28)은 행 방향과 열 방향을 포함하는 평면에 매트릭스로 형성된다. 파이프채널홀(28) 내에 도우프드 파이프채널(58)이 매립된다.
제1,2스트링(MS1, MS2)은 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 포함하고, 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)이 교대로 적층된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행방향으로 연장하고, 열 방향으로는 소정 간격을 갖는 라인 형태로 반복적으로 형성된다. 여기서, 소정 간격은 슬릿(53)에 의해 제공된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행 방향으로 양단에서 계단형상으로 형성된다. 제3절연막(25A, 25B)은 실리콘산화막으로 형성된다. 제어게이트전극(26A, 26B)은 P형 불순물이 도핑된 폴리실리콘(P+ Polysilicon)으로 형성된다.
제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 관통하는 한 쌍의 셀채널홀(27)이 형성된다. 셀채널홀(27)은 파이프채널홀(28)의 열 방향으로 양 끝단 부근의 위치에 정렬하도록 형성된다.
셀채널홀(27)에 한 쌍의 셀채널(cell channel, 51A)이 매립된다. 셀채널(51A)은 내부에 구멍을 갖는 주상형(columna)이다. 도우프드 파이프채널(58)이 한 쌍의 셀채널(51A)의 하단부를 연결한다. 셀채널(51A)과 도우프드 파이프채널(58)은 U자형 구조를 이룬다. 셀채널(51A)과 도우프드 파이프채널(58)은 동일 물질로 형성된다. 셀채널(51A)과 도우프드 파이프채널(58)은 폴리실리콘막을 포함한다. 셀채널(51A)은 언도우프드(Undoped)이고, 도우프드 파이프채널(58)은 도우프드(Doped)이다. 즉, 폴리실리콘막을 이용하여 셀채널(51A)과 도우프드 파이프채널(58)을 형성하되, 셀채널(51A)은 불순물이 도핑되지 않은 언도우프드로 형성하고, 도우프드 파이프채널(58)은 불순물을 도핑시켜 도우프드로 형성한다. 도우프드 파이프채널(58)에 도핑된 불순물은 인(Phosphorus) 등의 N형 불순물을 포함한다. 도우프드 파이프채널(58)은 내부에 공동(Hollow)을 갖고 파이프채널홀(28)에 매립된다. 도우프드 파이프채널(58)의 내부에는 제5절연막(55A)이 채워져 있다. 도우프드 파이프채널(58)과 제5절연막(55A)은 슬릿(53)의 하단부를 채우는 높이를 갖는다. 도우프드 파이프채널(58)에 도핑된 불순물은 적어도 1019atoms/cm3 이상(1019atoms/cm3～1022atoms/cm3)의 농도를 가질 수 있다.
셀채널(51A)을 에워싸는 메모리막(29A)을 포함한다. 메모리막(29A)은 셀채널(51A)의 측면을 둘러싸도록 형성된다. 또한 파이프채널홀(28)의 벽을 덮도록 메모리막(29B)이 형성된다. 메모리막(29A, 29B)은 블록킹막, 전하트랩막 및 터널절연막으로 이루어진다. 메모리막(29A, 29B)은 메모리게이트절연막이라고도 일컫는다.
한 쌍의 셀채널(51A) 사이의 제어게이트전극(26A, 26B)은 슬릿(53)에 의해 분리된다. 슬릿(53)은 도우프드 파이프채널(58)의 상단부에 이르는 깊이를 가질 수 있다.
상술한 바에 따르면, 셀채널(51A), 메모리막(29A) 및 제어게이트전극(26A, 26B)은 메모리셀이 되고, 복수의 메모리셀이 직렬연결된 구조를 갖는다. 하나의 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)으로 이루어지고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(58)을 통해 서로 연결되어 U자형 메모리 스트링 구조가 된다. 하나의 메모리스트링은 8개의 메모리셀로 이루어지고, 제1 및 제2스트링(MS1, MS2)은 각각 4개의 메모리셀로 이루어진다. 다른 실시예에서, 메모리셀은 16개, 32개 등으로 확장될 수 있다. 각 제어게이트전극(26A, 26B)은 워드라인에 연결된다. 드레인선택트랜지스터(SGD), 소스선택트랜지스터(SGS), 비트라인(BL) 및 소스라인(SL)의 단면구조는 공지된 기술을 참조하기로 한다.
도 7a 내지 도 7f는 본 발명의 제3실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다. 셀채널홀과 파이프채널홀까지의 형성 방법은 제1실시예에 따른 방법과 동일하다.
도 7a에 도시된 바와 같이, 셀채널홀(27)과 파이프채널홀(28)을 포함한 전면에 메모리막(29)을 형성한다. 메모리막(29)은 셀채널홀(27)과 파이프채널홀(28)의 벽(wall) 상에 형성된다. 메모리막(29)은 블록킹막, 전하트랩막 및 터널절연막을 포함한다. 블록킹막과 터널절연막은 산화막을 포함하고, 전하트랩막은 질화막을 포함한다. 이에 따라, 메모리막(29)은 ONO(Oxide-Nitride-Oxide) 구조를 갖는다. 메모리막(29)은 블록킹막, 전하트랩막, 터널절연막을 순차적으로 적층한다.
메모리막(29) 상에 제2도전막(51)을 형성한다. 제2도전막(51)은 실리콘막을 포함한다. 특히, 제2도전막(51)은 폴리실리콘막을 포함하며, 바람직하게 불순물이 도핑되지 않은 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 제2도전막(51)은 셀채널홀(27)과 파이프채널홀(28) 내에 형성되며, 제2도전막(51)은 그 안에 구멍을 포함한다.
이어서, 제2도전막(51)의 구멍을 채우기 위해 제4절연막(52)을 형성한다. 제4절연막(52)은 적어도 셀채널홀(27)의 바닥이 막히는 두께로 형성한다. 이와 같이, 셀채널홀(27)의 바닥이 막히도록 제4절연막(52)을 형성하면, 파이프채널홀(28)의 내부에 공동(Hollow)이 형성된다.
도 7b에 도시된 바와 같이, 최상부 제3절연막(25)의 표면이 노출될때까지 제4절연막(52)을 평탄화한다. 평탄화는 CMP 공정을 이용하며, CMP 공정시 제2도전막(51) 및 메모리막(29)도 동시에 평탄화한다.
이와 같은 평탄화에 의해 셀채널홀(27) 및 파이프채널홀(28) 내부에만 메모리막(29A), 제2도전막(51A, 51B) 및 제4절연막(52A)이 잔류한다. 이하, 제2도전막(51A, 51B) 중에서 셀채널홀(27)에 잔류하는 제2도전막은 '셀채널(51A)'이라 하고, 파이프채널홀(28)에 잔류하는 제2도전막은 '파이프채널(51B)'이라 한다.
메모리막(29A), 셀채널(51A) 및 제4절연막(52A)은 U자형의 구조가 된다. 특히, 셀채널(51A)은 주상형(Pillar type) 구조가 된다. 셀채널(51A) 내부에 제4절연막(52A)이 매립되고, 셀채널(51A)의 측면을 메모리막(29A)이 둘러싸는 구조이므로, 마카로니(Macaroni) 구조가 된다. 셀채널(51A)은 각 메모리셀의 채널로 작용한다. 파이프채널홀(28)에 매립된 파이프채널(51B)은 한 쌍의 셀채널(51A)의 하단부를 연결한다.
도 7c에 도시된 바와 같이, 슬릿(53)을 형성한다. 슬릿(53)은 제3절연막(25) 및 제1도전막(26)의 다층막을 관통하도록 형성된다. 슬릿(53)은 어느 한 방향으로 연장된도록 형성된다. 슬릿(53) 형성을 위한 패터닝 공정시 파이프채널홀(28)의 상단부에 형성되어 있는 파이프채널(51B), 메모리막(29A) 및 제4절연막(51A)이 식각되는 깊이까지 식각한다. 이에 따라, 파이프채널홀(28)에는 도면부호 '51C', '29B', '52B'와 같이 파이프채널, 메모리막 및 제4절연막이 잔류한다.
상술한 슬릿(53)에 의해 제1,2스트링(MS1, MS2)으로 이루어진 하나의 메모리스트링이 형성되고, 제1도전막(26)은 제어게이트전극(26A, 26B)이 된다. 제3절연막(25A, 25B)은 수직방향으로 적층된 제어게이트전극(26A, 26B)간 분리막 역할을 한다. 메모리막(29A)이 전하트랩막을 포함하고, 제어게이트전극(26A, 26B)과 셀채널(51A)이 폴리실리콘막을 포함하므로, SONOS(Silicon Oxide Nitride Silicon) 구조의 메모리셀이 된다. 제1,2스트링(MS1, MS2)은 메모리셀이 수직방향으로 적층된 구조가 된다. 도시하지 않았지만, 제어게이트전극(26A, 26B)의 일측 끝단은 플러그 및 금속배선을 위한 계단형 구조를 갖는다.
도 7d에 도시된 바와 같이, 파이프채널홀(28) 내부에 형성되어 있는 제4절연막(52B)을 제거한다. 제4절연막(52B)은 습식식각에 의해 제거하며, 이에 따라 파이프채널(51C)이 노출된다. 셀채널홀(27) 내부에만 제4절연막(52A)이 잔류한다.
이어서, 슬릿(53)을 포함한 전면에 제3도전막(54)을 형성한다. 제3도전막(54)은 폴리실리콘막을 포함하며, 특히 고농도의 불순물이 도핑된 폴리실리콘막을 포함한다. 제3도전막(54)은 파이프채널홀(28) 내부의 파이프채널(51C) 표면 상에도 형성된다.
이어서, 제3도전막(54) 상에 슬릿(53) 및 파이프채널홀(28) 내부를 채우도록 제5절연막(55)을 형성한다. 제5절연막(55)은 실리콘산화막 또는 실리콘질화막을 포함한다.
도 7e에 도시된 바와 같이, 제5절연막(55)을 일부 스트립하여 리세스(56)시킨다. 이에 따라, 제5절연막(55A)은 최하부 제3절연막(25A, 25B)의 측벽 부근을 채우는 높이가 된다. 즉, 슬릿(53)의 하단부를 채우는 높이가 된다.
이어서, 제5절연막(55A)에 의해 노출된 제3도전막(54)을 선택적으로 제거하여 리세스시킨다. 이에 따라, 제3도전막(54A)도 슬릿(53)의 하단부를 채우는 높이가 되고, 제5절연막(55A)의 높이와 동일하거나 더 낮게 제어해도 된다. 그 높이는 적어도 파이프채널홀(28) 내부에 형성된 파이프채널(51C)과 연결되는 높이가 되면 된다. 리세스된 제3도전막(54A)은 이웃하는 한 쌍의 셀채널(51A)의 하단부, 바람직하게는 파이프채널(51C)을 연결하는 형태로 잔류한다.
도 7f에 도시된 바와 같이, 후속하여 열처리(57)를 실시한다. 이에 따라, 제3도전막(54A)에 도핑된 불순물이 확산되고, 특히 파이프채널홀(28) 내부에 형성된 파이프채널(51C)까지 확산된다. 이에 따라, 제3도전막과 파이프채널은 동일하게 불순물이 도핑된다. 결국, 열처리(57) 이후의 파이프채널은 도면부호 '58'과 같이 셀채널(51A)의 하단부를 연결하며, 불순물이 도핑된 도우프드 파이프채널(58)이 된다.
도시하지 않았지만, 후속하여 선택트랜지스터 형성 공정을 진행한다. 선택트랜지스터는 슬릿 형성전에 형성하는 것도 가능하다.
상술한 바와 같이, 제3실시예는 고농도 불순물이 도핑된 제3도전막(54A) 및 열처리(57)을 이용하여 한 쌍의 채널(51A)의 하단부를 연결하는 도우프드 파이프채널(58)을 형성하고 있다. 즉, 파이프게이트를 사용하지 않고 N형 불순물이 도핑된 폴리실리콘막 및 열처리를이용하여 도우프드 파이프채널(58)을 형성한다.
따라서, 파이프게이트를 형성할 필요가 없으므로 공정이 단순화된다. 또한, 파이프게이트를 형성하지 않으므로 파이프게이트의 높은 저항에 의한 속도 감소가 발생하지 않는다.
도 8은 본 발명의 제4실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 구조를 도시한 단면도이다.
도 8을 참조하면, 제3실시예에 따른 비휘발성 메모리 장치는 직렬연결된 복수의 메모리셀을 갖는 제1,2스트링(MS1, MS2)을 포함하고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(67)에 의해 연결된다.
기판(21)에 대해 수직방향으로 연장되는 한 쌍의 셀채널(61A)이 형성된다. 한 쌍의 셀채널(61A)의 하단부를 연결하는 도우프드 파이프채널(67)이 형성된다. 도우프드 파이프채널(67)은 제1,2절연막(22, 24)에 매립된다.
제1 및 제2절연막(22, 24)은 산화막을 포함한다. 제2절연막(24) 내에 파이프채널홀(28)이 형성된다. 파이프채널홀(28)은 행방향으로는 짧고 열방향으로는 긴 개구부를 갖도록 형성된다. 파이프채널홀(28)은 행 방향 및 열 방향으로 소정 간격으로 형성된다. 즉, 파이프채널홀(28)은 행 방향과 열 방향을 포함하는 평면에 매트릭스로 형성된다. 파이프채널홀(28) 내에 도우프드 파이프채널(67)이 매립된다.
제1,2스트링(MS1, MS2)은 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 포함하고, 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)이 교대로 적층된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행방향으로 연장하고, 열 방향으로는 소정 간격을 갖는 라인 형태로 반복적으로 형성된다. 여기서, 소정 간격은 슬릿(62)에 의해 제공된다. 제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)은 행 방향으로 양단에서 계단형상으로 형성된다. 제3절연막(25A, 25B)은 실리콘산화막으로 형성된다. 제어게이트전극(26A, 26B)은 P형 불순물이 도핑된 폴리실리콘(P+ Polysilicon)으로 형성된다.
제3절연막(25A, 25B)과 제어게이트전극(26A, 26B)을 관통하는 한 쌍의 셀채널홀(27)이 형성된다. 셀채널홀(27)은 파이프채널홀(28)의 열 방향으로 양 끝단 부근의 위치에 정렬하도록 형성된다.
셀채널홀(27)에 한 쌍의 셀채널(cell channel, 61A)이 매립된다. 셀채널(61A)은 내부에 구멍이 없이 셀채널홀(27)을 완전히 매립한 주상형(columna)이다. 도우프드 파이프채널(67)이 한 쌍의 셀채널(61A)의 하단부를 연결한다. 셀채널(61A)과 도우프드 파이프채널(67)은 U자형 구조를 이룬다. 셀채널(61A)과 도우프드 파이프채널(67)은 동일 물질로 형성된다. 셀채널(61A)과 도우프드 파이프채널(67)은 폴리실리콘막을 포함한다. 셀채널(61A)은 언도우프드(Undoped)이고, 도우프드 파이프채널(67)은 도우프드(Doped)이다. 즉, 폴리실리콘막을 이용하여 셀채널(61A)과 도우프드 파이프채널(67)을 형성하되, 셀채널(61A)은 불순물이 도핑되지 않은 언도우프드로 형성하고, 도우프드 파이프채널(67)은 불순물을 도핑시켜 도우프드로 형성한다. 도우프드 파이프채널(67)에 도핑된 불순물은 인(Phosphorus) 등의 N형 불순물을 포함한다. 도우프드 파이프채널(67)은 내부에 공동(Hollow)을 갖고 파이프채널홀(28)에 매립된다. 도우프드 파이프채널(67)의 내부에는 제4절연막(64A)이 채워져 있다. 도우프드 파이프채널(67)과 제4절연막(64A)은 슬릿(62)의 하단부를 채우는 높이를 갖는다. 도우프드 파이프채널(67)에 도핑된 불순물은 적어도 1019atoms/cm3 이상(1019atoms/cm3～1022atoms/cm3)의 농도를 가질 수 있다.
셀채널(61A)을 에워싸는 메모리막(29A)을 포함한다. 메모리막(29A)은 셀채널(61A)의 측면을 둘러싸도록 형성된다. 또한 파이프채널홀(28)의 벽을 덮도록 메모리막(29B)이 형성된다. 메모리막(29A, 29B)은 블록킹막, 전하트랩막 및 터널절연막으로 이루어진다. 메모리막(29A, 29B)은 메모리게이트절연막이라고도 일컫는다.
한 쌍의 셀채널(61A) 사이의 제어게이트전극(26A, 26B)은 슬릿(62)에 의해 분리된다. 슬릿(62)은 도우프드 파이프채널(67)의 상단부에 이르는 깊이를 가질 수 있다.
상술한 바에 따르면, 셀채널(61A), 메모리막(29A) 및 제어게이트전극(26A, 26B)은 메모리셀이 되고, 복수의 메모리셀이 직렬연결된 구조를 갖는다. 하나의 메모리스트링은 제1스트링(MS1)과 제2스트링(MS2)으로 이루어지고, 제1스트링(MS1)과 제2스트링(MS2)은 도우프드 파이프채널(67)을 통해 서로 연결되어 U자형 메모리 스트링 구조가 된다. 하나의 메모리스트링은 8개의 메모리셀로 이루어지고, 제1 및 제2스트링(MS1, MS2)은 각각 4개의 메모리셀로 이루어진다. 다른 실시예에서, 메모리셀은 16개, 32개 등으로 확장될 수 있다. 각 제어게이트전극(26A, 26B)은 워드라인에 연결된다. 드레인선택트랜지스터(SGD), 소스선택트랜지스터(SGS), 비트라인(BL) 및 소스라인(SL)의 단면구조는 공지된 기술을 참조하기로 한다.
도 9a 내지 도 9f는 본 발명의 제4실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조 방법을 도시한 공정 단면도이다. 셀채널홀과 파이프채널홀까지의 형성 방법은 제1실시예에 따른 방법과 동일하다.
도 9a에 도시된 바와 같이, 셀채널홀(27)과 파이프채널홀(28)을 포함한 전면에 메모리막(29)을 형성한다. 메모리막(29)은 셀채널홀(27)과 파이프채널홀(28)의 벽(wall) 상에 형성된다. 메모리막(29)은 블록킹막, 전하트랩막 및 터널절연막을 포함한다. 블록킹막과 터널절연막은 산화막을 포함하고, 전하트랩막은 질화막을 포함한다. 이에 따라, 메모리막(29)은 ONO(Oxide-Nitride-Oxide) 구조를 갖는다. 메모리막(29)은 블록킹막, 전하트랩막, 터널절연막을 순차적으로 적층한다.
메모리막(29) 상에 제2도전막(61)을 형성한다. 제2도전막(61)은 실리콘막을 포함한다. 특히, 제2도전막(61)은 폴리실리콘막을 포함하며, 바람직하게 불순물이 도핑되지 않은 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 제2도전막(61)은 셀채널홀(27)과 파이프채널홀(28) 내에 형성되며, 셀채널홀(27)의 내부를 매립하도록 형성된다. 이에 따라, 셀채널홀(27)의 바닥이 막히는 순간부터 파이프채널홀(28)에서는 더이상 제2도전막이 형성되지 않고, 셀채널홀(27)의 내부에만 제2도전막(61)이 매립된다.
도 9b에 도시된 바와 같이, 최상부 제3절연막(25)의 표면이 노출될때까지 제2도전막(61)을 평탄화한다. 평탄화는 CMP 공정을 이용하며, CMP 공정시 메모리막(29)도 동시에 평탄화한다. 이와 같은 평탄화에 의해 셀채널홀(27) 및 파이프채널홀(28) 내부에만 메모리막(29A), 셀채널(61A) 및 파이프채널(61B)이 잔류한다. 셀채널(61A)과 파이프채널(61B)은 U자형의 구조가 된다. 특히, 셀채널(61A)은 주상형(Pillar type) 구조가 된다. 주상형의 셀채널(61A)의 측면을 메모리막(29A)이 둘러싸는 구조가 된다. 셀채널(61A)은 각 메모리셀의 채널로 작용한다.
도 9c에 도시된 바와 같이, 슬릿(62)을 형성한다. 슬릿(62)은 제3절연막(25) 및 제1도전막(26)의 다층막을 관통하도록 형성된다. 슬릿(62)은 어느 한 방향으로 연장된도록 형성된다. 슬릿(62) 형성을 위한 패터닝 공정시 파이프채널홀(28)의 상단부에 형성되어 있는 파이프채널(61B) 및 메모리막(29A)이 식각되는 깊이까지 식각한다. 이에 따라, 파이프채널홀(28) 내부에서 파이프채널과 메모리막은 도면부호 '61C', '29B'와 같이 잔류한다.
상술한 슬릿(62)에 의해 제1,2스트링(MS1, MS2)으로 이루어진 메모리스트링이 형성되고, 제1도전막(26)은 제어게이트전극(26A, 26B)이 된다. 제3절연막(25A, 25B)은 수직방향으로 적층된 제어게이트전극(26A, 26B)간 분리막 역할을 한다. 메모리막(29A)이 전하트랩막을 포함하고, 제어게이트전극(26A, 26B)과 셀채널(61A)이 폴리실리콘막을 포함하므로, SONOS(Silicon Oxide Nitride Silicon) 구조의 메모리셀이 된다. 제1,2스트링(MS1, MS2)은 메모리셀이 수직방향으로 적층된 구조가 된다. 도시하지 않았지만, 제어게이트전극(26A, 26B)의 일측 끝단은 플러그 및 금속배선을 위한 계단형 구조를 갖는다.
도 9d에 도시된 바와 같이, 슬릿(62)을 포함한 전면에 제3도전막(63)을 형성한다. 제3도전막(63)은 폴리실리콘막을 포함하며, 특히 고농도의 불순물이 도핑된 폴리실리콘막을 포함한다. 제3도전막(63)은 파이프채널홀(28) 내부에도 형성된다.
이어서, 제3도전막(63) 상에 파이프채널홀(28) 내부를 채우도록 제4절연막(64)을 형성한다. 제4절연막(64)은 실리콘산화막 또는 실리콘질화막을 포함한다.
도 9e에 도시된 바와 같이, 제4절연막(64)을 일부 스트립하여 리세스(65)시킨다. 이에 따라, 제4절연막(64A)은 최하부 제3절연막(25B)의 측벽 부근을 채우는 높이가 된다. 즉, 슬릿(62)의 하단부를 채우는 높이가 된다.
이어서, 제4절연막(64A)에 의해 노출된 제3도전막(63)을 선택적으로 제거하여 리세스시킨다. 이에 따라, 제3도전막(63A)은 슬릿(62)의 하단부를 채우는 높이가 되고, 제4절연막(64A)의 높이와 동일하거나 더 낮게 제어해도 된다. 그 높이는 적어도 파이프채널홀(28) 내부에 형성된 파이프채널(61C)와 연결되는 높이가 되면 된다. 리세스된 제3도전막(63A)은 파이프채널(61C)을 연결하는 형태가 된다.
도 9f에 도시된 바와 같이, 후속하여 열처리(66)를 실시한다. 이에 따라, 제3도전막(64A)에 도핑된 불순물이 확산되고, 특히 파이프채널홀(28) 내부에 형성된 파이프채널(61C)까지 확산된다. 이에 따라, 열처리(66) 이후의 파이프채널은 도면부호 '67'과 같이 셀채널(61A)의 하단부를 연결하며, 불순물이 도핑된 도우프드 파이프채널(67)이 된다.
도시하지 않았지만, 후속하여 선택트랜지스터 형성 공정을 진행한다. 선택트랜지스터는 슬릿 형성전에 형성하는 것도 가능하다.
상술한 바와 같이, 제3실시예는 고농도 불순물이 도핑된 제3도전막(63A) 및열처리(66)을 이용하여 한 쌍의 셀채널(61A)의 하단부를 연결하는 도우프드 파이프채널(67)를 형성하고 있다. 즉, 파이프게이트를 사용하지 않고 N형 불순물이 도핑된 폴리실리콘막 및 열처리를 이용하여 도우프드 파이프채널(67)을 형성한다.
따라서, 파이프게이트를 형성할 필요가 없으므로 공정이 단순화된다. 또한, 파이프게이트를 형성하지 않으므로, 파이프게이트의 높은 저항에 의한 속도 감소가 발생하지 않는다.
결국, 상술한 실시예들에 따르면, 본 발명은 파이프채널트랜지스터를 이용하여 이웃하는 한 쌍의 셀채널을 전기적으로 연결하는 것이 아니라, 불순물이 도핑된 도우프드 파이프채널만을 이용하여 한 쌍의 셀채널를 전기적으로 연결한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 기판 22 : 제1절연막
24 : 제2절연막 25A, 25B : 제3절연막
26A, 26B : 제어게이트전극 27 : 셀채널홀
28 : 파이프채널홀 29A, 29B : 메모리막
30A : 셀채널 30D : 도우프드 파이프채널

Claims (20)

  1. 기판에 대해 수직방향으로 연장되는 한 쌍의 주상 셀채널;
    상기 한 쌍의 주상 셀채널의 하단부를 연결하는 도우프드 파이프채널;
    상기 도우프드 파이프채널이 매립된 상기 기판 상의 절연막;
    상기 주상 셀채널의 측면을 둘러싸도록 형성된 메모리막;
    상기 주상 셀채널의 측면 및 상기 메모리막을 둘러싸도록 형성된 제어게이트전극; 및
    상기 한 쌍의 주상 셀채널 사이의 상기 제어게이트전극을 분리하는 슬릿
    을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 주상 셀채널은 언도우프드(Undoped)인 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 주상 셀채널은 언도우프드 폴리실리콘막을 포함하고, 상기 도우프드 파이프채널은 도우프드 폴리실리콘막을 포함하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 도우프드 파이프채널은 내부에 공동을 갖고, 상기 슬릿은 상기 공동을 오픈시키도록 상기 도우프드 파이프채널의 상단부를 관통하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 공동 및 슬릿을 채우도록 형성된 절연막을 더 포함하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 도우프드 파이프채널은 N형 불순물이 도핑된 폴리실리콘막을 포함하는 비휘발성 메모리 장치.
  7. 기판 상에 파이프채널홀을 갖는 절연막과 상기 파이프채널홀에 연결되는 한 쌍의 셀채널홀을 갖는 다층막을 형성하는 단계;
    상기 셀채널홀을 매립하는 한 쌍의 주상 셀채널과 상기 한 쌍의 주상 셀채널의 하단부를 연결하는 파이프채널을 형성하는 단계;
    상기 파이프채널의 상단부가 관통되도록 상기 다층막을 식각하여 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 파이프채널에 불순물을 도핑하는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  8. 제7항에 있어서,
    상기 파이프채널에 불순물을 도핑하는 단계는,
    플라즈마도핑을 이용하는 비휘발성 메모리 장치 제조 방법.
  9. 제7항에 있어서,
    상기 주상 셀채널과 파이프채널은 언도우프드막으로 형성하는 비휘발성메모리장치 제조 방법.
  10. 제7항에 있어서,
    상기 주상 셀채널과 파이프채널은 언도우프드 폴리실리콘막으로 형성하는 비휘발성 메모리 장치 제조 방법.
  11. 제10항에 있어서,
    상기 파이프채널에 불순물을 도핑하는 단계는,
    N형 불순물을 플라즈마도핑하는 비휘발성 메모리 장치 제조 방법.
  12. 제7항에 있어서,
    상기 파이프채널홀을 갖는 절연막과 상기 셀채널홀을 갖는 다층막을 형성하는 단계는,
    상기 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 희생막패턴을 형성하는 단계;
    상기 희생막패턴 상에 제2절연막을 형성하는 단계;
    상기 희생막패턴이 노출되도록 상기 제2절연막을 평탄화하는 단계;
    상기 평탄화된 제2절연막 상에 제3절연막과 제어게이트전극용 도전막을 번갈아 적층하여 상기 다층막을 형성하는 단계;
    상기 다층막을 식각하여 상기 셀채널홀을 형성하는 단계; 및
    상기 희생막패턴을 제거하여 상기 파이프채널홀을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  13. 제12항에 있어서,
    상기 제1절연막과 제2절연막은 실리콘산화막을 포함하고, 상기 희생막패턴은 실리콘질화막을 포함하는 비휘발성 메모리 장치 제조 방법.
  14. 제12항에 있어서,
    상기 다층막은,
    산화막과 폴리실리콘막을 수직방향으로 번갈이 적층하여 형성하는 비휘발성 메모리 장치 제조 방법.
  15. 기판 상에 파이프채널홀을 갖는 절연막과 상기 파이프채널홀에 연결되는 한 쌍의 셀채널홀을 갖는 다층막을 형성하는 단계;
    상기 셀채널홀을 매립하는 한 쌍의 주상 셀채널과 상기 한 쌍의 주상 셀채널의 하단부를 연결하는 파이프채널을 형성하는 단계;
    상기 파이프채널의 상단부가 관통되도록 상기 다층막을 식각하여 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 파이프채널에 연결되며 불순물이 도핑된 도우프드막을 형성하는 단계; 및
    상기 불순물을 확산시키는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  16. 제15항에 있어서,
    상기 도우프드막을 형성하는 단계는,
    상기 슬릿을 포함한 전면에 도우프드 폴리실리막을 형성하는 단계;
    상기 도우프드 폴리실리콘막 상에 절연막을 형성하는 단계
    상기 절연막과 도우프드 폴리실리콘막을 리세스시키는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  17. 제16항에 있어서,
    상기 도우프드 폴리실리콘막은, N 불순물이 도핑된 폴리실리콘막을 포함하는 비휘발성 메모리 장치 제조 방법.
  18. 제15항에 있어서,
    상기 불순물을 확산시키는 단계는,
    열처리를 포함하는 비휘발성 메모리 장치 제조 방법.
  19. 제15항에 있어서,
    상기 주상 셀채널과 파이프채널은 언도우프드막으로 형성하는 비휘발성 메모리 장치 제조 방법.
  20. 제19항에 있어서,
    상기 주상 셀채널과 파이프채널은 언도우프드 폴리실리콘막으로 형성하는 비휘발성 메모리 장치 제조 방법.
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