KR102620598B1 - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 하부 그룹 및 상부 그룹을 포함하고, 상기 하부 및 상부 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고; 및 상기 적층 구조물을 관통하는 수직 구조물을 포함한다. 상기 수직 구조물은 수직 코어 패턴, 상기 수직 코어 패턴 내부의 수직 완충 부 및 상기 수직 코어 패턴의 외측면을 둘러싸는 수직 반도체 층을 포함하고, 상기 수직 구조물은 상기 하부 그룹을 관통하는 하부 수직 부분 및 상기 상부 그룹을 관통하는 상부 수직 부분을 포함하고, 상기 하부 수직 부분의 상부 영역은 상기 상부 수직 부분의 하부 영역 보다 큰 폭을 갖고, 상기 수직 완충 부는 상기 하부 수직 부분 내에 배치되며 상기 상부 수직 부분 하부에 배치된다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 적층된 게이트 전극들을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 이와 같은 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수를 점점 증가시키는데 한계가 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 하부 그룹 및 상부 그룹을 포함하고, 상기 하부 및 상부 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고; 및 상기 적층 구조물을 관통하는 수직 구조물을 포함한다. 상기 수직 구조물은 수직 코어 패턴, 상기 수직 코어 패턴 내부의 수직 완충 부 및 상기 수직 코어 패턴의 외측면을 둘러싸는 수직 반도체 층을 포함하고, 상기 수직 구조물은 상기 하부 그룹을 관통하는 하부 수직 부분 및 상기 상부 그룹을 관통하는 상부 수직 부분을 포함하고, 상기 하부 수직 부분의 상부 영역은 상기 상부 수직 부분의 하부 영역 보다 큰 폭을 갖고, 상기 수직 완충 부는 상기 하부 수직 부분 내에 배치되며 상기 상부 수직 부분 하부에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 하부 그룹 및 상부 그룹을 포함하고, 상기 하부 및 상부 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고; 상기 적층 구조물을 관통하는 분리 구조물들; 상기 분리 구조물들 사이에 배치되고 상기 적층 구조물을 관통하는 수직 구조물; 및 상기 하부 구조물 상에 배치되고 상기 적층 구조물 하부에 배치되며, 상기 수직 구조물 및 상기 분리 구조물들과 연결되는 수평 구조물을 포함한다. 상기 분리 구조물들의 각각은 상기 수직 구조물 보다 큰 폭을 갖고, 상기 수직 구조물은 상기 하부 그룹을 관통하는 하부 수직 부분 및 상기 상부 그룹을 관통하는 상부 수직 부분을 포함하고, 상기 분리 구조물들의 각각은 상기 하부 그룹을 관통하는 하부 분리 부분 및 상기 상부 그룹을 관통하는 상부 분리 부분을 포함하고, 상기 하부 수직 부분의 상부 영역은 상기 상부 수직 부분의 하부 영역 보다 큰 폭을 갖고, 상기 하부 분리 부분의 상부 영역은 상기 상부 분리 부분의 하부 영역 보다 큰 폭을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되는 수평 구조물; 상기 수평 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 복수의 그룹들을 포함하고, 상기 복수의 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고; 상기 적층 구조물 및 상기 수평 구조물을 관통하는 분리 구조물들; 및 상기 분리 구조물들 사이에 배치되고 상기 적층 구조물 및 상기 수평 구조물을 관통하는 수직 구조물을 포함하되, 상기 수평 구조물은 하부 수평 패턴 및 상기 하부 수평 패턴 상의 상부 수평 패턴을 포함하고, 상기 하부 수평 패턴 및 상기 상부 수평 패턴 중 어느 하나는 상기 게이트 전극들과 동일한 도전성 물질을 포함하고, 다른 하나는 상기 게이트 전극들과 다른 도전성 물질을 포함한다.
본 발명의 실시 예들에 따르면, 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 평면도이다.
도 4는 도 3의 I-I'선을 따라 취해진 영역을 나타내는 단면도이고, 도 5a 및 도 5b는 도 4의 일부분을 확대한 부분 확대도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도들이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 9는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 12b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 12c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 14는 도 13의 일부를 확대한 부분 확대도이다.
도 15는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 17은 도 16의 일부를 확대한 부분 확대도이다.
각각의 도 18 및 도 19는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 20은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 21은 도 20의 일부를 확대한 부분 확대도이다.
각각의 도 22 내지 도 24는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 25는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 26은 도 25의 일부를 확대한 부분 확대도이다.
각각의 도 27 및 도 28은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 29는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 30은 도 29의 일부를 확대한 부분 확대도이다.
도 31은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 32는 도 29의 일부를 확대한 부분 확대도이다.
도 33은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 34는 도 33의 일부를 확대한 부분 확대도이다.
각각의 도 35 내지 도 38은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 39 및 도 41은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이고, 도 40은 도 38의 일부를 확대한 부분 확대도이다.
각각의 도 42 및 도 43은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대도이다.
도 44a 및 도 44c은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이고, 도 44b는 도 44a의 일부를 확대한 부분 확대도이다.
도 45는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 46은 도 45의 일부를 확대한 부분 확대도이다.
도 47 내지 도 49는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 50 및 도 51은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 변형 예를 나타내는 단면도들이다.
도 52 및 도 53은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 변형 예를 나타내는 단면도들이다.
도 1을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)는 메모리 셀 어레이 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(20)은 복수의 메모리 셀을 포함할 수 있다. 상기 주변 회로 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
상기 메모리 셀 어레이 영역(20) 내의 상기 복수의 메모리 셀은, 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드라인(WL) 중에서 선택된 워드 라인 및 상기 워드라인(WL) 중에서 비선택된 워드 라인으로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2를 참조하여 도 1에서 설명한 3차원 반도체 소자(10)의 상기 메모리 셀 어레이 영역(도 1의 20)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이 영역(도 1의 20)을 개념적으로 나타낸 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL0 ~ BL2), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL0 ~ BL2) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL0 ~ BL2)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 요소들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL0 ~ BL2)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL1 ~ SSL2)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL0~WLn)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
이하에서, 도면들을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)의 구조를 설명하기로 한다. 도면들 중에서, 평면도 및 단면도는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 일부 구성요소를 나타낼 수 있다. 평면도는 단면도에 도시되는 구성요소들 중 일부 구성요소를 나타낼 수 있다.
도 3는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이고, 도 4는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5a는 도 4의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 5b는 도 4의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 3, 도 4, 도 5a 및 도 5b를 참조하면, 하부 구조물(110) 상에 적층 구조물(150)이 배치될 수 있다. 상기 적층 구조물(150)이 배치될 수 있다. 예시적인 예에서, 상기 하부 구조물(110)은 실리콘(e.g., 폴리 실리콘 또는 단결정 실리콘) 등과 같은 반도체 물질로 형성되는 반도체 기판일 수 있다.
상기 적층 구조물(150)은 수직 방향(Z)으로 적층되는 복수의 그룹들을 포함할 수 있다. 상기 수직 방향(Z)은 상기 하부 구조물(110)의 상부면(110s)과 수직한 방향일 수 있다. 상기 적층 구조물(150)은 복수의 그룹들을 포함할 수 있다.
상기 적층 구조물(150)은 복수의 그룹들은 하부 그룹(120) 및 상기 하부 그룹(120) 상의 상부 그룹(140)을 포함할 수 있다.
예시적인 예에서, 상기 적층 구조물(150)은 상기 하부 그룹(120)과 상기 상부 그룹(140) 사이에 배치되는 하나 또는 복수의 중간 그룹(130)을 포함할 수 있다.
예시적인 예에서, 상기 적층 구조물(150)은 도 12b에서와 같이, 상기 하나 또는 복수의 중간 그룹(130)이 생략되고 상기 하부 그룹(120)과 상기 상부 그룹(140)이 직접적으로 접촉할 수도 있다.
예시적인 예에서, 상기 하나 또는 복수의 중간 그룹(130)이 복수의 중간 그룹인 경우, 도 12c에 도시된 바와 같이, 하나의 중간 그룹(130)이 상기 수직 방향(Z)으로 복수개가 반복 적층되어 형성될 수 있다. 이하에서 설명의 편의를 위하여 상기 하나 또는 복수의 중간 그룹(130)이 도 4 및 도 5b에서와 같이 하나인 경우를 중심으로 설명하기로 한다. 따라서, 이하의 여러 실시예들에서 상기 하나 또는 복수의 중간 그룹(130)이 하나의 중간 그룹인 경우를 중심으로 설명하더라도, 본 발명의 기술적 사상은 상기 하나 또는 복수의 중간 그룹(130)이 복수의 중간 그룹인 경우 또는 상기 하나 또는 복수의 중간 그룹(130)이 생략되는 경우를 모두 포함할 수 있다.
상기 적층 구조물(150)의 상기 복수의 그룹들의 각각은 상기 수직 방향(Z)으로 적층되며 이격되는 게이트 전극들을 포함할 수 있다. 예를 들어, 상기 하부 그룹(120)은 상기 수직 방향(Z)으로 적층되며 이격되는 하부 게이트 전극들(122L, 122M, 122U)을 포함할 수 있다. 상기 하부 그룹(120)은 상기 하부 게이트 전극들(122L, 122M, 122U) 사이에 배치되는 하부 층간 절연 층들(124)을 포함할 수 있다. 상기 하부 그룹(120)은 하부 캐핑 층(126)을 포함할 수 있다. 상기 하부 게이트 전극들(122L, 122M, 122U) 및 상기 하부 층간 절연 층들(124)은 상기 하부 캐핑 층(126) 하부에 배치될 수 있다.
예시적인 예에서, 상기 하부 캐핑 층(126)은 각각의 상기 하부 게이트 전극들(122L, 122M, 122U)의 두께 및 각각의 상기 하부 층간 절연 층들(124)의 두께 보다 큰 두께를 가질 수 있다.
상기 중간 그룹(130)은 상기 수직 방향(Z)으로 적층되며 이격되는 중간 게이트 전극들(132L, 132M, 132U)을 포함할 수 있다. 상기 중간 그룹(130)은 상기 중간 게이트 전극들(132L, 132M, 132U) 사이에 배치되는 중간 층간 절연 층들(134)을 포함할 수 있다. 상기 중간 그룹(130)은 중간 캐핑 층(136)을 포함할 수 있다. 상기 중간 게이트 전극들(132L, 132M, 132U) 및 상기 중간 층간 절연 층들(134)은 상기 중간 캐핑 층(136) 하부에 배치될 수 있다.
예시적인 예에서, 상기 중간 캐핑 층(136)은 각각의 상기 중간 게이트 전극들(132L, 132M, 132U)의 두께 및 각각의 상기 중간 층간 절연 층들(134)의 두께 보다 큰 두께를 가질 수 있다.
상기 상부 그룹(140)은 상기 수직 방향(Z)으로 적층되며 이격되는 상부 게이트 전극들(142L, 142M, 142U)을 포함할 수 있다. 상기 상부 그룹(140)은 상기 상부 게이트 전극들(142L, 142M, 142U) 사이에 배치되는 상부 층간 절연 층들(144)을 포함할 수 있다. 상기 상부 그룹(140)은 상부 캐핑 층(146)을 포함할 수 있다. 상기 상부 게이트 전극들(142L, 142M, 142U) 및 상기 상부 층간 절연 층들(144)은 상기 상부 캐핑 층(146) 하부에 배치될 수 있다.
예시적인 예에서, 상기 상부 캐핑 층(146)은 각각의 상기 상부 게이트 전극들(142L, 142M, 142U)의 두께 및 각각의 상기 상부 층간 절연 층들(144)의 두께 보다 큰 두께를 가질 수 있다.
예시적인 예에서, 상기 상부 캐핑 층(146)은 상기 중간 캐핑 층(136)의 두께 및 상기 하부 캐핑 층(126)의 두께 보다 큰 두께를 가질 수 있다.
예시적인 예에서, 상기 하부 그룹(120)의 상기 하부 게이트 전극들(122L, 122M, 122U) 중 일부는 접지 선택 라인(도 1 및 도 2의 GSL)일 수 있고, 상기 상부 그룹(140)의 상기 상부 게이트 전극들(142L, 142M, 142U) 중 일부는 스트링 선택 라인(도 1 및 도 2의 SSL)일 수 있다. 예를 들어, 상기 하부 게이트 전극들(122L, 122M, 122U) 중 최하위 게이트 전극(122L)은 상기 접지 선택 라인(도 1 및 도 2의 GSL)일 수 있고, 상기 상부 게이트 전극들(142L, 142M, 142U) 중 최상위 게이트 전극(144U)은 상기 스트링 선택 라인(도 1 및 도 2의 SSL)일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 접지 선택 라인(도 1 및 도 2의 GSL)은 상기 하부 게이트 전극들(122L, 122M, 122U) 중 최하위 게이트 전극 및/또는 차하위 게이트 전극일 수 있고, 상기 스트링 선택 라인(도 1 및 도 2의 SSL)은 상기 상부 게이트 전극들(142L, 142M, 142U) 중 최상위 게이트 전극 및 차상위 게이트 전극일 수도 있다.
상기 하부, 중간 및 상부 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U) 중에서, 상기 접지 선택 라인(도 1 및 도 2의 GSL) 및 상기 스트링 선택 라인(도 1 및 도 2의 SSL)으로 이용되는 게이트 전극들을 제외한 나머지 게이트 전극들의 몇몇은 더미 게이트 전극들일 수 있고, 나머지는 도 1 및 도 2에서 설명한 상기 워드라인들(WL)로 이용될 수 있다. 상기 더미 게이트 전극들은 상기 하부, 중간 및 상부 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U) 중에서, 상기 접지 선택 라인(도 1 및 도 2의 GSL) 및 상기 스트링 선택 라인(도 1 및 도 2의 SSL)에 인접하는 게이트 전극들 및/또는 상기 하부 및 중간 캐핑 층들(126, 126)에 인접하는 게이트 전극들일 수 있다. 예를 들어, 상기 하부 및 중간 캐핑 층들(126, 126)에 인접하는 게이트 전극들(122U, 132L, 132U, 142L)은 더미 게이트 전극들일 수 있다. 예시적인 예에서, 상기 하부, 중간 및 상부 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)은 도전성 물질(e.g., 도우프트 폴리 실리콘 등)로 형성될수 있다.
상기 하부 구조물(110) 상에 수평 구조물(190)이 배치될 수 있다. 상기 수평 구조물(190)은 상기 적층 구조물(150) 하부에 배치될 수 있다. 상기 수평 구조물(190)을 관통하며 상기 하부 구조물(110)과 상기 적층 구조물(150) 사이에 배치되는 지지 패턴들(114)이 배치될 수 있다. 예시적인 예에서, 상기 지지 패턴들(114)은 실리콘, 실리콘-저마늄, 또는 다른 물질로 형성될 수 있다.
상기 하부 구조물(110) 상에 상기 적층 구조물(150)을 관통하는 분리 구조물들(192)이 배치될 수 있다. 상기 하부 구조물(110) 상에 상기 분리 구조물들(192) 사이에 배치되고 상기 적층 구조물(150)을 관통하는 수직 구조물(188)이 배치될 수 있다. 상기 수직 구조물(188)은 복수개가 배치될 수 있다.
상기 상부 게이트 전극들(142L, 142M, 142U) 중 워드라인들(도 1의 WL)로 이용되는 게이트 전극들(142M) 상부에 위치하며, 상기 상부 게이트 전극들(142L, 142M, 142U) 중 스트링 선택 라인(도 1 및 도 2의 SSL)으로 이용되는 게이트 전극들(142u)을 수평 방향으로 분리 또는 이격시키는 절연성 패턴들(152)이 배치될 수 있다. 상기 절연성 패턴들(152)은 상기 상부 캐핑 층(146)을 관통할 수 있다.
상기 수직 구조물(188)은 복수개가 배치될 수 있다. 예를 들어, 복수개의 수직 구조물(188)은 상기 분리 구조물들(192) 사이에 배치되며 상기 절연성 패턴들(152) 사이를 지나는 더미 수직 구조물(188d) 및 상기 분리 구조물들(192) 사이에 배치되며 상기 절연성 패턴들(152)과 이격되는 메모리 셀 수직 구조물(188c)을 포함할 수 있다. 상기 더미 수직 구조물(188d) 및 상기 메모리 셀 수직 구조물(188c)은 실질적으로 동일한 구조일 수 있다. 상기 수직 구조물(188)은 상기 수평 구조물(190)과 연결될 수 있다. 예를 들어, 상기 더미 수직 구조물(188d) 및 상기 메모리 셀 수직 구조물(188c)은 상기 수평 구조물(190)과 연결될 수 있다.
상기 수직 구조물(188)은 상기 복수의 그룹들(120, 130, 140)과 일대일로 대응하며 상기 복수의 그룹들(120, 130, 140)을 관통하는 수직 부분들(188L, 188M, 188U)을 포함할 수 있다. 예를 들어, 상기 수직 구조물(188)의 상기 수직 부분들(188L, 188M, 188U)은 상기 하부 그룹(120)을 관통하는 하부 수직 부분(188L), 상기 중간 그룹(130)을 관통하는 중간 수직 부분(188M) 및 상기 상부 그룹(140)을 관통하는 상부 수직 부분(188U)을 포함할 수 있다.
상기 수직 구조물(188)의 상기 하부 수직 부분(188L)은 상기 하부 그룹(120)을 관통하는 하부 관통 홀(128a) 내에 배치될 수 있고, 상기 수직 구조물(188)의 상기 중간 수직 부분(188M)은 상기 중간 그룹(130)을 관통하는 중간 관통 홀(138a) 내에 배치될 수 있고, 상기 수직 구조물(188)의 상기 상부 수직 부분(188U)은 상기 상부 그룹(140)을 관통하는 상부 관통 홀(148a) 내에 배치될 수 있다.
상기 하부, 중간 및 상부 수직 부분들(188L, 188M, 188U)의 각각은 하부 영역의 폭 보다 상부 영역의 폭이 클 수 있고, 상기 하부, 중간 및 상부 수직 부분들(188L, 188M, 188U) 중에서 서로 인접하며 아래에 위치하는 수직 부분의 상부 영역의 폭은 서로 인접하며 상부에 위치하는 수직 부분의 하부 영역의 폭 보다 클 수 있다. 예를 들어, 상기 중간 수직 부분(188M)의 상부 영역의 폭(W2a)은 상기 중간 수직 부분(188M)의 하부 영역의 폭(W2b) 보다 클 수 있고, 상기 중간 수직 부분(188M)의 상부 영역의 폭(W2a)은 상기 상부 수직 부분(188U)의 하부 영역의 폭(W3a) 보다 클 수 있다. 이와 마찬가지로, 상기 중간 수직 부분(188M)의 하부 영역의 폭(W2b)은 상기 하부 수직 부분(188L)의 상부 영역의 폭(W1a) 보다 작을 수 있다. 또한, 상기 하부 수직 부분(188L)의 상부 영역의 폭(W1a)은 상기 상부 수직 부분(188U)의 하부 영역의 폭(W3a) 보다 클 수 있다.
상기 분리 구조물들(192)의 각각은 상기 수직 구조물(188) 보다 큰 폭을 가질 수 있다. 상기 분리 구조물들(192)의 각각은 상기 복수의 그룹들(120, 130, 140)과 일대일로 대응하며 상기 복수의 그룹들(120, 130, 140)을 관통하는 분리 부분들(192L, 192M, 192U)을 포함할 수 있다. 예를 들어, 상기 분리 구조물들(192)의 상기 분리 부분들(192L, 192M, 192U)은 상기 하부 그룹(120)을 관통하는 하부 분리 부분(192L), 상기 중간 그룹(130)을 관통하는 중간 분리 부분(192M) 및 상기 상부 그룹(140)을 관통하는 상부 분리 부분(192U)을 포함할 수 있다. 상기 하부 분리 부분(192L)은 상기 하부 그룹(120)을 관통하는 하부 분리 트렌치(128b) 내에 배치될 수 있고, 상기 중간 분리 부분(192M)은 상기 중간 그룹(130)을 관통하는 중간 분리 트렌치(138b) 내에 배치될 수 있고, 상기 상부 분리 부분(192U)은 상기 상부 그룹(140)을 관통하는 상부 분리 트렌치(148b) 내에 배치될 수 있다.
상기 하부, 중간 및 상부 분리 부분들(192L, 192M, 192U)의 각각은 하부 영역의 폭 보다 상부 영역의 폭이 클 수 있고, 상기 하부, 중간 및 상부 분리 부분들(192L, 192M, 192U) 중에서 서로 인접하며 아래에 위치하는 분리 부분의 상부 영역의 폭은 서로 인접하며 상부에 위치하는 분리 부분의 하부 영역의 폭 보다 클 수 있다. 예를 들어, 상기 중간 분리 부분(192M)의 상부 영역의 폭(D2a)은 상기 중간 분리 부분(192M)의 하부 영역의 폭(D2b) 보다 클 수 있고, 상기 중간 분리 부분(192M)의 상부 영역의 폭(D2a)은 상기 상부 분리 부분(192U)의 하부 영역의 폭(D3a) 보다 클 수 있다. 이와 마찬가지로, 상기 중간 분리 부분(192M)의 하부 영역의 폭(D2b)은 상기 하부 분리 부분(192L)의 상부 영역의 폭(D1a) 보다 작을 수 있다. 또한, 상기 하부 분리 부분(192L)의 상부 영역의 폭(D1a)은 상기 상부 분리 부분(192U)의 하부 영역의 폭(D3a) 보다 클 수 있다.
예시적인 예에서, 상기 수직 구조물(188)은 수직 코어 패턴(168v) 및 상기 수직 코어 패턴(168v) 내부의 수직 완충 부(170), 상기 수직 코어 패턴(168v)의 외측면을 둘러싸는 수직 반도체 층(166v1)을 포함할 수 있다. 각각의 상기 수직 코어 패턴(168v) 및 상기 수직 반도체 층(166v1)은 상기 하부 그룹(120) 및 상기 하나 또는 복수의 중간 그룹(130)을 지나면서 상기 상부 그룹(140) 내로 연장될 수 있다. 따라서, 상기 수직 코어 패턴(168v)은 상기 하부 수직 부분(188L) 내에서부터 상기 중간 수직 부분(188M)을 지나고 상기 상부 수직 부분(188U) 까지 연속적으로 연장되며 일체로 형성될 수 있고, 상기 수직 반도체 층(166v1)은 상기 하부 수직 부분(188L) 내에서부터 상기 중간 수직 부분(188M)을 지나고 상기 상부 수직 부분(188U) 까지 연속적으로 연장되며 일체로 형성될 수 있다.
예시적인 예에서, 상기 수직 구조물(188)은 상기 수직 반도체 층(166v1)의 외측면을 둘러싸는 수직 게이트 유전체(160v1)를 더 포함할 수 있다.
예시적인 예에서, 상기 수직 구조물(188)은 상기 수직 코어 패턴(168v) 상에 배치되며 상기 수직 반도체 층(166v1)과 연결되는 패드 패턴(172)을 더 포함할 수 있다.
상기 수직 게이트 유전체(160v1)은 상기 하부, 중간 및 상부 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 마주볼 수 있다.
상기 수직 완충 부(170)는 상기 하부 수직 부분(188L) 내에 배치되며 상기 중간 및 상부 수직 부분들(188M, 188U) 하부에 배치되는 하부 수직 완충 부(170a) 및 상기 중간 수직 부분(188M) 내에 배치되며 상기 상부 수직 부분(188U) 하부에 배치되는 중간 수직 완충 부(170b)를 포함할 수 있다. 상기 하부 수직 완충 부(170a) 및 상기 중간 수직 완충 부(170b)는 상기 수직 방향(Z)으로 서로 이격될 수 있다.
상기 수직 코어 패턴(168v)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 수직 완충 부(170)는 보이드일 수 있다. 상기 수직 반도체 층(166v1)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 패드 패턴(172)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 수평 구조물(190)은 상기 수직 게이트 유전체(160v1)로부터 연장되어 상기 적층 구조물(150) 하부에 배치되는 수평 게이트 유전체(160h)를 포함할 수 있다. 상기 수평 구조물(190)은 상기 수직 반도체 층(166v1)으로부터 연장되어 상기 적층 구조물(150) 하부에 배치되는 수평 반도체 층(166h), 및 상기 수직 코어 패턴(168v)으로부터 연장되어 상기 적층 구조물(150) 하부에 배치되는 수평 코어 패턴(168h)을 포함할 수 있다. 상기 수평 게이트 유전체(160h) 및 상기 수평 반도체 층(166h)은 상기 수직 게이트 유전체(160v1) 및 상기 수직 반도체 층(166v1)으로부터 상기 적층 구조물(150)의 하부면, 상기 지지 패턴(114)의 측면, 및 상기 하부 구조물(110)의 상부면(110s)을 따라 연장될 수 있다. 상기 수평 코어 패턴(168h)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 반도체 층(166h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 반도체 층(166h)의 부분 사이를 채울 수 있다.
상기 분리 구조물들(192)의 각각은 분리 유전체(160v2), 분리 반도체 층(166v2), 분리 코어 패턴(176) 및 상기 분리 코어 패턴(176) 내의 분리 완충 부(178)을 포함할 수 있다. 상기 분리 반도체 층(166v2)은 상기 분리 코어 패턴(176)의 측면과 상기 적층 구조물(150) 사이에 배치될 수 있다. 상기 분리 유전체(160v2)는 상기 분리 반도체 층(166v2)과 상기 적층 구조물(150) 사이에 배치될 수 있다. 상기 분리 유전체(160v2)는 상기 수평 게이트 유전체(160h)로부터 연장되어 형성될 수 있고, 상기 분리 반도체 층(166v2)는 상기 수평 반도체 층(166h)으로부터 연장되어 형성될 수 있다. 상기 분리 코어 패턴(176)은 하부로 연장되어 상기 수평 구조물(190)의 상기 수평 코어 패턴(168h)과 접촉할 수 있다.
상기 분리 완충 부(178)는 상기 하부 분리 부분(192L) 내에 배치되며 상기 중간 및 상부 분리 부분들(192M, 192U) 하부에 배치되는 하부 분리 완충 부(178a) 및 상기 중간 분리 부분(192M) 내에 배치되며 상기 상부 분리 부분(192U) 하부에 배치되는 중간 분리 완충 부(178b)를 포함할 수 있다. 상기 하부 분리 완충 부(178a) 및 상기 중간 분리 완충 부(178b)는 상기 수직 방향(Z)으로 서로 이격될 수 있다.
상기 분리 코어 패턴(176)은 도우프트 폴리 실리콘, 금속 질화물 또는 금속 등과 같은 도전성 물질로 형성될 수 있고, 상기 분리 완충 부(178)는 보이드일 수 있다. 이하에서, 상기 수직 완충 부(170) 및 상기 분리 완충 부(178)에 대한 별도의 설명이 없더라도, 상기 수직 완충 부(170) 및 상기 분리 완충 부(178)는 보이드로 이해될 수 있다.
일 실시예에서, 상기 수직 코어 패턴(168v) 및 상기 수평 코어 패턴(168h)은 연속적으로 이어지며 일체로 형성되는 코어 패턴(168)일 수 있다. 상기 코어 패턴(168)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 수직 반도체 층(166v1), 상기 수평 반도체 층(166h) 및 상기 분리 반도체 층(166v2)는 일체로 형성되는 반도체 층(166)일 수 있다. 상기 반도체 층(166)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 수직 게이트 유전체(160v1), 상기 수평 게이트 유전체(160h) 및 상기 분리 유전체(160v2)는 일체로 형성되는 게이트 유전체(160)일 수 있다.
상기 게이트 유전체(160)는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 게이트 유전체(160)는 터널 유전체(164), 정보 저장 층(163) 및 블로킹 유전체(162)를 포함할 수 있다. 상기 정보 저장 층(163)은 상기 터널 유전체(164) 및 상기 블로킹 유전체(162) 사이에 배치될 수 있다. 상기 블로킹 유전체(162)는 상기 정보 저장 층(163)과 상기 적층 구조물(150) 사이에 배치될 수 있다. 상기 터널 유전체(164)는 상기 정보 저장 층(163)과 상기 반도체 층(166) 사이에 배치될 수 있다. 상기 터널 유전체(164)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(162)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(163)은 상기 반도체 층(166)과 워드라인들일 수 있는 게이트 전극들 사이에서, 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(163)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 반도체 층(166)으로부터 상기 터널 유전체(164)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(163) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
본 발명의 기술적 사상은 도 3, 도 4, 도 5a 및 도 5b를 참조하여 상술한 예시적인 실시예에 한정되지 않고, 다양하게 변형될 수 있다. 이하에서, 도 6a 내지 도 46을 참조하여 다양한 변형 예들을 설명하기로 한다. 이하에서, 도 6a 내지 도 46 중 어느 하나 또는 복수의 도면을 참조하여 다양한 변형 예들을 설명하는 경우에, 앞의 실시예에서 설명한 구성요소들은 별도의 언급 또는 설명이 없이 직접적으로 인용될 수 있다. 또한, 이하에서, 도 6a 내지 도 46 중 어느 하나 또는 복수의 도면을 참조하여 다양한 변형 예들을 설명하는 경우에, 변형 예에 따른 반도체 소자는 별도의 언급이 없더라도 앞에서 설명한 구성요소들을 포함하는 것으로 이해될 수 있다. 따라서, 이하에서, 도 6a 내지 도 46 중 어느 하나 또는 복수의 도면을 참조하여 다양한 변형 예들을 설명하는 경우에, 중복되는 내용 또는 앞의 실시예에서 언급된 내용은 생략하고, 변형된 부분을 중심으로 설명될 수 있다.
도 6a 내지 도 46 중에서, 도 6a는 도 4의 'A'로 표시된 부분에 대응하는 부분 확대도이고, 도 6b는 도 4의 'B'로 표시된 부분에 대응하는 부분 확대도이고, 도 7 및 도 8은 도 4의 'A'로 표시된 부분에 대응하는 부분 확대도들이고, 도 9는 상술한 하부 구조물(110)의 변형 예를 나타내는 단면도이고, 도 10, 도 11, 도 12a, 도 12b, 도 12c은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예들을 나타내는 단면도들이고, 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 14는 도 13의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 15는 도 14의 변형 예를 나타내는 부분 확대도이고, 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 17은 도 16의 'A'로 표시된 부분을 확대한 부분 확대도이고, 각각의 도 18 및 도 19는 도 17의 변형 예를 나타내는 부분 확대도이고, 도 20은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 21은 도 20의 'A'로 표시되는 부분을 확대한 부분 확대도이고, 각각의 도 22 내지 도 24는 도 21의 변형 예를 나타내는 부분 확대도이고, 도 25는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 26은 도 25의 'A'로 표시되는 부분을 확대한 부분 확대도이고, 각각의 도 27 및 도 28은 도 26의 변형 예를 나타내는 부분 확대도이고, 도 29는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 30은 도 29의 'A'로 표시되는 부분을 확대한 부분 확대도이고, 도 31은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 32는 'A'로 표시되는 부분을 확대한 부분 확대도이고, 도 33은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 34는 도 33의 'A'로 표시되는 부분을 확대한 부분 확대도이고, 각각의 도 35 내지 도 38은 도 34의 변형 예를 나타내는 부분 확대도이고, 도 39 및 도 41은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이고, 도 40는 도 38의 'A'로 표시되는 부분을 확대한 부분 확대도이고, 각각의 도 42 및 도 43은 도 40의 변형 예를 나타내는 부분 확대도이고, 도 44a 및 도 44c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이고, 도 44b는 도 44a의 'A'로 표시되는 부분을 확대한 부분 확대도이고, 도 45는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이고, 도 46은 도 45의 'A'로 표시되는 부분을 확대한 부분 확대도이다.
변형 예에서, 도 6a 및 도 6b를 참조하면, 상기 분리 구조물들(192)은 상기 분리 반도체 층(도 4, 도 5a 및 도 5b의 166v2)이 생략되어 상기 분리 유전체(166v2)와 직접적으로 접촉하는 분리 코어 패턴(176)을 포함할 수 있다.
변형 예에서, 도 7을 참조하면, 상기 수직 구조물(188)은 상기 적층 구조물(150)을 관통하는 부분으로부터 상기 하부 구조물(110) 내로 연장되어 연장된 부분(188e)을 포함할 수 있다. 상기 수직 구조물(188)의 연장된 부분(188e)은 상기 수직 코어 패턴(168v)으로부터 연장되어 상기 하부 구조물(110) 내부로 연장되는 연장 수직 코어 패턴(168e), 상기 하부 구조물(110)과 인접하는 상기 수평 게이트 유전체(160h)의 부분 및 상기 수평 반도체 층(166h)의 부분으로부터 상기 연장 수직 코어 패턴(168e)과 상기 하부 구조물(110) 사이로 연장되는 제1 연장 유전체(160e1) 및 제1 연장 반도체 층(166e1)을 포함할 수 있다. 상기 분리 구조물(192)은 상기 적층 구조물(150)을 관통하는 부분으로부터 상기 하부 구조물(110) 내로 연장되어 연장된 부분(192e)을 포함할 수 있다. 상기 분리 구조물들(192)의 연장된 부분(192e)은 상기 분리 코어 패턴(176)으로부터 연장되어 상기 수평 구조물(190)을 관통하며 상기 하부 구조물(110) 내부로 연장된 연장 분리 코어 패턴(176e), 상기 하부 구조물(110)과 인접하는 상기 수평 게이트 유전체(160h)의 부분 및 상기 수평 반도체 층(166h)의 부분으로부터 상기 연장 분리 코어 패턴(176e)과 상기 하부 구조물(110) 사이로 연장되는 제2 연장 유전체(160e2) 및 제2 연장 반도체 층(166e2)을 포함할 수 있다.
변형 예에서, 도 8을 참조하면, 상기 수직 구조물(188)은 상기 수직 코어 패턴(168v)으로부터 연장되어 상기 하부 구조물(110) 내부로 연장되는 연장 수직 코어 패턴(168e), 상기 하부 구조물(110)과 인접하는 상기 수평 게이트 유전체(160h)의 부분으로부터 상기 연장 수직 코어 패턴(168e)과 상기 하부 구조물(110) 사이로 연장되는 제1 연장 유전체(160e1)을 포함할 수 있다. 상기 분리 구조물들(192)은 상기 분리 코어 패턴(176)으로부터 연장되어 상기 수평 구조물(190)을 관통하며 상기 하부 구조물(110) 내부로 연장된 연장 분리 코어 패턴(176e), 상기 하부 구조물(110)과 인접하는 상기 수평 게이트 유전체(160h)의 부분으로부터 상기 연장 분리 코어 패턴(176e)과 상기 하부 구조물(110) 사이로 연장되는 제2 연장 유전체(160e2)을 포함할 수 있다.
변형 예에서, 도 9를 참조하면, 상기 하부 구조물(110)은 반도체 기판(102), 상기 반도체 기판(102) 상에 배치되는 주변 회로 구조물(106), 상기 반도체 기판(102) 상에 배치되며 상기 주변 회로 구조물(106)을 덮는 하부 절연 물(106), 및 상기 하부 절연 물(106) 상의 베이스(108)를 포함할 수 있다. 상기 베이스(108)는 폴리 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 하부 구조물(110)의 상부면(110s) 상에 앞에서 설명한 것과 같은 상기 적층 구조물(150), 상기 수직 구조물(188), 상기 분리 구조물(192) 및 상기 수평 구조물(190)이 배치될 수 있다.
변형 예에서, 도 10을 참조하면, 상기 분리 구조물(192)의 분리 코어 패턴(176')은 보이드 없이 형성될 수 있다.
변형 예에서, 도 11을 참조하면, 상기 분리 구조물(190)의 상기 분리 코어 패턴(176)은 제1 분리 코어 패턴(176a) 및 상기 제1 분리 코어 패턴(176a) 보다 낮은 비저항의 제2 분리 코어 패턴(176b)을 포함할 수 있다. 상기 제1 분리 코어 패턴(176a)은 도우프트 폴리 실리콘으로 형성될 수 있고, 상기 제2 분리 코어 패턴(176b)은 텅스텐 등으로 형성될 수 있다. 상기 제1 분리 코어 패턴(176a)은 상기 제2 분리 코어 패턴(176b)이 측면 및 바닥면을 덮을 수 있다. 상기 분리 구조물(190)의 상기 분리 완충 부(178)는 상기 제2 분리 코어 패턴(176b) 내에 배치될 수 있다.
변형 예에서, 도 12a를 참조하면, 앞에서 상술한 적층 구조물(도 4의 150)의 그룹들(120, 130, 140)은 실질적으로 동일한 높이일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 적층 구조물(150')은 하부 그룹(120'), 상기 하부 그룹(120') 상의 중간 그룹(130') 및 상기 중간 그룹(130') 상의 상부 그룹(140')을 포함할 수 있다. 예시적인 예에서, 상기 상부 그룹(140')의 높이는 상기 하부 그룹(120')의 높이 및/또는 상기 중간 그룹(130')의 높이 보다 클 수 있다. 상기 하부 그룹(120')의 높이는 상기 중간 그룹(130')의 높이 보다 클 수 있다. 이와 같은 상기 그룹들(120', 130', 140')의 높이는 상기 그룹들(120', 130', 140')을 구성하는 게이트 전극들의 수에 의해 결정될 수 있다. 예를 들어, 상기 상부 그룹(140')의 높이가 상기 하부 그룹(120')의 높이 및/또는 상기 중간 그룹(130')의 높이 보다 큰 경우에, 상기 상부 그룹(140')의 게이트 전극들(142L, 142M, 142U)의 개수는 상기 중간 그룹(130')의 게이트 전극들(132L, 132M, 132U)의 개수 및 상기 하부 그룹(120')의 게이트 전극들(122L, 122M, 122U)의 개수 보다 많을 수 있다. 또한, 상기 하부 그룹(120')의 높이가 상기 중간 그룹(130')의 높이 보다 큰 경우에, 상기 하부 그룹(120')의 게이트 전극들(122L, 122M, 122U)의 개수는 상기 중간 그룹(130')의 게이트 전극들(132L, 132M, 132U)의 개수 보다 많을 수 있다.
변형 예에서, 도 12b를 참조하면, 상기 중간 그룹(130)이 생략되고 상기 하부 그룹(120)의 직접적인 상부에 상기 상부 그룹(140)이 배치될 수도 있다.
변형 예에서, 도 12c를 참조하면, 적층 구조물(150")은 상기 하부 그룹(120)과 상기 상부 그룹(140) 사이에 배치되는 복수개의 중간 그룹(130)을 포함할 수 있다. 상기 중간 그룹(130)은 수직 방향으로 적층되는 제1 중간 그룹(130_1) 내지 n번째의 중간 그룹(130_n)을 포함할 수 있다. 여기서, 'n'은 2보다 큰 수일 수 있다.
변형 예에서, 도 13 및 도 14를 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(290) 및 분리 구조물들(292)이 배치될 수 있다. 상기 수평 구조물(290)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h) 및 상기 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 구조물(290)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 반도체 층(166h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 반도체 층(166h)의 부분 사이에 배치되는 수평 코어 패턴(276h)을 더 포함할 수 있다.
상기 분리 구조물들(292)의 각각은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 유전체(160v2) 및 상기 분리 반도체 층(166v2)을 포함할 수 있다. 더 나아가, 상기 분리 구조물들(292)의 각각은 분리 코어 패턴(276v)를 더 포함할 수 있다. 상기 분리 구조물들(292)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(276v) 내부에 배치될 수 있다. 상기 분리 코어 패턴(276v) 및 상기 수평 코어 패턴(276h)은 일체로 형성되는 코어 패턴(276)일 수 있다. 즉, 상기 분리 코어 패턴(276v) 및 상기 수평 코어 패턴(276h)은 연속적으로 이어질 수 있다.
상기 수평 구조물(290)은 상기 수평 코어 패턴(276h)으로부터 수직 방향으로 연장되어 상기 수직 코어 패턴(168v)과 접촉하는 연장 코어 패턴(276e)을 더 포함할 수 있다. 상기 수평 코어 패턴(276h)은 상기 수직 반도체 층(166v) 및 상기 수평 반도체 층(166h)과 접촉할 수 있다. 상기 수직 코어 패턴(168v)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 분리 코어 패턴(276v) 및 상기 수평 코어 패턴(276h)은 도전성 물질, 예를 들어 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다.
변형 예에서, 도 15를 참조하면, 도 14와 같은 구조의 수평 구조물(290)에서, 상기 수평 반도체 층(도 14의 166h) 및 상기 분리 반도체 층(도 14의 166v2)이 생략되어, 상기 수평 코어 패턴(276h)은 상기 수평 게이트 유전체(160h) 및 상기 수직 반도체 층(166v)과 접촉할 수 있고, 상기 분리 코어 패턴(276v)은 상기 분리 유전체(160v2)와 접촉할 수 있다.
변형 예에서, 도 16 및 도 17을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(390) 및 분리 구조물들(392)이 배치될 수 있다.
상기 수평 구조물(390)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h) 및 상기 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 구조물(390)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 반도체 층(166h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 반도체 층(166h)의 부분 사이에 배치되는 수평 코어 패턴(368)을 더 포함할 수 있다. 상기 수평 구조물(390)은 상기 수평 코어 패턴(368)으로부터 수직 방향으로 연장되어 상기 수직 코어 패턴(168v)과 접촉하는 연장 코어 패턴(368e)을 더 포함할 수 있다. 상기 수평 코어 패턴(368)은 상기 수직 코어 패턴(168v)과 접촉하는 반도체 물질 또는 도전성 물질로 형성될 수 있다. 예를 들어, 상기 수평 코어 패턴(368)은 상기 수직 코어 패턴(168v)과 접촉하는 진성 반도체 물질, 예를 들어 언도우프트 폴리 실리콘 물질 또는 상기 수직 코어 패턴(168v)과 접촉하는 도전성의 도우프트 반도체 물질, 예를 들어 N형을 갖는 도우프트 폴리 실리콘 물질로 형성될 수 있다.
상기 분리 구조물들(392)의 각각은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 유전체(160v2) 및 상기 분리 반도체 층(166v2)을 포함할 수 있다. 더 나아가, 상기 분리 구조물들(392)의 각각은 분리 코어 패턴(376)를 더 포함할 수 있다. 상기 분리 코어 패턴(376)은 도전성 물질, 예를 들어 금속 질화물(e.g., TiN), 금속(e.g., W), 도우프트 폴리 실리콘(e.g., N-type poly Si), 또는 금속 실리사이드 등으로 형성될 수 있다. 상기 분리 구조물들(392)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(376) 내부에 배치될 수 있다.
상기 수직 코어 패턴(168v), 상기 분리 코어 패턴(376) 및 상기 수평 코어 패턴(368)은 서로 다른 물질로 형성될 수 있다. 상기 수직 코어 패턴(168v)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 수평 코어 패턴(276h)은 도전성 물질, 예를 들어 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있고, 상기 분리 코어 패턴(376)은 TiN 및/또는 W 등과 같이 상기 수평 코어 패턴(276h) 보다 비저항이 낮은 도전성 물질로 형성될 수 있다.
변형 예에서, 도 18을 참조하면, 도 17에서 설명한 분리 구조물들(392)에서, 상기 분리 반도체 층(166v2)이 생략되어, 상기 분리 유전체(160v2)와 상기 분리 코어 패턴(376)이 접촉할 수 있다.
변형 예에서, 도 19를 참조하면, 도 17에서 설명한 분리 구조물(392)에서, 상기 분리 반도체 층(166v2)이 생략되어, 상기 분리 유전체(160v2)와 상기 분리 코어 패턴(376)이 접촉할 수 있고, 도 17에서 설명한 분리 구조물(392)에서, 상기 수평 반도체 층(166h)이 생략되어 상기 수평 게이트 유전체(160h)와 상기 수평 코어 패턴(368)이 접촉할 수 있다.
변형 예에서, 도 20 및 도 21을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(490) 및 분리 구조물들(492)이 배치될 수 있다.
상기 수평 구조물(490)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h) 및 상기 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 구조물(490)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 반도체 층(166h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 반도체 층(166h)의 부분 사이에 배치되는 제1 수평 코어 패턴(468h) 및 제2 수평 코어 패턴(476h)을 더 포함할 수 있다. 상기 제1 수평 코어 패턴(468h)은 상기 제2 수평 코어 패턴(476h)과 상기 하부 구조물(110) 사이에 배치되는 부분 및 상기 제2 수평 코어 패턴(476h)과 상기 적층 구조물(150) 사이에 배치되는 부분을 포함할 수 있다. 상기 수평 구조물(490)은 상기 제1 수평 코어 패턴(468h)으로부터 수직 방향으로 연장되어 상기 수직 코어 패턴(168v)과 접촉하는 연장 코어 패턴(468e)을 더 포함할 수 있다.
상기 분리 구조물들(492)의 각각은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 유전체(160v2) 및 상기 분리 반도체 층(166v2)을 포함할 수 있다. 더 나아가, 상기 분리 구조물들(492)의 각각은 제1 분리 코어 패턴(468v) 및 제2 분리 코어 패턴(476v)을 더 포함할 수 있다. 상기 분리 구조물들(492)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(476) 내부에 배치될 수 있다.
상기 제1 수평 코어 패턴(468h) 및 상기 제1 분리 코어 패턴(468v)은 일체로 형성되어 제1 코어 패턴(468)을 구성할 수 있고, 상기 제2 수평 코어 패턴(476h) 및 상기 제2 분리 코어 패턴(476v)은 일체로 형성되어 제2 코어 패턴(476)을 구성할 수 있다. 상기 제1 코어 패턴(468)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있고, 상기 제2 코어 패턴(476)은 상기 제1 코어 패턴(468) 보다 낮은 비저항을 갖는 TiN 또는 W 등과 같은 도전성 물질로 형성될 수 있다.
변형 예에서, 도 22를 참조하면, 도 21의 상기 수평 구조물(490) 및 상기 분리 구조물들(492)에서, 상기 수평 반도체 층(166h) 및 상기 분리 반도체 층(166v)이 생략되어, 상기 제1 코어 패턴(468)이 상기 유전체(160)와 접촉할 수 있다.
변형 예에서, 도 23을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(590) 및 분리 구조물들(592)이 배치될 수 있다.
상기 수평 구조물(590)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h) 및 상기 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 구조물(590)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 반도체 층(166h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 반도체 층(166h)의 부분 사이에 배치되는 도전성의 수평 코어 패턴(568h)을 더 포함할 수 있다. 상기 수평 구조물(590)은 상기 수평 코어 패턴(568h)으로부터 수직 방향으로 연장되어 상기 수직 코어 패턴(168v)과 접촉하는 연장 코어 패턴(568e)을 더 포함할 수 있다.
상기 분리 구조물들(592)의 각각은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 유전체(160v2) 및 상기 분리 반도체 층(166v2)을 포함할 수 있다. 더 나아가, 상기 분리 구조물들(592)의 각각은 제1 분리 코어 패턴(568v) 및 제2 분리 코어 패턴(576)을 더 포함할 수 있다. 상기 분리 구조물들(592)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 제2 분리 코어 패턴(576) 내부에 배치될 수 있다.
상기 제1 분리 코어 패턴(568v)은 상기 수평 코어 패턴(568h)으로부터 연장되어 상기 제2 분리 코어 패턴(576)의 측면 상에 배치될 수 있다. 상기 제1 분리 코어 패턴(568v) 및 상기 수평 코어 패턴(568h)은 일체로 형성되어, 코어 패턴(568)을 구성할 수 있다. 상기 제1 분리 코어 패턴(568v) 및 상기 수평 코어 패턴(568h)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있고, 상기 제2 분리 코어 패턴(576)은 상기 제1 분리 코어 패턴(568v) 보다 낮은 저항의 도전성 물질(e.g., TiN, W 등)으로 형성될 수 있다.
도 24를 참조하면, 도 23의 상기 수평 구조물(590) 및 상기 분리 구조물들(592)에서, 상기 수평 반도체 층(166h) 및 상기 분리 반도체 층(166v)이 생략되어, 상기 코어 패턴(568)이 상기 유전체(160)와 접촉할 수 있다.
도 25 및 도 26을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(690) 및 분리 구조물들(692)이 배치될 수 있다.
상기 수평 구조물(690)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h)를 포함할 수 있고, 상기 수직 구조물(188)의 상기 수직 반도체 층(166v1)으로부터 연장되는 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 반도체 층(166h)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 게이트 유전체(160h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 게이트 유전체(160h)의 부분 사이를 채울 수 있다.
상기 분리 구조물들(692)의 각각은 상기 수평 게이트 유전체(160h)로부터 수직 방향으로 연장되는 분리 유전체(160v2), 상기 수평 반도체 층(166h)으로부터 수직 방향으로 연장되는 분리 반도체 층(166v2) 및 상기 분리 반도체 층(166v2)에 의해 측면이 둘러싸이는 분리 코어 패턴(676)을 포함할 수 있다. 상기 분리 코어 패턴(676)은 상기 수평 반도체 층(166h)과 접촉할 수 있다. 상기 분리 코어 패턴(676)은 상기 분리 반도체 층(166v2) 보다 낮은 저항을 갖는 도전성 물질(e.g., TiN, W 등)로 형성될 수 있다.
변형 예에서, 도 27을 참조하면, 상기 수직 구조물(188)은 상기 적층 구조물(150)을 관통하는 부분으로부터 상기 하부 구조물(110) 내로 연장되어 연장된 부분(188e)을 포함할 수 있다. 상기 수직 구조물(188)의 연장된 부분(188e)은 상기 수직 코어 패턴(168v) 및 상기 수직 반도체 층(166v)으로부터 각각 연장되어 상기 하부 구조물(110) 내부로 연장되는 연장 수직 코어 패턴(168e) 및 제1 연장 수직 반도체 층(166e1), 및 상기 하부 구조물(110)과 인접하는 상기 수평 게이트 유전체(160h)의 부분 으로부터 상기 제1 연장 수직 반도체 층(166e1)과 상기 하부 구조물(110) 사이로 연장되는 제1 연장 유전체(160e1)를 포함할 수 있다. 상기 연장 수직 코어 패턴(168e)은 상기 수직 코어 패턴(168v)으로부터 연장되어 형성될 수 있다. 따라서, 상기 연장 수직 코어 패턴(168e) 및 상기 수직 코어 패턴(168v)은 일체로 형성되는 코어 패턴(168)일 수 있다.
상기 분리 구조물(692)은 상기 적층 구조물(150)을 관통하는 부분으로부터 상기 하부 구조물(110) 내로 연장되어 연장된 부분(692e)을 포함할 수 있다. 상기 분리 구조물들(692)의 연장된 부분(692e)은 도 26에서와 같은 상기 분리 코어 패턴(676)으로부터 연장되어 도 26에서와 같은 상기 수평 구조물(690)을 관통하며 상기 하부 구조물(110) 내부로 연장된 연장 분리 코어 패턴(176e), 상기 하부 구조물(110)과 인접하는 상기 수평 게이트 유전체(160h)의 부분 및 상기 수평 반도체 층(166h)의 부분으로부터 상기 연장 분리 코어 패턴(676e)과 상기 하부 구조물(110) 사이로 연장되는 제2 연장 유전체(160e2) 및 제2 연장 반도체 층(166e2)을 포함할 수 있다.
변형 예에서, 도 28을 참조하면, 도 27에서 설명한 것과 같은 상기 코어 패턴(168)에서, 상기 연장 수직 코어 패턴(168e)과 상기 수직 코어 패턴(168v) 사이의 코어 패턴 부분 내에 하부 완충 부(169)가 배치될 수 있다. 상기 하부 완충 부(169)는 보이드일 수 있다.
변형 예에서, 도 29 및 도 30을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(790) 및 분리 구조물들(792)이 배치될 수 있다.
상기 수평 구조물(790)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h) 및 상기 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 구조물(790)은 상기 적층 구조물(150)의 하부면에 위치하는 상기 수평 반도체 층(166h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 반도체 층(166h)의 부분 사이에 배치되는 수평 코어 패턴(168h) 및 수평 완충 부(770)를 더 포함할 수 있다. 상기 수평 완충 부(770)는 상기 수평 코어 패턴(168h)에 의해 둘러싸일 수 있다. 예를 들어, 상기 수평 코어 패턴(168h)은 상기 적층 구조물(150)과 상기 하부 구조물(110) 사이에서 상기 수평 완충 부(770)를 사이에 두고 이격되는 부분들을 포함할 수 있다. 예를 들어, 상기 수평 게이트 유전체(160h), 상기 수평 반도체 층(166h) 및 상기 수평 코어 패턴(168h)은 상기 수직 게이트 유전체(160v1), 상기 수직 반도체 층(166v1) 및 상기 수직 코어 패턴(168v)으로부터 상기 적층 구조물(150)의 하부면, 상기 지지 패턴(114)의 측면, 및 상기 하부 구조물(110)의 상부면(110s)을 따라 연장될 수 있다. 따라서, 상기 수평 완충 부(770)는 상기 하부 구조물(110)의 상부면(110s)에 인접하는 상기 수평 코어 패턴(168h)의 부분과, 상기 적층 구조물(150)의 하부면에 인접하는 상기 수평 코어 패턴(168h)의 부분 사이에 배치될 수 있다.
상기 분리 구조물들(792)의 각각은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 유전체(160v2) 및 상기 분리 반도체 층(166v2)을 포함할 수 있다. 더 나아가, 상기 분리 구조물들(792)의 각각은 분리 코어 패턴(776)을 더 포함할 수 있다. 상기 분리 구조물들(792)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(776) 내부에 배치될 수 있다. 상기 분리 코어 패턴(776)은 상기 수평 코어 패턴(168h)과 접촉하고 상기 수평 완충 부(770)와 이격될 수 있다.
변형 예에서, 도 31 및 도 32를 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 상기 적층 구조물(150)의 하부면에 하부 절연 층(116)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(890) 및 분리 구조물들(892)이 배치될 수 있다. 상기 수평 구조물(890)은 상기 하부 절연 층(116) 아래에 배치될 수 있고, 상기 분리 구조물들(982) 및 상기 수직 구조물(188)은 상기 적층 구조물(150)을 관통하며 상기 하부 절연 층(116)을 관통할 수 있다. 상기 지지 패턴(114)은 상기 하부 절연 층(116)과 상기 하부 구조물(110) 사이에 배치될 수 있다.
상기 수평 구조물(890)은 도 4, 도 5a 및 도 5b에서 설명한 것과 실질적으로 동일한 상기 수평 게이트 유전체(160h)를 포함할 수 있고, 상기 수직 구조물(188)의 상기 수직 반도체 층(166v1)으로부터 연장되는 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 반도체 층(166h)은 상기 적층 구조물(150)의 하부의 상기 하부 절연 층(116)의 하부면에 위치하는 상기 수평 게이트 유전체(160h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 게이트 유전체(160h)의 부분 사이를 채울 수 있다.
상기 하부 구조물(110)은 상기 수평 구조물(890) 및 상기 분리 구조물(892)에 인접하고, N형의 도전형을 갖는 불순물 영역(110n)을 포함할 수 있다. 이와 같은 불순물 영역(110n)은 도 1에서 설명한 공통 소스 라인(도 1의 CSL) 역할을 할 수 있다.
상기 분리 구조물들(892)의 각각은 분리 코어 패턴(876) 및 상기 분리 코어 패턴(876) 하부에 위치하는 분리 연결 패턴(872)을 포함할 수 있다. 상기 하부 구조물(110_)은 반도체 기판을 포함할 수 있고, 상기 분리 연결 패턴(872)은 상기 하부 구조물(110)의 반도체 기판으로부터 에피택시얼 공정에 의해 성장되어 형성될 수 있는 물질, 예를 들어 실리콘으로 형성될 수 있다. 상기 분리 연결 패턴(872)은 상기 하부 구조물(110)의 상기 불순물 영역(110n)과 상기 수평 반도체 층(166h)을 전기적으로 연결하는 역할을 할 수 있다. 따라서, 상기 수직 구조물(188)의 상기 수직 반도체 층(166v1)은 상기 수평 반도체 층(166h) 및 상기 분리 연결 패턴(872)을 통하여, 상기 하부 구조물(110)의 N형의 도전형을 갖는 영역(110n)과 연결될 수 있다.
상기 분리 코어 패턴(876)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 분리 구조물들(892)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(876) 내부에 배치될 수 있다.
변형 예에서, 도 33 및 도 34를 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 또한, 도 31 및 도 32에서 설명한 것과 동일한 상기 하부 절연 층(116)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 수평 구조물(도 4, 도 5a 및 도 5b의 190) 및 분리 구조물들(도 4, 도 5a 및 도 5b의 192)에 각각 대응할 수 있는 위치에 수평 구조물(890') 및 분리 구조물들(892')이 배치될 수 있다.
상기 적층 구조물(150)은 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)의 상부면 및 하부면을 덮으며 상기 수직 구조물(188)과 마주보는 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)의 측면들로 연장되는 추가 게이트 유전체들(1120)을 더 포함할 수 있다. 예시적인 예에서, 상기 추가 게이트 유전체들(1120)은 알루미늄 산화물 등과 같은 고유전체일 수 있다.
상기 수평 구조물(890')은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h)를 포함할 수 있고, 상기 수직 구조물(188)의 상기 수직 반도체 층(166v1)으로부터 연장되는 수평 반도체 층(166h)을 포함할 수 있다. 상기 수평 반도체 층(166h)은 상기 적층 구조물(150)의 하부의 상기 하부 절연 층(116)의 하부면에 에 위치하는 상기 수평 게이트 유전체(160h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 게이트 유전체(160h)의 부분 사이를 채울 수 있다.
상기 분리 구조물들(892')의 각각은 분리 연결 패턴(872'), 상기 분리 연결 패턴(872') 상에 배치되는 분리 코어 패턴(876'), 상기 분리 연결 패턴(872') 상에 배치되며 상기 분리 코어 패턴(876')의 측면을 덮는 분리 스페이서들(874)를 포함할 수 있다. 상기 분리 연결 패턴(872)은 상기 수평 반도체 층(166h)과 접촉하고, 상기 하부 구조물(110)과 이격될 수 있다. 상기 분리 연결 패턴(872)은 상기 수평 반도체 층(166h)으로부터 에피택시얼 공정에 의해 성장되어 형성될 수 있는 물질, 예를 들어 실리콘으로 형성될 수 있다. 상기 분리 코어 패턴(876')은 도전성 물질(e.g., TiN, W 등)로 형성될 수 있고, 상기 분리 스페이서들(874)는 절연성 물질(e.g., SiO2 등)로 형성될 수 있다. 상기 분리 구조물들(892')은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(876') 내부에 배치될 수 있다.
변형 예에서, 도 35를 참조하면, 도 33 및 도 34에서 설명한 것과 같은 상기 분리 구조물(892')에서, 분리 연결 패턴(872)은 하부로 연장되어 도 33 및 도 34에서 설명한 것과 같은 상기 수평 구조물(890')을 관통하며 상기 하부 구조물(110)과 연결될 수 있다. 상기 하부 구조물(110)은 상기 수평 구조물(890') 및 상기 분리 구조물(892')에 인접하는 불순물 영역(110n)을 포함할 수 있다.
변형 예에서, 도 36을 참조하면, 도 33 및 도 34에서 설명한 것과 동일한 상기 적층 구조물(150), 상기 추가 게이트 유전체들(1120), 상기 수직 구조물(188) 및 상기 하부 절연 층(116)이 배치될 수 있다. 도 33 및 도 34에서 설명한 상기 수평 구조물(890') 및 상기 분리 구조물들(892')에 각각 대응하는 위치에 수평 구조물(990) 및 분리 구조물들(992')이 배치될 수 있다.
상기 수평 구조물(990)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수평 게이트 유전체(160h)을 포함할 수 있다. 상기 수평 구조물(990)은 상기 적층 구조물(150) 하부의 상기 하부 절연 층(116)의 하부면에 위치하는 상기 수평 게이트 유전체(160h)의 부분과, 상기 하부 구조물(110)의 상부면(110s)에 위치하는 상기 수평 게이트 유전체(160h)의 부분 사이에 배치되는 수평 코어 패턴(968)을 더 포함할 수 있다. 상기 수평 코어 패턴(968)은 N형으로 도핑된 폴리 실리콘으로 형성될 수 있다.
상기 분리 구조물들(992)의 각각은 분리 연결 패턴(972), 상기 분리 연결 패턴(972) 상에 배치되는 분리 코어 패턴(976), 상기 분리 연결 패턴(972) 상에 배치되며 상기 분리 코어 패턴(976)의 측면을 덮는 분리 스페이서들(974)를 포함할 수 있다. 상기 분리 연결 패턴(972)은 상기 수평 코어 패턴(968)과 접촉하고, 상기 하부 구조물(110)과 이격될 수 있다. 상기 분리 연결 패턴(972)은 상기 수평 코어 패턴(968)으로부터 에피택시얼 공정에 의해 성장되어 형성될 수 있는 물질, 예를 들어 실리콘으로 형성될 수 있다. 상기 분리 코어 패턴(976)은 도전성 물질(e.g., TiN, W 등)로 형성될 수 있고, 상기 분리 스페이서들(974)는 절연성 물질(e.g., SiO2 등)로 형성될 수 있다. 상기 분리 구조물들(992)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있으며, 이와 같은 분리 완충 부(178)는 상기 분리 코어 패턴(976) 내부에 배치될 수 있다.
변형 예에서, 도 37을 참조하면, 도 36의 상기 분리 구조물(992)에서, 분리 연결 패턴(972)은 하부로 연장되어 상기 수평 구조물(990)을 관통하고 상기 하부 구조물(110)과 접촉할 수 있다.
변형 예에서, 도 38을 참조하면, 도 36에서의 수평 구조물(도 36의 990)에 대응하는 수평 구조물(1090)이 배치될 수 있다. 도 37에서의 분리 구조물(992)과 대응하는 위치에 분리 구조물(1092)이 배치될 수 있다. 상기 분리 구조물(1092)은 도 37에서의 분리 연결 패턴(도 37의 972)과 동일한 구조 및 물질의 분리 연결 패턴(1072)을 포함할 수 있다. 상기 분리 구조물(1092)은 상기 분리 연결 패턴(1072) 상의 분리 코어 패턴(1076)을 더 포함할 수 있다. 상기 분리 코어 패턴(1076)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 하부 구조물(110)은 도 35에서와 설명한 것과 동일한 불순물 영역(110n)을 포함할 수 있다. 상기 불순물 영역(110n)은 상기 분리 연결 패턴(1072)과 연결될 수 있다.
변형 예에서, 도 39, 도 40 및 도 41을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 상기 하부 구조물(110)과 상기 적층 구조물(150) 사이에서, 상기 하부 구조물(110) 상에 차례로 적층되는 최하위 절연 층(1112), 수평 구조물(1190) 및 하부 절연 층(116)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 것과 같은 수직 구조물(188)은 상기 최하위 절연 층(1112), 상기 수평 구조물(1190) 및 상기 하부 절연 층(116)을 차례로 관통하며 상기 하부 구조물(110) 내부로 연장될 수 있다.
상기 수직 구조물(188)은, 상기 적층 구조물(150)을 관통하는 부분에서, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 수직 코어 패턴(168v), 상기 수직 완충 부(170), 상기 수직 반도체 층(166v1), 및 상기 수직 게이트 유전체(160v1)을 포함할 수 있다. 상기 수직 구조물(188)은 상기 적층 구조물(150)을 관통하는 부분으로부터 상기 하부 구조물(110) 내부까지 연장된 부분(188e)을 포함할 수 있다. 예를 들어, 상기 수직 구조물(188)의 연장된 부분(188e)은 상기 수직 코어 패턴(168v)으로부터 연장되어 상기 하부 구조물(110) 내부로 연장되는 연장 수직 코어 패턴(168e), 상기 수직 반도체 층(166h)으로부터 연장되어 상기 연장 수직 코어 패턴(168e)과 상기 하부 구조물(110) 사이로 연장되는 제1 연장 반도체 층(166e1), 및 상기 제1 연장 반도체 층(166e1)의 외측면 및 바닥을 덮는 제1 연장 유전체(160e1)을 포함할 수 있다. 상기 제1 연장 반도체 층(166e1) 및 상기 수직 반도체 층(166v1)은 일체로 형성되어, 연속적으로 이어진 반도체 층(166)을 구성할 수 있다. 상기 수평 구조물(1190)은 상기 제1 연장 유전체(160e1)와 상기 수직 게이트 유전체(160v1)을 이격시키면서, 상기 반도체 층(166)과 연결 또는 접촉할 수 있다.
상기 수평 구조물(1190)은 적어도 두 개의 층을 포함할 수 있다. 예를 들어, 상기 수평 구조물(1190)은 하부 수평 패턴(1168) 및 상기 하부 수평 구조물(1168) 상의 상부 수평 패턴(1160)을 포함할 수 있다. 상기 상부 수평 패턴(1160)은 상기 하부 수평 패턴(1168) 상에 배치될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은 상기 상부 수평 패턴(1160)이 상기 하부 수평 패턴(1168) 하부에 배치되는 것을 포함할 수 있다. 예시적인 예에서, 상기 하부 수평 구조물(1168) 및 상기 상부 수평 구조물(1160)은 접촉할 수 있다.
상술한 바와 같이, 상기 수평 구조물(119)은 제1 층의 상기 하부 수평 패턴(1168) 및 제2 층의 상기 상부 수평 패턴(1160)을 포함할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 수평 구조물(1190)은 두 개 이상의 층들로 구성될 수 있다. 예를 들어, 본 발명의 기술적 사상은 제1 층의 상기 하부 수평 패턴(1168) 및 제2 층의 상기 상부 수평 패턴(1160) 사이에 중간 층이 개재되는 것을 포함할 수 있다. 예시적인 예에서, 상기 하부 수평 패턴(1168) 및 제2 층의 상기 상부 수평 패턴(1160) 사이에 개재될 수 있는 중간 층은 도우프트 반도체 층, 금속 층, 금속 질화 층, 및/또는 금속 실리사이드 층일 수 있다. 따라서, 본 발명의 기술적 사상은 서로 이격되는 상기 하부 수평 패턴(1168) 및 상기 상부 수평 패턴(1160)을 포함할 수 있다.
상기 하부 수평 패턴(1168) 및 상기 상부 수평 패턴(1160) 중 어느 하나는 상기 적층 구조물(150)의 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 동일한 도전성 물질로 형성될 수 있고, 다른 하나는 상기 적층 구조물(150)의 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 하부 수평 패턴(1168)은 상기 적층 구조물(150)의 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 동일한 도전성 물질(e.g., TiN, W 등)로 형성될 수 있고, 상기 상부 수평 패턴(1160)은 상기 적층 구조물(150)의 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 다른 도전성 물질(e.g., N형의 도전형을 갖는 폴리 실리콘)로 형성될 수 있다. 상기 상부 수평 패턴(1160)의 일부는 상기 하부 수평 패턴(1168)과 상기 반도체 층(166) 사이, 및 상기 하부 절연 층(116)과 상기 반도체 층(166) 사이로 연장될 수 있다.
상기 적층 구조물(150)을 관통하는 부분에서, 도 4, 도 5a 및 도 5b에서 설명한 것과 같은 상기 분리 구조물들(192)에 대응하는 위치에 분리 구조물(1192)이 배치될 수 있다. 상기 분리 구조물(1192)은 상기 하부 절연 층(116), 상기 수평 구조물(1190) 및 상기 최하위 절연 층(1112)을 차례로 관통하며 상기 하부 구조물(110) 내부로 연장될 수 있다. 예시적인 예에서, 상기 분리 구조물들(1192)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 분리 구조물들(1192)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있다.
상기 적층 구조물(150)은 어느 한 방향으로 연장되어 계단 구조를 형성할 수 있다. 예를 들어, 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U) 및 상기 수평 구조물(1190)은 상부에서 하부로 갈수록 낮아지는 모양의 계단을 형성하도록 연장될 수 있다. 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)이 연장되어 계단들이 형성되는 영역은 절연 층(1140)으로 덮일 수 있다. 이와 같은 계단들 상에 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 전기적으로 연결되는 제1 콘택 플러그들(1050) 및 상기 수평 구조물(1190)과 전기적으로 연결되는 제2 콘택 플러그(1055)이 배치될 수 있다. 상기 제2 콘택 플러그(1055)는 상기 상부 수평 패턴(1160)을 관통하며 상기 하부 수평 패턴(1168)과 접촉할 수 있다. 상기 제1 및 제2 콘택 플러그들(1050, 1055)은 도전성 물질로 형성될 수 있다.
변형 예에서, 도 42를 참조하면, 도 40의 분리 구조물들(1192)은 분리 코어 패턴(1276) 및 상기 분리 코어 패턴(1276)의 측면들을 덮는 분리 스페이서들(1272)을 포함하는 분리 구조물들(1292)로 변형될 수 있다. 상기 분리 코어 패턴(1276)은 도전성 물질로 형성될 수 있고, 상기 분리 스페이서들(1272)은 절연성 물질로 형성될 수 있다. 상기 분리 코어 패턴(1276)은 상기 하부 구조물(110)과 접촉할 수 있다. 도 40의 최하위 절연 층(1112)이 생략되어 상기 수평 구조물(1190)의 상기 하부 수평 패턴(1168)이 상기 하부 구조물(110)과 접촉할 수 있다. 따라서, 상기 수직 구조물(188)의 상기 수직 반도체 층(166v1)은 상기 수평 구조물(1290) 및 상기 하부 구조물(110)을 통하여 상기 분리 코어 패턴(1276)과 전기적으로 연결될 수 있다.
변형 예에서, 도 43을 참조하면, 도 33 및 도 34에서 설명한 것과 같이, 적층 구조물(150)은 추가 게이트 유전체들(1120)을 포함할 수 있다. 도 42의 수평 구조물(1290)에 대응하는 위치에 배치될 수 있는 수평 구조물(1390)은 하부 수평 패턴(1368) 및 상기 하부 수평 패턴(1368) 상의 상부 수평 패턴(1360)을 포함할 수 있다. 상기 수평 구조물(1390)은 상기 하부 수평 패턴(1368)의 바닥면 및 상부면을 덮으며 상기 하부 수평 패턴(1368)과 상기 수직 구조물(188) 사이로 연장되는 추가 유전체(1366)를 더 포함할 수 있다. 상기 추가 유전체(1366)는 상기 추가 게이트 유전체들(1120)과 동일한 물질로 형성될 수 있다.
변형예에서, 도 44a, 도 44b 및 도 44c을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 적층 구조물(150) 및 수직 구조물(188)이 배치될 수 있다. 상기 적층 구조물(150)은 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)의 상부면 및 하부면을 덮으며 상기 수직 구조물(188)과 마주보는 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)의 측면들로 연장되는 추가 게이트 유전체들(1120)을 더 포함할 수 있다.
상기 하부 구조물(110)과 상기 적층 구조물(150) 사이에서, 상기 하부 구조물(110) 상에 차례로 적층되는 최하위 절연 층(1112), 수평 구조물(1490) 및 하부 절연 층(116)이 배치될 수 있다. 도 4, 도 5a 및 도 5b에서 설명한 것과 같은 수직 구조물(188)은 상기 최하위 절연 층(1112), 상기 수평 구조물(1490) 및 상기 하부 절연 층(116)을 차례로 관통하며 상기 하부 구조물(110) 내부로 연장되어, 도 40에서와 같은 연장 부분(188e)을 포함할 수 있다.
상기 수평 구조물(1490)은 하부 수평 패턴(1468) 및 상기 하부 수평 패턴(1468) 상의 상부 수평 패턴(1460)을 포함할 수 있다. 예시적인 예에서, 상기 하부 수평 패턴(1468) 및 상기 상부 수평 패턴(1460)은 접촉할 수 있다. 상기 하부 수평 패턴(1468)은 상기 적층 구조물(150)의 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 동일한 도전성 물질(e.g., TiN, W 등)로 형성될 수 있고, 상기 상부 수평 패턴(1460)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 상부 수평 패턴(1460)의 일부는 상기 하부 수평 패턴(1468)과 상기 반도체 층(166) 사이, 및 상기 하부 절연 층(116)과 상기 반도체 층(166) 사이로 연장될 수 있다.
상기 수평 구조물(1190)은 상기 하부 수평 패턴(1468)의 하부면을 덮으며 상기 하부 수평 패턴(1468)의 측면과 상기 제1 연장 유전체(160e1) 사이로 연장되는 추가 유전체(1466)을 더 포함할 수 있다. 상기 추간 유전체(1466)은 추가 게이트 유전체들(1120)과 동일한 물질로 형성될 수 있다.
상기 적층 구조물(150)은 어느 한 방향으로 연장되어 계단 구조를 형성할 수 있다. 예를 들어, 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U) 및 상기 수평 구조물(1490)은 상부에서 하부로 갈수록 낮아지는 모양의 계단을 형성하도록 연장될 수 있다. 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)이 연장되어 계단들이 형성되는 영역은 절연 층(1140)으로 덮일 수 있다. 이와 같은 계단들 상에 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)과 전기적으로 연결되는 제1 콘택 플러그들(1050) 및 상기 수평 구조물(1490)과 전기적으로 연결되는 제2 콘택 플러그(1055)이 배치될 수 있다. 상기 제2 콘택 플러그(1055)는 상기 상부 수평 패턴(1460)을 관통하며 상기 하부 수평 패턴(1468)과 접촉할 수 있다. 상기 제1 및 제2 콘택 플러그들(1050, 1055)은 도전성 물질로 형성될 수 있다.
상기 적층 구조물(150)을 관통하는 부분에서, 도 4, 도 5a 및 도 5b에서 설명한 것과 같은 상기 분리 구조물들(192)에 대응하는 위치에 분리 구조물(1492)이 배치될 수 있다. 상기 분리 구조물(1492)은 상기 하부 절연 층(116), 상기 수평 구조물(1490) 및 상기 최하위 절연 층(1112)을 차례로 관통하며 상기 하부 구조물(110) 내부로 연장될 수 있다. 예시적인 예에서, 상기 분리 구조물들(1492)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 분리 구조물들(1492)은 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 분리 완충 부(178)를 포함할 수 있다.
변형 예에서, 도 45 및 도 46을 참조하면, 도 4, 도 5a 및 도 5b에서 설명한 것과 동일한 상기 하부 구조물(110) 및 상기 적층 구조물(150)이 배치될 수 있다. 상기 적층 구조물(150)은 상기 하부 구조물(110) 상의 최하위 절연 층(2112) 상에 배치될 수 있다. 상기 최하위 절연 층(2112)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조물(150) 및 상기 최하위 절연 층(2112)을 관통하며 상기 하부 구조물(110) 내로 연장되는 분리 구조물들(2192)이 배치될 수 있다. 상기 분리 구조물들(2192)은 도 3의 분리 구조물들(192)과 같은 평면 모양, 예를 들어 서로 평행한 라인 모양일 수 있다.
예시적인 예에서, 상기 분리 구조물들(2192)의 각각은 분리 코어 패턴(2176) 및 상기 분리 코어 패턴(2176)의 측면 상의 절연성 스페이서(2172)를 포함할 수 있다. 상기 분리 코어 패턴(2176)은 도전성 물질(e.g., W 등과 같은 금속, TiN 등과 같은 금속 질화물, TiSi 등과 같은 금속-실리사이드, 또는 N형의 폴리 실리콘) 등으로 형성될 수 있다. 상기 절연성 스페이서(2172)는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 구조물들(2192)의 각각은 도 4 및 도 5b에서와 같은 상기 분리 완충 부들(178)을 포함할 수 있다. 상기 분리 완충 부들(178)은 상기 분리 코어 패턴(2176) 내에 배치될 수 있다.
예시적인 예에서, 상기 분리 구조물들(2192)의 각각은 앞에서 설명한 것과 같은 상기 분리 완충 부(178)을 포함할 수 있다. 상기 분리 완충 부(178)는 상기 분리 코어 패턴(2176) 내에 배치될 수 있으며, 앞에서 설명한 것과 같이 보이드일 수 있다.
상기 적층 구조물(150) 및 상기 최하위 절연 층(2112)을 관통하며 상기 하부 구조물(110) 내로 연장되는 수직 구조물(2188)이 배치될 수 있다. 상기 수직 구조물(2188)은 복수개가 배치될 수 있다. 복수개의 상기 수직 구조물(2188)은 앞에서 도 3 내지 도 5b를 참조하여 설명한 상기 더미 수직 구조물(188d) 및 상기 메모리 셀 수직 구조물(188c)에 대응하는 더미 수직 구조물(2188d) 및 메모리 셀 수직 구조물(2188c)을 포함할 수 있다.
상기 적층 구조물(150)은 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)의 상부면 및 하부면을 덮으며 상기 수직 구조물(2188)과 마주보는 상기 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)의 측면들로 연장되는 추가 게이트 유전체들(1120)을 포함할 수 있다.
상기 수직 구조물(2188)은 반도체 패턴(2159), 상기 반도체 패턴(2159) 상에 배치되는 수직 코어 패턴(2168), 상기 수직 코어 패턴(2168)의 외측면을 둘러싸며 상기 수직 코어 패턴(2168)과 상기 반도체 패턴(2159) 사이로 연장되고 상기 반도체 패턴(2159)과 접촉하는 수직 반도체 층(2166), 상기 수직 반도체 층(2166)의 외측면을 둘러싸는 수직 게이트 유전체 층(2160), 상기 수직 코어 패턴(2168) 상에 배치되며 상기 수직 반도체 층(2166)과 접촉하는 패드 패턴(172)을 포함할 수 있다. 상기 수직 코어 패턴(2168)은 상기 적층 구조물(150)의 상기 하부 그룹(120)부터 상기 상부 그룹(140)까지 연속적으로 연장되며 일체로 형성될 수 있다. 상기 수직 반도체 층(2166)은 상기 적층 구조물(150)의 상기 하부 그룹(120)부터 상기 상부 그룹(140)까지 연속적으로 연장되며 일체로 형성될 수 있다. 상기 수직 게이트 유전체 층(2160)은 앞에서 설명한 것과 동일한 상기 터널 유전체(도 5a의 164), 상기 정보 저장 층(도 5a의 163) 및 상기 블로킹 유전체(도 5a의 162)를 포함할 수 있다.
상기 하부 구조물(110)은 반도체 기판을 포함할 수 있고, 상기 반도체 패턴(2159)은 상기 하부 구조물(110)의 반도체 기판으로부터 에피택시얼 공정에 의해 성장되어 형성될 수 있는 물질, 예를 들어 실리콘으로 형성될 수 있다. 상기 반도체 패턴(2159)은 상기 게이트 전극들 중 최하위의 게이트 전극(122L)과 마주볼 수 있으며, 아래 방향으로 연장되어 상기 하부 구조물(110) 내로 연장될 수 있다. 최하위의 상기 게이트 전극(122L)과 마주보는 상기 반도체 패턴(2159)의 측면 상에 하부 게이트 유전체(1119)가 배치될 수 있다.
상기 수직 구조물(2188)은 앞에서 설명한 것과 동일한 수직 완충 부(170)를 포함할 수 있다. 상기 수직 완충 부(170)는 앞에서 설명한 것과 같은 동일한 위치에서 상기 수직 코어 패턴(2168) 내에 배치될 수 있으며, 앞에서 설명한 것과 같이 보이드일 수 있다. 상기 수직 코어 패턴(2168)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
다음으로, 도 47 내지 도 49을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 예시적인 예에 대하여 설명하기로 한다. 도 47 내지 도 49는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 예시적인 예를 나타내는 단면도들이다.
우선, 도 47을 참조하면, 하부 구조물(110) 상에 희생 층(112) 및 지지 패턴들(114)을 형성할 수 있다. 상기 지지 패턴들(114)은 실리콘으로 형성될 수 있다. 상기 하부 구조물(110) 상에 상기 희생 층(112)을 형성한 후에, 상기 하부 희생 층(112)을 관통하는 지지 패턴들(114)을 형성할 수 있다. 이와는 달리, 상기 하부 구조물(110) 상에 지지 패턴들(114)을 형성한 후에, 상기 지지 패턴들(114)의 측면들을 둘러싸는 상기 희생 층(112)을 형성할 수도 있다.
상기 희생 층(112) 및 상기 지지 패턴들(114) 상에 하부 그룹(120)을 형성할 수 있다. 상기 하부 그룹(120)을 형성하는 것은 교대로 적층되는 하부 게이트 전극들(122L, 122M, 122U) 및 하부 층간 절연 층들(124)을 형성하고, 이어서 하부 캐핑 층(126)을 형성하는 것을 포함할 수 있다. 예시적인 예에서, 상기 하부 게이트 전극들(122L, 122M, 122U)은 도전성 물질, 예를 들어 도우프트 폴리 실리콘 또는 도우프트 폴리 실리콘-저마늄으로 형성될 수 있고, 상기 하부 층간 절연 층들(124)은 실리콘 산화물로 형성될 수 있고, 상기 하부 캐핑 층(126)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 하부 그룹(120)을 구성하는 물질들은 상술한 예에 한정되지 않고 다른 물질들로 대체될 수도 있다.
상기 하부 그룹(120)을 관통하며 상기 희생 층(112)을 노출시키는 관통 홀(128a) 및 관통 트렌치들(128b)을 형성할 수 있다. 이어서, 상기 관통 홀(128a)을 채우는 하부 희생 수직 구조물(129a) 및 상기 관통 트렌치들(128b)을 채우는 하부 희생 분리 구조물(129b)을 형성할 수 있다.
도 48을 참조하면, 상기 하부 그룹(120) 상에 중간 그룹(130)을 형성할 수 있다. 상기 중간 그룹(130)을 형성하는 것은 교대로 적층되는 중간 게이트 전극들(132L, 132M, 132U) 및 중간 층간 절연 층들(134)을 형성하고, 이어서 중간 캐핑 층(136)을 형성하는 것을 포함할 수 있다. 상기 중간 그룹(130)을 관통하며 상기 하부 희생 수직 구조물(129a)을 노출시키는 관통 홀들(138a) 및 상기 하부 희생 분리 구조물들(129b)을 노출시키는 관통 트렌치들(138b)을 형성할 수 있다. 이어서, 상기 관통 홀들(138a)을 채우는 중간 희생 수직 구조물(139a) 및 상기 관통 트렌치들(138b)을 채우는 중간 희생 분리 구조물들(139b)을 형성할 수 있다.
상기 중간 그룹(130) 상에 상부 그룹(140)을 형성할 수 있다. 상기 상부 그룹(140)을 형성하는 것은 교대로 적층되는 상부 게이트 전극들(142L, 142M, 142U) 및 상부 층간 절연 층들(144)을 형성하고, 이어서 상부 캐핑 층(146)을 형성하는 것을 포함할 수 있다. 따라서, 상기 하부, 중간 및 상부 그룹들(120, 130, 140)을 포함하는 적층 구조물(150)을 형성할 수 있다.
상부 게이트 전극들(142L, 142M, 142U) 중 일부 게이트 전극(142U) 및 상기 상부 캐핑 층(146)을 관통하는 절연성 패턴들(152)을 형성할 수 있다. 상기 상부 그룹(140)을 관통하며 상기 중간 희생 수직 구조물(139a)을 노출시키는 관통 홀들(148a) 및 상기 중간 희생 분리 구조물들(139b)을 노출시키는 관통 트렌치들(148b)을 형성할 수 있다. 이어서, 상기 관통 홀들(148a)을 채우는 상부 희생 수직 구조물(149a) 및 상기 관통 트렌치들(148b)을 채우는 상부 희생 분리 구조물들(149b)을 형성할 수 있다.
도 49를 참조하면, 상기 하부, 중간 및 상부 희생 수직 구조물들(도 48의 129a, 139a, 149a), 상기 하부, 중간 및 상부 희생 분리 구조물들(도 48의 129b, 139b, 149b)을 제거하여 상기 희생 층(도 48의 112)을 노출시킬 수 있다. 이어서, 상기 희생 층(도 48의 112)을 제거하여 상기 적층 구조물(150)과 상기 하부 구조물(110) 사이에 빈 공간(154)을 형성할 수 있다. 상기 적층 구조물(150)은 상기 지지 패턴들(114)에 의해 지지될 수 있다. 또한, 상기 빈 공간(154)은 상기 적층 구조물(150)을 관통하는 상기 관통 홀들(128a, 138a, 149a) 및 상기 관통 트렌치들(128b, 138b, 148b)과 연통될 수 있다. 각각의 상기 관통 트렌치들(128b, 138b, 148b)은 각각의 상기 관통 홀들(128a, 138a, 149a) 보다 큰 폭으로 형성될 수 있다.
이와 같이 형성된 구조물을 이용하여, 앞에서 설명한 다양한 예들의 반도체 소자들을 형성할 수 있다. 예를 들어, 도 4, 도 5a 및 도 5b를 참조하면, 상기 적층 구조물(150), 상기 빈 공간(154), 상기 관통 홀들(128a, 138a, 149a) 및 상기 관통 트렌치들(128b, 138b, 148b)이 형성된 하부 구조물(110) 상에, 게이트 유전체(160), 반도체 층(166) 및 코어 패턴(168)을 차례로 형성할 수 있다. 예시적인 예에서, 상기 게이트 유전체(160), 상기 반도체 층(166) 및 상기 코어 패턴(168)은 상기 관통 홀들(128a, 138a, 149a) 및 상기 빈 공간(154)을 채울 수 있으며, 상기 관통 트렌치들(128b, 138b, 148b)을 부분적으로 채울 수 있다. 상기 코어 패턴(168)을 형성하는 경우에, 상기 코어 패턴(168) 내부에 수직 완충 부들(170)이 형성될 수 있다.
이어서, 상기 관통 트렌치들(128b, 138b, 148b) 내에 형성되는 코어 패턴 및 상기 관통 홀들(128a, 138a, 149a) 내의 코어 패턴의 일부를 제거한 후, 상기 관통 홀들(128a, 138a, 149a) 내의 잔존하는 코어 패턴(168) 상에 패드 패턴(172)을 형성하고, 상기 관통 트렌치들(128b, 138b, 148b) 내에 분리 완충 부들(178)을 갖는 분리 코어 패턴들(176)을 형성할 수 있다.
다음으로, 도 50 및 도 51을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 변형 예에 대하여 설명하기로 한다. 도 50 및 도 51은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 변형 예를 나타내는 단면도들이다.
도 50을 참조하면, 도 47에서 설명한 것과 같은 상기 하부 구조물(110) 상에 상기 지지 패턴들(114) 및 상기 희생 층(112)을 형성할 수 있다. 상기 지지 패턴들(114) 및 상기 희생 층(112) 상에 하부 절연 층(116)을 형성할 수 있다. 이어서, 도 47 및 도 48을 참조하여 설명한 것과 같은 실질적으로 동일한 공정을 진행하여, 상기 적층 구조물(150), 상기 하부, 중간 및 상부 희생 수직 구조물들(도 48의 129a, 139a, 149a), 상기 하부, 중간 및 상부 희생 분리 구조물들(도 48의 129b, 139b, 149b), 및 상기 절연성 패턴들(152)을 형성할 수 있다. 여기서, 상기 하부 희생 수직 구조물(129a) 및 상기 하부 분리 구조물(129b)은 상기 하부 절연 층(116)을 관통하며 상기 희생 층(112)과 접촉할 수 있다.
도 51을 참조하면, 도 49에서 설명한 것과 동일한 공정을 진행하여, 상기 하부, 중간 및 상부 희생 수직 구조물들(도 50의 129a, 139a, 149a), 상기 하부, 중간 및 상부 희생 분리 구조물들(도 50의 129b, 139b, 149b)을 제거하여 상기 희생 층(도 50의 112)을 노출시킬 수 있다. 이어서, 상기 희생 층(도 50의 112)을 제거하여 상기 적층 구조물(150) 하부의 상기 하부 절연 층(116)과 상기 하부 구조물(110) 사이에 빈 공간(154)을 형성할 수 있다.
이와 같이 형성된 구조물을 이용하여, 앞에서 설명한 다양한 예들의 반도체 소자들을 형성할 수 있다. 예를 들어, 도 31 및 도 32를 참조하면, 상기 적층 구조물(150), 상기 하부 절연 층(116), 상기 빈 공간(154), 상기 관통 홀들(128a, 138a, 149a) 및 상기 관통 트렌치들(128b, 138b, 148b)이 형성된 하부 구조물(110) 상에, 게이트 유전체(160), 반도체 층(166) 및 코어 패턴(168)을 차례로 형성할 수 있다. 예시적인 예에서, 상기 게이트 유전체(160), 상기 반도체 층(166) 및 상기 코어 패턴(168)은 상기 관통 홀들(128a, 138a, 149a)을 채울 수 있고, 상기 게이트 유전체(160) 및 상기 반도체 층(166) 및 상기 빈 공간(154)을 채울 수 있고, 상기 게이트 유전체(160), 상기 반도체 층(166) 및 상기 코어 패턴(168)은 상기 관통 트렌치들(128b, 138b, 148b)을 부분적으로 채울 수 있다. 이어서, 상기 관통 트렌치들(128b, 138b, 148b) 내에 형성되는 코어 패턴 및 상기 관통 홀들(128a, 138a, 149a) 내의 코어 패턴의 일부를 제거한 후, 상기 관통 홀들(128a, 138a, 149a) 내의 잔존하는 코어 패턴(168) 상에 패드 패턴(172)을 형성하고, 상기 관통 트렌치들(128b, 138b, 148b)을 채우는 분리 코어 패턴들(176)을 형성할 수 있다. 이어서, 상기 관통 홀들(128a, 138a, 149a) 내의 코어 패턴의 일부를 제거한 후, 상기 관통 홀들(128a, 138a, 149a) 내의 잔존하는 코어 패턴(168) 상에 패드 패턴(172)을 형성하고, 상기 관통 트렌치들(128b, 138b, 148b) 내에 잔존하는 상기 게이트 유전체(160), 상기 반도체 층(166) 및 상기 코어 패턴(168)을 제거하면서, 상기 하부 구조물(110)을 노출시킬 수 있다. 이어서, 에티택시얼 공정을 진행하여, 도 32에서와 같은 분리 연결 패턴(872)을 형성하고, 상기 분리 연결 패턴(872) 상에 상기 관통 트렌치들(128b, 138b, 148b)의 나머지 부분 내에 분리 코어 패턴(876)을 형성할 수 있다. 상기 분리 코어 패턴(876)을 형성하기 전에, 상기 적층 구조물(150) 내의 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)을 제거하여 빈 공간들을 형성하고, 이러한 빈 공간들 내에 도 33 및 도 34에서 설명한 것과 같은 상기 추가 게이트 유전체들(1120)을 형성하고, 이어서 상기 빈 공간들을 채우는 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)을 형성할 수 있다. 이와 같이, 다시 형성되는 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U)은 TiN, W 등과 같은 도전성 물질로 형성될 수 있다.
다음으로, 도 52 및 도 53을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 변형 예에 대하여 설명하기로 한다. 도 52 및 도 53은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 변형 예를 나타내는 단면도들이다.
도 52를 참조하면, 하부 구조물(110) 상에 차례로 적층되는 최하위 절연 층(112), 수평 하부 패턴(1168), 희생 층(1114), 및 하부 절연 층(116)을 차례로 형성할 수 있다. 이어서, 도 47 및 도 48을 참조하여 설명한 것과 같은 실질적으로 동일한 공정을 진행하여, 상기 적층 구조물(150), 상기 하부, 중간 및 상부 희생 수직 구조물들(도 48의 129a, 139a, 149a), 상기 하부, 중간 및 상부 희생 분리 구조물들(도 48의 129b, 139b, 149b), 및 상기 절연성 패턴들(152)을 형성할 수 있다. 여기서, 상기 하부 희생 수직 구조물(129a) 및 상기 하부 분리 구조물(129b)은 최하위 절연 층(112), 수평 하부 패턴(1168), 희생 층(1114), 및 하부 절연 층(116)을 관통하며 상기 하부 구조물(110) 내로 연장될 수 있다.
도 53을 참조하면, 관통 홀들(128a, 138a, 148a) 내의 상기 하부, 중간 및 상부 희생 수직 구조물들(도 52의 129a, 139a, 149a)을 제거하여 상기 하부 구조물(110)을 노출시키고, 상기 관통 홀들(128a, 138a, 148a)의 내벽들을 덮는 게이트 유전체(160) 및 반도체 층(166)을 차례로 형성하고, 상기 관통 홀들(128a, 138a, 148a)을 채우며 내부에 수직 완충 부들(170)을 갖는 코어 패턴(168)을 형성하고, 상기 코어 패턴의 일부를 제거한 후, 잔존하는 코어 패턴(168) 상에 패드 패턴(172)을 형성할 수 있다.
이어서, 관통 트렌치들(128b, 138b, 148b) 내의 상기 하부, 중간 및 상부 희생 분리 구조물들(도 48의 129b, 139b, 149b)을 제거하여, 상기 하부 구조물(110)을 노출시킬 수 있다.
이와 같이 형성된 구조물을 이용하여, 앞에서 설명한 다양한 예들의 반도체 소자들을 형성할 수 있다. 예를 들어, 도 53과 함께, 도 39 및 도 40을 참조하면, 상기 희생 층(1114)을 제거하면서 노출되는 게이트 유전체 층(166)을 제거하여 반도체 층(166)을 노출시키고, 상기 희생 층(1114)이 제거된 공간 내에 도 39 및 도 40에서 설명한 것과 같은 상부 수평 패턴(1160)을 형성할 수 있다. 이어서, 관통 트렌치들(128b, 138b, 148b) 내에 분리 구조물들(1192)을 형성할 수 있다. 변형 예에서, 도 53과 함께, 도 44a 및 도 44b를 참조하면, 상기 적층 구조물(150) 내의 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U) 및 상기 수평 하부 패턴(1168)을 제거하여 빈 공간들을 형성하고, 이러한 빈 공간들 내에 도 44a 및 도 44b에서와 같은 상기 추가 게이트 유전체들(1120)을 형성하고, 이어서 상기 빈 공간들을 채우는 게이트 전극들(122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U) 및 수평 하부 패턴(1168)을 다시 형성할 수 있다. 이어서, 상기 희생 층(1114)을 제거하면서 노출되는 추가 게이트 유전체(1120) 및 게이트 유전체(160)을 제거하여, 상기 수평 하부 패턴(1168) 및 상기 반도체 층(166)을 노출시키고, 상기 희생 층(1114)이 제거된 공간 내에 도 44a 및 도 44b에서와 같은 상부 수평 패턴(1460)을 형성할 수 있다.
상술한 바와 같이 복수의 그룹들(120, 130, 140)으로 구성될 수 있는 적층 구조물(150) 내에 형성될 수 있는 상기 수직 구조물(188)은 상기 완충 부(170)를 포함할 수 있다. 이와 같은 완충 부(170)는 상기 수직 구조물(188) 내의 상기 수직 반도체 층(166v1)에서 크랙 등이 발생하는 불량을 방지 또는 최소화할 수 있다. 따라서, 반도체 소자의 신뢰성 및 내구성을 향상시킬 수 있다.
상술한 바와 같은 복수의 그룹들(120, 130, 140)의 각각은 복수의 게이트 전극들을 포함할 수 있다. 이와 같은 복수의 그룹들(120, 130, 140)의 수를 증가시킬 수 있기 때문에, 게이트 전극들의 적층 수를 증가시킬 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 하부 구조물 114 : 지지 패턴들
120 : 하부 그룹 130 : 중간 그룹
140 : 상부 그룹
122L, 122M, 122U, 132L, 132M, 132U, 142L, 142M, 142U : 게이트 전극들
124, 134, 144 : 층간 절연 층 126, 136, 146 : 캐핑 층
150 : 적층 구조물 152 : 절연성 패턴
160 : 게이트 유전체 160v1 : 수직 게이트 유전체
160v2: 분리 게이트 유전체 160h : 수평 유전체
166 : 반도체 층 166v1 : 수직 반도체 층
166v2: 분리 반도체 층 166h : 수평 반도체 층
168 : 코어 패턴 168v : 수직 코어 패턴
168h : 수평 코어 패턴 170 : 완충 부
172 : 패드 패턴 176 : 분리 코어 패턴
178 : 분리 완충 부
188 : 수직 구조물 190, 290, 392 : 수평 구조물
192, 292, 392 : 분리 구조물

Claims (10)

  1. 하부 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 하부 그룹 및 상부 그룹을 포함하고, 상기 하부 및 상부 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고; 및
    상기 적층 구조물을 관통하는 수직 구조물을 포함하되,
    상기 수직 구조물은 수직 코어 패턴, 상기 수직 코어 패턴 내부의 수직 완충 부 및 상기 수직 코어 패턴의 외측면을 둘러싸는 수직 반도체 층을 포함하고,
    상기 수직 구조물은 상기 하부 그룹을 관통하는 하부 수직 부분 및 상기 상부 그룹을 관통하는 상부 수직 부분을 포함하고,
    상기 하부 수직 부분의 상부 영역은 상기 상부 수직 부분의 하부 영역 보다 큰 폭을 갖고,
    상기 수직 완충 부는 상기 하부 수직 부분 내에 배치되며 상기 상부 수직 부분 하부에 배치되는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 수직 코어 패턴은 절연성 물질로 형성되고,
    상기 수직 완충 부는 보이드인 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 구조물 상에 배치되고 상기 적층 구조물 하부에 배치되며 상기 수직 구조물과 연결되는 수평 구조물을 더 포함하되,
    상기 수직 구조물은 상기 수직 반도체 층의 외측면을 둘러싸는 수직 게이트 유전체를 더 포함하고,
    상기 수평 구조물은 상기 수직 게이트 유전체로부터 연장되어 상기 적층 구조물 하부에 배치되는 수평 게이트 유전체를 포함하는 3차원 반도체 소자.
  4. 하부 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 하부 그룹 및 상부 그룹을 포함하고, 상기 하부 및 상부 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고;
    상기 적층 구조물을 관통하는 분리 구조물들;
    상기 분리 구조물들 사이에 배치되고 상기 적층 구조물을 관통하는 수직 구조물; 및
    상기 하부 구조물 상에 배치되고 상기 적층 구조물 하부에 배치되며, 상기 수직 구조물 및 상기 분리 구조물들과 연결되는 수평 구조물을 포함하되,
    상기 수직 구조물은 상기 하부 그룹을 관통하는 하부 수직 부분 및 상기 상부 그룹을 관통하는 상부 수직 부분을 포함하고,
    상기 분리 구조물들의 각각은 상기 하부 그룹을 관통하는 하부 분리 부분 및 상기 상부 그룹을 관통하는 상부 분리 부분을 포함하고,
    상기 하부 수직 부분의 상부 영역은 상기 상부 수직 부분의 하부 영역 보다 큰 폭을 갖고,
    상기 수직 구조물은,
    절연성 물질로 형성되는 수직 코어 패턴;
    상기 수직 코어 패턴 내부에 배치되는 적어도 하나의 보이드들;
    상기 수직 코어 패턴의 외측면을 둘러싸는 수직 반도체 층; 및
    상기 수직 반도체 층의 외측면을 둘러싸는 유전체 구조물을 포함하고,
    상기 적어도 하나의 보이드들은 상기 하부 수직 부분 및 상기 상부 수직 부분 중 적어도 하나의 내부에 배치되고,
    상기 수평 구조물은 제1 도전성 물질을 포함하고,
    상기 게이트 전극들은 상기 제1 도전성 물질과 다른 제2 도전성 물질을 포함하는 3차원 반도체 소자.
  5. 제 4 항에 있어서,
    상기 하부 분리 부분의 상부 영역은 상기 상부 분리 부분의 하부 영역 보다 큰 폭을 갖고,
    상기 유전체 구조물은 제1 유전체 층, 제2 유전체 층, 및 상기 제1 및 제2 유전체 층들 사이의 정보 저장 층을 포함하는 3차원 반도체 소자.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 분리 구조물들의 각각은 분리 완충 부를 포함하되,
    상기 분리 구조물들의 각각은 상기 수직 구조물 보다 큰 폭을 갖고,
    상기 분리 완충 부는 상기 하부 분리 부분 내에 배치되며 상기 상부 분리 부분 하부에 배치되는 3차원 반도체 소자.
  8. 하부 구조물 상에 배치되는 수평 구조물;
    상기 수평 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 복수의 그룹들을 포함하고, 상기 복수의 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고;
    상기 적층 구조물 및 상기 수평 구조물을 관통하는 분리 구조물들; 및
    상기 분리 구조물들 사이에 배치되고 상기 적층 구조물 및 상기 수평 구조물을 관통하는 수직 구조물을 포함하되,
    상기 수직 구조물은,
    절연성 물질로 형성되는 수직 코어 패턴;
    상기 수직 코어 패턴 내부에 배치되는 하나 또는 복수의 보이드들;
    적어도 상기 수직 코어 패턴의 외측면을 둘러싸는 수직 반도체 층; 및
    상기 수직 반도체 층의 외측면을 둘러싸는 유전체 구조물을 포함하고,
    상기 유전체 구조물은 제1 유전체 층, 제2 유전체 층, 및 상기 제1 및 제2 유전체 층들 사이의 정보 저장 층을 포함하고,
    상기 수평 구조물은 하부 수평 패턴 및 상기 하부 수평 패턴 상의 상부 수평 패턴을 포함하고,
    상기 하부 수평 패턴 및 상기 상부 수평 패턴 중 적어도 하나는 상기 유전체 구조물을 제1 부분과 제2 부분으로 분할하면서 상기 수직 반도체 층과 접촉하는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 그룹들의 각각은 상기 게이트 전극들과 교대로 적층된 층간 절연 층들을 더 포함하고,
    상기 그룹들은 하부 그룹 및 상기 하부 그룹 상의 상부 그룹을 포함하고,
    상기 수직 구조물은 상기 하부 그룹을 관통하는 하부 수직 부분 및 상기 상부 그룹을 관통하는 상부 수직 부분을 포함하고,
    상기 하부 수직 부분의 상부 영역의 측면은 상기 수직 방향에서 상기 상부 수직 부분의 하부 영역의 측면과 정렬되지 않고,
    상기 하부 수평 패턴 및 상기 상부 수평 패턴 중 적어도 하나는 폴리 실리콘으로 형성되는 3차원 반도체 소자.
  10. 하부 구조물 상에 배치되는 수평 구조물;
    상기 수평 구조물 상에 배치되는 적층 구조물, 상기 적층 구조물은 수직 방향으로 적층되는 복수의 그룹들을 포함하고, 상기 복수의 그룹들의 각각은 상기 수직 방향으로 적층되며 이격되는 게이트 전극들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고;
    상기 적층 구조물 및 상기 수평 구조물을 관통하는 분리 구조물들; 및
    상기 분리 구조물들 사이에 배치되고 상기 적층 구조물 및 상기 수평 구조물을 관통하는 수직 구조물을 포함하되,
    상기 수평 구조물은 하부 수평 패턴 및 상기 하부 수평 패턴 상의 상부 수평 패턴을 포함하고,
    상기 하부 수평 패턴 및 상기 상부 수평 패턴 중 어느 하나는 상기 게이트 전극들과 동일한 도전성 물질을 포함하고, 다른 하나는 상기 게이트 전극들과 다른 도전성 물질을 포함하고,
    상기 수직 구조물은 수직 코어 패턴, 상기 수직 코어 패턴 내부의 수직 완충 부, 상기 수직 코어 패턴의 외측면을 둘러싸는 수직 반도체 층, 상기 수직 반도체 층의 외측면을 둘러싸는 수직 게이트 유전체를 포함하고,
    상기 수평 구조물은 상기 수직 반도체 층과 연결되는 수평 코어 패턴을 포함하는 3차원 반도체 소자.
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