KR20200145919A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20200145919A
KR20200145919A KR1020190073505A KR20190073505A KR20200145919A KR 20200145919 A KR20200145919 A KR 20200145919A KR 1020190073505 A KR1020190073505 A KR 1020190073505A KR 20190073505 A KR20190073505 A KR 20190073505A KR 20200145919 A KR20200145919 A KR 20200145919A
Authority
KR
South Korea
Prior art keywords
insulating layers
dummy
gate electrodes
substrate
isolation regions
Prior art date
Application number
KR1020190073505A
Other languages
English (en)
Inventor
임근원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190073505A priority Critical patent/KR20200145919A/ko
Priority to US16/732,772 priority patent/US11233004B2/en
Priority to CN202010391986.5A priority patent/CN112117277A/zh
Publication of KR20200145919A publication Critical patent/KR20200145919A/ko
Priority to US17/645,866 priority patent/US12021022B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H01L27/11524—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H01L27/11529—
    • H01L27/11548—
    • H01L27/1157—
    • H01L27/11573—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 셀 어레이 영역 및 패드 영역을 갖는 기판, 상기 기판 상에서 서로 교대로 적층되며 상기 패드 영역에서 계단 구조를 갖는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체, 상기 패드 영역에서 상기 적층 구조체를 수직으로 관통하고, 제1 방향을 따라 연장되고, 제1 더미 절연층들 및 제2 더미 절연층들을 포함하되, 상기 제1 더미 절연층들은 내측벽들을 덮으며, 상기 게이트 전극들의 상면의 일부를 덮는 수평부들을 포함하고, 상기 제2 더미 절연층들은 상기 제1 더미 절연층들의 사이를 채우는, 복수의 제1 분리 영역들, 상기 제1 더미 절연층으로부터 상기 제1 방향과 수직 교차하는 제2 방향에서 상기 몰드 절연층들을 향하여 연장되는 연장부들, 상기 기판에서 상기 적층 구조체를 복수의 영역들로 분할하며 상기 제1 방향으로 연장되는 복수의 제2 분리 영역들, 및 상기 제2 더미 절연층 내에서 상기 수평부들을 관통하여 상기 게이트 전극들에 연결되는 셀 컨택 플러그들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예에 따른 반도체 장치는, 본 발명의 일 실시예에 따른 반도체 장치는, 셀 어레이 영역 및 패드 영역을 갖는 기판, 상기 기판 상에서 서로 교대로 적층되며 상기 패드 영역에서 계단 구조를 갖는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체, 상기 패드 영역에서 상기 적층 구조체를 수직으로 관통하고, 제1 방향을 따라 연장되고, 제1 더미 절연층들 및 제2 더미 절연층들을 포함하되, 상기 제1 더미 절연층들은 내측벽들을 덮으며, 상기 게이트 전극들의 상면의 일부를 덮는 수평부들을 포함하고, 상기 제2 더미 절연층들은 상기 제1 더미 절연층들의 사이를 채우는, 복수의 제1 분리 영역들, 상기 제1 더미 절연층으로부터 상기 제1 방향과 수직 교차하는 제2 방향에서 상기 몰드 절연층들을 향하여 연장되는 연장부들, 상기 기판에서 상기 적층 구조체를 복수의 영역들로 분할하며 상기 제1 방향으로 연장되는 복수의 제2 분리 영역들, 및 상기 제2 더미 절연층 내에서 상기 수평부들을 관통하여 상기 게이트 전극들에 연결되는 셀 컨택 플러그들을 포함한다.
예시적인 실시예에 따른 반도체 장치는, 셀 어레이 영역 및 패드 영역을 갖는 기판. 상기 패드 영역에서 계단 구조를 갖는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체, 상기 패드 영역에서 상기 적층 구조체를 덮는 층간 절연층, 상기 패드 영역에서 상기 적층 구조체 및 상기 층간 절연층을 관통하되, 상기 게이트 전극들의 일 끝단을 감싸며 상기 기판에 수직한 방향으로 연장되는 제1 절연층들, 및 상기 제1 절연층의 사이를 채우는 제2 절연층들을 포함하는 복수의 제1 분리 영역들, 상기 기판에서 상기 적층 구조체를 복수의 영역들로 분할하며, 제1 방향으로 연장되는 복수의 제2 분리 영역들, 상기 복수의 제1 분리 영역들과 상기 복수의 제2 분리 영역들 사이에 배치되는 적어도 하나의 더미 채널들, 및 상기 복수의 제1 분리 영역들 내에서 상기 제1 절연층들을 관통하여 상기 게이트 전극들에 연결되는 셀 컨택 플러그들을 포함한다.
예시적인 실시예에 따른 반도체 장치는, 셀 어레이 영역 및 패드 영역을 갖는 기판, 상기 기판 상에서 서로 교대로 적층되며 상기 패드 영역에서 계단 구조를 갖는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체, 상기 패드 영역에서 상기 적층 구조체를 덮는 층간 절연층, 상기 적층 구조체 및 상기 층간 절연층을 복수의 영역들로 분할하고, 상기 층간 절연층과 다른 물질을 포함하는 더미 절연층들, 상기 적층 구조체 영역에서 상기 더미 절연층들과 접하며, 상기 게이트 전극들 사이에서 기판의 상면에 수직한 방향으로 서로 이격되는 연장부들, 및 상기 더미 절연층들 내부에 배치되며, 상기 게이트 전극들에 연결되는 셀 컨택 플러그들을 포함한다.
셀 컨택 플러그들과 게이트 전극들이 접촉하는 영역, 및 더미 분리 영역들과 몰드 절연층들이 접하는 영역의 구조를 제어함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 5a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 5c 내지 도 5f는 예시적인 실시예들에 따른 반도체 장치의 단면도의 확대도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 단면도 및 확대도들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 단면도 및 확대도들이다.
도 8a 및 도 8b는 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도들이다.
도 9 및 도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는, 이해를 돕기 위하여, 평면에서 볼 수 있는 반도체 장치(100)의 구성만을 도시하였다. 도 4는 도 3의 A영역의 확대도이다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는 셀 어레이 영역(CAR) 및 패드 영역(PAD)을 갖는 기판(101), 기판(101)상에 교대로 적층된 게이트 전극들(130) 및 몰드 절연층들(120)을 포함하는 적층 구조체(GS), 적층 구조체(GS)를 관통하는 채널들(CH), 적층 구조체(GS)를 관통하는 제1 및 제2 분리 영역들(MS1, MS2), 제1 분리 영역들(MS1)을 관통하는 셀 컨택 플러그들(CCP)을 포함한다.
제1 및 제2 분리 영역들(MS1, MS2)은 제1 방향(x 방향)에서 연장될 수 있으며, 제2 방향(y 방향)에서 나란히 서로 이격되어 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)는 평행하게 배치될 수 있다. 제2 분리 영역들(MS2)은 셀 어레이 영역(CAR)에서 패드 영역(PAD)까지 연장되는 제2 중앙 분리 영역들(MS2a)과, 셀 어레이 영역(CAR)에서 연장되나, 패드 영역(PAD)에서 제1 방향(x 방향)에서 일부 이격되는 제2 보조 분리 영역들(MS2b)을 포함할 수 있다. 패드 영역(PAD)에서 제2 보조 분리 영역들(MS2b)의 사이에 제1 분리 영역들(MS1)이 일부 배치될 수 있다. 제1 분리 영역들(MS1)은 패드 영역(PAD)에서만 배치될 수 있으며, 제2 중앙 분리 영역들(MS2a)보다 제1 방향(x 방향)에서의 길이가 짧을 수 있으나, 이에 한정되는 것은 아니다.
셀 어레이 영역(CAR)은 제2 중앙 분리 영역들(MS2a)에 의해 복수의 메모리 블록들로 분할될 수 있다. 적층 구조체(GS)는 제2 분리 영역들(MS2)에 의해 복수의 영역들로 분할될 수 있다.
셀 어레이 영역(CAR)에서 제2 보조 분리 영역들(MS2b)은 제2 중앙 분리 영역들(MS2a)사이에 배치될 수 있다. 패드 영역(PAD)에서 제2 중앙 분리 영역들(MS2a) 사이에 제1 분리 영역들(MS1)과 제2 보조 분리 영역들(MS2b)이 제2 방향(y 방향)에서 일정한 간격을 두고 나란히 교대로 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)의 간격, 배치 순서, 및 개수 등은 도 3에 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들어, 제1 분리 영역들(MS1)과 제2 보조 분리 영역들(MS2b) 사이의 간격은 일정하지 않을 수 있으며, 제1 분리 영역들(MS1)과 제2 보조 분리 영역들(MS2b)은 교대로 배치되지 않을 수 있으며, 패드 영역(PAD)에서 제1 분리 영역들(MS1)의 개수는 제2 분리 영역들(MS2)의 개수와 동일하거나, 그보다 많거나 적을 수 있다.
도 5a 및 도 5b는 예시적인 실시예에 따른 반도체 장치를 도시하는 단면도들이다. 도 5a는 도 4의 반도체 장치를 절단선 I-I'를 따라서 절단한 단면을 도시하며, 도 5b는 도 4의 반도체 장치를 절단선 II-II’를 따라서 절단한 단면을 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100)는 기판(101)상에 몰드 절연층들(120)과 게이트 전극들(130)이 교대로 적층되는 적층 구조체(GS), 적층 구조체(GS)를 복수의 영역들로 분할하는 제1 및 제2 분리 영역들(MS1, MS2), 채널들(CH), 더미 채널들(DCH), 셀 컨택 플러그들(CCP), 배선층(190)을 더 포함할 수 있다. 반도체 장치(100)는 적층 구조체(GS)를 덮는 층간 절연층(60), 층간 절연층(60)을 덮는 제1 캡핑 절연층(70), 및 제2 캡핑 절연층(80)을 포함할 수 있다. 채널들(CH)은 내부의 채널 영역(140), 채널 절연층(145), 도시되지 않은 게이트 유전층 등을 포함할 수 있다.
기판(101)은 제1 방향(x 방향)과 제2 방향(y 방향)으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(101)의 셀 어레이 영역(CAR)은 게이트 전극들(130)이 수직하게 적층되며 채널들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 패드 영역(PAD)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다. 패드 영역(PAD)은 적어도 일 방향, 예를 들어 제2 방향(y 방향)에서 셀 어레이 영역(CAR)의 적어도 일 단에 배치될 수 있다.
게이트 전극들(130)은 제3 방향(z 방향)에서 서로 이격되어 적층되며, 게이트 전극들(130)은 셀 어레이 영역(CAR)으로부터 패드 영역(PAD)으로 서로 다른 길이로 연장될 수 있다. 게이트 전극들(130)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 하부 게이트 전극, 복수의 메모리 셀(MC)을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 상부 게이트 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST)의 상부 및 하부 게이트 전극들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130S, 130G)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다
몰드 절연층들(120)은 게이트 전극들(130)의 사이에서 배치될 수 있다. 몰드 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 제3 방향(z 방향)에서 서로 이격되어 적층되고, 제2 방향(y 방향)으로 연장될 수 있다.
기판(101)의 패드 영역(PAD)에서 몰드 절연층들(120)과 게이트 전극들(130)은 제1 방향(x 방향)에서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이룰 수 있다. 기판(101)의 패드 영역(PAD)에서 적층 구조체(GS)의 일부는 제1 방향(x 방향), 및 제2 방향(y 방향)에서 서로 다른 길이로 연장되어 피라미드 형상의 단차들을 이루는 패드를 형성할 수 있다. 패드의 단차들의 개수는 도면에 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다.
패드를 구성하는 게이트 전극들(130)의 일부는 더미 게이트 전극들(130a)일 수 있다. 더미 게이트 전극들(130a)는 채널들(CH)과 접촉하지 않을 수 있다. 패드 영역(PAD)에서 게이트 전극들(130) 및 더미 게이트 전극들(130a)은 셀 컨택 플러그들(CCP)과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 배선층(190)과 연결될 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 몰드 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
층간 절연층(60)은 기판(101), 기판(101) 상의 적층 구조체(GS)를 덮을 수 있으며, 층간 절연층(60)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질로 이루어질 수 있다.
채널들(CH)은 셀 어레이 영역(CAR) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 채널들(CH)은 하부가 연결된 ‘U’ 형상을 가질 수 있다. 예시적인 실시예들에서, 패드 영역(PAD)과 인접한 셀 어레이 영역(CAR)의 단부 및 패드 영역(PAD)에 더미 채널들(DCH)이 더 배치될 수 있다. 상기 더미 채널들(DCH)은 채널들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다.
채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(145)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(145)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널들(CH)에서 채널 영역(140)의 상부에는 채널 패드들(146)이 배치될 수 있다. 채널 패드들(146)은 채널 절연층(145)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(146)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
도 5a에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)은 기판(101)상에 적층된 게이트 전극들(130), 몰드 절연층들(120), 층간 절연층(60)을 기판(101)의 상면에 수직한 제3 방향(z 방향)에서 관통하여 기판(101)과 접촉할 수 있다. 즉, 제1 및 제2 분리 영역들(MS1, MS2)은 적층 구조체(GS)를 관통하여 기판(101)과 접촉할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 종횡비에 따라 기판(101)에 가까울수록 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있다. 구체적으로, 도 5f를 참조하면, 제1 분리 영역들(MS1)의 상부는 제1 폭을 가질 수 있으며, 제1 분리 영역들(MS1)의 하부는 제2 폭을 가질 수 있으며, 제1 폭은 제2 폭보다 클 수 있다.
제1 분리 영역들(MS1)은 제2 분리 영역들(MS2) 사이에서 나란히 서로 이격되어 배치될 수 있다. 제1 분리 영역들(MS1)은 제2 분리 영역들(MS2)보다 제2 방향(y 방향)에서 큰 폭을 가질 수 있다. 제1 분리 영역들(MS1)의 내부는 제1 더미 절연층들(DIL1) 및 제2 더미 절연층들(DIL2)로 채워질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 분리 영역들(MS1)의 내부는 층간 절연층(60)의 물질과 다른 절연성 물질을 포함하는 하나의 층으로 채워질 수 있다. 제1 더미 절연층들(DIL1)은 제1 분리 영역들(MS1)의 경사진 양쪽 측벽 상에 배치될 수 있으며, 제3 방향(z 방향)을 따라 연장되어 기판(101)과 접촉할 수 있으며, 제1 방향(x 방향)을 따라 연장될 수 있다. 제2 더미 절연층들(DIL2)은 제1 더미 절연층들(DIL1)의 사이를 채울 수 있으며, 제3 방향(z 방향)을 따라 연장되어 기판(101)과 접촉할 수 있으며, 제1 방향(x 방향)을 따라 연장될 수 있다. 제1 더미 절연층들(DIL1)과 제2 더미 절연층들(DIL2)은 서로 다른 물질일 수 있다.
제2 분리 영역들(MS2)의 상면은 제1 분리 영역들(MS1)의 상면보다 높게 배치될 수 있으며, 더미 채널들(DCH)의 상면보다 높게 배치될 수 있다.
도 5b는 도 4의 반도체 장치(100)를 절단선 Ⅱ-Ⅱ'를 따라서 절단한 단면들을 도시하며, 절단선 Ⅱ-Ⅱ'는 반도체 장치(100)를 패드 영역(PAD)에서 제1 분리 영역들(MS1)이 연장되는 제1 방향(x 방향)을 따라 절단하며, 셀 어레이 영역(CAR)에서 채널들(CH)을 관통하도록 절단될 수 있다.
도 5b에 도시된 것과 같이, 반도체 장치(100)는 게이트 전극들(130), 몰드 절연층들(120), 수평부들(124), 연장부들(125), 층간 절연층들(60), 셀 컨택 플러그들(CCP), 제2 더미 절연층들(DIL2) 등을 포함할 수 있다. 패드 영역(PAD)에서 제1 분리 영역들(MS1)이 배치되는 일부 영역에서는 게이트 전극들(130)사이에서 몰드 절연층들(120) 대신에 연장부들(125)이 채워질 수 있다. 연장부들(125)은 상부 게이트 전극들(130)의 상면의 일부를 덮는 수평부들(124)과 연결될 수 있다.
패드 영역(PAD)의 게이트 전극들(130)이 이루는 단부에서 셀 컨택 플러그들(CCP)이 수평부들(124)을 관통하여 게이트 전극들(130)과 접촉할 수 있다.
도 5c는 도 5a의 B영역을 확대하여 도시하는 확대 단면도이다. 도 5c는 연장부들(125)의 배치 구조에 대한 일 실시예를 나타낸다.
도 5c를 참조하면, 연장부들(125)은 제1 분리 영역들(MS1)과 인접하여 배치될 수 있으며, 제2 방향(y 방향)에서 연장부들(125)의 일 끝단은 제1 더미 절연층들(DIL1)의 외측면을 통해 접할 수 있으며, 제2 방향(y 방향)에서 연장부들(125)의 다른 일 끝단은 몰드 절연층들(120)과 접할 수 있다. 연장부들(125)의 제3 방향(z 방향)에서 두께는 몰드 절연층들(120)의 제3 방향(z 방향)에서 두께와 실질적으로 동일할 수 있다. 제1 더미 절연층들(DIL1)은 제3 방향(z 방향)으로 연장되며, 층간 절연층(60)과 접하는 층일 수 있다. 연장부들(125)은 게이트 전극들(130) 사이 및 몰드 절연층들(120)의 측벽을 덮으며, 제1 더미 절연층들(DIL1)과 접하는 층일 수 있다. 수평부들(124)은 최상부의 게이트 전극들(130)의 상면 상의 층이며, 제1 더미 절연층들(DIL1)의 일부 층일 수 있다.
연장부들(125)은 제2 방향(y 방향)에서 제1 분리 영역들(MS1)을 사이에 두고 서로 이격되어 배치될 수 있으며, 제3 방향(z 방향)에서 게이트 전극들(130)을 사이에 두고 일부 영역이 서로 이격되어 배치될 수 있다. 연장부들(125)은 제1 더미 절연층들(DIL1), 몰드 절연층들(120), 게이트 전극들(130), 및 제2 더미 절연층(DIL2)에 의해 둘러싸인 구조로 이해될 수 있다.
연장부들(125)은 제1 더미 절연층들(DIL1)으로부터 제2 방향(y 방향)에서 몰드 절연층들(120)을 향하여 연장된 것으로 이해될 수 있다. 이에 따라, 제1 더미 절연층들(DIL1)과 연장부들(125)은 '요철부를 가진 형상' 또는 '생선 가시(fishbone) 형상'을 가질 수 있다. 제1 더미절연층(DIL1)과 연장부들(125)은 몰드 절연층들(120)의 무너짐을 방지할 수 있는 지지대 역할을 할 수 있다.
연장부들(125)의 일 끝단의 위치는 제2 방향(y 방향)에서 차이가 있을 수 있다. 제1 분리 영역들(MS1)은 기판(101)에 가까워질수록 제2 방향(y 방향)의 폭이 좁아지는 형상을 포함하므로, 연장부들(125)은 기판(101)에 가까워질수록 제2 방향(y 방향)에서의 거리가 가까워질 수 있으며, 연장부들(125)의 제2 방향(y 방향)의 폭이 좁아질 수 있다. 구체적으로, 예를 들어, 연장부들(125)은 제1 연장부(125-1) 및 제2 연장부(125-2)를 포함할 수 있으며, 제2 연장부(125-2)는 제1 연장부(125-1)보다 기판(101)에 가까운 위치에 배치될 수 있으며, 제2 연장부(125-2)가 몰드 절연층들(120)과 마주하는 일 끝단은 제1 연장부(125-1)가 몰드 절연층들(120)과 마주하는 일 끝단과 제2 방향(y 방향)에서 차이가 있을 수 있다.
연장부들(125)은 몰드 절연층들(120), 및 게이트 전극들(130)과 각각 다른 물질로 이루어질 수 있으며, 제1 더미 절연층들(DIL1)과 같은 물질로 이루어질 수 있다. 예를 들어, 제1 더미 절연층들(DIL1)과 연장부들(125)은 산화 알루미늄(Al2O3)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 몰드 절연층들(120)의 식각된 일 끝단에 연장부들(125)이 배치됨으로써, 몰드 절연층들(120)의 제2 방향(y 방향)의 길이가 감소될 수 있다. 이에 따라, 하기에 도 X를 참조하여 설명하는 게이트 치환 공정시, 몰드 절연층들(120)과 접촉하는 더미 채널들(DCH)의 지지력이 향상되어 몰드 절연층들(120)의 무너짐을 방지하여, 브릿지(bridge) 불량을 줄일 수 있다.
적층 구조체(GS) 중 일부는 제2 분리 영역들(MS2)과 연결되지 않는 영역들을 포함할 수 있다. 이에 따라, 게이트 치환 공정시 희생층들(180)의 일부는 몰드 절연층들(120)에 대해 선택적으로 제거되지 않아, 최종 반도체 구조에서 희생층들(180)로 잔존하는 영역이 적어도 하나 존재할 수 있다. 예를 들어, 희생층들(180) 중 제1 분리 영역(MS1)과 제2 분리 영역(MS2)의 사이에 배치되며, 제2 분리 영역(MS2)이 관통하지 않는 최상단의 희생층들(180)이 잔존할 수 있다.
희생층들(180)은 셀 컨택 플러그들(CCP)에 연결되는 최상단의 게이트 전극들(130)과 나란하게 배치될 수 있으며, 희생층들(180)의 일 끝단은 제1 더미 절연층(DIL1), 제2 더미 절연층, 및 연장부들(125)에 의해 둘러싸인 구조일 수 있다.
도 5d는 도 5a의 C영역을 확대하여 도시하는 확대 단면도이다. 도 5d에서는 예시적인 실시예들에 따른 반도체 장치의 셀 컨택 플러그들(CCP)이 게이트 전극들(130)과 접하는 영역을 확대하여 도시한다.
게이트 전극들(130) 중 상부에 위치하는 상부 게이트 전극층들(130)은 셀 컨택 플러그들(CCP)이 접촉하여 배선층(190)과 셀들을 전기적으로 연결시키는데 사용될 수 있다. 연장부들(125)은 상부 게이트 전극들(130)의 하부에 배치될 수 있다.
제1 더미 절연층들(DIL1)은 상부 게이트 전극들(130)의 상면을 덮는 수평부들(124)을 포함할 수 있다. 즉, 제1 더미 절연층들(DIL1)의 일부는 기판(101)의 상면에 평행한 수평부들(124)을 포함할 수 있다. 수평부들(124)은 제2 더미 절연층들(DIL2)과 접할 수 있다. 수평부들(124)은 상부 배선과 게이트 전극들(130)을 연결하는 컨택 영역을 제공할 수 있으며, 셀 컨택 플러그들(CCP)에 의해 제3 방향(z 방향)에서 관통될 수 있다. 셀 컨택 플러그들(CCP)는 제1 분리 영역들(MS1) 내부에 위치하며 제2 더미 절연층들(DIL2)을 제 3방향(z 방향)에서 관통하며, 수평부들(124)을 제 3방향(z 방향)에서 관통하여 상부 게이트 전극들(130)과 접할 수 있다.
수평부들(124)은 몰드 절연층(120)과 다른 물질을 포함할 수 있으나, 연장부들(125)과 동일한 물질을 포함할 수 있다. 수평부들(124)은 특정 조건에서 제2 더미 절연층(DIL2) 및 몰드 절연층들(120)과 식각 선택비가 다른 절연성 물질이 선택될 수 있다. 예를 들어, 수평부들(124)은 산화 알루미늄(Al2O3)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 수평부들(124)은 식각 선택비를 고려한 물질을 포함함으로써, 셀 컨택 플러그들(CCP)형성을 위한 식각 공정시, 제2 더미 절연층(DIL2)에서의 식각 속도보다 수평부들(124)에서의 식각 속도가 느려질 수 있다. 이에 따라, 셀 컨택 플러그들(CCP)의 컨택 영역의 깊이를 조절할 수 있다. 셀 컨택 플러그들(CCP)의 컨택 영역의 깊이를 조절할 수 있으므로, 셀 컨택 플러그들(CCP)과 관통 배선(155)은 같은 공정 단계에서 형성될 수 있다.
반도체 장치(100)는 연장부들(125) 및 수평부들(124)을 포함함으로써, 셀 컨택 플러그들(CCP)이 상부 게이트 전극들(130)의 하부에 위치하는 하부 게이트 전극들(130)과 접촉되는 펀칭(punching)불량을 방지할 수 있다.
수평부들(124) 및 연장부들(125)은 게이트 전극들(130)의 일 끝단을 감싸는 구조로 이해될 수 있으며, 연장부들(125)은 제1 더미 절연층(DIL1)의 외측면을 통해 접촉할 수 있다. 일 실시예에 의하면, 제3 방향(z 방향)으로 연장되는 제1 더미 절연층(DIL1), 제1 더미 절연층(DIL1)의 일부인 수평부들(124), 및 제 1 더미 절연층(DIL1)의 외측면을 통해 몰드 절연층들(120)을 향해 연장되는 연장부들(125)이 동일한 물질로 이루어지는 경우 통합하여 제1 절연층으로 지칭될 수 있다.
도 5e는 도 5a의 D영역을 확대하여 도시하는 확대 단면도들이다. 도 5e는 예시적인 실시예들에 따른 반도체 장치의 복수의 셀 컨택 플러그들(CCP)이 복수의 게이트 전극들(130)과 각각 접하는 영역을 도시한다. 특히, 도 5e에서는 도 3에서의 패드 영역(PAD)에서 패드의 단차가 존재하는 경계면을 포함하여 관통되는 제1 분리 영역들(MS1)의 단면을 도시한다.
패드 영역(PAD)에서 상부 게이트 전극들(130)의 단차가 존재하므로, 상부 게이트 전극들(130)을 덮는 수평부들(124)은 제 3방향(z 방향)에서 높이 차이가 있을 수 있다. 수평부들(124)의 제 3방향(z 방향)에서 높이 차이(H1)는 게이트 전극들(130)의 단차의 높이와 동일할 수 있으므로, 하나의 게이트 전극(130)의 제 3방향(z 방향)에서 제1 두께와 하나의 몰드 절연층(120)의 제3 방향(z 방향)에서 제2 두께의 합과 실질적으로 동일할 수 있다.
반도체 장치(100)는 두 개의 셀 컨택 플러그들(CCP)을 포함하는 제1 분리 영역들(MS1)을 적어도 하나 포함할 수 있다. 각각의 셀 컨택 플러그들(CCP)는 제2 더미 절연층들(DIL2)을 관통하고, 수평부들(124)을 관통하여 게이트 전극들(130)과 전기적으로 각각 연결될 수 있다. 예를 들어, 셀 컨택 플러그들(180)은 하나의 제2 더미 절연층(DIL2)을 관통하며, 제3 방향(z 방향)에서 높이가 서로 다른 제1 및 제2 셀 컨택 플러그들을 포함할 수 있으며, 게이트 전극들(130)과 전기적으로 각각 연결될 수 있다. 제1 및 제2 셀 컨택 플러그들의 높이의 차이는 하나의 게이트 전극(130)의 제 3방향(z 방향)에서 제1 두께와 하나의 몰드 절연층(120)의 제3 방향(z 방향)에서 제2 두께의 합과 실질적으로 동일할 수 있다.
도 5f는 도 5a의 D영역을 확대하여 도시하는 확대 단면도들이다. 제1 분리 영역들(MS1)은 층간 절연층(60)과 접하는 상부 제1 분리 영역들(MS1), 적층 구조체(GS)와 접하는 하부 제1 분리 영역들(MS2)을 포함할 수 있다. 상부 제1 분리 영역들(MS1)은 제2 방향(y 방향)에서 제1 폭(W1)을 가질 수 있고, 하부 제1 분리 영역들(MS2)은 제2 방향(y 방향)에서 제2 폭(W2)을 가질 수 있으며, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 제1 폭(W1)의 최소값은 제2 폭(W2)의 최대값 보다 클 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 제1 분리 영역들(MS1)을 도시하는 평면도이다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100a)에서, 제1 분리 영역들(MS1)의 내부는 제2 더미 절연층들(DIL2)에 의해 채워질 수 있다. 즉, 도 5a의 실시예에서와 달리, 제1 분리 영역들(MS1)이 제1 더미 절연층들(DIL1)을 포함하지 않아, 절연층의 구성이 상이할 수 있다. 제 2 분리 영역들(MS2)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있다.
연장부들(125a)은 제1 분리 영역들(MS1)과 인접하여 배치될 수 있으며, 제2 방향(y 방향)에서 연장부들(125a)의 일 끝단은 제2 더미 절연층들(DIL2)과 접할 수 있으며, 제2 방향(y 방향)에서 연장부들(125a)의 다른 일 끝단은 몰드 절연층들(120)과 접할 수 있다. 연장부들(125a)의 제3 방향(z 방향)에서 두께는 몰드 절연층들(120)의 제3 방향(z 방향)에서 두께와 실질적으로 동일할 수 있다. 연장부들(125a)은 제2 방향(y 방향)에서 제1 분리 영역들(MS1)을 사이에 두고 서로 이격되어 배치될 수 있으며, 제3 방향(z 방향)에서 게이트 전극들(130)을 사이에 두고 서로 이격되어 배치될 수 있다. 연장부들(125a)은 제2 더미 절연층들(DIL2), 몰드 절연층들(120), 게이트 전극들(130)에 의해 둘러싸인 구조로 이해될 수 있다.
연장부들(125a)은 몰드 절연층들(120)과 다른 물질을 포함할 수 있으나, 수평부들(124)과 동일한 물질을 포함할 수 있다. 연장부들(125a)은 특정 조건에서 제2 더미 절연층(DIL2) 및 몰드 절연층들(120)과 식각 선택비가 다른 절연성 물질이 선택될 수 있다. 예를 들어, 연장부들(125a)은 산화 알루미늄(Al2O3)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
반도체 장치(100a)는 상부 게이트 전극들(130)의 상면 일부를 덮는 수평부들(124)을 더 포함할 수 있다. 수평부들(124)은 제2 더미 절연층들(DIL2)과 접할 수 있다. 수평부들(124)은 상부 배선과 게이트 전극들(130)을 연결하는 컨택 영역을 제공할 수 있으며, 셀 컨택 플러그들(CCP)에 의해 제3 방향(z 방향)에서 관통될 수 있다.
수평부들(124)은 몰드 절연층들(120)과 다른 물질을 포함할 수 있으나, 연장부들(125a)과 동일한 물질을 포함할 수 있다. 수평부들(124)은 특정 조건에서 제2 더미 절연층(DIL2) 및 몰드 절연층들(120)과 식각 선택비가 다른 절연성 물질이 선택될 수 있다. 예를 들어, 수평부들(124)은 산화 알루미늄(Al2O3)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 수평부들(124)은 식각 선택비를 고려한 물질을 포함함으로써, 셀 컨택 플러그들(CCP)형성을 위한 식각 공정시, 제2 더미 절연층(DIL2)에서의 식각 속도보다 수평부들(124)에서의 식각 속도가 느려질 수 있다. 이에 따라, 셀 컨택 플러그들(CCP)의 컨택 영역의 깊이를 조절할 수 있다. 셀 컨택 플러그들(CCP)의 컨택 영역의 깊이를 조절할 수 있으므로, 셀 컨택 플러그들(CCP)과 관통 배선(155)은 같은 공정 단계에서 형성될 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 연장부들(125)의 구조 변형 실시예를 볼 수 있는 평면도이다.
도 7a 및 도 7b를 참조하면, 반도체 장치(100b)에서, 제1 분리 영역들(MS1)은 제1 더미 절연층들(DIL1) 및 제2 더미 절연층들(DIL2)을 포함하며, 제1 더미 절연층들(DIL1) 및 제2 더미 절연층들(DIL2)은 도 5a 및 도 5c와 다른 형상을 가질 수 있다.
예시적인 실시예들에 따라 연장부들(125b)은 함몰부(DS)를 가질 수 있다. 연장부들(125b)은 게이트 전극들(130)의 상하면을 따라 실질적으로 균일하게 연장되어 상하로 배치된 게이트 전극들(130)의 사이에 함몰부(DS)가 위치할 수 있다. 함몰부(DS)의 제3 방향(z 방향)에서 두께는 연장부들(125b)의 제3 방향(z 방향)에서 두께보다 작을 수 있으며, 함몰부(DS)의 제2 방향(y 방향)에서 폭은 연장부들(125b)의 제2 방향(y 방향)에서 폭보다 작을 수 있다. 함몰부(DS)는 제1 방향(x 방향)에서 연장될 수 있으며, 함몰부(DS)의 내부는 제2 더미 절연층들(DIL2)에 의해 채워질 수 있다. 연장부들(125b)의 함몰부(DS)로 인해 제1 더미 절연층들(DIL1)과 연장부들(125b)은 요철 모양을 형성할 수 있다. 제1 더미 절연층들(DIL1)과 연장부들(125b)은 게이트 전극들(130)의 일 끝단을 감싸는 모양을 형성하는 것으로 이해될 수 있다.
도 7a 및 도 7b는 연장부들(125)의 형상이 상이한 예시적인 실시예들 중 하나를 나타내는 것이며, 연장부들(125)의 형상은 도 7a 및 도 7b에 한정되지 않는다. 예를 들어, 연장부들(125)은 단면은 정사각형, 직사각형, 사다리꼴, 삼각형, 반원 등의 형상을 포함할 수 있으며, 연장부들(125b)의 함몰부(DS)의 단면은 정사각형, 직사각형, 사다리꼴, 삼각형, 반원 등의 형상을 포함할 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 더미 채널들(DCH)과 셀 컨택 플러그들(CCP)의 배치 관계도를 보여주는 평면도이다.
셀 컨택 플러그들(CCP)은 제1 분리 영역들(MS1)의 내부에 위치할 수 있으며,
제1 분리 영역들(MS1)과 제2 분리 영역들(MS2) 사이에 다수의 더미 채널들(DCH)이 배치될 수 있으며, 예를 들어, 도 8b에 도시된 것처럼, 네 개의 더미 채널들(DCH)이 배치될 수 있다. 본 발명에서 셀 컨택 플러그들(CCP)이 제1 분리 영역들(MS1)의 내부에 위치하므로, 셀 컨택 플러그들(CCP)과 더미 채널들(DCH)은 제1 더미 절연층(DIL1)을 사이에 두고 서로 이격될 수 있다. 이에 따라, 더미 채널들(DCH)은 셀 컨택 플러그들(CCP)과 독립적으로 배치될 수 있다. 따라서, 상대적으로 더미 채널들(DCH)이 보다 고밀도로 배치될 수 있다. 더미 채널들(DCH)의 개수와 배치는 도 8a 및 도 8b에 도시된 것에 한정되지 않으며 다양하게 변경될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이며, 도 10은 도 9의 F영역을 도시하는 평면도이며, 도 11은 도 10의 반도체 장치를 절단선Ⅲ-Ⅲ'을 따라서 절단한 단면을 도시한다.
도 9 내지 도 11을 참조하면, 반도체 장치(200)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 다만, 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)은 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH)을 포함할 수 있다. 주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(220), 회로 컨택 플러그들(270) 및 배선 라인들(280)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 기저 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 컨택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 컨택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 컨택 플러그들(270)이 연결될 수 있다. 배선 라인들(280)은 회로 컨택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다.
패드 영역(PAD)의 게이트 전극들(130)은 배선층(190) 및 셀 컨택 플러그들(CCP)을 통해 주변 회로 영역의 회로 소자들(220)과 전기적으로 연결될 수 있다. 관통 배선(155)은 패드 영역(PAD)의 배선층(190)과 주변 회로 영역(PERI)의 배선 라인들(280)을 연결할 수 있다.
관통 배선(155)은 패드 영역(PAD)의 가운데 영역에 배치될 수 있다. 관통 배선(155)은 패드 영역(PAD)에서 층간 절연층(60), 적층 구조체(GS), 기판(101), 및 주변 회로 영역 절연층(290)을 관통할 수 있으며, 적층 구조체(GS)에는 게이트 치환 공정시 텅스텐(W)으로 치환되지 않은 희생층들(180)이 포함될 수 있다.
셀 컨택 플러그들(CCP)형성을 위한 식각 공정시, 컨택 영역의 깊이를 조절할 수 있으므로, 셀 컨택 플러그들(CCP)과 관통 배선(155)은 같은 공정 단계에서 형성될 수 있다. 즉, 같은 공정 단계가 진행되는 동안, 셀 컨택 플러그들(CCP)이 제1 더미 절연층(DIL1)의 수평부들(124)을 관통하는 시간이 길어짐에 따라, 관통 배선(155)이 층간 절연층(60), 적층 구조체(GS), 기판(101), 및 주변 회로 영역 절연층(290)을 관통하여 주변 회로 영역(PERI)의 배선 라인들(280)과 연결되는 시간을 확보할 수 있다.
도 12 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12를 참조하면, 기판(101) 상에 희생층들(180) 및 몰드 절연층들(120)을 교대로 적층한다. 패드 영역(PAD)에서 희생층들(180)이 제2 방향(y 방향)에서 서로 다른 길이로 연장되도록 희생층들(180) 및 몰드 절연층들(120)의 일부를 제거할 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 몰드 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 몰드 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 몰드 절연층들(120)과 다른 물질로 이루어질 수 있다.
실시예들에서, 몰드 절연층들(120) 및 희생층들(180)의 두께는 다른 구성과의 실체적인 관계에서 보다 얇게 형성될 수 있다. 실시예들에서, 몰드 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 몰드 절연층들(120)은 상대적으로 얇게 형성되고, 최상부의 몰드 절연층들(120)은 상대적으로 두껍게 형성될 수 있다. 몰드 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
패드 영역(PAD)에서 상부의 희생층들(180)이 하부의 희생층들(180)보다 짧게 연장되도록, 희생층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(180)은 계단 형상을 이룰 수 있다. 다음으로, 희생층들(180)이 상부의 희생층들(180)보다 길게 연장되어 노출되는 영역들에 희생층들(180)을 이루는 물질을 추가로 증착하여, 희생층들(180)이 단부에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다. 다음으로, 희생층들(180)과 몰드 절연층들(120)의 적층 구조물 상부를 덮는 층간 절연층(60)을 형성할 수 있다.
희생층들(180)과 몰드 절연층들(120)을 관통하는 제1 개구부(OP1)을 형성할 수 있다.
제1 개구부(OP1)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(180)과 몰드 절연층(120)을 이방성 식각하는 제1 식각 공정을 통해 형성될 수 있다. 제1 개구부(OP1)는 제2 방향(y 방향)으로 연장되는 트렌치 형태로 형성될 수 있으며, 기판(101)에 가까워질수록 제2 방향(y 방향)의 폭이 줄어들 수 있다. 제1 개구부(OP1)는 제1 방향(x 방향으로) 하나로 연장될 수 있다. 제1 식각 공정에서, 제1 개구부(OP1)의 하부에서 기판(101)이 노출될 수 있으며, 제1 개구부(OP1)의 양 측벽에서 희생층들(180)의 측벽 및 몰드 절연층들(120)의 측벽이 노출될 수 있다.
도 13을 참조하면, 층간 절연층(60)의 측벽, 노출된 희생층들(180)의 측벽 및 몰드 절연층들(120)의 측벽을 선택적으로 식각시키는 제2 식각 공정을 통해 확장된 제1 개구부(EOP1)을 형성할 수 있다. 제1 개구부(OP1)는 제2 식각 공정에 의해 제1 방향(x 방향)에서 추가적으로 식각됨으로써, 확장된 제1 개구부(EOP1)이 형성될 수 있다. 확장된 제1 개구부(EOP1)를 통해, 희생층들(180)의 상면 및 하면의 일부가 노출될 수 있다.
도 14를 참조하면, 확장된 제1 개구부(EOP1)에 제1 더미 절연층들(DIL1) 및 연장부들(125)이 형성될 수 있다. 제1 더미 절연층들(DIL1) 및 연장부들(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 제1 더미 절연층들(DIL1) 및 연장부들(125)은 몰드 절연층들(120)과 다른 물질을 포함할 수 있으며, 예를 들어, 산화 알루미늄(Al2O3)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
확장된 제1 개구부(EOP1)를 통해 노출된 희생층들(180)의 상면, 하면의 일부, 및 몰드 절연층들(120)의 측벽 상에 연장부들(125)이 형성될 수 있다. 연장부들(125)의 제3 방향(z 방향)의 두께는 몰드 절연층들(120)의 제3 방향(z 방향)의 두께 와 실질적으로 동일할 수 있다.
확장된 제1 개구부(EOP1)에 제1 더미 절연층들(DIL1)이 형성되므로, 제1 더미 절연층들(DIL1)은 확장된 제1 영역(EOP1)의 양 측벽을 따라 형성될 수 있다. 제1 더미 절연층들(DIL1)은 식각 되지 않은 층간 절연층(60)의 상면의 일부를 덮을 수 있다. 제1 더미 절연층들(DIL1)이 상부 게이트 전극들(130)과 접하는 영역에서 기판(101)에 평행한 수평부들(124)을 포함할 수 있다. 수평부들(124)은 상부 게이트 전극들(130)의 상면 일부를 덮을 수 있다.
도 15를 참조하면, 확장된 제1 개구부(EOP1)의 내부에서 제1 더미 절연층들(DIL1) 사이에 제2 더미 절연층들(DIL2)이 채워질 수 있다. 제2 더미 절연층들(DIL2)은 층간 절연층(60)의 상면을 덮을 수 있다. 제2 더미 절연층들(DIL2)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 제2 더미 절연층들(DIL2)은 제1 더미 절연층들(DIL1)과 다른 물질을 포함할 수 있으며, 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 더미 절연층들(DIL1)과 제2 더미 절연층들(DIL2)은 제1 분리 영역들(MS1)을 이룰 수 있다.
도 16을 참조하면, 제1 더미 절연층들(DIL1), 제2 더미 절연층들(DIL2), 및 층간 절연층(60)의 상부를 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 수행할 수 있다.
도 17을 참조하면, 층간 절연층(60), 희생층들(180), 및 몰드 절연층들(120)을 관통하는 더미 채널들(DCH)이 형성될 수 있다. 더미 채널들(DCH)는 셀 어레이 영역(CAR)의 채널들(CH)과 같은 공정 단계에서 형성될 수 있으며, 채널들(CH)의 내부와 실질적으로 동일한 구조를 가질 수 있다.
도 18을 참조하면, 희생층들(180)과 몰드 절연층들(120)을 관통하는 제2 개구부(OP2)을 형성할 수 있다.
제2 개구부(OP2)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(180)과 몰드 절연층들(120)을 이방성 식각하여 형성될 수 있다. 제2 개구부(OP2)는 제2 방향(y 방향)으로 연장되는 트렌치 형태로 형성될 수 있으며, 기판(101)에 가까워질수록 제2 방향(y 방향)의 폭이 줄어들 수 있다. 제2 개구부(OP2)는 제1 방향(x 방향으로) 하나로 연장될 수 있다. 본 단계에서, 제2 개구부(OP2)의 하부에서 기판(101)이 노출될 수 있으며, 제2 개구부(OP2)의 양 측벽에서 희생층들(180)의 측벽 및 몰드 절연층들(120)의 측벽이 노출될 수 있다.
도 19를 참조하면, 제2 개구부(OP2)을 통해 희생층들(180)을 제거할 수 있다.
희생층들(180)은 예를 들어, 습식 식각을 이용하여, 몰드 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 몰드 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 더미 채널들(DCH)의 게이트 유전층(145)의 일부 측벽들이 노출될 수 있다. 본 단계에서, 희생층들(180)이 제거된 후, 몰드 절연층들(120)은 구조적인 안정성이 떨어질 수 있으나, 몰드 절연층들(120)과 인접하며, '생선 가시(fishbone)' 형상을 갖는 연장부들(125), 제1 더미 절연층들(DIL1), 및 더미 채널들(DCH)에 의해 몰드 절연층들(120)이 보다 안정적으로 지지될 수 있다. 즉, 연장부들(125), 제1 더미 절연층들(DIL1), 및 더미 채널들(DCH)이 지지대 역할을 하므로, 몰드 절연층들(120)의 무너짐을 방지할 수 있다. 이로써 인접하는 몰드 절연층들(120) 및 게이트 전극들(130)의 제3 방향(z 방향)의 폭이 감소함으로써 발생할 수 있는 브릿지 불량을 방지할 수 있다. 하나의 더미 채널(DCH)이 지지하는 몰드 절연층들(120)의 제2 방향(y 방향)에서의 길이가 125의 형성에 의해 짧아지기 때문이다.
본 단계에서, 희생층들(180) 중 일부는 몰드 절연층들(120)에 대해 선택적으로 제거되지 않고, 잔존할 수 있다. 예를 들어, 희생층들(180) 중 제2 개구부(OP2)와 제1 분리 영역(MS1)의 사이에 배치되며, 제2 개구부(OP2)가 관통하지 않는 최상단의 희생층들(180)은 잔존할 수 있다.
도 20을 참조하면, 희생층들(180)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 제2 개구부(OP2)는 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다.
실시예들에서, 몰드 절연층들(120) 및 게이트 전극들(130)의 두께는 다른 구성과의 실체적인 관계에서 보다 얇게 형성될 수 있다. 실시예들에서, 게이트 전극들(130)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 게이트 전극(130)은 상대적으로 얇게 형성되고, 최상부의 게이트 전극(130)은 상대적으로 두껍게 형성될 수 있다. 게이트 전극들(130)의 두께는 다른 구성과의 실체적인 관계에서 보다 얇게 형성될 수 있다.
도 21을 참조하면, 제2 개구부(OP2)는 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질로 채워질 수 있으며, 반도체 장치(100)의 제2 분리 영역들(MS2)를 이룰 수 있다. 제2 분리 영역들(MS2)의 상면은 제1 분리 영역들(MS1)의 상면보다 높게 형성될 수 있으며, 더미 채널들(DCH)의 상면보다 높게 형성될 수 있다.
도 22 및 도 23을 참조하면, 먼저 층간 절연층(60)의 상면을 덮는 제1 캡핑 절연층(70)이 형성될 수 있다. 다음으로, 제2 더미 절연층들(DIL2)을 관통하고, 제1 더미 절연층들(DIL1)의 수평부들(124)을 관통하여 게이트 전극들(130)과 접촉하는 셀 컨택 플러그들(CCP)이 형성될 수 있다. 셀 컨택 플러그들(CCP)과 접촉하며, 제1 캡핑 절연층(70)의 상면에 배치되는 하부 배선층(150)이 형성될 수 있다.
도 24를 참조하면, 먼저, 제1 캡핑 절연층(70)의 상면, 및 하부 배선층(150)의 상면을 덮는 제2 캡핑 절연층(80)이 형성될 수 있다. 다음으로, 제2 캡핑 절연층(80)을 관통하며, 하부 배선층(150)과 접촉하는 중간 배선층(160)이 더 형성될 수 있다. 마지막으로, 중간 배선층(160)과 접촉하며, 제2 캡핑 절연층(80)의 상면에 배치되는 상부 배선층(170)이 형성될 수 있다.
하부 배선층(150), 중간 배선층(160), 및 상부 배선층(170)은 배선층(190)으로 지칭될 수 있으며, 셀 컨택 플러그들(CCP)과 전기적으로 연결될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CAR: 셀 어레이 영역 CCP: 셀 컨택 플러그들
CH: 채널들 DCH: 더미 채널들
DIL1: 제1 더미 절연층들 DIL2: 제2 더미 절연층들
DP: 함몰부 EOP1: 확장된 제1 개구부
MS1: 제1 분리 영역들 MS2: 제2 분리 영역들
MS2a: 제2 중앙 분리 영역들 MS2b: 제2 중앙 분리 영역들
OP1: 제1 개구부 OP2: 제2 개구부
60: 층간 절연층 70: 제1 캡핑 절연층
80: 제2 캡핑 절연층 101: 기판
120: 몰드 절연층들 124: 수평부들
125: 연장부들 125a: 연장부들
125-1: 제1 연장부 125-2: 제2 연장부
130: 게이트 전극들 130a: 더미 게이트 전극들
140: 채널 영역 145: 채널 절연층
146: 채널 패드 150: 하부 배선층
160: 중간 배선층 170: 상부 배선층
180: 희생층들 190: 배선층

Claims (10)

  1. 셀 어레이 영역 및 패드 영역을 갖는 기판;
    상기 기판 상에서 서로 교대로 적층되며 상기 패드 영역에서 계단 구조를 갖는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체;
    상기 패드 영역에서 상기 적층 구조체를 수직으로 관통하고, 제1 방향을 따라 연장되고, 제1 더미 절연층들 및 제2 더미 절연층들을 포함하되, 상기 제1 더미 절연층들은 내측벽들을 덮으며, 상기 게이트 전극들의 상면의 일부를 덮는 수평부들을 포함하고, 상기 제2 더미 절연층들은 상기 제1 더미 절연층들의 사이를 채우는, 복수의 제1 분리 영역들;
    상기 제1 더미 절연층으로부터 상기 제1 방향과 수직 교차하는 제2 방향에서 상기 몰드 절연층들을 향하여 연장되는 연장부들;
    상기 기판에서 상기 적층 구조체를 복수의 영역들로 분할하며 상기 제1 방향으로 연장되는 복수의 제2 분리 영역들; 및
    상기 제2 더미 절연층 내에서 상기 수평부들을 관통하여 상기 게이트 전극들에 연결되는 셀 컨택 플러그들; 을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 연장부들은 상기 기판의 상면에 수직한 제3 방향에서 서로 다른 높이에 배치되는 제1 연장부와 제2 연장부를 포함하고, 상기 제1 연장부의 일단과 상기 제2 연장부의 일단이 상기 제2 방향에서 서로 다른 위치에 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 더미 절연층들은 외측면을 통해 상기 연장부들과 접촉하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 연장부들은 상기 제2 방향에서 오목한 형상을 갖는 함몰부를 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 패드 영역에서 상기 적층 구조체를 덮는 층간 절연층을 더 포함하고,
    상기 제1 분리 영역들은 상기 층간 절연층과 접하는 상부 제1 분리 영역들 및 상기 적층 구조체와 접하는 하부 제1 분리 영역들을 포함하고,
    상기 상부 제1 분리 영역들의 상기 제2 방향에서의 제1 폭이 상기 하부 제1 분리 영역들의 상기 제2 방향에서의 제2 폭보다 큰 반도체 장치.
  6. 제1 항에 있어서,
    상기 연장부들은 상기 셀 컨택 플러그들의 하부에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판의 하부에 제공되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들을 포함하는 주변 회로 영역; 및
    상기 패드 영역에서 셀 어레이 영역과 상기 주변 회로 영역을 전기적으로 연결시키는 관통 배선을 더 포함하고,
    상기 관통 배선은 상기 셀 컨택 플러그들과 전기적으로 연결되는 반도체 장치.
  8. 셀 어레이 영역 및 패드 영역을 갖는 기판;
    상기 패드 영역에서 계단 구조를 갖는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체;
    상기 패드 영역에서 상기 적층 구조체를 덮는 층간 절연층;
    상기 패드 영역에서 상기 적층 구조체 및 상기 층간 절연층을 관통하되, 상기 게이트 전극들의 일 끝단을 감싸며 상기 기판에 수직한 방향으로 연장되는 제1 절연층들, 및 상기 제1 절연층의 사이를 채우는 제2 절연층들을 포함하는 복수의 제1 분리 영역들;
    상기 기판에서 상기 적층 구조체를 복수의 영역들로 분할하며, 제1 방향으로 연장되는 복수의 제2 분리 영역들;
    상기 복수의 제1 분리 영역들과 상기 복수의 제2 분리 영역들 사이에 배치되는 적어도 하나의 더미 채널들; 및
    상기 복수의 제1 분리 영역들 내에서 상기 제1 절연층들을 관통하여 상기 게이트 전극들에 연결되는 셀 컨택 플러그들을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 더미 채널들은 상기 셀 컨택 플러그들과 서로 이격되어 배치되는 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 절연층들은 상기 몰드 절연층들과 서로 다른 물질을 포함하는 반도체 장치.
KR1020190073505A 2019-06-20 2019-06-20 반도체 장치 KR20200145919A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190073505A KR20200145919A (ko) 2019-06-20 2019-06-20 반도체 장치
US16/732,772 US11233004B2 (en) 2019-06-20 2020-01-02 Semiconductor device having a stacked structure
CN202010391986.5A CN112117277A (zh) 2019-06-20 2020-05-11 具有堆叠结构的半导体装置
US17/645,866 US12021022B2 (en) 2019-06-20 2021-12-23 Semiconductor device having a stacked structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190073505A KR20200145919A (ko) 2019-06-20 2019-06-20 반도체 장치

Publications (1)

Publication Number Publication Date
KR20200145919A true KR20200145919A (ko) 2020-12-31

Family

ID=73798903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190073505A KR20200145919A (ko) 2019-06-20 2019-06-20 반도체 장치

Country Status (3)

Country Link
US (2) US11233004B2 (ko)
KR (1) KR20200145919A (ko)
CN (1) CN112117277A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200145919A (ko) 2019-06-20 2020-12-31 삼성전자주식회사 반도체 장치
KR20210017528A (ko) 2019-08-08 2021-02-17 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
JP2021136270A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
KR20230075014A (ko) * 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6210058B2 (ja) 2014-12-26 2017-10-11 Ｊｆｅスチール株式会社 積層鉄心用の打抜き加工方法及び積層鉄心の製造方法
KR102334914B1 (ko) * 2015-04-01 2021-12-07 삼성전자주식회사 3차원 반도체 소자
US9780104B2 (en) 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR102499385B1 (ko) 2015-10-01 2023-02-14 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
KR102591057B1 (ko) 2016-04-08 2023-10-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102613511B1 (ko) * 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10170492B2 (en) 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
KR102476354B1 (ko) 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법
KR20200145919A (ko) 2019-06-20 2020-12-31 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US20220122912A1 (en) 2022-04-21
US12021022B2 (en) 2024-06-25
CN112117277A (zh) 2020-12-22
US20200402906A1 (en) 2020-12-24
US11233004B2 (en) 2022-01-25

Similar Documents

Publication Publication Date Title
KR102612195B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102369654B1 (ko) 반도체 장치
KR102460070B1 (ko) 수직형 메모리 장치
KR20190118751A (ko) 반도체 장치
KR20200037895A (ko) 반도체 장치
US11594544B2 (en) Semiconductor devices with string select channel for improved upper connection
US11930641B2 (en) Semiconductor devices
KR20200145919A (ko) 반도체 장치
US11398495B2 (en) Semiconductor devices
US11637110B2 (en) Semiconductor device
US12114497B2 (en) Semiconductor devices
US11744078B2 (en) 3D semiconductor memory device
US20230262972A1 (en) Semiconductor device
KR102450571B1 (ko) 반도체 장치
KR102617961B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal