KR20230075014A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층 및 제2 반도체 층을 포함한다. 상기 제1 반도체 층은 제1 수평 방향으로 연장되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인, 적어도 하나의 접지 선택 라인 및, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트라인들이 배치되는 상부 기판 및 상기 상부 기판 상에 배치되며 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이가 형성된다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되는 제1 어드레스 디코더 및 제2 어드레스 디코더가 제공된다. 상기 적어도 하나의 메모리 블록은, 복수의 메모리 셀들을 포함하는 셀 영역, 상기 셀 영역의 제1 측에 형성되는 제1 연장 영역 및 상기 제1 측에 대향하는 상기 셀 영역의 제2 측에 형성되는 제2 연장 영역을 포함한다. 상기 제1 어드레스 디코더는 상기 제1 연장 영역의 하부에 제공되며, 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제1 패스 트랜지스터들을 포함한다. 상기 제2 어드레스 디코더는 상기 제2 연장 영역의 하부에 제공되며, 상기 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제2 패스 트랜지스터들을 포함한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICES AND MEHTODS OF OPERATIG NONVOLTAILE MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다.
본 발명의 일 목적은 셀 영역의 양 측에서 서로 다른 전압으로 셀 영역을 구동하는 어드레스 디코더들을 구비하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 셀 영역의 양 측에서 서로 다른 전압으로 셀 영역을 구동하는 어드레스 디코더들을 구비하는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층 및 제2 반도체 층을 포함한다. 상기 제1 반도체 층은 제1 수평 방향으로 연장되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인, 적어도 하나의 접지 선택 라인 및, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트라인들이 배치되는 상부 기판 및 상기 상부 기판 상에 배치되며 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이가 형성된다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되는 제1 어드레스 디코더 및 제2 어드레스 디코더가 제공된다. 상기 적어도 하나의 메모리 블록은, 복수의 메모리 셀들을 포함하는 셀 영역, 상기 셀 영역의 제1 측에 형성되는 제1 연장 영역 및 상기 제1 측에 대향하는 상기 셀 영역의 제2 측에 형성되는 제2 연장 영역을 포함한다. 상기 제1 어드레스 디코더는 상기 제1 연장 영역의 하부에 제공되며, 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제1 패스 트랜지스터들을 포함한다. 상기 제2 어드레스 디코더는 상기 제2 연장 영역의 하부에 제공되며, 상기 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제2 패스 트랜지스터들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층 및 제2 반도체 층을 포함한다. 상기 제1 반도체 층은 제1 수평 방향으로 연장되는 복수의 워드라인들, 적어도 두 개의 스트링 선택 라인들, 적어도 하나의 접지 선택 라인 및, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트라인들이 배치되는 상부 기판 및 상기 상부 기판 상에 배치되며 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이가 형성된다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되는 제1 어드레스 디코더 및 제2 어드레스 디코더가 제공된다. 상기 적어도 하나의 메모리 블록은, 복수의 메모리 셀들을 포함하는 셀 영역, 상기 셀 영역의 제1 측에 형성되는 제1 연장 영역 및 상기 제1 측에 대향하는 상기 셀 영역의 제2 측에 형성되는 제2 연장 영역을 포함한다. 상기 제1 어드레스 디코더는 상기 제1 연장 영역의 하부에 제공되며, 상기 복수의 워드라인들, 상기 적어도 두 개의 스트링 선택 라인들 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제1 패스 트랜지스터들을 포함한다. 상기 제2 어드레스 디코더는 상기 제2 연장 영역의 하부에 제공되며, 상기 적어도 두 개의 스트링 선택 라인들을 구동하는 제2 패스 트랜지스터들을 포함한다. 상기 제1 연장 영역의 계단 영역들을 관통하는 복수의 관통 홀 컨택들이 형성되고, 상기 복수의 관통 홀 컨택들을 통해 상기 복수의 워드라인들, 상기 적어도 두 개의 스트링 선택 라인들 및 상기 적어도 하나의 접지 선택 라인이 전기적으로 연결된다. 상기 제2 연장 영역의 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되고, 상기 복수의 관통 홀 비아들을 통해 상기 적어도 두 개의 스트링 선택 라인들과 상기 제2 패스 트랜지스터들이 전기적으로 연결된다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법에서는 제1 반도체 층에 형성되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 메모리 셀들을 포함하는 셀 영역의 제1 측의 제1 연장 영역 하부의 제2 반도체 층에 제공되는 제1 어드레스 디코더에서 구동한다. 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 상기 제1 측에 대향하는 상기 셀 영역의 제2 측의 제2 연장 영역 하부의 상기 제2 반도체 층에 제공되는 제2 어드레스 디코더에서 구동한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에서는 스트링 선택 라인, 워드 라인들 및 접지 선택 라인을 제2 반도체 층(L2)의 제1 어드레스 디코더의 제1 패스 트랜지스터들에서 구동하고, 스트링 선택 라인 및 접지 선택 라인을 제2 반도체 층의 제2 어드레스 디코더의 제2 패스 트랜지스터들에서 구동하고, 또한 제1 패스 트랜지스터들 각각의 게이트는 상부 배선과 하부 배선을 통하여 블록 워드라인에 연결시키고, 제2 패스 트랜지스터들 각각의 게이트는 하부 배선을 통하여 블록 워드라인에 연결시킬 수 있다. 따라서 비휘발성 메모리 장치는 스트링 선택 라인의 저항 증가에 따른 성능 열화를 방지할 수 있고, 배선을 간소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따라 도 2의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 4는 도 2의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 6은 도 5의 메모리 블록의 하나의 셀 스트링의 구조의 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 2의 메모리 셀 어레이와 페이지 버퍼 회로의 연결을 예시적으로 나타낸다.
도 8은 본 발명의 실시예들에 따른 페이지 버퍼를 상세하게 나타낸다.
도 9는 본 발명의 실시예들에 따른 캐시 유닛을 나타내는 회로도이다.
도 10은 도 2의 메모리 셀 어레이에 포함된 메모리 셀이 3 비트 트리플 레벨 셀인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 11은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 전압 생성 회로의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제1 어드레스 디코더와 제2 어드레스 디코더의 구성을 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 13의 제1 어드레스 디코더의 블록 선택 드라이버의 구성을 나타낸다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 16은 본 발명의 실시예들에 따른 도 15의 부분(B)을 상세히 나타낸다.
도 17은 도 16의 부분이 C-C'에 의해 절단된 일 예를 나타내는 단면도이다.
도 18은 도 16의 부분이 D-D'에 의해 절단된 일 예를 나타내는 단면도이다.
도 19는 도 17과 도 18에서 관통 홀 컨택과 관통 홀 비아를 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 17과 도 18에서 셀 영역, 제1 계단 영역 및 제2 계단 영역을 나타내는 평면도이다.
도 21은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제1 어드레스 디코더와 제2 어드레스 디코더의 구성의 다른 예를 나타낸다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 24는 도 23의 방법에서 제1 어드레스 디코더에서 구동하는 단계를 나타낸다.
도 25는 도 23의 방법에서 제3 어드레스 디코더에서 구동하는 단계를 나타낸다.
도 26은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(50) 및 적어도 하나의 비휘발성 메모리 장치(100)를 포함할 수 있다. 메모리 시스템(10)는 스토리지 장치로 호칭될 수도 있다.
실시예에 있어서, 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(100)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)로부터 외부 전압(EVC)를 제공받을 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200) 및 주변 회로(210)를 포함할 수 있다. 주변 회로(210)는 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450), 전압 생성 회로(500), 제1 어드레스 디코더(300a) 및 제2 어드레스 디코더(300b)를 포함할 수 있다.
메모리 셀 어레이(200)는 스트링 선택 라인(SSL), 복수의 워드라인들(WLs) 및 접지 선택 라인(GSL)을 통해 제1 어드레스 디코더(300a)와 연결될 수 있다. 또한 메모리 셀 어레이(200)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 제2 어드레스 디코더(300b)와 연결될 수 있다.
또한, 메모리 셀 어레이(200)는 복수의 비트라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(200)는 복수의 워드라인들(WLs) 및 복수의 비트라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(200)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(200)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(50)로부터 제어 신호(CTRL), 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 제어 신호(CTRL), 커맨드 신호(CMD) 및 어드레스 신호(ADDR) 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성 회로(500)를 제어하기 위한 제어 신호들(CTLs), 페이지 버퍼 회로(410)를 제어하기 위한 페이지 버퍼 제어 신호(PCTL)를 생성하고, 어드레스 디코더(300)을 제어하기 위한 스위칭 제어 신호(SCS)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(300)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 제어 회로(220)는 비휘발성 메모리 장치(100)의 동작 상태를 나타내는 상태 신호(또는 레디/비지) 신호(RnB)를 생성하는 상태 신호 생성기(485)를 포함할 수 있다.
프로그램 동작 또는 독출 동작 시, 제1 어드레스 디코더(300a)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성 회로(500)는 제어 회로(220)로부터 제공되는 제어 신호들(CTLs)에 기초하여 외부 전압(EVC)를 이용하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드라인 전압들(VWLs), 온 전압 및 오프 전압을 생성할 수 있다. 전압 생성 회로(500)로부터 생성되는 워드라인 전압들(VWLs)은 제1 어드레스 어드레스 디코더(300a)를 통해 복수의 워드라인들(WLs)에 인가될 수 있고, 제1 어드레스 디코더(300a)와 제2 어드레스 디코더(300b)를 통해 온 전압과 오프 전압이 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성 회로(500)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성 회로(500)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성 회로(500)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성 회로(500)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성 회로(500)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트라인들(BLs)을 통해 메모리 셀 어레이(200)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼(PB)를 포함할 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 센싱된 데이터를 임시로 저장할 수 있다.
실시예에서 있어서, 복수의 페이지 버퍼들(PB) 각각에 포함된 페이지 버퍼 유닛들(예를 들어, 도 7의 PBU0 내지 PBUn)과, 복수의 페이지 버퍼들(PB) 각각에 포함된 캐시 래치들(예를 들어, 도 7의 CL0 내지 CLn)은 서로 이격되어, 분리된 구조를 가질 수 있다. 이에 따라, 페이지 버퍼 유닛들 상부의 배치되는 배선들에 대한 자유도가 향상되고 레이아웃의 복잡도가 감소될 수 있다. 또한, 캐시 래치들은 데이터 입출력 라인들과 인접하게 배치됨으로써, 캐리 래치들과 데이터 입출력 라인들 사이의 거리가 감소하여 데이터 입출력 속도가 향상될 수 있다.
데이터 입출력 회로(420)는 복수의 데이터 라인들(DLs)을 통하여 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(50)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(210)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(50)에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따라 도 2의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 3을 참조하면, 비휘발성 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 2의 메모리 셀 어레이(200)는 제1 반도체 층(L1)에 형성될 수 있고, 도 6의 주변 회로(210)는 제2 반도체 층(L2)에 형성될 수 있다. 특히 제1 어드레스 디코더(300a)는 제2 반도체 층(L2)에서 메모리 셀 어레이(200)의 제1 측의 하부에 배치되고, 제2 어드레스 디코더(300b)는 제2 반도체 층(L2)에서 상기 제1 측에 대향하는 메모리 셀 어레이(200)의 제2 측의 하부에 배치될 수 있다.
이에 따라, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200)가 주변 회로(210)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 비휘발성 메모리 장치(100)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로(210)를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로(210)가 형성된 후, 메모리 셀 어레이(200)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(200)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(210)를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 워드라인들(WL)은 제1 수평 방향(HD1)으로 연장되고, 비트 라인들(BL)은 제2 수평 방향(HD2)으로 연장될 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(200)에 배치되는 메모리 셀들의 단수가 높아질수록, 다시 말해, 워드라인들(WL)의 적층 개수가 증가할수록, 메모리 셀 어레이(200)의 면적이 줄어들게 되고, 이에 따라, 주변 회로(210)의 면적도 줄어들게 된다.
본 실시예에 따르면, 페이지 버퍼 회로(410)가 차지하는 영역의 면적을 감소시키기 위하여, 페이지 버퍼 회로(410)는 페이지 버퍼 유닛과 캐시 래치가 분리된 구조를 가지며, 페이지 버퍼 유닛들에 각각 포함된 센싱 노드들을 결합 센싱 노드에 공통으로 연결시킬 수 있다. 이에 대해, 도 8을 참조하여 자세하게 설명하기로 한다.
도 4는 도 2의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(200)는 복수의 방향들(HD1, HD2, VD)을 따라 배치된 복수의 메모리 블록들(BLK1~BLKz, z는 3 이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들은 도 2에 도시된 제1 어드레스 디코더(300a)에 의해 선택된다. 예를 들면, 제1 어드레스 디코더(300a)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 회로도이다.
도 5에 도시된 메모리 블록(BLKi)은 기판(SUB) 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판(SUB)과 수직한 방향(VD)으로 적층될 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(또는 낸드 스트링들, NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 6은 도 5의 메모리 블록의 하나의 셀 스트링의 구조의 예를 나타낸다.
도 5 및 도 6을 참조하면, 셀 스트링(NS11)에는 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 6에 도시된 접지 선택 라인(GSL1), 워드라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL1), 워드라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다.
도 6에서, 절단 선(A-A')에 따른 단면도가 함께 도시되어 있다. 예시적으로, 제1 워드라인(WL1)에 대응하는 제1 메모리 셀(MC1)의 단면도가 도시된다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다.
바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 제1 워드라인(WL1) 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 제1 워드라인(WL1)은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 제1 메모리 셀(MC1)과 동일한 구조를 가질 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 메모리 셀 어레이와 페이지 버퍼 회로의 연결을 예시적으로 나타낸다.
도 7을 참조하면, 메모리 셀 어레이(200)는 제1 내지 제n+1 셀(낸드) 스트링들(NS0 내지 NSn)을 포함할 수 있고, 제1 내지 제n+1 셀 스트링들(NS0 내지 NSn) 각각은 그라운드 선택 라인(GSL)에 연결된 그라운드 선택 트랜지스터(GST), 복수의 워드라인들(WL0 내지 WLm)에 각각 연결된 복수의 메모리 셀들(MC), 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)를 포함할 수 있고, 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)는 서로 직렬로 연결될 수 있다. 여기서, m은 양의 정수이다.
페이지 버퍼 회로(410)는 제1 내지 제n+1 페이지 버퍼 유닛들(PBU0 내지 PBUn)을 포함할 수 있다. 제1 페이지 버퍼 유닛(PB0)은 제1 비트라인(BL0)을 통해 제1 낸드 스트링(NS0)에 연결되고, 제n+1 페이지 버퍼 유닛(PBUn)은 제n+1 비트라인(BLn)을 통해 제n+1 낸드 스트링(NSn)에 연결될 수 있다. 여기서, n은 양의 정수이다. 예를 들어, n은 7일 수 있고, 페이지 버퍼 회로(410)는 8단의 페이지 버퍼 유닛들(PBU0 내지 PBUn)이 일렬로 배치된 구조를 가질 수 있다. 예를 들어, 제1 내지 제n+1 페이지 버퍼 유닛들(PBU0 내지 PBUn)은 제1 내지 제n+1 비트라인들(BL0 내지 BLn)의 연장 방향을 따라 일렬로 배치될 수 있다.
페이지 버퍼 회로(410)는 제1 내지 제n+1 페이지 버퍼 유닛들(PBU0 내지 PBUn)에 각각 대응하는 제1 내지 제n+1 캐시 래치들(CL0 내지 CLn)을 더 포함할 수 있다. 페이지 버퍼 회로(210)는 8단의 캐시 래치들(CL0 내지 CLn)이 일렬로 배치된 구조를 가질 수 있다. 예를 들어, 제1 내지 제n+1 캐시 래치들(CL0 내지 CLn)은 제1 내지 제n+1 비트라인들(BL0 내지 BLn)의 연장 방향을 따라 일렬로 배치될 수 있다.
제1 내지 제n+1 페이지 버퍼 유닛들(PBU0 내지 PBUn) 각각의 센싱 노드들은, 결합 센싱 노드(SOC)에 공통으로 연결될 수 있다. 또한, 제1 내지 제n+1 캐시 래치들(CL0 내지 CLn)은, 결합 센싱 노드(SOC)에 공통으로 연결될 수 있다. 이에 따라, 제1 내지 제n+1 페이지 버퍼 유닛들(PBU0 내지 PBUn)은 결합 센싱 노드(SOC)를 통해 제1 내지 제n+1 캐시 래치들(CL0 내지 CLn)에 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 페이지 버퍼(PB)를 상세하게 나타낸다.
도 8을 참조하면, 페이지 버퍼(PB)는 도 2의 페이지 버퍼(PB)의 일 예에 대응할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 유닛(PBU) 및 캐시 유닛(CU)을 포함할 수 있다. 캐시 유닛(CU)은 캐시 래치(C-LATCH, CL)를 포함하고, 캐시 래치(CL)는 데이터 입출력 라인에 연결되므로, 캐시 유닛(CU)은 데이터 입출력 라인에 인접하게 배치될 수 있다. 이에 따라, 페이지 버퍼 유닛(PBU)과 캐시 유닛(CU)은 서로 이격되어 배치될 수 있고, 페이지 버퍼(PB)는 페이지 버퍼 유닛(PBU)-캐시 유닛(CU)의 분리 구조를 가질 수 있다.
페이지 버퍼 유닛(PBU)은 메인 유닛(Main Unit)(MU)을 포함할 수 있다. 메인 유닛(MU)은 페이지 버퍼(PB) 내의 주요 트랜지스터들을 포함할 수 있다. 페이지 버퍼 유닛(PBU)은 비트라인(BL)에 연결되고 비트라인 선택 신호(BLSLT)에 의해 구동되는 비트라인 선택 트랜지스터(TR_hv)를 더 포함할 수 있다. 비트라인 선택 트랜지스터(TR_hv)는 고전압 트랜지스터로 구현될 수 있고, 이에 따라, 비트라인 선택 트랜지스터(TR_hv)는 메인 유닛(MU)과 다른 웰 영역, 즉, 고전압 유닛(High Voltage Unit)(HVU)에 배치될 수 있다.
메인 유닛(MU)은 센싱 래치(S-LATCH)(SL), 포스 래치(F-LATCH)(FL), 상위 비트 래치(M-LATCH)(ML) 및 하위 비트 래치(L-LATCH)(LL)를 포함할 수 있다. 실시예에 따라, 센싱 래치(SL), 포스 래치(FL), 상위 비트 래치(ML) 또는 하위 비트 래치(LL)은 "메인 래치"라고 지칭될 수 있다. 메인 유닛(MU)은 비트라인 클램핑 제어 신호(BLCLAMP)에 기초하여 비트라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로(PC)를 더 포함할 수 있고, 비트라인 셋업 신호(BLSETUP)에 의해 구동되는 트랜지스터(PM')를 더 포함할 수 있다.
센싱 래치(SL)는 독출 또는 프로그램 검증(verify) 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 센싱 래치(SL)는 프로그램 동작 시, 비트라인(BL)에 프로그램 비트라인 전압 또는 프로그램 금지 전압을 인가하는데 활용될 수 있다.
포스 래치(FL)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 구체적으로, 포스 래치(FL)는 포스 데이터(force data)를 저장한다. 포스 데이터는 초기에 '1'로 설정된 후, 메모리 셀의 문턱 전압이 타겟 영역에 못 미치는 포싱(forcing) 영역에 진입한 때 '0'으로 반전될 수 있다. 포스 데이터를 활용하여 프로그램 실행 동작 중 비트라인 전압을 제어하고 프로그램 문턱 전압 산포를 보다 좁게 형성할 수 있다.
상위 비트 래치(ML), 하위 비트 래치(LL), 및 캐시 래치(CL)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있고, "데이터 래치"라고 지칭할 수 있다. 하나의 메모리 셀에 3비트의 데이터를 프로그램 하는 경우, 3비트의 데이터는 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)에 각각 저장될 수 있다. 메모리 셀의 프로그램이 완료될 때까지, 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)는 저장된 데이터를 유지할 수 있다. 또한, 캐시 래치(CL)는 독출 동작 시 메모리 셀로부터 읽어낸 데이터를 센싱 래치(SL)로부터 전송 받아 데이터 입출력 라인을 통해 외부로 출력할 수 있다.
또한, 메인 유닛(MU)은 제1 내지 제4 트랜지스터들(NM1 내지 NM4)을 더 포함할 수 있다.
제1 트랜지스터(NM1)는 센싱 노드(SO)와 센싱 래치(SL) 사이에 연결될 수 있고, 그라운드 제어 신호(SOGND)에 의해 구동될 수 있다. 제2 트랜지스터(NM2)는 센싱 노드(SO)와 포스 래치(FL) 사이에 연결될 수 있고, 포싱 모니터링 신호(MON_F)에 의해 구동될 수 있다. 제3 트랜지스터(NM3)는 센싱 노드(SO)와 상위 비트 래치(ML) 사이에 연결될 수 있고, 상위 비트 모니터링 신호(MON_M)에 의해 구동될 수 있다. 제4 트랜지스터(NM4)는 센싱 노드(SO)와 하위 비트 래치(LL) 사이에 연결될 수 있고, 하위 비트 모니터링 신호(MON_L)에 의해 구동될 수 있다.
또한, 메인 유닛(MU)은 비트라인 선택 트랜지스터(TV_hv)와 센싱 노드(SO) 사이에 직렬로 연결된 제5 및 제6 트랜지스터들(NM5, NM6)을 더 포함할 수 있다. 제5 트랜지스터(NM5)는 비트라인 셧-오프(shut-off) 신호(BLSHF)에 의해 구동될 수 있고, 제6 트랜지스터(NM6)는 비트라인 연결 제어 신호(CLBLK)에 의해 구동될 수 있다. 또한, 메인 유닛(MU)은 프리차지 트랜지스터(PM)를 더 포함할 수 있다. 프리차지 트랜지스터(PM)는 센싱 노드(SO)에 연결되고, 로드 신호(LOAD)에 의해 구동되며, 프리차지 구간에서 센싱 노드(SO)를 프리차지 레벨로 프리차지한다.
본 실시예에서, 메인 유닛(MU)은 센싱 노드(SO)에 연결되는 한 쌍의 패스 트랜지스터들, 즉, 제1 및 제2 패스 트랜지스터들(TR, TR')을 더 포함할 수 있다. 실시예에 따라, 제1 및 제2 패스 트랜지스터들(TR, TR')은 "제1 및 제2 센싱 노드 연결 트랜지스터들"이라고 지칭할 수도 있다. 제1 및 제2 패스 트랜지스터들(TR, TR')은 패스 제어 신호(SO_PASS)에 따라 구동될 수 있다. 실시예에 따라, 패스 제어 신호(SO_PASS)는 "센싱 노드 연결 제어 신호"라고 지칭할 수도 있다. 구체적으로, 제1 패스 트랜지스터(TR)는 제1 단자(SOC_U)와 센싱 노드(SO) 사이에 연결되고, 제2 패스 트랜지스터(TR')는 센싱 노드(SO)와 제2 단자(SOC_D) 사이에 연결될 수 있다.
예를 들어, 페이지 버퍼 유닛(PBU)이 도 7의 제2 페이지 버퍼 유닛(PBU1)인 경우, 제1 단자(SOC_U)는 제1 페이지 버퍼 유닛(PBU0)에 포함된 패스 트랜지스터의 일단과 연결될 수 있고, 제2 단자(SOC_D)는 제3 페이지 버퍼 유닛(PBU3)에 포함된 패스 트랜지스터의 일단과 연결될 수 있다. 이로써, 센싱 노드(SO)는 제3 내지 제n+1 페이지 버퍼 유닛들(PBU2 내지 PBUn) 각각에 포함된 패스 트랜지스터들을 통해, 결합 센싱 노드(SOC)에 전기적으로 연결될 수 있다.
페이지 버퍼(PB)는 프로그램 동작 시 비트라인(BL)에 연결된 낸드 스트링에 포함된 메모리 셀들 중 선택된 메모리 셀의 프로그램 완료 여부를 검증한다. 구체적으로, 페이지 버퍼(PB)는 프로그램 검증 동작 시 비트라인(BL)을 통해서 감지된 데이터를 센싱 래치(SL)에 저장한다. 센싱 래치(SL)에 저장된 감지된 데이터에 따라서 타깃 데이터가 저장된 상위 비트 래치(ML) 및 하위 비트 래치(LL)가 설정된다.
예를 들면, 감지된 데이터가 프로그램 완료된 것을 나타내는 경우, 상위 비트 래치(ML) 및 하위 비트 래치(LL)는 후속되는 프로그램 루프에서 선택된 메모리 셀에 대한 프로그램 금지(inhibit) 설정으로 전환된다. 캐시 래치(CL)는 외부에서 제공되는 입력 데이터를 일시 저장할 수 있다. 프로그램 동작 시, 캐시 래치(CL)에 저장되는 타깃 데이터가 상위 비트 래치(ML) 및 하위 비트 래치(LL)에 저장될 수 있다.
이하에서는 페이지 버퍼 회로(210)의 구성 요소들을 제어하기 위한 신호들은 도 2의 페이지 버퍼 제어 신호(PCTL)에 포함되는 것으로 한다.
도 9는 본 발명의 실시예들에 따른 캐시 유닛(CU)을 나타내는 회로도이다.
도 8 및 도 9를 함께 참조하면, 캐시 유닛(CU)은 모니터 트랜지스터(NM7) 및 캐시 래치(CL)를 포함할 수 있고, 캐시 래치(CL)는 제1 및 제2 인버터들(INV1, INV2), 덤프 트랜지스터(132), 및 트랜지스터들(131, 133 내지 135)을 포함할 수 있다. 모니터 트랜지스터(NM7)는 캐시 모니터링 신호(MON_C)에 따라 구동되며, 결합 센싱 노드(SOC)와 캐시 래치(CL) 사이의 연결을 제어할 수 있다.
제1 인버터(INV1)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결되고, 제2 인버터(INV2)는 제2 노드(ND2)와 제1 노드(ND1) 사이에 연결되며, 제1 및 제2 인버터들(INV1, INV2)은 래치를 구성할 수 있다. 트랜지스터(131)는 결합 센싱 노드(SOC)에 연결되는 게이트를 갖는다.
덤프 트랜지스터(132)는 덤프 신호(Dump_C)에 의해 구동될 수 있고, 캐시 래치(CL)에 저장된 데이터를 페이지 버퍼 유닛(PBU) 내의 메인 래치, 예를 들어, 센싱 래치(SL)에 전달할 수 있다. 트랜지스터(133)는 데이터 신호(DI)에 의해 구동될 수 있고, 트랜지스터(134)는 데이터 반전 신호(nDI)에 의해 구동될 수 있고, 트랜지스터(135)는 기입 제어 신호(DIO_W)에 의해 구동될 수 있다. 기입 제어 신호(DIO_W)가 활성화되면, 데이터 신호(DI) 및 데이터 반전 신호(nDI)에 따라 제1 및 제2 노드들(ND1, ND2)의 전압 레벨이 결정될 수 있다.
캐시 유닛(CU)은 트랜지스터들(136, 137)을 통해 데이터 입출력 라인(RDi)에 연결될 수 있다. 트랜지스터(136)는 제2 노드(ND2)에 연결되는 게이트를 갖고, 제2 노드(ND2)의 전압 레벨에 따라 턴온 또는 턴오프될 수 있다. 트랜지스터(137)는 독출 제어 신호(DIO_R)에 의해 구동될 수 있다. 독출 제어 신호(DIO_R)가 활성화되어, 트랜지스터(137)가 턴온되면, 캐시 래치(CL)의 상태에 따라 데이터 입출력 라인(RDi)의 전압 레벨은 '1' 또는 '0'으로 결정될 수 있다.
도 10은 도 2의 메모리 셀 어레이에 포함된 메모리 셀이 3 비트 트리플 레벨 셀(QLC)인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
메모리 셀이 3 비트로 프로그램되는 3 비트 멀티 레벨 셀인 경우에, 메모리 셀은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다. 제2 내지 제7 독출 전압(Vr2~Vr7)은 각각의 인접하는 해당 프로그램 상태(P1~P7)의 산포를 갖는 메모리 셀들 사이의 전압 레벨을 갖는다.
일 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 11을 참조하면, 제어 회로(450)는 커맨드 디코더(460), 어드레스 버퍼(470), 제어 신호 생성기(480) 및 상태 신호 생성기(485)를 포함할 수 있다.
커맨드 디코더(460)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(480)와 상태 신호 생성기(485)에 제공할 수 있다.
어드레스 버퍼(470)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(300)에 제공하고, 어드레스 신호(ADDR) 중 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(480)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(500)에 제공할 수 있다. 제어 신호 생성기(480)는 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 페이지 버퍼 제어 신호(PCTL)를 생성하고, 페이지 버퍼 제어 신호(PCTL)을 페이지 버퍼 회로(410)에 제공하고, 스위칭 제어 신호들(SCS)를 생성하고, 스위칭 제어 신호들(SCS)을 제1 어드레스 디코더(300a)에 제공할 수 있다.
상태 신호 생성기(485)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작을 모리터링하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작의 완료 여부에 기초하여 상태 신호(RnB)를 레디 상태 및 비지 상태 중 하나로 천이시킬 수 있다.
도 12는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 전압 생성 회로의 구성을 나타내는 블록도이다.
도 12를 참조하면, 전압 생성기(500)는 고전압 생성기(510) 및 저전압 생성기(530)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(500)는 음전압(negative voltage) 생성기(550)를 더 포함할 수 있다.
고전압 생성기(510)는 제1 제어 신호(CTL1)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 패스 전압(VPASS), 고전압(VPPH) 및 소거 전압(VRES)을 생성할 수 있다.
프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 패스 전압(VPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 웰 또는 비트라인과 공통 소스 라인에 연결되는 패스 트랜지스터들 각각의 드레인 인가될 수 있다. 고전압(VPPH)은 워드라인들과 스트링 선택 라인 및 접지 선택 라인에 연결되는 패스 트랜지스터들 각각의 게이트에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(530)는 제2 제어 신호(CTL2)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD), 온 전압(VON) 및 오프 전압(VOFF)을 생성할 수 있다. 프로그램 검증 전압(VPV) 및 독출 전압(VRD)은 동작에 따라 선택 워드라인에 인가될 수 있다. 온 전압(VON) 및 오프 전압(VOFF)은 스트링 선택 라인과 접지 선택 라인에 인가되어 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 온/오프를 제어할 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(550)는 제3 제어 신호(CTL3)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 네거티브 전압(VNEG)을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다. 네거티브 전압(VNEG)은 프로그램 리커버리 구간에서 선택 워드라인과 비선택 워드라인에 인가될 수 있고, 비트라인 셋업 구간에서 비선택 워드라인에 인가될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제1 어드레스 디코더와 제2 어드레스 디코더의 구성을 나타낸다.
도 13을 참조하면, 제1 어드레스 디코더(300a)는 제1 드라이버 회로(310a) 및 제1 패스 스위치 회로(360a)를 포함할 수 있고, 제2 어드레스 디코더(300b)는 제2 드라이버 회로(310b) 및 제2 패스 스위치 회로(360b)를 포함할 수 있다. 제1 어드레스 디코더(300a)는 제1 로우 디코더라 호칭될 수 있고, 제2 어드레스 디코더(300b)는 제2 로우 디코더라 호칭될 수 있다.
제1 드라이버 회로(310a)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들을 메모리 셀 어레이(200)로 제공한다. 제1 드라이버 회로(310a)는 블록 선택 드라이버(320a), 제1 스트링 선택 드라이버(330a), 워드라인 드라이버(340a) 및 제1 접지 선택 드라이버(350a)를 포함할 수 있다.
제2 드라이버 회로(310b)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들의 일부를 메모리 셀 어레이(200)로 제공한다. 제2 드라이버 회로(310b)는 제2 스트링 선택 드라이버(330b) 및 제2 접지 선택 드라이버(350b)를 포함할 수 있다.
블록 선택 드라이버(320a)는 블록 어드레스에 응답하여 전압 생성기(500)로부터 제공되는 고전압(VPPH)을 제1 패스 트랜지스터 회로(360a)와 제2 패스 트랜지스터(360b)에 제공할 수 있다. 블록 선택 드라이버(320a)는 제1 패스 트랜지스터 회로(360a)에 포함되는 복수의 제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT1)와 제2 패스 트랜지스터 회로(360b)에 포함되는 복수의 제2 패스 트랜지스터들(GPT2, SPT2) 게이트에 연결되는 블록 워드라인(BLKWL)에 고전압을 제공할 수 있다. 블록 선택 드라이버(320a)는 패스 전압이 인가되는 시점, 프로그램 전압이 인가되는 시점 및 독출 전압이 인가되는 시점을 제어할 수 있다.
제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT1)은 제1 접지 패스 트랜지스터(GPT1), 워드라인 패스 트랜지스터들(PT1~PTn) 및 제1 스트링 패스 트랜지스터(SPT1)를 포함할 수 있다. 제2 패스 트랜지스터들(GPT2, SPT2)은 제2 접지 패스 트랜지스터(GPT) 및 제2 스트링 패스 트랜지스터(SPT2)를 포함할 수 있다.
제1 스트링 선택 드라이버(330a)는 전압 생성기(500)로부터 제공되는 온 전압(VON)과 오프 전압(VOFF)을 패스 트랜지스터(SPT1)을 통하여 스트링 선택 신호(SS1)로 제공할 수 있다. 제2 스트링 선택 드라이버(330b)는 전압 생성기(500)로부터 제공되는 온 전압(VON)과 오프 전압(VOFF)을 패스 트랜지스터(SPT2)을 통하여 스트링 선택 신호(SS2)로 제공할 수 있다. 프로그램 동작시에는 제1 스트링 선택 드라이버(330a)와 제2 스트링 선택 드라이버(330b)는 하나의 메모리 블록 내에 선택된 모든 스트링 선택 트랜지스터를 턴-온 시키도록 선택 전압들(SS1, SS2)을 인가한다.
구동 라인 드라이버(340a)는 비휘발성 메모리 장치(100)의 동작에 따라 전압 생성기(500)로부터 제공되는 프로그램 전압(VPGM), 패스 전압(VPASS), 검증 전압(VPV), 독출 전압(VRD) 및 네거티브 전압(VNEG)을 구동 라인들(S1~Sn)과 패스 트랜지스터들(PT1~PTn)을 통하여 워드라인들(WL1~WLn)에 제공할 수 있다.
제1 접지 선택 드라이버(350a)는 온 전압(VON)과 오프 전압(VOFF)을 패스 트랜지스터(GPT1)를 통하여 접지 선택 라인(GSL)에 접지 선택 신호(GS1)로서 제공할 수 있다. 제2 접지 선택 드라이버(350b)는 온 전압(VON)과 오프 전압(VOFF)을 패스 트랜지스터(GPT2)를 통하여 접지 선택 라인(GSL)에 접지 선택 신호(GS2)로서 제공할 수 있다.
제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT1)과 제2 패스 트랜지스터들(GPT2, SPT2)은 블록 워드라인(BLKWL)을 통하여 인가되는 고전압 신호의 활성화에 응답하여, 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL)을 대응하는 구동 라인들에 전지적으로 연결하도록 구성된다. 제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT1)과 제2 패스 트랜지스터들(GPT2, SPT2)은 고전압에 견딜 수 있는 고전압 트랜지스터로 구성될 수 있다.
제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT1)은 블록 워드라인(BLKWL)과 비휘발성 메모리 장치(100)의 상부 배선 및 하부 배선을 통하여 연결될 수 있다. 제2 패스 트랜지스터들(GPT2, SPT2)은 블록 워드라인(BLKWL)과 비휘발성 메모리 장치(100)의 하부 배선을 통하여 연결될 수 있다. 따라서, 제2 어드레스 디코더(300b) 상부에서는 상부 배선을 제거할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 제1 어드레스 디코더의 블록 선택 드라이버의 구성을 나타낸다.
도 14를 참조하면, 블록 선택 드라이버(310a)는 프리-디코더(321) 및 고전압 스위치 회로(325)를 포함할 수 있다.
프리-디코더(321)는 NAND 게이트(322) 및 인버터(324)를 포함할 수 있다.
NAND 게이트(322)는 로우 어드레스(R_ADDR)에 의해서 제공되는 디코딩 신호들(Oi, Pi, Qi, Ri)에 대한 NAND 논리 연산을 수행할 수 있다. 인버터(324)는 NAND 게이트(322)의 출력을 반전할 수 있다. 인버터(324)의 출력은 저전압의 블록 선택 신호, 즉 인에이블 신호(EN)로서 고전압 스위치 회로(325)에 제공될 수 있다.
디코딩 신호들(Oi, Pi, Qi, Ri)이 모두 활성화되면, 인에이블 신호(EN)는 하이 레벨로 설정될 수 있다. 고전압 스위치 회로(325)는 고전압(VPPH)과 네거티브 전압(VNEG)를 수신하고, 인에이블 신호(EN)의 논리 값을 쉬프트하여 출력 단자에서 고전압(VPPH)과 네거티브 전압(VNEG) 사이를 스윙하는 블록 선택 신호, 즉 출력 신호(OS)를 출력할 수 있다. 상기 블록 선택 신호는 블록 워드 라인(BLKWL)에 전달될 수 있다. 블록 워드라인(BLKWL)으로 전달되는 상기 블록 선택 신호에 의해서 제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT1)과 제2 패스 트랜지스터들(GPT2, SPT2)은 스위칭될 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 15를 참조하면, 비휘발성 메모리 장치(100)는 제1 수평 방향(HD1)으로 순차적으로 배치되는 제1 로우 디코더 영역(RDR1), 제1 셀 어레이 영역(CAR1), 제2 로우 디코더 영역(RDR2), 제2 셀 어레이 영역(CAR2) 및 제3 로우 디코더 영역(RDR3)을 포함할 수 있다.
비휘발성 메모리 장치(100)는 또한 제1 로우 디코더 영역(RDR1), 제1 셀 어레이 영역(CAR1), 제2 로우 디코더 영역(RDR2), 제2 셀 어레이 영역(CAR2) 및 제3 로우 디코더 영역(RDR3)과 제2 수평 방향(HD2)으로 인접하게 배치되는 패드 영역(PDR)을 포함할 수 있다.
제1 로우 디코더 영역(RDR1), 제1 셀 어레이 영역(CAR1), 제2 로우 디코더 영역(RDR2), 제2 셀 어레이 영역(CAR2) 및 제3 로우 디코더 영역(RDR3)은 제2 수평 방향(HD2)로 연장될 수 있고, 패드 영역(PDR)은 제1 수평 방향(HD1)으로 연장될 수 있다.
제1 셀 어레이 영역(CAR1)과 제2 셀 어레이 영역(CAR2) 각각에는 복수의 메모리 셀들을 포함하는 적어도 하나의 메모리 블록이 제공될 수 있다.
제1 로우 디코더 영역(RDR1)에는 제1 타입(고전압 타입)의 어드레스 디코더가 배치되어, 제1 셀 어레이 영역(CAR1)의 적어도 하나의 스트링 선택 라인, 복수의 워드라인들 및 적어도 하나의 접지 선택 라인을 구동할 수 있다.
제2 로우 디코더 영역(RDR2)에는 제2 타입(저전압 타입)의 어드레스 디코더가 배치되어, 제1 셀 어레이 영역(CAR1)과 제2 셀 어레이 영역(CAR2) 각각의 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 구동할 수 있다.
제3 로우 디코더 영역(RDR3)에는 제1 타입(고전압 타입)의 어드레스 디코더가 배치되어, 제3 셀 어레이 영역(CAR3)의 적어도 하나의 스트링 선택 라인, 복수의 워드라인들 및 적어도 하나의 접지 선택 라인을 구동할 수 있다.
패드 영역(PDR)에는 전원 전압 패드 및 접지 전압 패드를 포함하는 전원 패드 및 데이터 패드들이 배치될 수 있다.
비휘발성 메모리 장치(100)의 부분(B)은 도 16에서 상세히 설명된다.
도 16은 본 발명의 실시예들에 따른 도 15의 부분(B)을 상세히 나타낸다.
도 16을 참조하면, 부분(B)은 메모리 셀들을 포함하는 셀 영역(CR), 셀 영역(CR)의 제2 수평 방향(HD2)의 제1 측에 인접하여 형성되는 제1 연장 영역(EXR1) 및 셀 영역(CR)의 제2 수평 방향(HD2)의 상기 제1 측에 대항햐는 제2 측에 인접하여 형성되는 제2 연장 영역(EXR2)을 포함할 수 있다.
셀 영역(CR)에서는 복수의 메모리 셀들, 복수의 워드라인들, 적어도 하나의 스트링 선택 라인, 적어도 하나의 접지 선택 라인 및 복수의 비트라인들이 제공될 수 있고, 제1 연장 영역(EXR1)에는 제1 어드레스 디코더(300a)를 복수의 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인과 전기적으로 연결시키기 위한 제1 연결 소자들이 제공될 수 있다. 또한, 제2 연장 영역(EXR2)에는 제2 어드레스 디코더(300b)를 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인과 전기적으로 연결시키기 위한 제2 연결 소자들이 제공될 수 있다.
도 17은 도 16의 부분이 C-C'에 의해 절단된 일 예를 나타내는 단면도이고, 도 18은 도 16의 부분이 D-D'에 의해 절단된 일 예를 나타내는 단면도이다
도 16, 도 17 및 도 18을 참조하면, 제2 반도체 층(L2)은 하부 기판(LSUB) 및 하부 기판(LSUB)에 형성된 제1 패스 스위치 회로(360a) 및 제2 패스 스위치 회로(360b)를 포함할 수 있다.
또한, 제2 반도체 층(L2)은 제1 패스 스위치 회로(360a)와 전기적으로 연결된 하부 컨택들(LMC1), 하부 컨택들(LMC1)과 전기적으로 연결된 하부 도전 라인들(LPM1), 제2 패스 스위치 회로(360b)와 전기적으로 연결된 하부 컨택들(LMC2), 하부 컨택들(LMC2)과 전기적으로 연결된 하부 도전 라인들(LPM2) 및 하부 컨택들(LMC1. LMC2)과 하부 도전 라인들(LPM1, LPM2)을 덮는 하부 절연층(IL1)을 포함할 수 있다.
제1 패스 스위치 회로(360a)는 하부 기판(LSUB) 상의 일부 영역에 형성될 수 있다. 즉, 제1 스트링 패스 트랜지스터(SPT1), 워드라인 패스 트랜지스터들(PT1~PTn) 및 제1 접지 패스 트랜지스터(GPT1)를 포함하는 복수의 트랜지스터들이 하부 기판(LSUB) 상에 형성되어, 제1 패스 스위치 회로(360a)를 구성할 수 있다.
제2 패스 스위치 회로(360b)는 하부 기판(LSUB) 상의 일부 영역에 형성될 수 있다. 즉, 제2 스트링 패스 트랜지스터(SPT2) 및 제2 접지 패스 트랜지스터(GPT2)를 포함하는 복수의 트랜지스터들이 하부 기판(LSUB) 상에 형성되어, 제2 패스 스위치 회로(360b)를 구성할 수 있다.
제1 반도체 층(L1)은 셀 영역(CR), 셀 영역(CR)의 제2 수평 방향(HD2)의 제1 측에 인접하여 형성되는 제1 연장 영역(EXR1) 및 셀 영역(CR)의 제2 수평 방향(HD2)의 상기 제1 측에 대항햐는 제2 측에 인접하여 형성되는 제2 연장 영역(EXR2)을 포함할 수 있다. 제1 연장 영역(EXR1)은 제1 계단 영역들(STR11, STR12) 및 제1 계단 영역들(STR11, STR12) 사이의 제1 평면 구간(FZ1)을 포함할 수 있고, 제2 연장 영역(EXR2)는 제2 계단 영역(STR2) 및 제2 평면 구간(FZ2)을 포함할 수 있고, 제2 평면 구간(FZ2)는 절연 몰드 구조체(IMD)를 포함할 수 있다.
제1 반도체 층(L1)은 상부 기판(USUB), 상부 기판(USUB) 상에 배치된 수직 구조체(VS) 및 절연 몰드 구조체(IMD)를 포함할 수 있다.
또한, 제1 반도체 층(L1)은 수직 구조체(VS)와 전기적으로 연결되는 상부 컨택들(UMC) 및 비트 라인들(BL1~BLm), 스트링 선택 라인 컨택(SLC), 접지 선택 라인 컨택(GLC) 및 상부 도전 라인들(UPM)을 포함할 수 있다.
제1 반도체 층(L1)은 절연 몰드 구조체(IMD)에 형성되고 스트링 선택 라인 컨택(SLC), 접지 선택 라인 컨택(GLC)과 전기적으로 연결되는 관통 홀 비아들(THV1. THV2)을 포함할 수 있다. 제1 반도체 층(L1)은 수직 구조체(VS) 및 절연 몰드 구조체(IMD)와 각종 도전 라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.
상부 기판(USUB)은 게이트 도전층(GS_1)을 지지하는 지지층일 수 있다. 상부 기판(USUB)은, 예를 들어 베이스 기판으로 명명될 수도 있다.
수직 구조체(VS)는 상부 기판(USUB) 상에 배치된 게이트 도전층(GS_1), 및 게이트 도전층(GS_1)을 관통하여 상부 기판(USUB)의 상면에 수직 방향(VD)으로 연장되는 필라(P1)을 포함할 수 있다. 게이트 도전층(GS_1)은 접지 선택 라인(GSL), 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 상부 기판(USUB) 상에 접지 선택 라인(GSL1), 워드 라인들(WL1WLn) 및 스트링 선택 라인(SSL)을 순차적으로 형성될 수 있으며, 게이트 도전층(GS_1)의 하부 또는 상부에는 층간 절연막들(52)이 배치될 수 있다. 다시 말하면, 도전성 물질을 포함하는 접지 선택 라인(GSL), 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL)과, 절연 물질을 포함하는 층간 절연막들(52)이 수직 방향(VD)으로 교대로 적층될 수 있다. 수직 구조체(VS)는 셀 영역(CR), 제1 연장 영역(EXE1) 및 제2 계단 영역(STR2)에 대응될 수 있다.
필라들(P1)은 표면 층(surface layer)(S1) 및 내부(I1)를 포함할 수 있다. 구체적으로, 필라들(P1)의 표면 층(S1)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다.
예를 들어, 접지 선택 라인(GSL)과 접지 선택 라인(GSL)에 인접한 표면 층(S1) 부분은 접지 선택 트랜지스터(도 5의 GST)를 구성할 수 있다. 또한, 워드 라인들(WL1~WLn)과 워드 라인들(WL1~WLn)에 인접한 표면 층(S1) 부분은 메모리 셀들(도 5의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인(SSL)과 스트링 선택 라인들(SSL)에 인접한 표면 층(S1) 부분은 스트링 선택 트랜지스터(도 5의 SST)를 구성할 수 있다.
필라들(P1) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 상부 컨택들(UMC)을 통해 비트 라인들(BL1~BLm)과 전기적으로 연결될 수 있다. 드레인 영역(DR)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다.
도시된 바와 같이, 수직 구조체(VS) 중에서 제1 연장 영역(EXR1)에 배치되는 부분의 단면은 계단 형태일 수 있다. 이러한 계단 형태 또는 계단형 패드 구조물은, '워드 라인 패드'로 지칭될 수 있다. 또한, 계단 형태의 중간에는 평면 구간이 존재할 수 있다.
제1 반도체 층(L1)은 수직 구조체(VS)와 각종 도전라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.
제1 반도체 층(L1)은 제1 계단 영역들(STR11, STR12)을 관통하여 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL) 각각을 제1 접지 패스 트랜지스터(GPT1), 워드라인 패스 트랜지스터들(PT1~PTn) 및 제1 스트링 패스 트랜지스터(SPT1) 각각과 연결하는 관통 홀 컨택들(THCG, THC1~THCn, THCS)를 포함할 수 있다. 관통 홀 컨택들(THCG, THC1~THCn, THCS)은 제1 평면 구간(FZ1)을 회피하여 형성될 수 있다.
관통 홀 컨택들( THCG, THC1~THCn, THCS)은 제2 반도체 층(L2)과 제1 계단 영역들(STR11, STR12)의 도전 라인들과 층간 절연막(52)을 관통하여 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL)에 직접 연결되므로, 제1 연장 영역(EXR1) 상부의 상부 컨택들(UMC) 및 상부 도전 라인들(UPM)은 제거되거나 다른 소자들을 연결하는데 사용될 수 있다.
관통 홀 컨택들(THCG, THC1~THCn, THCS)은 각각 하부 라인들의 절연 영역(ISR)을 관통하여 타겟 라인과 연결될 수 있다.
도 18을 참조하면, 절연 몰드 구조체(IMD)는 상부 기판(USUB) 상에 수직 방향(VD)으로채워지는 절연 물질을 포함할 수 있다. 관통 홀 비아들(THV1, THV2)은 절연 몰드 구조체(IMD2)를 관통하여 제2 평면 구간(FZ2)에 형성될 수 있다. 따라서, 관통 홀 비아들(THV1, THV2)을 둘러싸는 절연 물질을 추가로 형성할 필요가 없고, 제조 공정 상 유리할 수 있다.
도 18에서 접지 선택 라인(GSLa), 워드라인들(WLa_1~WLa_n) 및 스트링 선택 라인(SSLa)는 절연 몰드 구조체(IMD)에 인접한 다른 셀 영역을 나타낸다.
도 17에서 제1 접지 패스 트랜지스터(GPT1), 워드라인 패스 트랜지스터들(PT1~PTn) 및 제1 스트링 패스 트랜지스터(SPT1) 각각의 게이트는 제2 반도체 층(L2)의 하부 도전 라인들(하부 배선들) 및 제1 반도체 층(L1)의 상부 도전 라인들(상부 배선들)을 이용하여 블록 워드라인(BLKWL)에 연결될 수 있다.
또한 도 18에서 제2 접지 패스 트랜지스터(GPT2) 및 제2 스트링 패스 트랜지스터(SPT2) 각각의 게이트는 제2 반도체 층(L2)의 하부 도전 라인들(하부 배선들)을 이용하여 블록 워드라인(BLKWL)에 연결될 수 있다.
도 19는 도 17과 도 18에서 관통 홀 컨택과 관통 홀 비아를 나타낸다.
도 19를 참조하면, 관통 홀 컨택(THC)과 관통 홀 비아(THV)는 수직 방향(VD)으로 동일한 높이를 가질 수 있고, 관통 홀 컨택(THC)은 타겟 라인에서 돌출되는 돌출부(PRO)를 포함할 수 있다. 관통 홀 비아(THV)는 절연막 패턴(IP) 및 전도성 패턴(MP)을 포함할 수 있다.
관통 홀 컨택(THC)은 관통 홀 비아와 라인 컨택이 병합되어 형성될 수 있으므로 관통 홀 컨택(THC)의 크기는 도 18의 스트링 선택 라인 컨택(SLC), 접지 선택 라인 컨택(GLC)의 크기보다 클 수 있다.
도 20은 본 발명의 실시예들에 따른 도 17과 도 18에서 셀 영역, 제1 계단 영역 및 제2 계단 영역을 나타내는 평면도이다.
도 20을 참조하면, 셀 영역(CR)은 제2 수평 방향(HD2)으로 연장되는 스트링 선택 라인 컷들(SSL_C)에 의하여 제1 수평 방향(HD1)으로 복수의 서브 영역들(SR1, SR2, SR3)로 구분될 수 있다.
복수의 서브 영역들(SR1, SR2, SR3) 각각에는 수직 방향(VD)으로 수직 채널(CH)이 제공될 수 있다.
제1 계단 영역(STR1)의 접지 선택 라인(GSL), 워드 라인들(WL1, WL2, WL3, WL4) 및 스트링 선택 라인(SSL_1)은 제1 계단 영역(STR1)을 관통하는 관통 홀 컨택들(THC) 각각에 의하여 상응하는 패스 트랜지스터들에 연결될 수 있다. 제1 계단 영역(STR1)은 도 17의 제1 계단 영역들(STR11, STR12)에 해당할 수 있다. 제2 계단 영역(STR2)의 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 제2 계단 영역(STR2)에 제공되는 선택 라인 컨택들(SLC, GLC)과 절연 몰드 구조체를 관통하여 형성되는 관통 홀 비아를 통하여 상응하는 패스 트랜지스터들에 연결될 수 있다.
스트링 선택 라인 컷들(SSL_C) 사이에 위치하는 제1 수평 방향(HD1)으로의 수직 채널들(CH)의 수가 증가함에 따라 제2 서브 영역(SR2)의 스트링 선택 라인의 저항이 증가할 수 있다. 제2 서브 영역(SR2)의 스트링 선택 라인의 저항이 증가되면, 워드라인 셋-업 시간이 증가할 수 있다. 하지만 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서는 제2 서브 영역(SR2)의 스트링 선택 라인과 연결되는 스트링 패스 트랜지스터를 제2 어드레스 디코더(300b)가 구동함으로써, 제2 서브 영역(SR2)의 스트링 선택 라인의 저항 증가로 인한 성능 열화를 방지할 수 있다.
도 21은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제1 어드레스 디코더와 제2 어드레스 디코더의 구성의 다른 예를 나타낸다.
도 21을 참조하면, 제1 어드레스 디코더(300aa)는 제1 드라이버 회로(310aa) 및 제1 패스 스위치 회로(360aa)를 포함할 수 있고, 제2 어드레스 디코더(300bb)는 제2 드라이버 회로(310bb) 및 제2 패스 스위치 회로(360bb)를 포함할 수 있다.
제1 드라이버 회로(310aa)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들을 메모리 셀 어레이(200)로 제공한다. 제1 드라이버 회로(310aa)는 블록 선택 드라이버(320a), 제1 스트링 선택 드라이버(330aa), 워드라인 드라이버(340a) 및 제1 접지 선택 드라이버(350a)를 포함할 수 있다.
제2 드라이버 회로(310bb)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들의 일부를 메모리 셀 어레이(200)로 제공한다. 제2 드라이버 회로(310bb)는 제2 스트링 선택 드라이버(330bb) 를 포함할 수 있다.
블록 선택 드라이버(320a)는 블록 어드레스에 응답하여 전압 생성기(500)로부터 제공되는 고전압(VPPH)을 제1 패스 트랜지스터 회로(360aa)와 제2 패스 트랜지스터(360bb)에 제공할 수 있다. 블록 선택 드라이버(320aa)는 제1 패스 트랜지스터 회로(360a)에 포함되는 복수의 제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT11, SPT12)와 제2 패스 트랜지스터 회로(360bb)에 포함되는 복수의 제2 패스 트랜지스터들(SPT21, SPT22) 게이트에 연결되는 블록 워드라인(BLKWL)에 고전압을 제공할 수 있다. 블록 선택 드라이버(320a)는 패스 전압이 인가되는 시점, 프로그램 전압이 인가되는 시점 및 독출 전압이 인가되는 시점을 제어할 수 있다.
제1 스트링 선택 드라이버(330aa)는 전압 생성기(500)로부터 제공되는 온 전압(VON)과 오프 전압(VOFF)을 스트링 패스 트랜지스터들(SPT11, SPT12)을 통하여 스트링 선택 신호들(SS11, SS12)로 제공할 수 있다. 제2 스트링 선택 드라이버(330bb)는 전압 생성기(500)로부터 제공되는 온 전압(VON)과 오프 전압(VOFF)을 스트링 패스 트랜지스터들(SPT21, SPT22)을 통하여 스트링 선택 신호들(SS21, SS22)로 제공할 수 있다. 프로그램 동작시에는 제1 스트링 선택 드라이버(330aa)와 제2 스트링 선택 드라이버(330bb)는 하나의 메모리 블록 내에 선택된 모든 스트링 선택 트랜지스터를 턴-온 시키도록 선택 전압들(SS11, SS12, SS21, SS22)을 인가한다.
구동 라인 드라이버(340a)는 비휘발성 메모리 장치(100)의 동작에 따라 전압 생성기(500)로부터 제공되는 프로그램 전압(VPGM), 패스 전압(VPASS), 검증 전압(VPV), 독출 전압(VRD) 및 네거티브 전압(VNEG)을 구동 라인들(S1~Sn)과 패스 트랜지스터들(PT1~PTn)을 통하여 워드라인들(WL1~WLn)에 제공할 수 있다.
제1 접지 선택 드라이버(350a)는 온 전압(VON)과 오프 전압(VOFF)을 접지 패스 트랜지스터(GPT1)를 통하여 접지 선택 라인(GSL)에 접지 선택 신호(GS1)로서 제공할 수 있다.
제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT11, SPT12)과 제2 패스 트랜지스터들(SPT21, SPT22)은 블록 워드라인(BLKWL)을 통하여 인가되는 고전압 신호의 활성화에 응답하여, 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL1, SSL2)을 대응하는 구동 라인들에 전지적으로 연결하도록 구성된다. 제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT11, SPT12)과 제2 패스 트랜지스터들(SPT21, SPT22)은 고전압에 견딜 수 있는 고전압 트랜지스터로 구성될 수 있다.
제1 패스 트랜지스터들(GPT1, PT1~PTn, SPT11, SPT12)은 블록 워드라인(BLKWL)과 비휘발성 메모리 장치(100)의 상부 배선 및 하부 배선을 통하여 연결될 수 있다. 제2 패스 트랜지스터들(SPT21, SPT22)은 블록 워드라인(BLKWL)과 비휘발성 메모리 장치(100)의 하부 배선을 통하여 연결될 수 있다. 따라서, 제2 어드레스 디코더(300bb) 상부에서는 상부 배선을 제거할 수 있다.
도 21의 제2 어드레스 디코더(300bb)는 도 13의 제2 어드레스 디코더(300b)와는 다르게, 스트링 선택 라인들(SSL1, SSL2)만을 구동할 수 있다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 22를 참조하면, 비휘발성 메모리 장치(600)는 메모리 셀 어레이(200b), 제1 어드레스 디코더(610) 및 제2 어드레스 디코더(630)를 포함할 수 있다.
제1 어드레스 디코더(610)는 도 2의 전압 생성기(500)로부터 워드라인 전압들(VWLs), 온 전압(VON) 및 오프 전압(VOFF)을 수신할 수 있고, 제어 회로(450)로부터 로우 어드레스(R_ADDR)을 수신할 수 있다. 제1 어드레스 디코더(610)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 메모리 셀 어레이(200a)에 전압 생성기(500)로부터 제공받은 전압들을 제공할 수 있다.
제2 어드레스 디코더(630)는 도 2의 전압 생성기(500)로부터 온 전압(VON) 및 오프 전압(VOFF)을 수신할 수 있고, 제어 회로(450)로부터 로우 어드레스(R_ADDR)을 수신할 수 있다. 제2 어드레스 디코더(630)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해서 메모리 셀 어레이(200a)에 전압 생성기(500)로부터 제공받은 전압들을 제공할 수 있다.
제1 어드레스 디코더(610)는 워드라인 드라이버(611), 스트링 선택 라인 드라이버(613) 및 접지 선택 라인 드라이버(615)를 포함할 수 있다. 스트링 선택 라인 드라이버(613)는 로우 어드레스(R_ADDR)에 기초하여 스트링 선택 라인들(SSL) 각각에 온 전압(VON) 또는 오프 전압(VOFF)을 제공할 수 있고, 워드라인 드라이버(611)는 로우 어드레스(R_ADDR)에 기초하여 워드라인들(WL) 각각에 워드라인 전압들(VWLs)을 제공할 수 있고, 접지 선택 라인 드라이버(615)는 로우 어드레스(R_ADDR)에 기초하여 접지 선택 라인들(GSL) 각각에 온 전압(VON) 또는 오프 전압(VOFF)을 제공할 수 있다.
스트링 선택 라인들(SSL)은 스트링 선택 트랜지스터들(SST)에 연결되고, 접지 선택 라인들(GSL)은 접지 선택 트랜지스터들(GST)에 연결될 수 있다.
제2 어드레스 디코더(630)는 스트링 선택 라인 드라이버(633) 및 접지 선택 라인 드라이버(635)를 포함할 수 있다. 스트링 선택 라인 드라이버(633)는 로우 어드레스(R_ADDR)에 기초하여 스트링 선택 라인들(SSL) 각각에 온 전압(VON) 또는 오프 전압(VOFF)을 제공할 수 있고, 접지 선택 라인 드라이버(635)는 로우 어드레스(R_ADDR)에 기초하여 접지 선택 라인들(GSL) 각각에 온 전압(VON) 또는 오프 전압(VOFF)을 제공할 수 있다.
도 17 및 도 18을 참조하여 설명한 바와 같이, 제1 어드레스 디코더(610)는 제2 반도체 층의, 제1 계단 영역 하부에 제공되는 제1 패스 트랜지스터들을 포함할 수 있고, 제2 어드레스 디코더(630)는 제2 반도체 층의, 평면 구간 하부에 제공되는 제2 패스 트랜지스터들을 포함할 수 있다.
제1 패스 트랜지스터들 각각의 게이트는 상부 배선과 하부 배선을 이용하여 블록 워드라인이 연결될 수 있고, 제2 패스 트랜지스터들 각각의 게이트는 하부 배선을 이용하여 블록 워드라인이 연결될 수 있다. 또한 제1 패스 트랜지스터들은 제1 계단 영역을 관통하는 관통 홀 컨택들을 통하여 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)에 연결될 수 있고, 제2 패스 트랜지스터들은 평면 구간의 절연 몰드 구조체를 관통하는 관통 홀 비아들 및 선택 라인 컨택들을 통하여 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 연결될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따른 수직 구조의 메모리 셀 어레이 및 씨오피 구조를 갖는 비휘발성 메모리 장치(100)에서, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 제2 반도체 층(L2)의 제1 어드레스 디코더(300a)에서 구동하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 제2 반도체 층(L2)의 제2 어드레스 디코더(300b)에서 구동하고, 제1 어드레스 디코더(300a)의 제1 패스 트랜지스터들과 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 연결시키는 관통 홀 컨택들을 메모리 셀들이 제공되는 셀 영역의 제1 측의 제1 연장 영역(EXR1)의 제1 계단 영역(EXR1)을 관통하도록 형성하고, 제2 어드레스 디코더(300b)의 제2 패스 트랜지스터들과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 연결시키는 관통 홀 비아들을 셀 영역의 제2 측의 제2 연장 영역(EXR2)의 절연 몰드 구조체(IMD)를 관통하도록 형성할 수 있다. 또한 제1 패스 트랜지스터들 각각의 게이트는 상부 배선과 하부 배선을 통하여 블록 워드라인에 연결시키고, 제2 패스 트랜지스터들 각각의 게이트는 하부 배선을 통하여 블록 워드라인에 연결시킬 수 있다. 따라서 비휘발성 메모리 장치(100)는 스트링 선택 라인의 저항 증가에 따른 성능 열화를 방지할 수 있고, 배선을 간소화할 수 있다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 23을 참조하면, 제1 반도체 층(L1)에 형성되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 메모리 셀들을 포함하는 셀 영역(CR)의 제1 측의 제1 연장 영역(EXR1) 하부의 제2 반도체 층(L2)에 제공되는 제1 어드레스 디코더(300a)에서 구동한다(S110).
상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 상기 제1 측에 대향하는 상기 셀 영역(CR)의 제2 측의 제2 연장 영역(EXR2) 하부의 상기 제2 반도체 층에 제공되는 제2 어드레스 디코더(300b)에서 구동한다(S130).
도 24는 도 23의 방법에서 제1 어드레스 디코더에서 구동하는 단계를 나타낸다.
도 17, 도 18, 도 23 및 도 24를 참조하면, 복수의 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 제1 어드레스 디코더(300a)에서 구동하기 위하여(S110), 제1 어드레스 디코더(300a)의 제1 패스 트랜지스터들을 상기 제1 연장 영역(EXR1)의 계단 영역(STR1)을 관통하는 관통 홀 컨택들(THC)을 통하여 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인에 전기적으로 연결시킨다(S115).
도 25는 도 23의 방법에서 제3 어드레스 디코더에서 구동하는 단계를 나타낸다.
도 17, 도 18, 도 23 및 도 25를 참조하면, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 제2 어드레스 디코더(300b)에서 구동하기 위하여(S130), 제2 2 어드레스 디코더(300b)의 제2 패스 트랜지스터들을 상기 제2 연장 영역(EXR2)의 절연 몰드 구조체(IMD)를 관통하는 관통 홀 비아들(THV)과 선택 라인 컨택들(SLC) 통하여 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인에 전기적으로 연결시킨다(S135).
도 26은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 26을 참조하면, 메모리 패키지(700)는 베이스 기판(710) 및 베이스 기판(710) 상에 적층되는 복수의 메모리 칩들(CHP1, CHP2, CHP3)을 포함한다.
메모리 칩들(CHP1~CHP3) 각각은 주변 회로 영역(PCR) 및 메모리 셀 영역(MCR)을 포함할 수 있고, 입출력 패드들(IOPAD)을 더 포함할 수 있다. 주변 회로 영역(PCR) 및 메모리 셀 영역(MCR)은 도 3을 참조하여 상술한 제2 반도체 층(L2) 및 제1 반도체 층(L1)에 각각 대응할 수 있다. 입출력 패드들(IOPAD)은 메모리 셀 영역(MCR) 상에 형성될 수 있다. 메모리 칩들(CHP1~CHP3)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함할 수 있다.
일 실시예에서, 메모리 칩들(CHP1~CHP3)은 입출력 패드들(IOPAD)이 형성된 면이 위를 향하도록 적층될 수 있다. 예를 들어, 메모리 칩들(CHP1~CHP3) 각각에 대하여 주변 회로 영역(PCR)이 아래쪽에 메모리 셀 영역(MCR)이 위쪽에 위치할 수 있다.
일 실시예에서, 메모리 칩들(CHP1~CHP3) 각각에 대하여, 입출력 패드들(IOPAD)은 일 모서리에 인접하여 배열될 수 있다. 일 모서리에 인접하여 배열된 입출력 패드들(IOPAD)이 노출되도록, 메모리 칩들(CHP1~CHP3)은 계단 형태로 적층될 수 있다. 계단 형태로 적층된 상태에서, 메모리 칩들(CHP1~CHP3)의 입출력 패드들(IOPAD)은 본딩 와이어(BW)를 통하여 베이스 기판(710)과 전기적으로 연결될 수 있다.
적층된 메모리 칩들(CHP1~CHP3)과 본딩 와이어(BW)는 밀봉 부재(740)로 고정될 수 있고, 베이스 기판(710)과 메모리 칩들(CHP1~CHP3) 사이에는 접착 부재(730)가 개재될 수 있다. 베이스 기판(710)의 하면에는 외부와의 전기적인 연결을 위한 도전성 범프들(720)이 형성될 수 있다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 27을 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직한 방향(VD)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(VD)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
도 27의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 수평 방향(HD1)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347, 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 수평 방향(HD1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다. 로우 디코더(2394)를 형성하는 회로 소자들(2220b)은 상술한 패스 트랜지스터들을 포함할 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 수직 방향(VD)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
전술한 워드라인 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)은 적어도 하나의 메모리 블록에 제공될 수 있다. 즉 상기 적어도 하나의 메모리 블록의 선택 워드라인과 비선택 워드라인들에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압들의 레벨은 상술한 바와 같이 조절될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 28을 참조하면, 전자 시스템(3000)은 반도체 장치(3100) 및 반도체 장치(3100)와 전기적으로 연결되는 컨트롤러(3200)를 포함할 수 있다. 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(3100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 2 내지 도 22을 참조하여 상술한 비휘발성 메모리 장치일 수 있다. 반도체 장치(3100)는 제1 구조물(3100F) 및 제1 구조물(3100F) 상의 제2 구조물(3100S)을 포함할 수 있다. 제1 구조물(3100F)은 디코더 회로(3110), 페이지 버퍼 회로(3120), 및 로직 회로(3130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(3100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(3100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(3100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(3115)을 통해 디코더 회로(3110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 제2 연결 배선들(3125)을 통해 페이지 버퍼 회로(3120)와 전기적으로 연결될 수 있다.
제1 구조물(3100F)에서, 디코더 회로(1110) 및 페이지 버퍼 회로(3120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(3110) 및 페이지 버퍼 회로(3120)는 로직 회로(3130)에 의해 제어될 수 있다. 반도체 장치(3000)는 로직 회로(3130)와 전기적으로 연결되는 입출력 패드(3101)를 통해, 컨트롤러(3200)와 통신할 수 있다. 입출력 패드(3101)는 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 입출력 연결 배선(3135)을 통해 로직 회로(3130)와 전기적으로 연결될 수 있다.
컨트롤러(3200)는 프로세서(3210), NAND 컨트롤러(3220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(3000)은 복수의 반도체 장치들(3100)을 포함할 수 있으며, 이 경우, 컨트롤러(3200)는 복수의 반도체 장치들(3000)을 제어할 수 있다.
프로세서(3210)는 컨트롤러(3200)를 포함하는 전자 시스템(3000) 전반의 동작을 제어할 수 있다. 프로세서(3210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(3220)를 제어하여 반도체 장치(3100)에 액세스할 수 있다. NAND 컨트롤러(3220)는 반도체 장치(3100)와의 통신을 처리하는 NAND 인터페이스(3221)를 포함할 수 있다. NAND 인터페이스(3221)를 통해, 반도체 장치(3100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(3100)의 메모리 셀 트랜지스터들(MCT)로부터 독출하고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(3230)는 전자 시스템(3000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(3230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(3210)는 제어 명령에 응답하여 반도체 장치(3100)를 제어할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 수평 방향으로 연장되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인, 적어도 하나의 접지 선택 라인 및, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트라인들이 배치되는 상부 기판 및 상기 상부 기판 상에 배치되며 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이가 형성되는 제1 반도체 층; 및
    하부 기판을 포함하고, 상기 하부 기판 상에 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되는 제1 어드레스 디코더 및 제2 어드레스 디코더가 제공되는 제2 반도체 층을 포함하고,
    상기 적어도 하나의 메모리 블록은, 복수의 메모리 셀들을 포함하는 셀 영역, 상기 셀 영역의 제1 측에 형성되는 제1 연장 영역 및 상기 제1 측에 대향하는 상기 셀 영역의 제2 측에 형성되는 제2 연장 영역을 포함하고,
    상기 제1 어드레스 디코더는 상기 제1 연장 영역의 하부에 제공되며, 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제1 패스 트랜지스터들을 포함하고,
    상기 제2 어드레스 디코더는 상기 제2 연장 영역의 하부에 제공되며, 상기 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제2 패스 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 연장 영역은 단면이 계단 형태이며 상기 제1 측에 인접한 복수의 계단 구간들을 포함하는 제1 계단 영역, 제2 계단 영역 및 단면이 편평한 형태이고 상기 제1 계단 영역과 제2 계단 영역 사이의 제1 평면 구간 포함하고,
    상기 제2 연장 영역은 단면이 계단 형태이며, 상기 제2 측에 인접한 제2 계단 영역, 단면이 평평한 형태이며 절연 몰드 구조체를 구비하는 제2 평면 구간을 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서.
    상기 제1 계단 영역 및 상기 제2 계단 영역에 상기 제1 계단 영역 및 상기 제2 계단 영역을 관통하는 복수의 관통 홀 컨택들이 형성되고, 상기 복수의 관통 홀 컨택들을 통해 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인이 상기 제1 패스 트랜지스터들과 전기적으로 연결되는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 관통 홀 컨택들 각각은 관통 홀 비아와 워드라인 컨택이 병합된 형태를 가지는 비휘발성 메모리 장치.
  5. 제2항에 있어서.
    상기 제2 평면 구간에 상기 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되며, 상기 복수의 관통 홀 비아들을 통하여 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인과 상기 제2 패스 트랜지스터들이 전기적으로 연결되는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 어드레스 디코더는 상기 제1 패스 트랜지스터들 각각의 게이트에 상부 배선 및 하부 배선을 통하여 고전압을 인가하고, 상기 제2 패스 트랜지스터들 각각의 게이트에 상기 하부 배선을 통하여 상기 고전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 제1 어드레스 디코더는
    상기 제1 패스 트랜지스터들 게이트들과 상기 제2 패스 트랜지스터들의 게이트들에 연결되는 블록 워드라인에 고전압을 인가하는 블록 선택 드라이버;
    상기 적어도 하나의 스트링 선택 라인을 구동하는 제1 스트링 선택 드라이버;
    워드라인 전압들로 상기 복수의 워드라인들을 구동하는 워드라인 드라이버; 및
    상기 적어도 하나의 접지 선택 라인을 구동하는 제1 접지 선택 드라이버를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 제2 어드레스 디코더는
    상기 적어도 하나의 스트링 선택 라인을 구동하는 제2 스트링 선택 드라이버; 및
    상기 적어도 하나의 접지 선택 라인을 구동하는 제2 접지 선택 드라이버를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 어드레스 디코더는 제1 전압으로 구동되고, 상기 제2 어드레스 디코더는 상기 제1 전압보다 낮은 제2 전압으로 구동되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 스트링 선택 드라이버 및 상기 제2 스트링 선택 드라이버는 온 전압과 오프 전압에 기초하여 상기 적어도 하나의 스트링 선택 라인을 구동하고,
    상기 제1 접지 선택 드라이버 및 상기 제2 접지 선택 드라이버는 상기 온 전압과 오프 전압에 기초하여 상기 적어도 하나의 접지 선택 라인을 구동하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제7항에 있어서, 상기 블록 선택 드라이버는
    로우 어드레스에 기초하여 제공되는 디코딩 신호들에 기초하여 인에이블 신호를 생성하는 프리-디코더; 및
    상기 인에이블 신호에 응답하여 상기 고전압과 네거티브 전압 사이를 스윙하는 블록 선택 신호를 상기 블록 워드라인에 인가하는 고전압 스위치 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제1항에 있어서, 상기 복수의 제1 패스 트랜지스터들은
    상기 적어도 하나의 스트링 선택 라인과 제1 관통 홀 컨택을 통하여 연결되는 제1 스트링 패스 트랜지스터;
    상기 복수의 워드라인들 각각과 제2 관통 홀 컨택들 각각을 통하여 연결되는 복수의 워드라인 패스 트랜지스터들; 및
    상기 적어도 하나의 접지 선택 라인과 제3 관통 홀 컨택을 통하여 연결되는 제1 접지 패스 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서, 상기 복수의 제2 패스 트랜지스터들은
    상기 적어도 하나의 스트링 선택 라인과 제1 관통 홀 비아 및 스트링 선택 라인 컨택을 통하여 연결되는 제1 스트링 패스 트랜지스터; 및
    상기 적어도 하나의 접지 선택 라인과 제2 관통 홀 비아 및 제2 접지 선택 라인 컨택을 통하여 연결되는 제2 스트링 패스 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 관통 홀 컨택, 상기 제2 관통 홀 컨택들 및 상기 제3 관통 홀 컨택 각각의 크기는 상기 스트링 선택 라인 컨택 및 상기 접지 선택 라인 컨택의 크기보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제12항에 있어서,
    상기 제1 관통 홀 컨택은 상기 복수의 워드라인들 및 상기 적어도 하나의 접지 선택 라인의 상기 제1 계단 영역의 절연 영역들을 관통하여 상기 적어도 하나의 스트링 선택 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제1항에 있어서, 상기 제2 반도체 층은
    제어 신호에 기초하여 고전압, 워드라인 전압들, 온 전압 및 오프 전압을 생성하는 전압 생성기;
    상기 메모리 셀 어레이와 상기 복수의 비트라인들을 통하여 연결되고, 센싱 동작에서 센싱된 데이터를 래치하는 페이지 버퍼 회로; 및
    외부로부터의 커맨드 및 어드레스에 기초하여 상기 제1 어드레스 디코더, 상기 제2 어드레스 디코더, 상기 전압 생성기 및 상기 페이지 버퍼 회로를 제어하는 제어 회로를 더 포함하고,
    상기 제어 회로는 상기 전압 생성기, 상기 제1 어드레스 디코더 및 상기 제2 어드레스 디코더를 제어하여
    상기 고전압을 상기 제1 패스 트랜지스터들과 상기 제2 패스 트랜지스터들 각각의 게이트에 인가하고,
    상기 워드라인 전압들, 상기 온 전압 및 상기 오프 전압을 상기 제1 패스 트랜지스터들에 인가하고,
    상기 온 전압 및 상기 오프 전압을 상기 제2 패스 트랜지스터들에 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제1항에 있어서,
    상기 제1 연장 영역 내에서 상기 복수의 워드 라인들 및 복수의 층간 절연막들이 상기 제3 방향으로 교대로 적층되고,
    상기 제2 연장 영역 내에서 절연 물질이 상기 제3 방향으로 채워져서 상기 절연 몰드 구조체를 제공하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제1 수평 방향으로 연장되는 복수의 워드라인들, 적어도 두 개의 스트링 선택 라인들, 적어도 하나의 접지 선택 라인 및, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트라인들이 배치되는 상부 기판 및 상기 상부 기판 상에 배치되며 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이가 형성되는 제1 반도체 층; 및
    하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 수평 방향 및 상기 제2 수평 방향과 교차하는 수직 방향으로 배치되는 제1 어드레스 디코더 및 제2 어드레스 디코더가 제공되는 제2 반도체 층을 포함하고,
    상기 적어도 하나의 메모리 블록은, 복수의 메모리 셀들을 포함하는 셀 영역, 상기 셀 영역의 제1 측에 형성되는 제1 연장 영역 및 상기 제1 측에 대향하는 상기 셀 영역의 제2 측에 형성되는 제2 연장 영역을 포함하고,
    상기 제1 어드레스 디코더는 상기 제1 연장 영역의 하부에 제공되며, 상기 복수의 워드라인들, 상기 적어도 두 개의 스트링 선택 라인들 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제1 패스 트랜지스터들을 포함하고,
    상기 제2 어드레스 디코더는 상기 제2 연장 영역의 하부에 제공되며, 상기 적어도 두 개의 스트링 선택 라인들을 구동하는 제2 패스 트랜지스터들을 포함하고,
    상기 제1 연장 영역의 계단 영역들을 관통하는 복수의 관통 홀 컨택들이 형성되고, 상기 복수의 관통 홀 컨택들을 통해 상기 복수의 워드라인들, 상기 적어도 두 개의 스트링 선택 라인들 및 상기 적어도 하나의 접지 선택 라인이 전기적으로 연결되고,
    상기 제2 연장 영역의 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되고, 상기 복수의 관통 홀 비아들을 통해 상기 적어도 두 개의 스트링 선택 라인들과 상기 제2 패스 트랜지스터들이 전기적으로 연결되는 비휘발성 메모리 장치.
  19. 반도체 메모리 장치의 동작 방법으로서,
    제1 반도체 층에 형성되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 메모리 셀들을 포함하는 셀 영역의 제1 측의 제1 연장 영역 하부의 제2 반도체 층에 제공되는 제1 어드레스 디코더에서 구동하는 단계; 및
    상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 상기 제1 측에 대향하는 상기 셀 영역의 제2 측의 제2 연장 영역 하부의 상기 제2 반도체 층에 제공되는 제2 어드레스 디코더에서 구동하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 어드레스 디코더에서 구동하는 단계는,
    상기 제2 반도체 층에 제공되며, 상기 제1 어드레스 디코더의 제1 패스 트랜지스터들을 상기 제1 연장 영역의 계단 영역을 관통하는 관통 홀 컨택들을 통하여 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인에 전기적으로 연결시키는 단계를 포함하고,
    상기 제2 어드레스 디코더에서 구동하는 단계는,
    상기 제2 반도체 층에 제공되며, 상기 제2 어드레스 디코더의 제2 패스 트랜지스터들을 상기 제2 연장 영역의 절연 몰드 구조체를 관통하는 관통 홀 비아들과 선택 라인 컨택들을 통하여 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인에 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
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