KR20210092359A - 3차원 반도체 메모리 장치 - Google Patents

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KR20210092359A
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memory unit
decoder circuit
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circuit unit
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양우성
이병진
강범규
이동식
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삼성전자주식회사
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Abstract

3차원 반도체 메모리 장치가 제공된다. 이 장치는 상기 과제를 달성하기 위한 본 발명의 개념에 따른 3차원 반도체 메모리 장치는 디코더 회로부들을 포함하는 제 1 주변회로부; 상기 제 1 주변회로부 상에 적층되는 제 1 메모리부; 및 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되, 상기 제 1 메모리부는, 서로 적층되는 제 1 전극층들을 포함하는 제 1 스택 구조체, 및 상기 제 1 스택 구조체의 단부를 덮는 제 1 평탄 절연막을 포함하고, 그리고 상기 제 2 메모리부는, 서로 적층되는 제 2 전극층들과, 및 상기 제 2 스택 구조체의 단부를 덮는 제 2 평탄 절연막을 포함하고, 상기 제 1 메모리부는 상기 제 1 스택 구조체의 단부와 상기 제 1 평탄 절연막을 관통하되, 상기 제 1 전극층들과 절연되며 상기 디코더 회로부들 중 어느 하나에 전기적으로 연결되는 제 1 관통비아를 더 포함하고, 상기 제 2 메모리 칩은 상기 제 2 평탄 절연막을 관통하여 상기 제 2 전극층들 중 어느 하나를 상기 제 1 관통 비아에 전기적으로 연결시키는 제 2 셀 콘택 플러그를 포함한다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상되고 고집적화된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 3차원 반도체 메모리 장치는 서로 다른 디코더 회로부들을 포함하는 제 1 주변회로부; 상기 제 1 주변회로부 상에 적층되는 제 1 메모리부; 및 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되, 상기 제 1 메모리부는, 서로 적층되는 제 1 전극층들과 이들 사이에 개재되는 제 1 전극 층간절연막들을 포함하는 제 1 스택 구조체, 및 상기 제 1 스택 구조체의 단부를 덮는 제 1 평탄 절연막을 포함하고, 상기 제 2 메모리부는, 서로 적층되는 제 2 전극층들과 이들 사이에 개재되는 제 2 전극 층간절연막들을 포함하는 제 2 스택 구조체, 및 상기 제 2 스택 구조체의 단부를 덮는 제 2 평탄 절연막을 포함하고, 상기 제 1 메모리부는 상기 제 1 스택 구조체의 단부와 상기 제 1 평탄 절연막을 관통하되, 상기 제 1 전극층들과 절연되며 상기 디코더 회로부들 중 어느 하나에 전기적으로 연결되는 제 1 관통비아를 더 포함하고, 상기 제 2 메모리부는 상기 제 2 평탄 절연막을 관통하여 상기 제 2 전극층들 중 어느 하나를 상기 제 1 관통 비아에 전기적으로 연결시키는 제 2 셀 콘택 플러그를 더 포함한다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는 서로 다른 제 1 내지 제 4 디코더 회로부들을 포함하는 주변회로부; 및 상기 주변회로부 상에 배치되는 제 1 메모리부, 상기 제 1 메모리부는 상기 제 1 주변회로부의 상면에 평행한 제 1 방향으로 서로 이격된 제 1 스택 구조체와 제 2 스택 구조체를 포함하고, 상기 제 1 스택 구조체는 서로 적층된 제 1 전극층들을 포함하고, 상기 제 2 스택 구조체는 서로 적층된 제 2 전극층들을 포함하고, 상기 제 1 메모리부 상에 배치되는 제 2 메모리부, 상기 제 2 메모리부는 상기 제 1 방향으로 서로 이격된 제 3 스택 구조체와 제 4 스택 구조체를 포함하고, 상기 제 3 스택 구조체는 서로 적층된 제 3 전극층들을 포함하고, 상기 제 4 스택 구조체는 서로 적층된 제 4 전극층들을 포함하고, 상기 제 1 전극층들은 상기 제 1 디코더 회로부에 전기적으로 연결되고, 상기 제 3 전극층들은 상기 제 3 디코더 회로부에 전기적으로 연결된다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 나란히 배치되며 서로 다른 제 1 및 제 2 디코더 회로부들을 포함하는 주변회로부; 상기 제 1 주변회로부 상에 배치되며 제 1 스택 구조체를 포함하는 제 1 메모리 칩; 및 상기 제 1 메모리부 상에 배치되며 제 2 스택 구조체를 포함하는 제 2 메모리부를 포함하며, 상기 제 1 스택 구조체는 상기 제 1 디코더 회로부와 전기적으로 연결되고, 상기 제 2 스택 구조체는 상기 제 2 디코더 회로부와 전기적으로 연결되고, 상기 제 2 스택 구조체의 일부는 상기 제 1 스택 구조체 옆으로 돌출된다.
본 발명의 또 다른 양태에 따른 3차원 반도체 메모리 장치는, 서로 다른 제 1 내지 제 4 디코더 회로부들을 포함하는 제 1 주변회로부; 상기 제 1 주변회로부 상에 적층되는 제 1 메모리부; 및 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되, 상기 제 1 메모리부는, 서로 이격된 제 1 스택 구조체과 제 2 스택 구조체를 포함하고, 상기 제 2 메모리부는 서로 이격된 제 3 스택 구조체와 제 4 스택 구조체를 포함하고, 상기 제 1 스택 구조체와 상기 제 3 스택 구조체는 상기 제 1 디코더 회로부와 상기 제 3 디코더 회로부 중 적어도 하나와 중첩되고, 상기 제 2 스택 구조체와 상기 제 4 스택 구조체는 상기 제 2 디코더 회로부와 상기 제 4 디코더 회로부 중 적어도 하나와 중첩된다.
본 발명의 또 다른 양태에 따른 3차원 반도체 메모리 장치는, 서로 다른 제 1 및 제 2 디코더 회로부들을 포함하는 주변회로부; 상기 주변회로부 상에 적층되는 제 1 메모리부; 및 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되, 상기 제 1 메모리부는, 서로 적층되는 제 1 전극층들과 이들 사이에 개재되는 제 1 전극 층간절연막들을 포함하는 제 1 스택 구조체, 상기 제 1 스택 구조체를 관통하는 복수개의 제 1 수직 패턴들, 상기 제 1 수직 패턴들과 상기 제 1 스택 구조체 사이에 개재되는 제 1 게이트 절연막 및 상기 제 1 스택 구조체의 단부를 덮는 제 1 평탄 절연막을 포함하고, 상기 제 2 메모리부는, 서로 적층되는 제 2 전극층들과 이들 사이에 개재되는 제 2 전극 층간절연막들을 포함하는 제 2 스택 구조체, 상기 제 2 스택 구조체를 관통하는 복수개의 제 2 수직 패턴들, 상기 제 2 수직 패턴들과 상기 제 2 스택 구조체 사이에 개재되는 제 2 게이트 절연막및 상기 제 2 스택 구조체의 단부를 덮는 제 2 평탄 절연막을 포함하고, 상기 제 1 전극층들은 상기 제 1 디코더 회로부과 전기적으로 연결되고, 상기 제 2 전극층들은 상기 제 2 디코더 회로부과 전기적으로 연결된다.
본 발명의 개념에 따른 3차원 반도체 메모리 장치는 로직 칩 위에 적층된 복수개의 메모리 칩들을 포함하며, 각 메모리 칩에 포함되는 메모리 블록들을 동작시키는 구동회로들(또는 패스 트랜지스터 또는 비트라인 선택 트랜지스터)을 분리할 수 있다. 이로써 반도체 메모리 장치의 신뢰성을 향상시키고 고집적화에 유리할 수 있다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 2a는 본 발명의 실시예들에 따른 도 1a의 로직 칩의 평면도를 나타낸다.
도 2b는 본 발명의 실시예들에 따른 도 1a의 제 1 메모리 칩의 평면도를 나타낸다.
도 2c는 본 발명의 실시예들에 따른 도 1a의 제 2 메모리 칩의 평면도를 나타낸다.
도 3a는 본 발명의 실시예들에 따라 도 2a 또는 도 2b의 A-A’ 단면을 따라 자른 단면을 나타낸다.
도 3b는 본 발명의 실시예들에 따라 도 2b 또는 도 2c의 B-B’ 단면을 따라 자른 단면을 나타낸다.
도 3c는 본 발명의 실시예들에 따라 도 2b 또는 도 2c의 C-C’ 단면을 따라 자른 단면을 나타낸다.
도 4a는 본 발명의 실시예들에 따라 도 3a의 ‘P1’ 부분을 확대한 도면이다.
도 4b는 본 발명의 실시예들에 따라 도 3a의 ‘P2’ 부분을 확대한 도면이다.
도 4c는 본 발명의 실시예들에 따라 도 3c의 ‘P3’ 부분을 확대한 도면이다.
도 4d는 본 발명의 실시예들에 따라 도 3a의 'P10' 부분을 확대한 도면이다.
도 5는 본 발명의 실시예들에 따른 도 1a의 세부 사시도를 나타낸다.
도 6a는 본 발명의 실시예들에 따른 도 1a의 로직 칩의 평면도를 나타낸다.
도 6b는 본 발명의 실시예들에 따른 도 1a의 제 1 메모리 칩의 부분 평면도를 나타낸다.
도 6c는 본 발명의 실시예들에 따른 도 1a의 제 2 메모리 칩의 부분 평면도를 나타낸다.
도 7a는 본 발명의 실시예들에 따라 도 6b 또는 도 6c의 A-A’ 단면을 따라 자른 단면을 나타낸다.
도 7b는 본 발명의 실시예들에 따라 도 6b 또는 도 6c의 B-B’ 단면을 따라 자른 단면을 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 1a의 세부 사시도를 나타낸다.
도 9a는 본 발명의 실시예들에 따른 도 1a의 제 1 메모리 칩의 부분 평면도를 나타낸다.
도 9b는 본 발명의 실시예들에 따른 도 1a의 제 2 메모리 칩의 부분 평면도를 나타낸다.
도 10은 도 7b는 본 발명의 실시예들에 따라 도 9a 또는 도 9b의 B-B’ 단면을 따라 자른 단면을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 1a의 세부 사시도를 나타낸다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 13a는 본 발명의 실시예들에 따라 도 12를 A-A’선으로 자른 단면도이다.
도 13b는 본 발명의 실시예들에 따라 도 12를 B-B’선으로 자른 단면도이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 15는 본 발명의 실시예들에 따라 도 14를 B-B’선으로 자른 단면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 22a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 22b는 도 22a의 3차원 반도체 메모리 장치에 포함된 로직 칩의 평면도이다.
도 22c는 도 22a의 3차원 반도체 메모리 장치에 포함된 제 1 및 제 3 메모리 칩의 평면도이다.
도 22c는 도 22a의 3차원 반도체 메모리 장치에 포함된 제 2 및 제 4 메모리 칩의 평면도이다.
도 22e는 도 22c의 ‘P4’ 부분을 확대한 평면도이다.
도 22f는 도 22b의 제 1 디코더 회로부를 확대한 평면도다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 24 및 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 26은 본 발명의 실시예들에 따라 도 2b 또는 도 2c의 C-C’ 단면을 따라 자른 단면을 나타낸다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 28은 도 27을 A-A’ 선으로 자른 단면도이다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 30 및 도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 34는 본 발명의 실시예들에 따른 제 1 스택 구조체의 단부의 사시도이다.
도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1a를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 로직 칩(100) 상에 복수개의 메모리 칩들(200, 300)이 순차적으로 적층될 수 있다. 상기 메모리 칩들(200, 300)은 예를 들면 제 1 메모리 칩(200)과 제 2 메모리 칩(300)을 포함할 수 있다.
상기 로직 칩(100)은 디코더 회로부들, 페이지 버퍼 회로부 및 제어 회로들을 포함할 수 있다.
상기 제 1 메모리 칩(200)은 복수개의 메모리 블록들(BLK1, BLK2)을 포함할 수 있다. 상기 제 2 메모리 칩(300)은 복수개의 메모리 블록들(BLK3, BLK4)을 포함할 수 있다. 상기 메모리 블록들(BLK1~BLK4) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 도 1a에서 편의상 4개의 메모리 블록들(BLK1~BLK4)이 도시되었으나, 상기 메모리 블록들의 개수는 이에 한정되지 않고 보다 많을 수 있다. 본 발명에 있어서, 각 메모리 칩(200, 300)에 포함되는 메모리 블록들(BLK1~BLK4)을 동작시키는 구동 회로들(디코더 회로부들, 페이지 버퍼 회로부)을 분리하여 반도체 메모리 장치의 성능을 개선하고 고집적화에 유리할 수 있다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1b를 참조하면, 상기 메모리 블록들(BLK0~BLKn) 각각에서 셀 스트링들(CSTR)이 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 복수개의 셀 스트링들(CSTR)이 비트 라인들(BL0-BL2) 각각에 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 상기 셀 스트링들(CSTR) 중 하나는 직렬 연결된 스트링 선택 트랜지스터들(SST21, SST11), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 상기 셀 스트링들(CSTR) 중 하나는 상기 제 11 스트링 선택 트랜지스터(SST11)와 메모리 셀 트랜지스터(MCT) 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다. 다른 셀 스트링들(CSTR)도 이와 동일/유사한 구조를 가질 수 있다.
상기 제 21 스트링 선택 트랜지스터(SST21)는 제 1 비트라인(BL1)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 상기 메모리 셀 트랜지스터들(MCT) 중에 하나의 셀 스트링(CSTR)에 연결된 메모리 셀 트랜지스터들(MCT)은 예를 들면 제 11 스트링 선택 트랜지스터(SST11)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터들(SST21, SST11)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 상기 제 11 스트링 선택 트랜지스터(SST11)는 제 11 스트링 선택 라인(SSL11)에 의해 제어될 수 있으며, 제 21 스트링 선택 트랜지스터(SST21)는 제 21 스트링 선택 라인(SSL21)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0-GSL2) 중 하나에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL0-GSL2)은 하나로 연결되어 동시에 동작하거나 또는 서로 분리되어 독립적으로 동작할 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 1b의 3차원 반도체 메모리 장치의 동작은 다음과 같다.
예를 들어, 쓰기 동작 시에, 디코더 회로부는, 주소에 의해 메모리 블록들(BLK1~BLK4) 중 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 메모리 블록들(BLK1~BLK4) 중 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 디코더 회로부는, 선택된 메모리 블록의 접지 선택 라인(GSL0-GSL2)에 턴-오프 전압을 인가하고, 더미 워드 라인들(DWL) 및 스트링 선택 라인들(SSL11-SSL13, SSL21-SSL23)에 턴-온 전압을 인가할 수 있다.
읽기 동작 시에, 디코더 회로부는, 주소에 의해 메모리 블록들(BLK1~BLK4) 중 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 디코더 회로부는, 선택된 메모리 블록의 접지 선택 라인(GSL0-GSL2), 더미 워드 라인들(DWL) 및 스트링 선택 라인들(SSL11-SSL13, SSL21-SSL23)에 턴-온 전압을 인가할 수 있다.
소거 동작 시에, 디코더 회로부는, 주소에 의해 메모리 블록들(BLK1~BLK4) 중 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다. 디코더 회로부는, 선택된 메모리 블록의 접지 선택 라인(GSL0-GSL2), 더미 워드 라인(DWL) 및 스트링 선택 라인들(SSL11-SSL13, SSL21-SSL23)을 플로팅할 수 있다.
페이지 버퍼 회로부는 복수의 비트 라인들(BL0-BL2)을 통해 메모리 셀 어레이에 연결된다. 페이지 버퍼 회로부는 데이터 입력 및 출력 회로와 연결된다. 페이지 버퍼 회로부는 제어 로직 회로의 제어에 따라 동작한다.
쓰기 동작 시에, 페이지 버퍼 회로부는 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로부는 복수의 비트 라인들(BL0-BL2)에 전압들을 인가할 수 있다. 읽기 동작, 또는 쓰기 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 회로부는 비트 라인들(BL0-BL2)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
도 2a는 본 발명의 실시예들에 따른 도 1a의 로직 칩의 평면도를 나타낸다. 도 2b는 본 발명의 실시예들에 따른 도 1a의 제 1 메모리 칩의 평면도를 나타낸다. 도 2c는 본 발명의 실시예들에 따른 도 1a의 제 2 메모리 칩의 평면도를 나타낸다. 도 3a는 본 발명의 실시예들에 따라 도 2a 또는 도 2b의 A-A' 단면을 따라 자른 단면을 나타낸다. 도 3b는 본 발명의 실시예들에 따라 도 2b 또는 도 2c의 B-B' 단면을 따라 자른 단면을 나타낸다. 도 3c는 본 발명의 실시예들에 따라 도 2b 또는 도 2c의 C-C' 단면을 따라 자른 단면을 나타낸다. 도 4a는 본 발명의 실시예들에 따라 도 3a의 'P1' 부분을 확대한 도면이다. 도 4b는 본 발명의 실시예들에 따라 도 3a의 'P2' 부분을 확대한 도면이다. 도 4c는 본 발명의 실시예들에 따라 도 3c의 'P3' 부분을 확대한 도면이다. 도 5는 본 발명의 실시예들에 따른 도 1a의 세부 사시도를 나타낸다. 도 4d는 본 발명의 실시예들에 따라 도 3a의 'P10' 부분을 확대한 도면이다.
도 2a, 도 3a, 및 도 3b를 참조하면, 로직 칩(100)은 로직 기판(103)을 포함할 수 있다. 상기 로직 기판(103)은 예를 들면 실리콘 단결정 기판이거나 SOI(silicon on insulator) 기판일 수 있다. 상기 로직 기판(103)에는 소자분리막(105)이 배치되어 활성 영역들을 정의할 수 있다. 상기 소자분리막(105)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 활성 영역들에는 복수개의 로직 트랜지스터들(PST1~PST4, PTR)이 배치될 수 있다. 상기 로직 트랜지스터들(PST1~PST4, PTR)은 각각 planar 타입의 MOSFET, FinFET, MBCFET, VFET중 적어도 하나일 수 있다. 상기 트랜지스터들(PST1~PST4, PTR)은 로직 층간절연막(107)으로 덮일 수 있다. 상기 로직 층간절연막(107)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막, 다공성 절연막, 저유전율 절연막 중 적어도 하나를 포함할 수 있다. 상기 로직 층간절연막(107) 내에는 다층의 로직 배선들(109)이 배치될 수 있다. 상기 로직 트랜지스터들(PST1~PST4, PTR)과 상기 로직 배선들(109)은 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)과 페이지 버퍼 회로부(PB)를 구성할 수 있다. 상기 로직 트랜지스터들(PST1~PST4, PTR)은 제 1 내지 제 4 패스 트랜지스터들(PST1~PST4)과 비트라인 선택 트랜지스터들(PTR)을 포함할 수 있다. 상기 제 1 내지 제 4 패스 트랜지스터들(PST1~PST4)은 각각 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)에 속할 수 있다. 상기 비트라인 선택 트랜지스터들(PTR)은 상기 페이지 버퍼 회로부(PB)에 속할 수 있다. 상기 로직 층간절연막(107) 상단에는 로직 연결단자들(150)이 배치될 수 있다. 상기 로직 연결 단자들(150)은 상기 로직 배선들(109)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심 부분에 배치될 수 있다. 상기 제 1 및 제 4 디코더 회로부들(DCR1, DCR4)은 상기 페이지 버퍼 회로부(PB)의 일 측에 인접할 수 있다. 상기 제 2 및 제 3 디코더 회로부들(DCR2, DCR3)은 상기 페이지 버퍼 회로부(PB)의 다른 측에 인접할 수 있다.
도 2b, 도 3a 및 도 3b를 참조하면, 제 1 메모리 칩(200)은 제 1 메모리 기판(201)을 포함할 수 있다. 상기 제 1 메모리 칩(200)은 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2) 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)은 상기 로직 칩(100)의 페이지 버퍼 회로부(PB)와 중첩될 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 1 및 제 4 디코더 회로부들(DCR1, DCR4)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 2 및 제 3 디코더 회로부들(DCR2, DCR3)과 중첩될 수 있다.
상기 제 1 메모리 기판(201)은 예를 들면 실리콘 단결정 기판이거나 SOI(silicon on insulator) 기판일 수 있다. 상기 제 1 메모리 기판(201)은 반도체막 또는 절연막일 수 있다. 상기 제 1 메모리 기판(201)은 서로 대향되는 제 1 면(201a)과 제 2 면(201b)을 포함할 수 있다. 상기 제 1 메모리 기판(201)의 상기 제 1 면(201a)은 상기 로직 칩(100)을 향할 수 있다. 상기 제 1 메모리 기판(201)의 상기 제 1 면(201a) 상에 소오스 층(SCL)이 배치될 수 있다.
상기 소오스 층(SCL) 상에 제 2 방향(D2)으로 서로 이격된 제 1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)가 배치될 수 있다. 상기 제 1 스택 구조체(ST1)는 도 1b의 제 1 메모리 블록(BLK1)의 일부에 해당할 수 있다. 상기 제 2 스택 구조체(ST2)는 도 1b의 제 2 메모리 블록(BLK2)의 일부에 해당할 수 있다. 상기 제 2 스택 구조체(ST2)는 상기 제 1 스택 구조체(ST1)가 180도 회전된 형태를 가질 수 있다.
상기 제 1 스택 구조체(ST1)는 적층된 제 1 전극층들(EL1)과 이들 사이에 개재되는 전극 층간절연막들(12)을 포함할 수 있다. 상기 제 1 전극층들(EL1)은 예를 들면 텅스텐과 같은 금속을 함유할 수 있다. 상기 전극 층간절연막들(12) 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 제 1 전극층들(EL1) 중에 가장 상기 로직 칩(100)에 인접한 것은 분리 절연 패턴(9)과 그루브 영역(GR)에 의해 복수개로 분리되어 복수개의 도전 라인들을 구성할 수 있다. 상기 도전 라인들은 제 1 메모리 블록(BLK1)에서 도 1b의 스트링 선택 라인들(SSL11~SSL13, SSL21~SSL23) 중 하나에 대응될 수 있다. 상기 제 1 전극층들(EL1) 중에 가장 상기 소오스 층(SCL)에 인접한 것은 또 다른 분리 절연 패턴(미도시)에 의해 복수개의 도전 라인들을 구성할 수 있으며 이들은 제 1 메모리 블록(BLK1)에서 도 1b의 접지 선택 라인들(GSL) 중 하나에 대응될 수 있다. 상기 제 1 전극층들(EL1) 중 중간에 위치하는 것들은 도 1b의 워드라인들(WL0-WLn)에 대응될 수 있다.
상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 스택 구조체(ST1)의 단부들은 계단 구조를 이룰 수 있다. 상기 제 1 스택 구조체(ST1)의 단부는 평탄 절연막(20)으로 덮일 수 있다. 상기 제 1 스택 구조체(ST1) 는 상기 셀 어레이 영역(CAR)과 상기 제 1 연결 영역(CNR1)에서 각각 제 1 방향(D1)으로 길쭉한 그루브 영역(GR)을 포함할 수 있다. 상기 제 1 스택 구조체(ST1)의 상기 제 1 전극층들(EL1)은 각각 상기 제 2 연결 영역(CNR2)에서 제 1 리세스 영역들(RC1)을 포함할 수 있다. 상기 제 1 리세스 영역들(RC1)의 내측벽들은 서로 정렬될 수 있다.
상기 제 2 스택 구조체(ST2)는 적층된 제 2 전극층들(EL2)과 이들 사이에 개재되는 전극 층간절연막들(12)을 포함할 수 있다. 상기 제 2 전극층들(EL2)은 예를 들면 텅스텐과 같은 금속을 함유할 수 있다. 상기 제 2 전극층들(EL2) 중에 가장 상기 로직 칩(100)에 인접한 것은 분리 절연 패턴(9)과 그루브 영역(GR)에 의해 복수개로 분리되어 복수개의 도전 라인들을 구성할 수 있다. 상기 도전 라인들은 제 2 메모리 블록(BLK2)에서 도 1b의 스트링 선택 라인들(SSL11~SSL13, SSL21~SSL23) 중 하나에 대응될 수 있다. 상기 제 1 전극층들(EL1) 중에 가장 상기 소오스 층(SCL)에 인접한 것은 또 다른 분리 절연 패턴(미도시)에 의해 복수개의 도전 라인들을 구성할 수 있으며 이들은 제 2 메모리 블록(BLK2)에서 도 1b의 접지 선택 라인들(GSL) 중 하나에 대응될 수 있다. 상기 제 1 전극층들(EL1) 중 중간에 위치하는 것들은 도 1b의 워드라인들(WL0-WLn)에 대응될 수 있다.
상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 2 스택 구조체(ST2)의 단부들은 계단 구조를 이룰 수 있다. 상기 제 2 스택 구조체(ST2)의 단부는 상기 평탄 절연막(20)으로 덮일 수 있다. 상기 제 2 스택 구조체(ST2) 는 상기 셀 어레이 영역(CAR)과 상기 제 2 연결 영역(CNR2)에서 각각 제 1 방향(D1)으로 길쭉한 그루브 영역(GR)을 포함할 수 있다. 상기 제 2 스택 구조체(ST2)의 상기 제 2 전극층들(EL2)은 각각 상기 제 1 연결 영역(CNR1)에서 제 2 리세스 영역들(RC2)을 포함할 수 있다. 상기 제 2 리세스 영역들(RC2)의 내측벽들은 서로 정렬될 수 있다.
상기 제 1 리세스 영역들(RC1)과 상기 제 2 리세스 영역들(RC2)은 각각 잔여 희생 패턴들(18)로 채워질 수 있다. 상기 잔여 희생 패턴들(18)은 상기 전극 층간절연막들(12)과 식각 선택비를 가지는 물질로, 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 셀 어레이 영역(CAR)에서 복수개의 셀 수직 패턴들(VS)이 상기 제 1 스택 구조체(ST1)와 상기 제 2 스택 구조체(ST2)를 각각 관통할 수 있다. 상기 셀 수직 패턴들(VS)의 일 단부들은 제1층 비트라인들(L1BL)에 의해 연결될 수 있다. 상기 제1층 비트라인들(L1BL)은 각각 제 2 방향(D2)으로 연장되며 서로 평행할 수 있다. 하나의 제1층 비트라인(L1BL)은 제1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)를 관통하며 제 2 방향(D2)을 따라 일 열로 배열되는 상기 셀 수직 패턴들(VS)의 일 단부들을 동시에 연결할 수 있다. 도 2a에서 도면의 단순화를 위해 제1층 비트라인들(L1BL)의 일부는 생략되었으나 제1층 비트라인들(L1BL)은 상기 셀 어레이 영역(CAR)의 전체에 걸쳐 배치될 수 있다.
상기 셀 어레이 영역(CAR)에서 제 1 셀 관통 비아들(CTHV1)이 상기 제 1 스택 구조체(ST1)와 제 1 메모리 기판(201)을 관통하고, 제 2 셀 관통 비아들(CTHV2)이 상기 제 2 스택 구조체(ST2)와 제 1 메모리 기판(201)을 관통할 수 있다. 평면적으로 상기 제 1 셀 관통 비아들(CTHV1)과 상기 제 2 셀 관통 비아들(CTHV2)은 제1층 비트라인들(L1BL) 사이에 위치할 수 있다. 상기 제 1 셀 관통 비아들(CTHV1)과 상기 제 2 셀 관통 비아들(CTHV2)은 각각 비트라인 연결 배선(BLCP)에 의해 제1층 비트라인들(L1BL) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 제 1 메모리 칩(200) 내에서 비트라인 연결 배선(BLCP)은 제1층 비트라인(L1BL)의 일부가 옆으로 돌출된 것이거나 또는 상기 제1층 비트라인(L1BL)과 다른 높이에 위치하는 도전 패턴일 수 있다.
도 2b, 도 3a 및 도 5를 참조하면, 상기 제 2 연결 영역(CNR2)에서 제 1 에지 관통 비아들(ETHV1)이 상기 제 1 스택 구조체(ST1)와 제 1 메모리 기판(201)을 관통할 수 있다. 상기 제 1 에지 관통 비아들(ETHV1)은 상기 제 1 리세스 영역들(RC1) 안에 배치될 수 있다. 상기 제 1 에지 관통 비아들(ETHV1)은 상기 평탄 절연막(20), 상기 전극 층간절연막들(12)과 상기 잔여 희생 패턴들(18)을 관통할 수 있다.
도 2b, 도 3a 및 도 5를 참조하면, 상기 제 1 연결 영역(CNR1)에서 제 2 에지 관통 비아들(ETHV2)이 상기 제 2 스택 구조체(ST2)와 제 1 메모리 기판(201)을 관통할 수 있다. 상기 제 2 에지 관통 비아들(ETHV2)은 상기 제 2 리세스 영역들(RC2) 안에 배치될 수 있다. 상기 제 2 에지 관통 비아들(ETHV2)은 상기 평탄 절연막(20), 상기 전극 층간절연막들(12)과 상기 잔여 희생 패턴들(18)을 관통할 수 있다. 상기 제 1 및 제 2 단부 관통 비아들(ETHV1, ETHV2)은 상기 제 1 전극층들(EL1) 및 상기 제 2 전극층들(EL2) 중 그 어떤 것과도 전기적으로 연결되지 않을 수 있다. 상기 제 1 및 제 2 단부 관통 비아들(ETHV1, ETHV2)은 평면적 관점에서 제 1 방향(D1)을 따라 지그재그 형태로 배치되거나 또는 일 열로 늘어설 수 있다.
도 2b, 도 3a 및 도 4a를 참조하면, 상기 제 1 및 제 2 셀 관통 비아들(CTHV1, CTVH2)과 상기 제 1 및 제 2 단부 간통 비아들(ETHV1, ETHV2)은 비아 절연막(16)으로 둘러 싸여질 수 있다. 상기 비아 절연막(16)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 비아 절연막(16)은 제 1 방향(D1)에 평행한 제 1 두께(TK1)를 가질 수 있다. 상기 전극 층간절연막들(12) 중 어느 하나는 제 1 방향(D1)에 수직한 제 3 방향(D3)과 평행한 제 2 두께(TK2)를 가질 수 있다. 상기 비아절연막(16)이 상기 전극 층간절연막들(12)과 같은 물질을 포함할 때, 상기 제 1 두께(TK1)는 상기 제 2 두께(TK2)와 같거나 보다 클 수 있다. 이로써 상기 제 1 및 제 2 셀 관통 비아들(CTHV1, CTVH2)과 상기 제 1 및 제 2 단부 간통 비아들(ETHV1, ETHV2)에 전압을 인가할지라도 이에 인접하는 제 1 전극층들(EL1)과 상기 제 1 및 제 2 단부 간통 비아들(ETHV1, ETHV2) 간의 신호 간섭을 줄이거나 방지할 수 있다.
상기 제 1 연결 영역(CNR1)에서 제 1 셀 콘택 플러그들(CC1)은 각각 상기 평탄 절연막(20)과 상기 전극 층간절연막(12)을 관통하여 상기 제 1 전극층들(EL1)의 단부들과 접할 수 있다. 상기 제 2 연결 영역(CNR2)에서 제 2 셀 콘택 플러그들(CC2)은 각각 상기 평탄 절연막(20)과 상기 전극 층간절연막(12)을 관통하여 상기 제 2 전극층들(EL2)의 단부들과 접할 수 있다. 상기 제 1 셀 콘택 플러그들(CC1) 및 제 2 셀 콘택 플러그들(CC2)은 각각 콘택 절연막(14)으로 둘러싸일 수 있다. 상기 콘택 절연막(14)은 예를 들면 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 상기 콘택 절연막(14)은 상기 제 1 방향(D1)과 평행한 제 3 두께(TK3)를 가질 수 있다. 상기 제 3 두께(TK3)는 상기 제 1 두께(TK1)보다 작을 수 있다.
도 2b 및 도 3c를 참조하면, 제 1 스택 구조체(ST1)과 제 2 스택 구조체(ST2) 사이의 분리 영역(SR)에는 제 1 소오스 콘택 플러그(CSPLG1)가 배치될 수 있다. 그루브 영역(GR) 안에 제 2 소오스 콘택 플러그(CSPLG2)가 배치될 수 있다. 상기 제 1 소오스 콘택 플러그들(CSPLG1)과 상기 제 2 소오스 콘택 플러그들(CSPLG2)은 서로 이격되며 상기 제 1 및 제 2 스택 구조체들(ST1, ST2)를 관통하여 상기 제 1 메모리 기판(201)에 인접할 수 있다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)과 기 제 1 및 제 2 스택 구조체들(ST1, ST2) 사이에는 절연 스페이서(SP)가 개재될 수 있다.
상기 분리 절연 패턴들(9) 사이에는 중심 더미 수직 패턴들(CDVS)이 배치될 수 있다. 상기 중심 더미 수직 패턴들(CDVS)은 제 1 방향(D1)을 따라 일렬로 배치될 수 있다. 상기 중심 더미 수직 패턴들(CDVS)은 상기 제1층 비트라인들(L1BL)과 전기적으로 연결되지 않는다. 상기 연결 영역들(CNR1, CNR2)에서 에지 더미 수직 패턴들(EDVS)가 상기 평탄 절연막(20)과 상기 제 1 및 제 2 스택 구조체들(ST1, ST2)의 단부들을 관통할 수 있다.
상기 셀 수직 패턴들(VS), 상기 중심 더미 수직 패턴들(CDVS) 및 상기 에지 더미 수직 패턴들(EDVS)은 각각 속이 빈 컵 형태를 가지며 내부 빈 공간은 매립 절연 패턴(29)으로 채워질 수 있다. 상기 매립 절연 패턴(29)은 예를 들면 실리콘 산화막을 포함할 수 있다.
상기 셀 수직 패턴들(VS), 상기 중심 더미 수직 패턴들(CDVS) 및 상기 에지 더미 수직 패턴들(EDVS) 상에는 각각 비트라인 도전 패드(34)가 형성될 수 있다. 비트라인 도전 패드(34)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 4a 또는 도 4c처럼 상기 수직 패턴들(VS, CDVS, EDVS)과 제 1 및 제 2 스택 구조체들(ST1, ST2) 사이에는 게이트 절연막(GO)이 개재될 수 있다. 상기 게이트 절연막(GO)은 터널 절연막(TL), 전하 저장막(SN) 및 블로킹 절연막(BCL)을 포함할 수 있다. 상기 전하 저장막(SN)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(SN)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(SN)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블로킹 절연막(BCL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 상기 게이트 절연막(GO)은 고유전막(HL)을 더 포함할 수 있다. 상기 고유전막(HL)은 상기 블로킹 절연막(BCL)과 상기 전극층들(EL1~EL4) 사이에 개재될 수 있다. 상기 고유전막(HL)은 상기 전극층들(EL1~EL4)과 상기 전극 층간절연막들(12) 사이에 개재될 수 있다. 상기 고유전막(HL)은 실리콘 산화막보다 높은 유전율을 가지는 막으로써 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다.
도 3c 및 도 4c를 참조하여, 상기 소오스 층(SCL)은 제 1 소오스 패턴(SC1)과 제 2 소오스 패턴(SC2)을 포함할 수 있다. 상기 제 1 소오스 패턴(SC1)과 상기 제 2 소오스 패턴(SC2)은 각각 예를 들면 제 1 도전형의 불순물이 도핑된 실리콘 단결정 패턴 또는 폴리실리콘 패턴을 포함할 수 있다. 상기 제 2 소오스 패턴(SC2)은 터널 절연막(TL), 전하 저장막(SN) 및 블로킹 절연막(BCL)을 관통하여 상기 수직 패턴들(VS, CDVS, EDVS)의 측벽들과 각각 접할 수 있다.
도 3a 및 도 4b를 참조하면 상기 제 1 메모리 기판(201)의 상기 제 2 면(201b)에는 제1층간 절연막(3)으로 덮일 수 있다. 상기 평탄 절연막(20)의 하부면은 제2층간 절연막(30)과 제3층간 절연막(40)이 순차적으로 적층될 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 제1층 비트라인(L1BL)은 상기 제2층간 절연막(30)과 상기 제3층간 절연막(40) 사이에 배치될 수 있다. 상기 연결 영역들(CNR1, CNR2)에는 상기 제 1 및 제 2 에지 관통 비아들(ETHV1, ETHV2) 및 상기 제 1 및 제 2 셀 콘택 플러그들(CC1, CC2)은 각각 제 1 도전 패턴들(VPa)과 전기적으로 연결될 수 있다. 상기 제 1 도전 패턴들(VPa)은 상기 제2층간 절연막(30)과 상기 제3층간 절연막(40) 사이에 배치될 수 있다.
상기 제 1 및 제 2 셀 관통 비아들(CTHV1, CTHV2)과 상기 상기 제 1 및 제 2 에지 관통 비아들(ETHV1, ETHV2)은 각각 상기 제 1 메모리 기판(201)의 상기 제 2 면(201b) 상에 배치되는 제 2 도전 패턴들(VPb)과 전기적으로 연결될 수 있다.
제 1 메모리 칩(200)의 제 1 층간절연막(3)과 제 2 메모리 칩(300)의 제 3 층간절연막(40)은 서로 접할 수 있다. 또는 도 4b와 같이, 상기 제 1 층간절연막(3) 상에 제 1 패시베이션막(242)이 형성될 수 있고, 상기 제 3 층간절연막(40)의 하부면에 제 2 패시베이션막(342)이 형성될 수 있다. 그리고 상기 제 1 및 제 2 패시베이션막(242, 342)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 그리고 상기 제 1 및 제 2 패시베이션막(242, 342)이 서로 접할 수 있다.
상기 제 1 메모리 칩은 제3층간절연막(40)의 하단에 배치되는 제 1 연결 단자들(50a)과 제1층간절연막(3)의 상단에 배치되는 제 2 연결 단자들(50b)을 더 포함할 수 있다. 상기 연결 단자들(50a, 50b)은 구리, 알루미늄, 텅스텐, 니켈, 주석과 같은 금속을 포함할 수 있다. 바람직하게는 상기 연결 단자들(50a, 50b)은 구리로 이루어질 수 있다. 도 4b와 같이, 상기 연결 단자들(50a, 50b)은 서로 접할 수 있다. 또는 상기 연결 단자들(50a, 50b)은 서로 융합되어, 사이에 경계면이 없이 일체형의 형태를 이룰 수 있다. 상기 도전 패턴들(VPa, VPb)은 비아들(CT)에 의해 상기 연결 단자들(50a, 50b)과 각각 전기적으로 연결될 수 있다.
도 4b를 참조하면, 제 1 내지 제 4 스택 구조체들(SST1-SST4)은 각각 제 1 서브 스택 구조체(SBST1)와 제 2 서브 스택 구조체(SBST2)를 포함할 수 있다. 상기 제 2 서브 스택 구조체(SBST2)는 상기 제 1 서브 스택 구조체(SBST1)보다 소오스 층(SCL)에 더 가까울 수 있다. 상기 제 1 서브 스택 구조체(SBST1)는 상기 제 2 서브 스택 구조체(SBST2) 보다 상기 로직 칩(100)에 더 가까울 수 있다. 상기 제 1 서브 스택 구조체(SBST1)와 상기 제 2 서브 스택 구조체(SBST2) 사이의 경계에 인접하여 수직 패턴들(VS, CDVS, EDVS)의 측벽들은 변곡점(SIP)을 가질 수 있다. 또한 게이트 절연막(GO)의 측벽도 상기 제 1 서브 스택 구조체(SBST1)와 상기 제 2 서브 스택 구조체(SBST2) 사이의 경계에 인접하여 변곡점을 가질 수 있다.
도 3a 및 도 3b를 참조하면, 상기 소오스 층(SCL)은 관통 비아들(CTHV1, CTHV2, ETHV1, ETHV2)에 의해 관통되지 않을 수 있다. 제 1 및 제 2 셀 관통 비아들(CTHV1, CTHV2)의 측벽들을 덮는 비아 절연막(16)과 상기 소오스 층(SCL) 사이에는 제 1 절연 패턴(IP1)이 개재될 수 있다. 셀 어레이 영역(CAR)에 인접한 제 1 및 제 2 에지 관통 비아들(ETHV1, ETHV2)의 측벽들을 덮는 비아 절연막(16)과 상기 소오스층(SCL) 사이에는 제 2 절연 패턴(IP2)이 개재될 수 있다. 상기 제 1 및 제 2 절연 패턴들(IP1, IP2)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 2c, 도 3a 및 도 3b를 참조하면, 제 2 메모리 칩(300)은 제 2 메모리 기판(301)을 포함할 수 있다. 상기 제 2 메모리 칩(300)의 구조는 상기 제 1 메모리 칩(200)과 유사할 수 있다. 상기 제 2 메모리 기판(301)의 제 1 면(301a)은 상기 로직 칩(100)을 향할 수 있다. 상기 제 2 메모리 기판(301)의 상기 제 1 면(301a) 상에 소오스 층(SCL)이 배치될 수 있다.
상기 소오스 층(SCL) 상에 제 2 방향(D2)으로 서로 이격된 제 3 스택 구조체(ST3)와 제 4 스택 구조체(ST3)가 배치될 수 있다. 상기 제 3 스택 구조체(ST3)는 도 1b의 제 3 메모리 블록(BLK3)의 일부에 해당할 수 있다. 상기 제 4 스택 구조체(ST4)는 도 1b의 제 4 메모리 블록(BLK4)의 일부에 해당할 수 있다. 상기 제 4 스택 구조체(ST4)는 상기 제 3 스택 구조체(ST3)가 180도 회전된 형태를 가질 수 있다.
상기 제 3 스택 구조체(ST3)는 적층된 제 3 전극층들(EL3)과 이들 사이에 개재되는 전극 층간절연막들(12)을 포함할 수 있다. 상기 제 4 스택 구조체(ST4)는 적층된 제 4 전극층들(EL4)과 이들 사이에 개재되는 전극 층간절연막들(12)을 포함할 수 있다. 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 4 스택 구조체(ST4)와 상기 제 3 스택 구조체(ST3)의 단부들은 계단 구조를 이룰 수 있다. 상기 제 3 전극층들(EL3)의 총 개수는 상기 제 4 전극층들(EL4)의 총 개수와 같거나 다를 수 있다. 상기 제 3 전극층들(EL3)의 총 개수는 상기 제 1 전극층들(EL1)의 총 개수와 같거나 다를 수 있다. 제 1 전극층들(EL1)과 다르게 상기 제 3 전극층들(EL3)은 제 1 리세스 영역들(RC1)를 가지지 않을 수 있다. 제 2 전극층들(EL2)과 다르게 상기 제 4 전극층들(EL4)은 제 2 리세스 영역들(RC2)를 가지지 않을 수 있다.
셀 어레이 영역(CAR)에서 복수개의 셀 수직 패턴들(VS)이 상기 제 3 스택 구조체(ST3)와 상기 제 4 스택 구조체(ST4)를 각각 관통할 수 있다. 상기 셀 수직 패턴들(VS)의 일 단부들은 제2층 비트라인들(L2BL)에 의해 연결될 수 있다. 상기 제2층 비트라인들(L2BL)은 각각 제 2 방향(D2)으로 연장되며 서로 평행할 수 있다. 상기 제 2 메모리 칩(300) 내에서 비트라인 연결 배선(BLCP)은 제2층 비트라인(L2BL)의 일부가 옆으로 돌출된 것이거나 또는 상기 제2층 비트라인(L2BL)과 다른 높이에 위치하는 도전 패턴일 수 있다.
상기 셀 어레이 영역(CAR)에서 제 3 셀 관통 비아들(CTHV3)이 상기 제 1 스택 구조체(ST3)와 제 2 메모리 기판(301)을 관통하고, 제 4 셀 관통 비아들(CTHV4)이 상기 제 4 스택 구조체(ST4)와 제 2 메모리 기판(301)을 관통할 수 있다. 상기 제 3 셀 관통 비아들(CTHV3)과 상기 제 4 셀 관통 비아들(CTHV4)은 각각 비트라인 연결 배선(BLCP)에 의해 제2층 비트라인들(L2BL) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 제 2 메모리 칩(300)은 제 1 메모리 칩(200)의 에지 관통 비아들(ETHV1, ETHV2)을 포함하지 않을 수 있다.
제 2 연결 영역(CNR2)에서 제 3 셀 콘택 플러그들(CC3)은 각각 상기 평탄 절연막(20)과 상기 전극 층간절연막(12)을 관통하여 상기 제 3 전극층들(EL3)의 단부들과 접할 수 있다. 상기 제 1 연결 영역(CNR1)에서 제 4 셀 콘택 플러그들(CC4)은 각각 상기 평탄 절연막(20)과 상기 전극 층간절연막(12)을 관통하여 상기 제 4 전극층들(EL4)의 단부들과 접할 수 있다. 상기 제 3 셀 콘택 플러그들(CC3) 및 제 4 셀 콘택 플러그들(CC4)은 각각 콘택 절연막(14)으로 둘러싸일 수 있다. 그 외의 구성은 제 1 메모리 칩(200)과 동일/유사할 수 있다.
도 3a 및 도 5를 참조하면, 제 1 내지 제 4 스택 구조체들(ST1-ST4)의 단부들은 제 1 방향(D1)으로 갈수록 상기 로직 칩(100)으로부터 멀어지는 거리를 가지는 계단 형태를 가질 수 있다. 제 1 메모리 칩(200)의 제 1 스택 구조체(ST1)의 제 1 전극층들(EL1)은 제 1 셀 콘택 플러그들(CC1), 제 1 도전 패턴들(VPa), 제 1 연결 단자들(50a) 및 로직 연결 단자들(150)에 의해 제 1 디코더 회로부(DCR1)의 제 1 패스 트랜지스터들(PST1)과 각각 전기적으로 연결될 수 있다. 즉, 도 1a의 제 1 메모리 블록(BLK1)에 속하는 접지 선택 라인(도 1b의 GSL0-GSL2), 워드라인들(도 1b의 WL0-WLn), 더미 워드 라인(도 1b의 DWL) 및 스트링 선택 라인들(도 1b의 SSL11-SSL13, SSL21-SSL23)은 제 1 디코더 회로부(DCR1)의 제 1 패스 트랜지스터들(PST1)과 각각 전기적으로 연결될 수 있다.
도 3b 및 도 5를 참조하면, 제 1 메모리 칩(200)의 제 2 스택 구조체(ST2)의 제 2 전극층들(EL2)은 제 2 셀 콘택 플러그들(CC2), 제 1 도전 패턴들(VPa), 제 1 연결 단자들(50a) 및 로직 연결 단자들(150)에 의해 제 2 디코더 회로부(DCR2)의 제 2 패스 트랜지스터들(PST2)과 각각 전기적으로 연결될 수 있다. 즉, 도 1a의 제 2 메모리 블록(BLK2)에 속하는 접지 선택 라인(도 1b의 GSL0-GSL2), 워드라인들(도 1b의 WL0-WLn), 더미 워드 라인(도 1b의 DWL) 및 스트링 선택 라인들(도 1b의 SSL11-SSL13, SSL21-SSL23)은 제 2 디코더 회로부(DCR2)의 제 2 패스 트랜지스터들(PST2)과 각각 전기적으로 연결될 수 있다.
도 3a 및 도 5를 참조하면, 제 2 메모리 칩(300)의 제 3 스택 구조체(ST3)의 제 3 전극층들(EL3)은 제 3 셀 콘택 플러그들(CC3), 제 1 도전 패턴들(VPa), 제 1 연결 단자들(50a), 제 2 도전 패턴들(VPb), 제 2 연결 단자들(50b), 제 1 에지 관통 비아들(ETHV1) 및 로직 연결 단자들(150)에 의해 제 3 디코더 회로부(DCR3)의 제 3 패스 트랜지스터들(PST3)과 각각 전기적으로 연결될 수 있다. 즉, 도 1a의 제 3 메모리 블록(BLK3)에 속하는 접지 선택 라인(도 1b의 GSL0-GSL2), 워드라인들(도 1b의 WL0-WLn), 더미 워드 라인(도 1b의 DWL) 및 스트링 선택 라인들(도 1b의 SSL11-SSL13, SSL21-SSL23)은 제 3 디코더 회로부(DCR1)의 제 3 패스 트랜지스터들(PST3)과 각각 전기적으로 연결될 수 있다.
도 3b 및 도 5를 참조하면, 제 2 메모리 칩(300)의 제 4 스택 구조체(ST4)의 제 4 전극층들(EL4)은 제 4 셀 콘택 플러그들(CC4), 제 1 도전 패턴들(VPa), 제 1 연결 단자들(50a), 제 2 도전 패턴들(VPb), 제 2 연결 단자들(50b), 제 2 에지 관통 비아들(ETHV2) 및 로직 연결 단자들(150)에 의해 제 4 디코더 회로부(DCR4)의 제 4 패스 트랜지스터들(PST4)과 각각 전기적으로 연결될 수 있다. 즉, 도 1a의 제 4 메모리 블록(BLK4)에 속하는 접지 선택 라인(도 1b의 GSL0-GSL2), 워드라인들(도 1b의 WL0-WLn), 더미 워드 라인(도 1b의 DWL) 및 스트링 선택 라인들(도 1b의 SSL11-SSL13, SSL21-SSL23)은 제 4 디코더 회로부(DCR4)의 제 4 패스 트랜지스터들(PST4)과 각각 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서는, 디코더 회로부들(DCR1~DCR4) 또는 패스 트랜지스터들이 배치되는 영역들을 각각 분리하고 제 1 내지 제 4 전극층들(EL1~EL4)에는 각각 독립적으로 전기 신호를 인가할 수 있다. 이는 메모리 칩들의 메모리 블록들이 모두 공통으로 하나의 디코더 회로부에 연결되어 동시에 동작하는 것에 비하여 실제 저장 공간이 증가되는 효과를 나타낼 수 있다. 이로써 메모리 블록과 리페어(repair) 블록의 증가를 막을 수 있어 전체 메모리 블록과 반도체 메모리 장치의 크기를 줄일 수 있다. 또한 메모리 블록들이 모두 공통으로 연결되는 경우 신호 전달 길이가 길어져 노이즈가 증가되거나 반도체 장치의 성능이 열화될 가능성이 있다. 그러나 본 발명에서는 이러한 문제점을 해결하고 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 5를 참조하여 설명한 3차원 반도체 메모리 소자의 제조 방법은 다음과 같다. 로직 칩(100), 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)을 각각 제조한다. 그리고 연결 단자들(150, 50a, 50b)이 서로 대응되도록 로직 칩(100), 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)을 위치시키고 열압착 공정을 진행하여 이들을 서로 본딩할 수 있다. 도시하지는 않았지만, 상기 연결 단자들(150, 50a, 50b) 사이에 범프나 솔더볼이 개재될 수도 있고, 이때에는 패시베이션막들(242, 342)은 서로 이격될 수 있다. 도시하지는 않았지만, 도 5에서 상기 제 2 메모리 칩(300) 상에 추가적인 제 1 및 제 2 메모리 칩들(200, 300)이 반복적으로 교대로 적층될 수 있다.
도 6a는 본 발명의 실시예들에 따른 도 1a의 로직 칩의 평면도를 나타낸다. 도 6b는 본 발명의 실시예들에 따른 도 1a의 제 1 메모리 칩의 부분 평면도를 나타낸다. 도 6c는 본 발명의 실시예들에 따른 도 1a의 제 2 메모리 칩의 부분 평면도를 나타낸다. 도 7a는 본 발명의 실시예들에 따라 도 6b 또는 도 6c의 A-A' 단면을 따라 자른 단면을 나타낸다. 도 7b는 본 발명의 실시예들에 따라 도 6b 또는 도 6c의 B-B' 단면을 따라 자른 단면을 나타낸다. 도 8은 본 발명의 실시예들에 따른 도 1a의 세부 사시도를 나타낸다.
도 6a를 참조하면, 로직 칩(100)은 로직 기판(103)을 포함할 수 있다. 상기 로직 기판(103)에는 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)과 페이지 버퍼 회로부(PB)가 배치될 수 있다. 본 명세서에서 디코더 회로부들은 디코더 영역들로도 명명될 수 있다. 또는 본 명세서에서 디코더 회로부들은 전극층들과 연결되는 패스 트랜지스터들이 배치되는 영역을 의미할 수 도 있다. 상기 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)과 페이지 퍼 회로부(PB)는 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심에 배치될 수 있다. 상기 로직 칩(100)을 사이에 두고 제 3 디코더 회로부(DCR3)과 제 4 디코더 회로부(DCR4)가 서로 이격될 수 있다. 상기 제 3 디코더 회로부(DCR3)과 상기 페이지 버퍼 회로부(PB) 사이에는 제 1 디코더 회로부(DCR1)가 배치될 수 있다. 상기 제 4 디코더 회로부(DCR4)과 상기 페이지 버퍼 회로부(PB) 사이에는 제 2 디코더 회로부(DCR2)가 배치될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 6b, 7a, 7b 및 도 8을 참조하면, 제 1 메모리 칩(200)은 제 2 방향(D2)으로 서로 이격되는 제 1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)를 포함할 수 있다. 상기 제 2 스택 구조체(ST2)는 상기 제 1 스택 구조체(ST1)가 180도 회전된 형태를 가질 수 있다. 제 1 메모리 칩(200)은 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 본 예에서 상기 셀 어레이 영역(CAR)은 상기 로직 칩(100)의 페이지 버퍼 회로부(PB)와 중첩될 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2 및 제 4 디코더 회로부들(DCR2, DCR4)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1 및 제 3 디코더 회로부들(DCR1, DCR3)과 중첩될 수 있다.
도 6b에서 제 1 연결 영역(CNR1)의 제 1 스택 구조체(ST1)의 평면도는 생략되었으나, 제 1 연결 영역(CNR1)에서 상기 제 1 스택 구조체(ST1)는 상기 제 2 연결 영역(CNR2)의 제 2 스택 구조체(ST2)의 형태를 가질 수 있다. 마찬가지로 도 6b에서 제 1 연결 영역(CNR1)의 제 2 스택 구조체(ST2)의 평면도는 생략되었으나, 제 1 연결 영역(CNR1)에서 상기 제 2 스택 구조체(ST2)는 상기 제 2 연결 영역(CNR2)의 제 1 스택 구조체(ST1)의 형태를 가질 수 있다. 상기 제 1 스택 구조체(ST1)에 포함되는 제 1 전극층들(EL1)은 제 1 연결 영역(CNR1)에서 제 1 리세스 영역들(RC1)을 가질 수 있다. 상기 제 2 스택 구조체(ST2)에 포함되는 제 2 전극층들(EL2)은 제 2 연결 영역(CNR2)에서 제 2 리세스 영역들(RC2)을 가질 수 있다.
제 2 연결 영역(CNR2)에서 제 1 전극층들(EL1)은 제 1 셀 콘택 플러그들(CC1)과 각각 연결될 수 있다. 상기 제 1 셀 콘택 플러그들(CC1)은 제 1 전극 연결 배선들(VPa_E1)에 각각 연결될 수 있다. 제 1 연결 영역(CNR1)에서 제 2 전극층들(EL2)은 제 2 셀 콘택 플러그들(CC2)과 각각 연결될 수 있다. 상기 제 2 셀 콘택 플러그들(CC2)은 제 2 전극 연결 배선들(VPa_E2)에 각각 연결될 수 있다. 상기 제 1 및 제 2 전극 연결 배선들(VPa_E1, VPa_E2)은 제 2 방향(D2)으로 연장될 수 있다. 상기 제 1 메모리 칩(200) 내에서 상기 제 1 및 제 2 전극 연결 배선들(VPa_E1, VPa_E2)은 제 1 도전 패턴들(VPa)과 같은 높이에 위치할 수 있다. 제 2 에지 관통 비아(ETHV2)는 제 2 연결 영역(CNR2)에서 상기 제 1 스택 구조체(ST1)보다 상기 제 2 스택 구조체(ST2)에 인접하되, 상기 제 2 스택 구조체(ST2)의 외부에 배치될 수 있다. 제 1 에지 관통 비아(ETHV1)는 제 1 연결 영역(CNR1)에서 상기 제 2 스택 구조체(ST2)보다 상기 제 1 스택 구조체(ST1)에 인접하되, 상기 제 1 스택 구조체(ST1)의 외부에 배치될 수 있다. 상기 제 1 및 제 2 에지 관통 비아들(ETHV1, ETHV2)은 각각 제 1 및 제 2 스택 구조체들(ST1, ST2)를 관통하지 않을 수 있다. 상기 제 1 및 제 2 에지 관통 비아들(ETHV1, ETHV2)은 각각 평탄 절연막(20)과 제 1 메모리 기판(201)을 관통할 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 6c, 7a, 7b 및 도 8을 참조하면, 제 2 메모리 칩(300)은 제 2 방향(D2)으로 서로 이격되는 제 3 스택 구조체(ST3)와 제 4 스택 구조체(ST3)를 포함할 수 있다. 상기 제 3 스택 구조체(ST3)는 상기 제 4 스택 구조체(ST3)가 180도 회전된 형태를 가질 수 있다. 도 6c에서 제 1 연결 영역(CNR1)의 제 3 스택 구조체(ST3)의 평면도는 생략되었으나, 제 1 연결 영역(CNR1)에서 상기 제 3 스택 구조체(ST3)는 상기 제 2 연결 영역(CNR2)의 제 4 스택 구조체(ST4)의 형태를 가질 수 있다. 마찬가지로 도 6c에서 제 1 연결 영역(CNR1)의 제 4 스택 구조체(ST4)의 평면도는 생략되었으나, 제 1 연결 영역(CNR1)에서 상기 제 4 스택 구조체(ST4)는 상기 제 2 연결 영역(CNR2)의 제 3 스택 구조체(ST3)의 형태를 가질 수 있다. 상기 제 3 스택 구조체(ST3)에 포함되는 제 1 전극층들(EL3)은 제 2 연결 영역(CNR2)에서 제 3 리세스 영역들(RC3)을 가질 수 있다. 상기 제 4 스택 구조체(ST4)에 포함되는 제 4 전극층들(EL4)은 제 1 연결 영역(CNR1)에서 제 4 리세스 영역들(RC4)을 가질 수 있다.
제 2 연결 영역(CNR2)에서 제 3 전극층들(EL3)은 제 3 셀 콘택 플러그들(CC3)과 각각 연결될 수 있다. 상기 제 3 셀 콘택 플러그들(CC3)은 제 3 전극 연결 배선들(VPa_E3)에 각각 연결될 수 있다. 제 1 연결 영역(CNR1)에서 제 2 전극층들(EL2)은 제 2 셀 콘택 플러그들(CC2)과 각각 연결될 수 있다. 상기 제 4 셀 콘택 플러그들(CC4)은 제 4 전극 연결 배선들(VPa_E4)에 각각 연결될 수 있다. 상기 제 3 및 제 4 전극 연결 배선들(VPa_E3, VPa_E4)은 제 2 방향(D2)으로 연장될 수 있다. 상기 제 2 메모리 칩(300) 내에서 상기 제 3 및 제 4 전극 연결 배선들(VPa_E3, VPa_E4)은 제 1 도전 패턴들(VPa)과 같은 높이에 위치할 수 있다. 제 2 에지 관통 비아들(ETHV2)은 각각 제 3 전극 연결 배선들(VPa_E3)과 전기적으로 연결될 수 있다.
도 8을 참조하면, 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 상기 제 3 스택 구조체(ST3)의 단부는 상기 제 1 스택 구조체(ST1)의 옆으로 돌출될 수 있다. 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 상기 제 4 스택 구조체(ST4)의 단부는 상기 제 2 스택 구조체(ST2)의 옆으로 돌출될 수 있다. 상기 제 3 및 제 4 전극층들(EL3, EL4)은 상기 제 1 및 제 2 전극층들(EL1, EL2)보다 제 1 방향(D1)으로 더 길다. 상기 제 1 및 제 2 스택 구조체들(ST1, ST2)은 각각 제 1 방향에 평행한 제 1 최대폭(MAXW1)을 가질 수 있다. 상기 제 3 및 제 4 스택 구조체들(ST3, ST4)은 각각 제 1 방향에 평행한 제 2 최대폭(MAXW2)을 가질 수 있다. 상기 제 2 최대폭(MAXW2)은 상기 제 1 최대폭(MAXW1) 보다 클 수 있다. 상기 제 3 및 제 4 스택 구조체들(ST3, ST4)의 제 1 방향에 평행한 최소폭도 상기 제 1 최대폭(MAXW1) 보다 클 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 7a, 7b 및 도 8을 참조하면, 제 1 메모리 칩(200)의 제 1 스택 구조체(ST1)의 제 1 전극층들(EL1)은 제 1 셀 콘택 플러그들(CC1), 제 1 전극 연결 배선들(VPa_E1), 제 1 연결 단자들(50a) 및 로직 연결 단자들(150)에 의해 제 1 디코더 회로부들(DCR1)의 제 1 패스 트랜지스터들(PST1)과 각각 전기적으로 연결될 수 있다.
도 8을 참조하면, 제 1 메모리 칩(200)의 제 2 스택 구조체(ST2)의 제 2 전극층들(EL2)은 제 2 셀 콘택 플러그들(CC2), 제 2 전극 연결 배선들(VPa_E2), 제 1 연결 단자들(50a) 및 로직 연결 단자들(150)에 의해 제 2 디코더 회로부들(DCR2)의 제 2 패스 트랜지스터들(PST2)과 각각 전기적으로 연결될 수 있다.
도 7a, 7b 및 도 8을 참조하면, 제 2 메모리 칩(300)의 제 3 스택 구조체(ST3)의 제 3 전극층들(EL3)은 제 3 셀 콘택 플러그들(CC3), 제 3 전극 연결 배선들(VPa_E3), 제 1 연결 단자들(50a), 제 2 도전 패턴들(VPb), 제 2 연결 단자들(50b), 제 2 에지 관통 비아들(ETHV2) 및 로직 연결 단자들(150)에 의해 제 3 디코더 회로부들(DCR3)의 제 3 패스 트랜지스터들(PST3)과 각각 전기적으로 연결될 수 있다.
도 8을 참조하면, 제 2 메모리 칩(300)의 제 4 스택 구조체(ST4)의 제 4 전극층들(EL4)은 제 4 셀 콘택 플러그들(CC4), 제 4 전극 연결 배선들(VPa_E4), 제 1 연결 단자들(50a), 제 2 도전 패턴들(VPb), 제 2 연결 단자들(50b), 제 1 에지 관통 비아들(ETHV1) 및 로직 연결 단자들(150)에 의해 제 4 디코더 회로부들(DCR4)의 제 4 패스 트랜지스터들(PST4)과 각각 전기적으로 연결될 수 있다.
도 9a는 본 발명의 실시예들에 따른 도 1a의 제 1 메모리 칩의 부분 평면도를 나타낸다. 도 9b는 본 발명의 실시예들에 따른 도 1a의 제 2 메모리 칩의 부분 평면도를 나타낸다. 도 10은 도 7b는 본 발명의 실시예들에 따라 도 9a 또는 도 9b의 B-B' 단면을 따라 자른 단면을 나타낸다. 도 11은 본 발명의 실시예들에 따른 도 1a의 세부 사시도를 나타낸다. 도 11에서 스택 구조체들의 형태를 단순화하였다. 또한 도면의 명확성을 위하여 도 11에서 복수개의 콘택플러그들과 관통비아들 중에 예시적으로 하나씩만 도시하였다.
도 9a 또는 도 9b을 A-A'선으로 자른 단면은 도 7a와 동일할 수 있다.
도 9a 내지 도 11을 참조하면, 제 1 메모리 칩(200)은 제1층 에지 관통 비아들(L1ETHV)을 더 포함할 수 있다. 제 1 메모리 칩(200)에서 제 2 연결 영역(CNR2)에서 제 1 전극 연결 배선(VPa_E1)의 일 단부는 제1층 에지 관통 비아들(L1ETHV) 중 하나와 접할 수 있다. 상기 제1층 에지 관통 비아(L1ETHV)은 제 2 리세스 영역(RC2) 안에 배치될 수 있다. 상기 제1층 에지 관통 비아(L1ETHV)은 상기 제 2 에지 관통 비아(ETHV2)와 이격될 수 있다.
제 1 메모리 칩(200)에서 제 1 연결 영역(CNR1)에서 제 2 전극 연결 배선(VPa_E1)의 일 단부는 제1층 에지 관통 비아들(L1ETHV) 중 다른 하나와 접할 수 있다. 상기 제1층 에지 관통 비아(L1ETHV)은 제 1 리세스 영역(RC1) 안에 배치될 수 있다. 상기 제1층 에지 관통 비아(L1ETHV)은 상기 제 1 에지 관통 비아(ETHV1)와 이격될 수 있다.
제 2 메모리 칩(300)에서 제 3 스택 구조체(ST3)의 제 3 전극층들(EL3)은 제 1 연결 영역(CNR1)에서 제 3 리세스 영역(RC3)을 가질 수 있다. 제 1 방향(D1)에 평행한 상기 제 3 리세스 영역(RC3)의 폭은 제 1 스택 구조체(ST1)의 제 1 전극층들(EL1)의 제 1 방향(D1)에 평행한 제 1 리세스 영역(RC1)의 폭보다 클 수 있다. 제 4 스택 구조체(ST4)의 제 4 전극층들(EL4)은 제 2 연결 영역(CNR2)에서 제 4 리세스 영역(RC4)을 가질 수 있다. 상기 제 4 리세스 영역(RC4)의 제 1 방향(D1)에 평행한 폭은 제 2 스택 구조체(ST2)의 제 2 전극층들(EL2)의 제 2 리세스 영역(RC2)의 제 1 방향(D1)에 평행한 폭보다 클 수 있다.
제 2 메모리 칩(300)은 제2층 에지 관통 비아들(L2ETHV)을 더 포함할 수 있다. 제 2 메모리 칩(300)에서 제 2 연결 영역(CNR2)에서 제 3 전극 연결 배선(VPa_E3)의 일 단부는 제2층 에지 관통 비아들(L2ETHV) 중 하나와 접할 수 있다. 상기 제2층 에지 관통 비아(L2ETHV)는 제 4 리세스 영역(RC4) 안에 배치될 수 있다. 상기 제2층 에지 관통 비아(L2ETHV)는 상기 제 3 셀 콘택 플러그(CC3)와 이격될 수 있다.
제 2 메모리 칩(300)에서 제 1 연결 영역(CNR1)에서 제 4 전극 연결 배선(VPa_E4)의 일 단부는 제2층 에지 관통 비아들(L2ETHV) 중 다른 하나와 접할 수 있다. 상기 제2층 에지 관통 비아(L2ETHV)은 제 3 리세스 영역(RC3) 안에 배치될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
상기 제1층 에지 관통 비아들(L1ETHV)과 상기 제2층 에지 관통 비아들(L2ETHV)은 상기 제 1 내지 제 4 스택 구조체들(ST1~ST4)의 전극층들(EL1~EL4)을 상기 제 2 메모리 칩(300) 위에 추가적으로 배치되는 메모리칩 또는 배선들과 연결시키기 위해 존재할 수 있다. 상기 제1층 에지 관통 비아들(L1ETHV)과 상기 제2층 에지 관통 비아들(L2ETHV)을 이용하여 상기 3차원 반도체 메모리 장치의 배선 연결 관계를 다양하게 변형할 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 13a는 본 발명의 실시예들에 따라 도 12를 A-A'선으로 자른 단면도이다. 도 13b는 본 발명의 실시예들에 따라 도 12를 B-B'선으로 자른 단면도이다.
도 12, 도 13a 및 도 13b를 참조하면, 로직 칩(100)은 제 1 내지 제 6 디코더 회로부들(DCR1~DCR6)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 제 1 내지 제 6 디코더 회로부들(DCR1~DCR6)과 페이지 버퍼 회로부(PB)는 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심에 배치될 수 있다. 상기 로직 칩(100)을 사이에 두고 제 6 디코더 회로부(DCR6)과 제 6 디코더 회로부(DCR6)가 서로 이격될 수 있다. 상기 제 6 디코더 회로부(DCR6)과 상기 페이지 버퍼 회로부(PB) 사이에는 제 4 디코더 회로부(DCR4)가 배치될 수 있다. 상기 제 4 디코더 회로부(DCR4)과 상기 페이지 버퍼 회로부(PB) 사이에는 제 2 디코더 회로부(DCR2)가 배치될 수 있다. 상기 제 5 디코더 회로부(DCR5)과 상기 페이지 버퍼 회로부(PB) 사이에는 제 3 디코더 회로부(DCR3)가 배치될 수 있다. 상기 제 3 디코더 회로부(DCR3)과 상기 페이지 버퍼 회로부(PB) 사이에는 제 1 디코더 회로부(DCR1)가 배치될 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 3 메모리 칩들(200, 300, 400)은 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 본 예에서 상기 셀 어레이 영역(CAR)은 상기 로직 칩(100)의 페이지 버퍼 회로부(PB)와 중첩될 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2, 4, 6 디코더 회로부들(DCR2, DCR4, DCR6)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1, 3, 5 디코더 회로부들(DCR1, DCR3, DCR5)과 중첩될 수 있다.
도 8의 상태에서 제 2 메모리 칩(300) 상에는 제 3 메모리 칩(400)이 배치될 수 있다. 상기 제 3 메모리 칩(400)은 제 2 방향(D2)으로 서로 이격된 제 5 스택 구조체(ST5)와 제 6 스택 구조체(ST6)를 포함할 수 있다. 상기 제 6 스택 구조체(ST6)는 상기 제 5 스택 구조체(ST5)가 180도 회전된 형태를 가질 수 있다. 상기 제 5 스택 구조체(ST5)는 제 5 전극층들(EL5)과 이들 사이에 개재되는 전극 층간절연막들(12)을 포함할 수 있다. 상기 제 6 스택 구조체(ST6)는 제 6 전극층들(EL6)과 이들 사이에 개재되는 전극 층간절연막들(12)을 포함할 수 있다.
상기 제 5 및 제 6 스택 구조체들(ST5, ST6)의 각각의 제 1 방향(D1)에 평행한 최대폭은 상기 제 3 및 제 4 스택 구조체들(ST3, ST4)의 각각의 제 1 방향(D1)에 평행한 최대폭 보다 클 수 있다. 상기 제 5 및 제 6 스택 구조체들(ST5, ST6)의 각각의 제 1 방향(D1)에 평행한 최소폭은 상기 제 3 및 제 4 스택 구조체들(ST3, ST4)의 각각의 제 1 방향(D1)에 평행한 최대폭 보다 클 수 있다.
제 1 연결 영역(CNR1)에서 상기 제 5 스택 구조체(ST5)의 상기 제 5 전극층들(EL5)은 제 5 리세스 영역들(R5)을 가질 수 있다. 제 2 연결 영역(CNR2)에서 상기 제 6 스택 구조체(ST6)의 상기 제 6 전극층들(EL6)은 제 6 리세스 영역들(R6)을 가질 수 있다.
셀 어레이 영역(CAR)에서 상기 제 5 및 제 6 스택 구조체들(ST5, ST6)은 각각 복수개의 셀 수직 패턴들(VS)에 의해 관통될 수 있다. 상기 셀 수직 패턴들(VS)의 일 단부들은 제3층 비트라인들(L3BL)에 의해 연결될 수 있다. 상기 셀 수직 패턴들(VS) 사이에 상기 제 5 스택 구조체(ST5)를 관통하는 제 5 셀 관통 비아(CTHV5)가 배치될 수 있다. 상기 제 5 셀 관통 비아(CTHV5)은 제3층 비트라인들(L3BL) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 셀 수직 패턴들(VS) 사이에 상기 제 6 스택 구조체(ST6)를 관통하는 제 6 셀 관통 비아(CTHV6)가 배치될 수 있다. 상기 제 6 셀 관통 비아(CTHV6)은 제3층 비트라인들(L3BL) 중 어느 하나와 전기적으로 연결될 수 있다.
제 2 연결 영역(CNR2)에서 제 5 전극층들(EL5)은 제 5 셀 콘택 플러그들(CC5)과 각각 연결될 수 있다. 상기 제 5 셀 콘택 플러그들(CC5)은 제 5 전극 연결 배선들(VPa_E5)에 각각 연결될 수 있다. 제 2 연결 영역(CNR2)에서 제 6 전극층들(EL6)은 제 6 셀 콘택 플러그들과 각각 연결될 수 있다. 상기 제 6 셀 콘택 플러그들은 제 6 전극 연결 배선들(도 15의 VPa_E6)에 각각 연결될 수 있다.
상기 제 1 메모리 칩(200)은 제1층 에지 관통 비아들(L1ETHV)을 포함할 수 있다. 상기 제1층 에지 관통 비아들(L1ETHV) 중 일부는 도 2a 내지 도 11을 참조하여 설명한 제 1 및 제 2 에지 관통 비아들(ETHV1, ETHV2)에 해당할 수 있다. 상기 제 2 메모리 칩(300)은 제2층 에지 관통 비아들(L2ETHV)을 포함할 수 있다.
제 1 메모리 칩(200)의 제 1 스택 구조체(ST1)의 제 1 전극층들(EL1)은 제 1 셀 콘택 플러그들(CC1), 제 1 전극 연결 배선들(VPa_E1)에 의해 제 1 디코더 회로부들(DCR1)의 제 1 패스 트랜지스터들과 각각 전기적으로 연결될 수 있다. 제 1 메모리 칩(200)의 제 2 스택 구조체(ST2)의 제 1 전극층들(EL2)은 제 2 셀 콘택 플러그들, 제 2 전극 연결 배선들에 의해 제 2 디코더 회로부들(DCR2)의 제 2 패스 트랜지스터들과 각각 전기적으로 연결될 수 있다.
제 2 메모리 칩(300)의 제 3 스택 구조체(ST3)의 제 3 전극층들(EL3)은 제 3 셀 콘택 플러그들(CC3), 제 3 전극 연결 배선들(VPa_E3), 제1층 에지 관통 비아들(L1ETHV)의 일부에 의해 제 3 디코더 회로부들(DCR3)의 제 3 패스 트랜지스터들과 각각 전기적으로 연결될 수 있다. 제 2 메모리 칩(300)의 제 4 스택 구조체(ST4)의 제 4 전극층들(EL4)은 제 4 셀 콘택 플러그들, 제 4 전극 연결 배선들, 제1층 에지 관통 비아들(L1ETHV)의 일부에 의해 제 4 디코더 회로부들(DCR4)의 제 4 패스 트랜지스터들과 각각 전기적으로 연결될 수 있다.
제 3 메모리 칩(400)의 제 5 스택 구조체(ST5)의 제 5 전극층들(EL5)은 제 5 셀 콘택 플러그들(CC5), 제 5 전극 연결 배선들(VPa_E5), 제2층 에지 관통 비아들(L2ETHV)의 일부, 제1층 에지 관통 비아들(L1ETHV)의 일부에 의해 제 5 디코더 회로부들(DCR5)의 제 5 패스 트랜지스터들과 각각 전기적으로 연결될 수 있다. 제 3 메모리 칩(400)의 제 6 스택 구조체(ST6)의 제 6 전극층들(EL6)은 제 6 셀 콘택 플러그들, 제 6 전극 연결 배선들(VPa_E6), 제2층 에지 관통 비아들(L2ETHV)의 일부, 제1층 에지 관통 비아들(L1ETHV)의 일부에 의해 제 6 디코더 회로부들(DCR6)의 제 6 패스 트랜지스터들과 각각 전기적으로 연결될 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 15는 본 발명의 실시예들에 따라 도 14를 B-B'선으로 자른 단면도이다. 도 15를 A-A'단면으로 자른 도면은 도 13b와 같을 수 있다.
도 13b, 14 및 도 15를 참조하면, 제 1 메모리 칩들(200)은 제 1 및 제 2 스택 구조체들(ST1, ST2)을 각각 관통하는 복수개의 제1층 에지 관통 비아들(L1ETHV)을 포함할 수 있다. 제 2 메모리 칩들(300)은 제 3 및 제 4 스택 구조체들(ST3, ST4)을 각각 관통하는 복수개의 제2층 에지 관통 비아들(L2ETHV)을 포함할 수 있다. 제 3 메모리 칩들(400)은 제 5 및 제 6 스택 구조체들(ST5, ST6)을 각각 관통하는 복수개의 제3층 에지 관통 비아들(L3ETHV)을 포함할 수 있다. 상기 제1층 내지 제3층 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV)은 상기 제 1 내지 제 6 스택 구조체들(ST1~ST6)을 상기 제 3 메모리 칩(400) 위에 추가적으로 배치되는 메모리 칩 또는 배선들과 연결시키기 위해 존재할 수 있다. 그 외의 구조는 도 10과 도 12를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 16을 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)과 페이지 버퍼 회로부(PB)는 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심에 배치될 수 있다. 제 2,4,6,8 디코더 회로부들(DCR2, DCR4, DCR6, DCR8)은 상기 페이지 버퍼 회로부(PB)의 일측으로부터 순차적으로 멀어질 수 있다. 제 1,3,5,7 디코더 회로부들(DCR1, DCR3, DCR5, DCR7)은 상기 페이지 버퍼 회로부(PB)의 타측으로부터 순차적으로 멀어질 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 본 예에서 상기 셀 어레이 영역(CAR)은 상기 로직 칩(100)의 페이지 버퍼 회로부(PB)와 중첩될 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2,4,6,8 디코더 회로부들(DCR2, DCR4, DCR6, DCR8)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1,3,5,7 디코더 회로부들(DCR1, DCR3, DCR5, DCR7)과 중첩될 수 있다.
상기 제 4 메모리 칩(500)은 제 2 방향(D2)으로 이격되는 제 7 스택 구조체(ST7)와 제 8 스택 구조체(ST8)을 포함할 수 있다. 제 7 및 제 8 스택 구조체들(ST7, ST8)의 제 1 방향(D1)에 평행한 최소폭들은 제 5 및 제 6 스택 구조체들(ST5, ST6)의 제 1 방향(D1)에 평행한 최대폭들 보다 각각 클 수 있다. 제 1,3,5,7 스택 구조체들(ST1, ST3, ST5, ST7)은 제 1 연결 영역(CNR1)에서 리세스 영역들(RC)을 포함할 수 있다. 제 2,4,6,8 스택 구조체들(ST2, ST4, ST6, ST8)은 제 2 연결 영역(CNR2)에서 리세스 영역들(RC)을 포함할 수 있다. 상기 리세스 영역들(RC)의 일부는 도 2a 내지 도 15를 참조하여 설명한 제 1 내지 제 6 리세스 영역들(RC1~RC6)에 해당할 수 있다. 상기 제 4 메모리 칩(500)은 제4층 에지 관통 비아들(L4ETHV)을 더 포함할 수 있다. 제 1 내지 제 8 스택 구조체들(ST1~ST8)의 전극층들은 셀 콘택 플러그들(CC), 제 1층 내지 제 4층 전극 연결 배선들(VPa_L1~ VPa_L4)와 에지 관통 비아들(L1ETHV~L4ETHV)을 이용하여 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)과 각각 전기적으로 연결될 수 있다. 셀 콘택 플러그들(CC)의 세부적인 형태는 도 3a, 도 3b, 도 7a 및 도 13a를 참조하여 설명한 셀 콘택 플러그들(CC1~CC6)과 동일/유사할 수 있다. 에지 관통 비아들(L1ETHV~L4ETHV)의 세부 형태는 도 3a, 7a 및 도 10을 참조하여 설명한 에지 관통 비아들(ETHV1, ETHV2)와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 17을 참조하면, 로직 칩(100) 상에 제 1 내지 제 3 메모리 칩들(200, 300, 400)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 6 디코더 회로부들(DCR1~DCR6)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심부에 인접하도록 배치될 수 있다. 제 5 및 제 6 디코더 회로부들(DCR5, DCR6)은 상기 페이지 버퍼 회로부(PB)의 일측에 인접할 수 있다. 제 5 및 제 6 디코더 회로부들(DCR5, DCR6)은 제2 방향(D2)을 따라 나란히 배치될 수 있다. 제 3 및 제 4 디코더 회로부들(DCR3, DCR4)은 상기 페이지 버퍼 회로부(PB)와 이격될 수 있다. 제 3 및 제 4 디코더 회로부들(DCR3, DCR4)은 제 2 방향(D2)을 따라 나란히 배치될 수 있다. 제 3 디코더 회로부(DCR3)과 상기 페이지 버퍼 회로부(PB)사이에 제 1 디코더 회로부(DCR1)이 배치될 수 있다. 제 4 디코더 회로부(DCR4)과 상기 페이지 버퍼 회로부(PB)사이에 제 2 디코더 회로부(DCR2)이 배치될 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 3 메모리 칩들(200, 300, 400)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 본 예에서 상기 셀 어레이 영역(CAR)은 상기 로직 칩(100)의 페이지 버퍼 회로부(PB)와 중첩될 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 5 및 제 6 디코더 회로부들(DCR5, DCR6)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)과 중첩될 수 있다.
제 1 메모리 칩(200)의 제 1 및 제 2 스택 구조체들(ST1, ST2)의 폭들은 제 3 메모리 칩(400)의 제 5 및 제 6 스택 구조체들(ST5, ST6)의 폭들과 같을 수 있다. 상기 제 2 메모리 칩(300)의 제 3 및 제 4 스택 구조체들(ST3, ST4)의 최대폭들은 상기 제 1 메모리 칩(200)의 제 1 및 제 2 스택 구조체들(ST1, ST2)의 최대폭들보다 클 수 있다. 상기 제 2 메모리 칩(300)의 제 3 및 제 4 스택 구조체들(ST3, ST4)은 상기 제 1 메모리 칩(200)의 제 1 및 제 2 스택 구조체들(ST1, ST2) 보다 옆으로 돌출될 수 있다. 상기 제 1 연결 영역(CNR1)에서 상기 제 1, 3,5 스택 구조체들(ST1, ST3, ST5)의 끝단은 서로 정렬될 수 있다.
상기 제 1 내지 제 4 스택 구조체들(ST1~ST4)은 모두 제 1 연결 영역(CNR1)에서 리세스 영역들(RC)을 포함할 수 있다. 상기 제 5 및 제 6 스택 구조체들(ST5, ST6)은 리세스 영역들(RC)을 갖지 않을 수 있다. 제 1 내지 제 6 스택 구조체들(ST1~ST6)의 전극층들은 셀 콘택 플러그들(CC)와 에지 관통 비아들(L1ETHV~L2ETHV)을 이용하여 제 1 내지 제 6 디코더 회로부들(DCR1~DCR6)과 각각 전기적으로 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 18을 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심부에 인접하도록 배치될 수 있다. 상기 제 2 및 제 4 디코더 회로부들(DCR2, DCR4)은 상기 페이지 버퍼 회로부(PB)의 일측으로부터 순차적으로 멀어질 수 있다. 상기 제 1 및 제 3 디코더 회로부들(DCR1, DCR3)은 상기 페이지 버퍼 회로부(PB)의 일측으로부터 순차적으로 멀어질 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2 및 제 4 디코더 회로부들(DCR2, DCR4)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1 및 제 3 디코더 회로부들(DCR1, DCR3)과 중첩될 수 있다. 상기 제 1 메모리 칩(200)의 제 1 및 제 2 스택 구조체들(ST1, ST2)은 제 3 메모리 칩(400)의 제 5 및 제 6 스택 구조체들(ST5, ST6)과 각각 같은 구조를 가질 수 있다. 상기 제 2 메모리 칩(300)의 제 3 및 제 4 스택 구조체들(ST3, ST4)은 제 4 메모리 칩(500)의 제 7 및 제 8 스택 구조체들(ST7, ST8)과 각각 같은 구조를 가질 수 있다. 셀 콘택 플러그들(CC), 제 1층 및 제 3층 전극 연결 배선들(VPa_L1, VPa_L3) 및 제1층 및 제2층 에지 관통 비아들(L1ETHV, L2ETHV)을 이용하여 제 1 및 제 5 스택 구조체들(ST1, ST5)의 제 1 및 제 5 전극층들(EL1, EL5)은 제 1 디코더 회로부(DCR1)에 공통으로 연결될 수 있다. 즉, 제 1 및 제 5 스택 구조체들(ST1, ST5)은 하나의 메모리 블록처럼 동시에 동작될 수 있다. 셀 콘택 플러그들(CC), 제 2층 및 제 4층 전극 연결 배선들(VPa_L2, VPa_L4) 및 제1층 내지 제3층 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV)을 이용하여 제 3 및 제 7 스택 구조체들(ST3, ST7)의 제 3 및 제 7 전극층들(EL3, EL7)은 제 3 디코더 회로부(DCR3)에 공통으로 연결될 수 있다. 즉, 제 3 및 제 7 스택 구조체들(ST3, ST7)은 하나의 메모리 블록처럼 동시에 동작될 수 있다.
이와 마찬가지로, 셀 콘택 플러그들(CC) 및 제1층 및 제2층 에지 관통 비아들(L1ETHV, L2ETHV)을 이용하여 제 2 및 제 6 스택 구조체들(ST2, ST6)의 제 2 및 제 6 전극층들(EL2, EL6)은 제 2 디코더 회로부(DCR2)에 공통으로 연결될 수 있다. 즉, 제 2 및 제 6 스택 구조체들(ST2, ST6)은 하나의 메모리 블록처럼 동시에 동작될 수 있다. 셀 콘택 플러그들(CC) 및 제1층 내지 제3층 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV)을 이용하여 제 4 및 제 8 스택 구조체들(ST4, ST8)의 제 4 및 제 8 전극층들(EL4, EL8)은 제 4 디코더 회로부(DCR4)에 공통으로 연결될 수 있다. 즉, 제 4 및 제 8 스택 구조체들(ST4, ST8)은 하나의 메모리 블록처럼 동시에 동작될 수 있다. 본 반도체 메모리 장치에서는 하나의 디코더 회로부가 두 개의 스택 구조체와 동시에 연결되므로 디코더 회로부의 개수를 줄일 수 있어 로직 칩(100)의 크기를 줄일 수 있다.
더 나아가, 도 18에서 제 4 메모리 칩(500) 상에 추가적인 메모리 칩들이 적층될 경우, 홀수번 째 메모리 칩들의 스택 구조체들끼리 연결하고 짝수번 째 메모리 칩들의 스택 구조체들끼리 연결될 수 있다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 19를 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심부에 인접하도록 배치될 수 있다. 제 4 및 제 8 디코더 회로부들(DCR4, DCR8)은 상기 페이지 버퍼 회로부(PB)의 일측과 이격되며 상기 제 2 방향(D2)으로 나란히 배치될 수 있다. 상기 제 4 디코더 회로부(DCR4)와 상기 페이지 버퍼 회로부(PB)의 일측 사이에는 제 2 디코더 회로부(DCR2)가 배치될 수 있다. 상기 제 8 디코더 회로부(DCR8)와 상기 페이지 버퍼 회로부(PB)의 일측 사이에는 제 6 디코더 회로부(DCR6)가 배치될 수 있다.
제 3 및 제 7 디코더 회로부들(DCR3, DCR7)은 상기 페이지 버퍼 회로부(PB)의 타측과 이격되며 상기 제 2 방향(D2)으로 나란히 배치될 수 있다. 상기 제 3 디코더 회로부(DCR3)와 상기 페이지 버퍼 회로부(PB)의 타측 사이에는 제 1 디코더 회로부(DCR1)가 배치될 수 있다. 상기 제 7 디코더 회로부(DCR7)와 상기 페이지 버퍼 회로부(PB)의 타측 사이에는 제 5 디코더 회로부(DCR5)가 배치될 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2,4,6,8 디코더 회로부들(DCR2, DCR4, DCR6, DCR8)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1,3,5,7 디코더 회로부들(DCR1, DCR3, DCR5, DCR7)과 중첩될 수 있다.
제 1,3,5,7 스택 구조체들(ST1, ST3, ST5, ST7)은 상기 제 1 연결 영역(CNR1)에서 리세스 영역들(RC)을 가질 수 있다. 제 2,4,6,8 스택 구조체들(ST2 ST4, ST56, ST8)은 상기 제 2 연결 영역(CNR2)에서 리세스 영역들(RC)을 가질 수 있다. 상기 제 1 내지 제 8 스택 구조체들(ST1~ST8)은 셀 콘택 플러그들(CC)과 에지 관통 비아들(L1ETHV~L3ETHV)을 이용하여 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)에 각각 연결될 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 20을 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층되어 있다. 상기 제 1 메모리 칩(200)은 제 1 셀 관통 비아(CTHV1)와 제1층 에지 관통 비아들(L1ETHV)을 포함할 수 있다. 상기 제 2 메모리 칩(300)은 제 2 셀 관통 비아(CTHV2)와 제2층 에지 관통 비아들(L2ETHV)을 포함할 수 있다. 상기 제 3 메모리 칩(400)은 제 3 셀 관통 비아(CTHV3)와 제3층 에지 관통 비아들(L3ETHV)을 포함할 수 있다. 도 20처럼, 제 4 메모리 칩(500) 상에 추가적인 메모리 칩이 배치되지 않거나 상기 제 4 메모리 칩(500)의 상면으로 추가적인 전기적 연결이 필요 없는 경우, 최상층에 위치하는 제 4 메모리 칩(500)은 셀 관통 비아 및 에지 관통 비아들을 포함하지 않을 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 21을 참조하면, 로직 칩(100) 상에 제 1 내지 제 3 메모리 칩들(200, 300, 400)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 6 디코더 회로부들(DCR1~DCR6)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심부에 인접하도록 배치될 수 있다. 제 2, 4, 6 디코더 회로부들(DCR2, DCR4, DCR6)이 상기 페이지 버퍼 회로부(PB)의 일 측에 인접할 수 있다. 제 2 디코더 회로부(DCR2)는 제 2 스택 구조체(ST2)의 일 단부 밑에 위치할 수 있다. 제 2, 4, 6 디코더 회로부들(DCR2, DCR4, DCR6)은 제 2 방향(D2)과 반대되는 방향을 따라 순차적으로 나란히 배치될 수 있다. 제 1, 3, 5 디코더 회로부들(DCR1, DCR3, DCR5)이 상기 페이지 버퍼 회로부(PB)의 타 측에 인접할 수 있다. 제 1, 3, 5 디코더 회로부들(DCR1, DCR3, DCR5)은 제 2 방향(D2)을 따라 순차적으로 나란히 배치될 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 3 메모리 칩들(200, 300, 400)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2,4,6 디코더 회로부들(DCR2, DCR4, DCR6)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 1,3,5 디코더 회로부들(DCR1, DCR3, DCR5)과 중첩될 수 있다.
제 1,3,5 스택 구조체들(ST1, ST3, ST5)은 제 1 연결 영역(CNR1)에 리세스 영역들(RC)을 가지며 서로 동일한 형태를 가질 수 있다. 제 2,4,6 스택 구조체들(ST2, ST4, ST6)은 제 2 연결 영역(CNR2)에 리세스 영역들(RC)을 가지며 서로 동일한 형태를 가질 수 있다. 제 2,4,6 스택 구조체들(ST2, ST4, ST6)은 각각 제 1,3,5 스택 구조체들(ST1, ST3, ST5)이 180도 회전된 구조를 가질 수 있다. 상기 제 1 내지 제 6 스택 구조체들(ST1~ST8)은 셀 콘택 플러그들(CC)과 에지 관통 비아들(L1ETHV~L2ETHV)을 이용하여 제 1 내지 제 6 디코더 회로부들(DCR1~DCR6)에 각각 연결될 수 있다. 이때 하나의 리세스 영역(RC) 안에 서로 다른 스택 구조체(예를 들면 ST1, ST3)을 각각 연결하기 위한 제1층 에지 관통 비아들(L1ETHV)이 동시에 배치될 수 있다.
도 22a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 22b는 도 22a의 3차원 반도체 메모리 장치에 포함된 로직 칩의 평면도이다. 도 22c는 도 22a의 3차원 반도체 메모리 장치에 포함된 제 1 및 제 3 메모리 칩의 평면도이다. 도 22c는 도 22a의 3차원 반도체 메모리 장치에 포함된 제 2 및 제 4 메모리 칩의 평면도이다. 도 22e는 도 22c의 'P4' 부분을 확대한 평면도이다. 도 22f는 도 22b의 제 1 디코더 회로부를 확대한 평면도다.
도 22a 내지 도 22f를 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 4 디코더 회로부들(DCR1~DCR4)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심부에 인접하도록 배치될 수 있다. 상기 제 1 및 제 4 디코더 회로부들(DCR1, DCR4)은 상기 페이지 버퍼 회로부(PB)의 일 측에 인접할 수 있다. 상기 제 1 및 제 4 디코더 회로부들(DCR1, DCR4)은 제 2 방향(D2)으로 나란히 배치될 수 있다. 상기 제 2 및 제 3 디코더 회로부들(DCR2, DCR3)은 상기 페이지 버퍼 회로부(PB)의 타 측에 인접할 수 있다. 상기 제 2 및 제 3 디코더 회로부들(DCR2, DCR3)은 상기 제 2 방향(D2)과 반대되는 방향으로 나란히 배치될 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 제 1 연결 영역(CNR1)은 상 상기 제 1 및 제 4 디코더 회로부들(DCR1, DCR4)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 2 및 제 3 디코더 회로부들(DCR2, DCR3)과 중첩될 수 있다.
제 1 메모리 칩(200)의 제 1 스택 구조체(ST1)의 제 1 전극층들(EL1)은 제 1 셀 콘택 플러그(CC1)와 제1층(VPa_L1)에 의해 제 1 디코더 회로부(DCR1)에 전기적으로 연결될 수 있다. 제 3 메모리 칩(400)의 제 5 스택 구조체(ST5)의 제 5 전극층들(EL5)은 제 5 셀 콘택 플러그(CC5), 제3층(VPa_L3), 제2층 에지 관통 비아(L2ETHV) 및 제1층 에지 관통 비아(L1ETHV)에 의해 제 1 디코더 회로부(DCR1)에 전기적으로 연결될 수 있다.
이와 유사하게, 제 1 메모리 칩(200)의 제 2 스택 구조체(ST2)의 제 2 전극층들(EL2)과 제 3 메모리 칩(400)의 제 6 스택 구조체(ST6)의 제 6 전극층들(EL6)은 제 2 디코더 회로부(DCR2)에 전기적으로 연결될 수 있다.
제 2 메모리 칩(300)의 제 4 스택 구조체(ST4)의 제 4 전극층들(EL4)은 제 4 셀 콘택 플러그(CC4), 제2층(VPa_L2) 및 제1층 에지 관통 비아(L1ETHV)에 의해 제 4 디코더 회로부(DCR4)에 전기적으로 연결될 수 있다. 제 4 메모리 칩(500)의 제 8 스택 구조체(ST8)의 제 8 전극층들(EL8)은 제 8 셀 콘택 플러그(CC8), 제4층(VPa_L4), 제3층 에지 관통 비아(L3ETHV), 제2층 에지 관통 비아(L2ETHV) 및 제1층 에지 관통 비아(L1ETHV)에 의해 제 4 디코더 회로부(DCR4)에 전기적으로 연결될 수 있다.
이와 유사하게, 제 2 메모리 칩(300)의 제 3 스택 구조체(ST3)의 제 3 전극층들(EL3)과 제 4 메모리 칩(500)의 제 7 스택 구조체(ST7)의 제 7 전극층들(EL7)은 제 3 디코더 회로부(DCR3)에 전기적으로 연결될 수 있다.
도 22c, 도 22d 및 도 22e를 참조하면, 전극 연결 배선들(VPa_L1~ VPa_L4)는 각 스택 구조체들(ST1~ST8)에 속하는 전극층들(EL1~EL8)을 에지 관통 비아들(L1ETHV~L4ETHV)에 각각 연결시킬 수 있다. 전극 연결 배선들(VPa_L1~ VPa_L4)의 평면 형태는 필요에 따라 각각 'I'자형, 'L' 자형, 'C'자형, 'N'자형, 'W'자형 등 다양할 수 있다.
예를 들면, 도 22e 및 도 22a를 참조하면, 제 1 전극층들(EL1)은 로직 칩(100)에 가장 가까운 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4)을 포함할 수 있다. 상기 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4)은 각각 제 2 방향(D2)으로 서로 이격될 수 있다. 상기 제 1 전극층들(EL1)은 로직 칩(100)으로부터 가장 먼 접지 선택 라인(GSL)을 포함할 수 있다. 상기 제 1 전극층들(EL1)은 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인들(SSL1~SSL4) 사이에 위치하는 워드라인들(WL0-WLn)을 포함할 수 있다. 상기 스트링 선택 라인들(SSL1~SSL4), 상기 워드라인들(WL0-WLn) 및 상기 접지 선택 라인(GSL)은 제1층 전극 연결 배선들(VPa_L1)에 의해 제1층 에지 관통 비아들(L1ETHV)에 각각 1:1로 연결될 수 있다.
도 22f를 참조하면, 제 1 디코더 회로부(DCR1)는 예를 들면 제 11 내지 제 19 패스 트랜지스터들(PST11~PST19)를 포함할 수 있다. 로직 기판(도 3a의 103)에 배치되는 소자분리막(105)에 의해 활성 영역들(AR)이 한정될 수 있다. 상기 활성 영역들(AR)에는 제 11 내지 제 19 패스 선택 트랜지스터들(PST11~PST19)이 각각 배치될 수 있다. 상기 활성 영역들(AR)에는 상기 제 1 디코더 회로부(DCR1)은 제 11 내지 제 19 패스 트랜지스터들(PST11~PST19)의 일 측에서 상기 활성 영역들(AR)에는 각각 소오스/드레인 영역들이 배치될 수 있다. 그리고 소오스/드레인 영역들 상에는 각각 제 1 내지 제 9 주변 콘택 플러그들(PCT1~PCT9)이 배치될 수 있다.
도 22e 및 도 22f를 참조하면, 상기 제 1 스트링 선택 라인(SSL1)은 제 1 셀 콘택 플러그들(CC1) 중 하나, 제1층 전극 연결 배선들(VPa_L1) 중 하나, 그리고 제 1 주변 콘택 플러그(PCT1)에 의해 제 11 패스 트랜지스터(PST11)의 소오스/드레인 영역에 전기적으로 연결될 수 있다. 마찬가지로 제 2 내지 제 4 스트링 선택 라인들(SSL2-SSL4)은 제 2 내지 제 4 주변 콘택 플러그(PCT2-PCT4)에 의해 제 12 내지 제 14 패스 트랜지스터들(PST12-PST14)의 소오스/드레인 영역들에 각각 1:1로 대응되도록 전기적으로 연결될 수 있다. 마찬가지로 제 0 내지 제 n 워드 라인들(WL0-WLn)은 제 5 내지 제 8 주변 콘택 플러그(PCT5-PCT8)에 의해 제 15 내지 제 18 패스 트랜지스터들(PST15-PST18)의 소오스/드레인 영역들에 각각 1:1로 대응되도록 전기적으로 연결될 수 있다. 마찬가지로 접지 선택 라인(GSL)은 제 9 주변 콘택 플러그(PCT9)에 의해 제 19 패스 트랜지스터(PST19)의 소오스/드레인 영역에 전기적으로 연결될 수 있다.
도 22c, 도 22d 및 도 22e를 참조하면, 제 5 전극층들(EL5)도 스트링 선택 라인들(SSL1~SSL4), 워드라인들(WL0-WLn) 및 접지 선택 라인(GSL)을 포함할 수 있다. 제 5 전극층들(EL5)(또는 제 5 스택 구조체(ST5)에 포함된 스트링 선택 라인들(SSL1~SSL4), 워드라인들(WL0-WLn) 및 접지 선택 라인(GSL)은 제 5 셀 콘택 플러그들(CC5) 및 제3층 전극 연결 배선들(VPa_L3) 및 제 3 에지 관통 비아들(L3ETHV)에 의해 제 1 디코더 회로부(DCR1)의 제 1 내지 제 9 주변 콘택 플러그들(PCT1-PCT9)에 각각 1:1로 연결될 수 있다.
이와 유사하게 제 2 내지 제 8 전극층들(EL2-EL8)도 각각 스트링 선택 라인들(SSL1~SSL4), 워드라인들(WL0-WLn) 및 접지 선택 라인(GSL)을 포함할 수 있다. 제 2 및 제 6 전극층들(EL2, EL6)에 속하는 스트링 선택 라인들(SSL1~SSL4), 워드라인들(WL0-WLn) 및 접지 선택 라인(GSL)은 제 2 디코더 회로부(DCR2)에 배치되는 패스 트랜지스터들의 소오스/드레인 영역들에 각각 1:1로 전기적으로 연결될 수 있다. 제 3 및 제 7 전극층들(EL3, EL7)에 속하는 스트링 선택 라인들(SSL1~SSL4), 워드라인들(WL0-WLn) 및 접지 선택 라인(GSL)은 제 3 디코더 회로부(DCR3)에 배치되는 패스 트랜지스터들의 소오스/드레인 영역들에 각각 1:1로 전기적으로 연결될 수 있다. 제 4 및 제 8 전극층들(EL4, EL8)에 속하는 스트링 선택 라인들(SSL1~SSL4), 워드라인들(WL0-WLn) 및 접지 선택 라인(GSL)은 제 4 디코더 회로부(DCR4)에 배치되는 패스 트랜지스터들의 소오스/드레인 영역들에 각각 1:1로 전기적으로 연결될 수 있다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 23을 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층될 수 있다. 로직 칩(100)은 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)과 페이지 버퍼 회로부(PB)를 포함할 수 있다. 상기 페이지 버퍼 회로부(PB)는 상기 로직 칩(100)의 중심부에 인접하도록 배치될 수 있다. 상기 제 2,4,6,8 디코더 회로부들(DCR2, DCR4, DCR6, DCR8)은 상기 페이지 버퍼 회로부(PB)의 일 측에 인접할 수 있다. 상기 제 2,4,6,8 디코더 회로부들(DCR2, DCR4, DCR6, DCR8)은 제 2 방향(D2)과 반대되는 방향으로 차례대로 나란히 배치될 수 있다. 상기 제 13,5,7 디코더 회로부들(DCR1, DCR3, DCR5, DCR7)은 상기 페이지 버퍼 회로부(PB)의 타 측에 인접할 수 있다. 상기 제 13,5,7 디코더 회로부들(DCR1, DCR3, DCR5, DCR7)은 제 2 방향(D2)으로 차례대로 나란히 배치될 수 있다.
도 2b에 도시된 바와 같이 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)은 각각 제 1 방향(D1)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2), 그리고 이들 사이에 위치하는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 제 1 연결 영역(CNR1)은 상기 제 2,4,6,8 디코더 회로부들(DCR2, DCR4, DCR6, DCR8)과 중첩될 수 있다. 상기 제 2 연결 영역(CNR2)은 상기 제 13,5,7 디코더 회로부들(DCR1, DCR3, DCR5, DCR7)과 중첩될 수 있다.
제 1 내지 제 8 스택 구조체들(ST1~ST8)은 셀 콘택 플러그들(CC)과 에지 관통 비아들(L1ETHV~ L3ETHV)을 이용하여 제 1 내지 제 8 디코더 회로부들(DCR1~DCR8)에 각각 전기적으로 연결될 수 있다.
도 24 및 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 24를 참조하면, 로직 칩(100) 상에 제 1 내지 제 4 메모리 칩들(200, 300, 400, 500)이 순차적으로 적층되어 있다. 로직 칩(100)은 서로 다른 복수개의 페이지 버퍼 회로부들을 포함할 수 있다. 상기 페이지 버퍼 회로부들 중 하나는 제 1 페이지 버퍼 회로부(PB1)일 수 있다. 상기 제 1 페이지 버퍼 회로부(PB1)는 상기 페이지 버퍼 회로부들 나머지와 다른 것일 수 있다. 제 1 메모리 칩(200)은 제 1 스택 구조체(ST1)를 관통하는 제 1 셀 관통 비아(CTHV1)를 포함할 수 있다. 제 2 메모리 칩(300)은 제 3 스택 구조체(ST3)를 관통하는 제 3 셀 관통 비아(CTHV3)를 포함할 수 있다. 제 3 메모리 칩(400)은 제 5 스택 구조체(ST5)를 관통하는 제 5 셀 관통 비아(CTHV5)를 포함할 수 있다. 제 4 메모리 칩(500)은 제 7 스택 구조체(ST7)를 관통하는 제 7 셀 관통 비아(CTHV7)를 포함할 수 있다. 상기 제 1,3,5,7 셀 관통 비아들(CTHV1, CTHV3, CTHV5, CTHV7)은 서로 수직적으로 중첩될 수 있으며 서로 전기적으로 연결될 수 있다. 상기 제 1,3,5,7 셀 관통 비아들(CTHV1,CTHV3, CTHV5, CTHV7)은 로직 칩(100)의 제1 페이지 버퍼 회로부의 비트라인 선택 트랜지스터(PTR)에 전기적으로 연결될 수 있다.
상기 제 7 셀 관통 비아(CTHV7)는 제4층 비트라인들(L4BL) 중 하나와 전기적으로 연결되는 제4 비트라인 연결 배선(BLCP4)과 연결될 수 있다. 상기 제 3 셀 관통 비아(CTHV3)는 제2층 비트라인들(L2BL) 중 하나와 전기적으로 연결되는 제2 비트라인 연결 배선(BLCP2)과 연결될 수 있다. 그러나 상기 제 3 셀 관통 비아(CTHV3)과 연결되는 상기 제 1 셀 관통 비아(CTHV1)은 제1층 비트라인(L1BL)과 전기적으로 연결되지 않을 수 있다. 또한 상기 제 7 셀 관통 비아(CTHV7)과 연결되는 상기 제 5 셀 관통 비아(CTHV5)은 제3층 비트라인(L3BL)과 전기적으로 연결되지 않을 수 있다.
본 예에 따른 반도체 메모리 소자에서는 제 2 메모리 칩(300)과 제 4 메모리 칩(500)의 비트라인들이 제1 페이지 버퍼 회로부(PB1)에 연결될 수 있다. 상기 제 1 및 제 3 메모리 칩들(200, 400)의 비트라인들은 상기 제1 페이지 버퍼 회로부(PB1)에 연결되지 않고 상기 제1 페이지 버퍼 회로부(PB1)와는 다른 페이지 버퍼 회로부에 연결될 수 있다.
또는 도 25를 참조하면, 제 4 메모리 칩(500)의 제 7 셀 관통 비아(CTHV7) 만이 제4층 비트라인들(L4BL) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 제 7 셀 관통 비아(CTHV7)과 연결되는 제 1, 3, 5, 셀 관통 비아들(CTHV1, CTHV3, CTHV5)은 제1층 내지 제 3층 비트라인들(L1BL, L2BL, L3BL)과 연결되지 않는다. 즉, 제1 페이지 버퍼 회로부(PB1)에는 제 4 메모리 칩(500)의 제4층 비트라인들(L4BL)만 전기적으로 연결될 수 있다. 제 1 내지 제 3 메모리 칩들(200, 300, 400)의 비트라인들은 상기 제1 페이지 버퍼 회로부(PB1)에 연결되지 않고, 각각 상기 제1 페이지 버퍼 회로부(PB1)와는 다른 페이지 버퍼 회로부에 연결될 수 있다.
도 24 및 도 25와 같이, 복수개의 메모리 칩들을 적층할 때, 비트라인들 간의 연결을 분리하여 비트라인들 각각의 총 저항을 줄이고, 비트라인들 사이의 기생 캐패시턴스를 감소시켜 반도체 메모리 소자의 성능을 향상시킬 수 있다.
도 26은 본 발명의 실시예들에 따라 도 2b 또는 도 2c의 C-C' 단면을 따라 자른 단면을 나타낸다.
도 26을 참조하면, 제 1 내지 제 4 스택 구조체들(SST1-SST4)은 각각 제 1 서브 스택 구조체(SBST1)와 제 2 서브 스택 구조체(SBST2)를 포함할 수 있다. 상기 제 2 서브 스택 구조체(SBST2)는 상기 제 1 서브 스택 구조체(SBST1)보다 소오스 층(SCL)에 더 가까울 수 있다. 상기 제 1 서브 스택 구조체(SBST1)는 상기 제 2 서브 스택 구조체(SBST2) 보다 상기 로직 칩(100)에 더 가까울 수 있다. 상기 제 1 서브 스택 구조체(SBST1)와 상기 제 2 서브 스택 구조체(SBST2) 사이의 경계에 인접하여 수직 패턴들(VS, CDVS, EDVS)의 측벽들은 변곡점(SIP)을 가질 수 있다. 또한 게이트 절연막(GO)의 측벽도 상기 제 1 서브 스택 구조체(SBST1)와 상기 제 2 서브 스택 구조체(SBST2) 사이의 경계에 인접하여 변곡점을 가질 수 있다. 그 외의 구조는 도 3c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 28은 도 27을 A-A' 선으로 자른 단면도이다.
도 27 및 도 28을 참조하면, 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)이 차례로 적층될 수 있다. 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)은 서로 본딩될 수 있다. 제 1 반도체 칩(100a)은 제 2 반도체 칩(200a)과 전기적으로 연결될 수 있다. 그러나 본 예에서 제 2 반도체 칩(200a)은 제 3 반도체 칩(300a)과 전기적으로 연결되지 않는다.
제 1 반도체 칩(100a)은 위에서 설명한 로직 칩(100)에 대응될 수 있다. 상기 제 1 반도체 칩(100a)은 제 1 방향(D1)으로 나란히 배열되는 제 1 디코더 회로부(DCR1), 제 1 페이지 버퍼 회로부(PB1) 및 제 2 디코더 회로부(DCR2)를 포함할 수 있다. 상기 제 1 디코더 회로부(DCR1)는 복수개의 제 1 패스 트랜지스터들(PST1)을 포함할 수 있다. 상기 제 2 디코더 회로부(DCR2)는 복수개의 제 2 패스 트랜지스터들(PST2)을 포함할 수 있다. 상기 제 1 페이지 버퍼 회로부(PB1)는 복수개의 제 1 비트라인 선택 트랜지스터들(PTR1)을 포함할 수 있다.
제 2 반도체 칩(200a)은 위에서 설명한 제 1 메모리 칩(200)에 대응될 수 있다. 상기 제 2 반도체 칩(200a)은 제 2 방향으로 이격되는 나란히 배열되는 제 1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)를 포함할 수 있다. 상기 제 1 스택 구조체(ST1)은 적층된 제 1 전극층들(EL1)을 포함할 수 있다. 상기 제 2 스택 구조체(ST2)은 적층된 제 2 전극층들(EL2)을 포함할 수 있다. 제 1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)의 단부는 계단 형태를 가지며, 상기 제 1 방향(D1)으로 갈수록 상기 제 1 반도체 칩(100a)과 멀어질 수 있다. 상기 제 1 스택 구조체(ST1)의 상기 제 1 전극층들(EL1)의 단부들은 각각 제 1 셀 콘택 플러들(CC1), 제 1 도전 패턴들(VPa), 및 로직 연결 단자들(150) 등에 의해 제 1 디코더 회로부(DCR1)의 제 1 패스 트랜지스터들(PST1)과 전기적으로 연결될 수 있다. 상기 제 2 스택 구조체(ST2)의 상기 제 2 전극층들(EL2)의 단부들은 각각 제 2 셀 콘택 플러들(CC2), 제 1 도전 패턴들(VPa), 및 로직 연결 단자들(150) 등에 의해 제 2 디코더 회로부(DCR2)의 제 2 패스 트랜지스터들(PST2)과 전기적으로 연결될 수 있다.
제 1 전극층들(EL1)은 제 1 셀 관통 비아들(CTHV1)로 관통될 수 있다. 제 2 전극층들(EL2)은 제 2 셀 관통 비아들(CTHV2)로 관통될 수 있다. 제1층 비트라인들(L1BL)은 상기 제 1 및 제 2 셀 관통 비아들(CTHV1, CTHV2)과 연결될 수 있다. 제1층 비트라인들(L1BL)은 제 1 도전 패턴들(VPa), 및 로직 연결 단자들(150) 등에 의해 제 1 페이지 버퍼 회로부(PB1)의 제 1 비트라인 선택 트랜지스터들(PTR1)과 전기적으로 연결될 수 있다.
제 3 반도체 칩(300a)은 주변회로부 상에 메모리 셀 어레이가 배치되는 COP(Cell on Peri) 구조를 가질 수 있다. 구체적으로, 제 3 반도체 칩(300a)은 제 3 기판(301); 상기 제 3 기판(301) 상에서 제 1 방향(D1)을 따라 나란히 배치되는 제 3 디코더 회로부(DCR3), 제 2 페이지 버퍼 회로부(PB2) 및 제 4 디코더 회로부(DCR4); 그리고 이들 상에 배치되며 제 2 방향(D2)으로 이격되는 제 3 스택 구조체(ST3) 및 제 4 스택 구조체(ST4)를 포함할 수 있다. 상기 제 3 기판(301)은 바람직하게는 실리콘 단결정 기판이거나 SOI(silicon on insulator) 기판일 수 있다. 상기 제 3 기판(301)에는 제 3 소자분리막(301)이 배치되어 활성 영역들을 정의할 수 있다.
상기 제 3 기판(301)에는 제 3 패스 트랜지스터들(PST3), 제 4 패스 트랜지스터들(PST4) 및 제 2 비트라인 선택 트랜지스터들(PTR2)을 포함할 수 있다. 상기 제 3 기판(301)은 회로 절연막(307)으로 덮일 수 있다. 상기 회로 절연막(307)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 회로 절연막(307) 내에는 다층의 제 3 배선들(309)이 배치될 수 있다. 상기 제 3 패스 트랜지스터들(PST3)과 상기 제 3 배선들(309)의 일부는 제 3 디코더 회로부(DCR3)를 구성할 수 있다. 상기 제 4 패스 트랜지스터들(PST4)과 상기 제 3 배선들(309)의 다른 일부는 제 4 디코더 회로부(DCR4)를 구성할 수 있다. 상기 제 2 비트라인 선택 트랜지스터들(PTR2)과 상기 3 배선들(309)의 또 다른 일부는 제 2 페이지 버퍼 회로부(PB2)를 구성할 수 있다.
상기 제 3 스택 구조체(ST3)은 적층된 제 3 전극층들(EL3)을 포함할 수 있다. 상기 제 4 스택 구조체(ST4)은 적층된 제 4 전극층들(EL4)을 포함할 수 있다. 제 3 스택 구조체(ST3)와 제 4 스택 구조체(ST4)의 단부는 계단 형태를 가지며, 상기 제 1 방향(D1)으로 갈수록 상기 제 1 반도체 칩(100a)과 멀어질 수 있다. 상기 제 3 스택 구조체(ST3)의 상기 제 3 전극층들(EL3)의 단부들은 각각 제 3 셀 콘택 플러들(CC3), 제2층 전극 연결 배선(VPa_L2), 제2층 에지 관통비아(L2ETHV) 및 제 3 배선들(309)에 의해 제 3 디코더 회로부(DCR3)의 제 3 패스 트랜지스터들(PST3)에 각각 전기적으로 연결될 수 있다. 상기 제 4 스택 구조체(ST4)의 상기 제 4 전극층들(EL4)의 단부들은 각각 제 4 셀 콘택 플러들(CC4), 제2층 전극 연결 배선(VPa_L2), 제2층 에지 관통비아(L2ETHV) 및 제 3 배선들(309)에 의해 제 4 디코더 회로부(DCR4)의 제 4 패스 트랜지스터들(PST4)에 각각 전기적으로 연결될 수 있다.
제 3 전극층들(EL3)은 제 3 셀 관통 비아들(CTHV3)로 관통될 수 있다. 제 4 전극층들(EL4)은 제 4 셀 관통 비아들(CTHV4)로 관통될 수 있다. 제2층 비트라인들(L2BL)은 상기 제 3 및 제 4 셀 관통 비아들(CTHV3, CTHV4)과 연결될 수 있다. 제2층 비트라인들(L2BL)은 상기 제 3 및 제 4 셀 관통 비아들(CTHV3, CTHV4), 및 제 3 배선들(309)에 의해 제 2 페이지 버퍼 회로부(PB2)의 제 2 비트라인 선택 트랜지스터들(PTR2)과 전기적으로 연결될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 29를 참조하면, 제 1 내지 제 5 반도체 칩들(100a-500a)이 차례로 적층될 수 있다. 제 1 내지 제 5 반도체 칩들(100a-500a)은 서로 본딩될 수 있다. 제 2 및 제 3 반도체 칩들(200a, 300a)은 제 1 반도체 칩(100a)에 전기적으로 연결될 수 있다. 제 4 반도체 칩(400a)은 제 5 반도체 칩(500a)에 전기적으로 연결될 수 있다. 제 3 반도체 칩(300a)과 제 4 반도체 칩(400a) 사이에는 전기적 연결 수단이 없을 수 있다.
제 1 반도체 칩(100a)은 위에서 설명한 로직 칩(100)에 대응될 수 있다. 상기 제 1 반도체 칩(100a)은 제 1 페이지 버퍼 회로부(PB1)의 일측에 배치되는 제 1 및 제 4 디코더 회로부들(DCR1, DCR4), 그리고 제 1 페이지 버퍼 회로부(PB1)의 타측에 배치되는 제 2 및 제 3 디코더 회로부들(DCR2, DCR3)을 포함할 수 있다.
제 2 내지 제 4 반도체 칩들(200a, 300a, 400a)은 위에서 설명한 제 1 내지 제 3 메모리 칩들(200, 300, 400)에 대응될 수 있다. 제 2 반도체 칩(200a)은 제 2 방향(D2)으로 서로 이격된 제 1 및 제 2 스택 구조체들(ST1, ST2)을 포함할 수 있다. 상기 제 3 반도체 칩(300a)은 제 2 방향(D2)으로 서로 이격된 제 3 및 제 4 스택 구조체들(ST3, ST4)을 포함할 수 있다. 상기 제 4 반도체 칩(400a)은 제 2 방향(D2)으로 서로 이격된 제 5 및 제 6 스택 구조체들(ST5, ST6)을 포함할 수 있다.
제 5 반도체 칩(500a)은 도 27과 도 28을 참조하여 설명한 제 3 반도체 칩(300a)과 유사하게, COP(Cell on Peri) 구조를 가질 수 있다. 제 5 반도체 칩(500a)은 제 5 기판(501)에 배치되는 제 2 페이지 버퍼 회로부(PB2), 제 2 페이지 버퍼 회로부(PB2)의 일측에 배치되는 제 5 및 제 8 디코더 회로부들(DCR5, DCR8), 그리고 제 2 페이지 버퍼 회로부(PB2)의 타측에 배치되는 제 6 및 제 7 디코더 회로부들(DCR6, DCR7)을 포함할 수 있다. 또한 상기 반도체 칩(500a)은 상기 제 2 페이지 버퍼 회로부(PB2) 상에 배치되며 제 2 방향(D2)으로 서로 이격된 제 7 및 제 8 스택 구조체들(ST7, ST8)을 포함할 수 있다.
제 1 스택 구조체(ST1)에 포함된 제 1 전극층들(EL1)은 제 1 셀 콘택 플러그(CC1) 및 제1층 전극 연결 배선(VPa_L1)에 의해 제 1 디코더 회로부(DCR1)에 연결될 수 있다. 제 2 스택 구조체(ST2)에 포함된 제 2 전극층들(EL2)은 제 2 셀 콘택 플러그(CC2) 및 제1층 전극 연결 배선(VPa_L1)에 의해 제 2 디코더 회로부(DCR2)에 연결될 수 있다. 제 3 스택 구조체(ST3)에 포함된 제 3 전극층들(EL3)은 제 3 셀 콘택 플러그(CC3), 제2층 전극 연결 배선(VPa_L2) 및 제1층 에지 관통 비아(L1ETHV)에 의해 제 3 디코더 회로부(DCR3)에 연결될 수 있다. 제 4 스택 구조체(ST4)에 포함된 제 4 전극층들(EL4)은 제 4 셀 콘택 플러그(CC4), 제2층 전극 연결 배선(VPa_L2) 및 제1층 에지 관통 비아(L1ETHV)에 의해 제 4 디코더 회로부(DCR4)에 연결될 수 있다.
제 5 스택 구조체(ST5)에 포함된 제 5 전극층들(EL5)은 제 5 셀 콘택 플러그(CC5), 제3층 전극 연결 배선(VPa_L3), 제3층 에지 관통 비아(L3ETHV) 및 제4층 에지 관통 비아(L4ETHV)에 의해 제 5 디코더 회로부(DCR5)에 연결될 수 있다. 제 6 스택 구조체(ST6)에 포함된 제 6 전극층들(EL6)은 제 6 셀 콘택 플러그(CC6), 제3층 전극 연결 배선(VPa_L3), 제3층 에지 관통 비아(L3ETHV) 및 제4층 에지 관통 비아(L4ETHV)에 의해 제 6 디코더 회로부(DCR6)에 연결될 수 있다. 제 7 스택 구조체(ST7)에 포함된 제 7 전극층들(EL7)은 제 7 셀 콘택 플러그(CC7), 제4층 전극 연결 배선(VPa_L4), 제4층 에지 관통 비아(L4ETHV)에 의해 제 7 디코더 회로부(DCR7)에 연결될 수 있다. 제 8 스택 구조체(ST8)에 포함된 제 8 전극층들(EL8)은 제 8 셀 콘택 플러그(CC8), 제4층 전극 연결 배선(VPa_L4), 제4층 에지 관통 비아(L4ETHV)에 의해 제 8 디코더 회로부(DCR8)에 연결될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 1a 내지 도 25를 참조하여 설명한 3차원 반도체 메모리 장치에 있어서, 로직 칩(100)은 주변회로부 또는 주변회로 영역으로 명명될 수 있다. 메모리 칩들은 각각 메모리부들 또는 메모리 영역들로 명명될 수 있다.
도 1a 내지 도 25를 참조하여 설명한 3차원 반도체 메모리 장치에 있어서, 로직 칩(100)과 제 1 메모리 칩(200)은 COP 구조로 하나의 반도체 칩에 속할 수 있다. 이에 대한 일 예로 도 30 및 도 31을 참조하여 설명하기로 한다.
도 30 및 도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 30을 참조하면, 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)이 차례로 적층될 수 있다. 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)은 서로 본딩될 수 있다. 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)은 서로 전기적으로 연결될 수 있다.
제 1 반도체 칩(100a)은 도 22a를 참조하여 설명한 로직 칩(100)과 제 1 메모리 칩(200)을 포함한 구조를 가질 수 있다. 제 1 반도체 칩(100a)은 COP(Cell on Peri) 구조를 가질 수 있다. 구체적으로, 구체적으로, 제 1 반도체 칩(100a)은 제 1 기판(103a); 상기 제 1 기판(103a) 상에서 제 1 방향(D1)을 따라 나란히 배치되는 제 1 디코더 회로부(DCR1), 페이지 버퍼 회로부(PB) 및 제 3 디코더 회로부(DCR3); 그리고 이들 상에 배치되는 제 1 스택 구조체(ST1)를 포함할 수 있다. 도시하지는 않았지만, 상기 제 1 반도체 칩(100a)은 제 2 및 제 4 디코더 회로부(DCR2, DCR4) 및 제 2 스택 구조체(ST2)도 포함할 수 있다. 디코더 회로부들(DCR1-DCR4)은 회로 절연막(107a)로 덮일 수 있다.
제 2 반도체 칩(200a)과 제 3 반도체 칩(300a)은 도 22a를 참조하여 설명한 제 2 메모리 칩(300)과 제 3 메모리 칩(400)에 각각 대응될 수 있다. 상기 제 1 내지 제 3 반도체 칩들(100a, 200a, 300a)에 포함된 스택 구조체들(ST1-ST6)은 도 22a를 도시된 바와 같이 양쪽에서 리세스 영역들(RC)을 포함할 수 있다. 그러나 도 30의 제 1 내지 제 6 스택 구조체들(ST1-ST6)은 도 22a의 제 1 내지 제 6 스택 구조체들(ST1-ST6)과 반대로 뒤집힌 구조들을 가질 수 있다. 즉, 도 30의 제 1 내지 제 6 스택 구조체들(ST1-ST6)의 단부들은 계단 형태를 가질 수 있고, 제 1 내지 제 6 스택 구조체들(ST1-ST6)의 단부들의 상부면들은 제 1 방향(D1)으로 갈수록 제 1 기판(103a)과 가까워질 수 있다.
도 31의 3차원 반도체 메모리 장치에서는, 도 30의 구조에서 제 2 반도체 칩(200a)과 제 3 반도체 칩(300a)이 뒤집힐 수 있다. 그 외의 구조는 도 30과 같다.
도 30 및 도 31의 'P5' 부분을 보면, 제 1 전극층들(EL1)의 하나와 제 5 전극층들(EL5)의 하나가 공통으로 제 1 패스 트랜지스터들(PST1) 중 하나에 전기적으로 연결될 수 있음을 알 수 있다. 도 30 및 도 31의 'P6' 부분을 보면, 제 3 전극층들(EL3) 중 하나는 제 3 트랜지스터들(PST3) 중 하나에 전기적으로 연결될 수 있음을 알 수 있다. 도 30 및 도 31에서 스택 구조체들(ST1-ST6)의 연결관계는 도 22에서 제 7 및 제 8 스택 구조체들(ST7, ST8)을 제외한 것과 같다.
도 30의 3차원 반도체 메모리 장치에 있어서, 제 1 내지 제 3 반도체 칩들(100a, 200a, 300a)이 하나의 반도체 칩에 속할 수 있다. 이에 대한 일 예로 도 32를 참조하여 설명하기로 한다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 32를 참조하면, 반도체 칩(100b)은 제 1 기판(103a); 상기 제 1 기판(103a) 상에서 제 1 방향(D1)을 따라 나란히 배치되는 제 1 디코더 회로부(DCR1), 페이지 버퍼 회로부(PB) 및 제 3 디코더 회로부(DCR3)를 포함할 수 있다. 도시하지는 않았지만, 상기 반도체 칩(100b)은 제 2 및 제 4 디코더 회로부(DCR2, DCR4)도 포함할 수 있다. 상기 디코더 회로부들(DCR1-DCR4)은 회로 절연막(107a)로 덮일 수 있다. 상기 회로 절연막(107a) 상에는 제 1 스택 구조체(ST1), 제 3 스택 구조체(ST3) 및 제 5 스택 구조체(ST5)가 차례로 적층될 수 있다. 도시하지는 않았지만, 상기 회로 절연막(107a) 상에는 상기 제 1,3,5 스택 구조체들(ST1, ST3, ST5)과 각각 제 2 방향(D2)으로 이격된 제 2,4,6 스택 구조체들(ST2, ST4, ST6)이 차례로 적층될 수 있다.
상기 제 1,3,5 스택 구조체들(ST1, ST3, ST5)의 단부들은 각각 제1층, 제2층, 제3층 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV)에 의해 관통될 수 있다. 상기 제 1,3,5 스택 구조체들(ST1, ST3, ST5) 상에는 각각 제1층, 제2층, 제3층 전극 연결 배선들(VPa_L1, VPa_L2, VPa_L3)이 배치되어 제 1,3,5 셀 콘택 플러그들(CC1, CC3, CC5)과 상기 제1층, 제2층, 제3층 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV)의 일부들을 각각 연결시킬 수 있다.
셀 어레이 영역(CAR)에서 제 1,3,5 스택 구조체들(ST1, ST3, ST5)은 각각 제 1,3,5 셀 관통 비아들(CTHV1, CTHV3, CTHV5)에 의해 관통될 수 있다. 제 1,3,5 셀 관통 비아들(CTHV1, CTHV3, CTHV5)은 제 1,3,5 스택 구조체들(ST1, ST3, ST5) 상에 배치되는 제1층, 제2층, 제3층 비트라인들(L1BL, L2BL, L3BL)에 각각 연결될 수 있다.
상기 제 1,3,5 스택 구조체들(ST1, ST3, ST5) 사이에는 스택 간 절연막(STL)이 개재될 수 있다. 상기 스택 간 절연막(STL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 스택 간 절연막(STL) 내에는 연결 비아 플러그들(CVA)이 배치되어 제1층, 제2층, 제3층 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV)을 전기적으로 연결시킬 수 있다. 또한 연결 비아 플러그들(CVA)의 일부는 제 1,3,5 셀 관통 비아들(CTHV1, CTHV3, CTHV5)을 전기적으로 연결시킬 수 있다. 그 외의 구조는 도 30을 참조하여 설명한 바와 동일/유사할 수 있다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 33을 참조하면, 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)이 차례로 적층될 수 있다. 제 1 반도체 칩(100a), 제 2 반도체 칩(200a) 및 제 3 반도체 칩(300a)은 서로 본딩될 수 있다. 제 1 반도체 칩(100a)과 제 2 반도체 칩(200a)은 서로 전기적으로 연결되나 제 3 반도체 칩(300a)과는 절연될 수 있다. 서로 전기적으로 연결될 수 있다. 도 33의 상기 제 1 반도체 칩(100a)과 상기 제 2 반도체 칩(200a)은 도 31의 제 1 반도체 칩(100a)과 제 2 반도체 칩(200a)에 각각 대응되며 동일/유사한 구조 및 연결 관게를 가질 수 있다. 도 33의 상기 제 3 반도체 칩(300a)은 도 28의 제 3 반도체 칩(300a)과 동일/유사할 수 있다. 제 1 반도체 칩(100a) 및 제 3 반도체 칩(300a)은 각각 COP 구조를 가질 수 있다. 도 33은 도 31과 도 28의 조합된 예에 해당할 수 있다.
도 34는 본 발명의 실시예들에 따른 제 1 스택 구조체의 단부의 사시도이다.
도 3a 및 도 34를 참조하면, 예를 들면 제 1 스택 구조체(ST1)에 포함되는 제 1 전극층들(EL1, EL2)은 제 1 연결 영역(CNR1)에서 제 1 셀 콘택 플러그들(CC1)과 접하는 패드부들(ELPa, ELPb)을 가질 수 있다. 구체적으로 제 1 메모리 기판(201) 상에 적층된 제 1 전극층들(EL1, EL2) 중에 홀수 번째 적층된 제 1 전극층들(EL1)은 각각 제 1 패드부들(ELPa)을 가질 수 있다. 제 1 전극층들(EL1, EL2) 중에 짝수 번째 적층된 제 1 전극층들(EL1)은 각각 제 2 패드부들(ELPb)을 가질 수 있다. 상기 제 1 패드부들(ELPa)은 상기 제 2 패드부들(ELPb)과 중첩되지 않는다. 상기 제 1 패드부들(ELPa)은 상기 제 2 패드부들(ELPb)의 옆으로(제 2 방향(D2)으로) 돌출될 수 있다. 상기 제 1 패드부들(ELPa)은 상기 제 2 패드부들(ELPb)과 제 2 방향(D2)으로 단차를 가질 수 있다. 제 1 셀 콘택 플러그들(CC1)은 전극 층간절연막들(12)을 관통하여 상기 제 1 패드부들(ELPa) 및 상기 제 2 패드부들(ELPb)과 각각 접할 수 있다.
제 1 전극층들(EL1)은 제 2 연결 영역(CNR2)에서도 동일/유사한 구조한 구조를 가질 수 있다. 또한 도 1a 내지 도 33을 참조하여 설명한 3차원 반도체 메모리 장치에서 제 2 내지 제 8 전극층들(EL2-EL8)의 단부들도 이와 같은 구조를 가질 수 있다. 이와 같이 패드부들의 위치를 확보하여 셀 콘택 플러그들 간의 브릿지를 방지하고 배선 자유도를 증가시킬 수 있다. 이로써 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 34의 예에서는 홀수번째와 짝수번째 전극층들의 패드부의 위치를 달리하였으나, 3개 이상의 전극층들이 하나의 세트가 되어 제 2 방향(D2)으로 돌출되며 서로 계단 형태를 이루는 패드부들을 가질 수도 있다.
도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 35를 참조하면, 도 30에서 각 스택 구조체(ST1, ST3, ST5)에 속하는 전극층들(EL1, EL3, EL5)의 총 개수가 다를 수 있다. 예를 들면 제 3 전극층들(EL3)의 총 개수가 제 1 전극층들(EL1)의 총 개수보다 적고, 제 5 전극층들(EL5)의 총 개수보다 많을 수 있다. 이에 따라 스택 구조체(ST1, ST3, ST5)의 수직 길이(두께)도 달라질 수 있다. 예를 들면 제 3 스택 구조체(ST3)이 제 1 스택 구조체(ST1) 보다 얇고 제 5 스택 구조체(ST5) 보다 두꺼울 수 있다. 이와 유사하게 에지 관통 비아들(L1ETHV, L2ETHV, L3ETHV) 및 수직 패턴들(VS)의 수직 길이들도 달라질 수 있다. 그 외의 구성 및 연결 관계는 도 30과 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들면 도 1a 내지 도 35를 참조하여 설명된 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 서로 다른 디코더 회로부들을 포함하는 제 1 주변회로부;
    상기 제 1 주변회로부 상에 적층되는 제 1 메모리부; 및
    상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되,
    상기 제 1 메모리부는, 서로 적층되는 제 1 전극층들과 이들 사이에 개재되는 제 1 전극 층간절연막들을 포함하는 제 1 스택 구조체, 및 상기 제 1 스택 구조체의 단부를 덮는 제 1 평탄 절연막을 포함하고,
    상기 제 2 메모리부는, 서로 적층되는 제 2 전극층들과 이들 사이에 개재되는 제 2 전극 층간절연막들을 포함하는 제 2 스택 구조체, 및 상기 제 2 스택 구조체의 단부를 덮는 제 2 평탄 절연막을 포함하고,
    상기 제 1 메모리부는 상기 제 1 스택 구조체의 단부와 상기 제 1 평탄 절연막을 관통하되, 상기 제 1 전극층들과 절연되며 상기 디코더 회로부들 중 어느 하나에 전기적으로 연결되는 제 1 관통비아를 더 포함하고,
    상기 제 2 메모리부는 상기 제 2 평탄 절연막을 관통하여 상기 제 2 전극층들 중 어느 하나를 상기 제 1 관통 비아에 전기적으로 연결시키는 제 2 셀 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리부는 상기 제 1 관통 비아를 둘러싸는 제 1 관통 절연막을 더 포함하고,
    상기 제 2 메모리부는 상기 제 2 셀 콘택 플러그를 둘러싸는 제 2 콘택 절연막을 더 포함하되,
    상기 제 1 관통 절연막의 두께는 상기 제 2 콘택 절연막의 두께 보다 두꺼운 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 메모리부는 상기 제 1 관통 비아를 둘러싸는 제 1 관통 절연막을 더 포함하고,
    상기 제 1 관통 절연막은 상기 로직 칩의 상면에 평행한 제 1 방향과 평행한 제 1 두께를 가지고,
    상기 제 1 전극 층간절연막들 중 어느 하나는 상기 로직 칩의 상면에 수직한 제 2 방향과 평행한 제 2 두께를 가지고,
    상기 제 1 두께는 상기 제 2 두께와 같거나 보다 큰 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전극층들은 각각 상기 제 1 스택 구조체의 단부에서 제 1 리세스 영역들을 포함하고, 상기 제 1 리세스 영역들의 내측벽들은 서로 수직적으로 정렬되며,
    상기 제 1 스택 구조체는 상기 제 1 리세스 영역들을 각각 채우는 제 1 희생 잔여 패턴들을 더 포함하며,
    상기 제 1 관통 비아는 상기 제 1 스택 구조체의 상기 제 1 희생 잔여 패턴들을 관통하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 디코더 회로부들은 상기 제 1 주변회로부의 상면과 평행한 제 1 방향으로 서로 이격된 제 1 디코더 회로부와 제 2 디코더 회로부를 포함하되,
    상기 제 2 전극층들 중 어느 하나는 상기 제 2 셀 콘택 플러그와 상기 제 1 관통 비아를 통해 상기 제 2 디코더 회로부에 전기적으로 연결되는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 메모리부는 상기 제 1 평탄 절연막을 관통하여 상기 제 1 전극층들 중 어느 하나와 상기 제 1 디코더 회로부를 전기적으로 연결시키는 제 1 셀 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 디코더 회로부들은 상기 제 1 주변회로부의 상면과 평행하며 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 2 디코더 회로부와 나란히 배치되는 제 3 디코더 회로부를 더 포함하고,
    상기 제 1 메모리부는 상기 제 1 스택 구조체와 상기 제 2 방향으로 이격되는 제 3 스택 구조체를 더 포함하고,
    상기 제 3 스택 구조체는, 서로 적층되는 제 3 전극층들과 이들 사이에 개재되는 제 3 전극 층간절연막들을 포함하며, 상기 제 1 평탄 절연막은 연장되어 상기 제 3 스택 구조체의 단부를 덮으며
    상기 제 1 메모리부는 상기 제 1 평탄 절연막을 관통하여 상기 제 3 전극층들 중 어느 하나와 상기 제 3 디코더 회로부를 전기적으로 연결시키는 제 3 셀 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 3 스택 구조체는 상기 제 1 스택 구조체와 동일한 높이에 위치하는 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 3 스택 구조체는 상기 제 1 스택 구조체가 180도 회전된 형태를 가지는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 스택 구조체는 상기 로직 칩의 상면에 평행한 제 1 방향으로 평행한 제 1 최대폭을 가지고,
    상기 제 2 스택 구조체는 상기 제 1 방향으로 평행한 제 2 최대폭을 가지고,
    상기 제 2 최대폭은 상기 제 1 최대폭 보다 큰 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제 2 스택 구조체의 단부는 상기 제 1 스택 구조체의 단부 옆으로 돌출되는 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 디코더 회로부들은 제 1 디코더 회로부와 제 2 디코더 회로부를 포함하고,
    상기 제 2 메모리부 상에 배치되는 제 3 메모리부를 더 포함하되,
    상기 제 3 메모리부는, 서로 적층되는 제 3 전극층들과 이들 사이에 개재되는 제 3 전극 층간절연막들을 포함하는 제 3 스택 구조체, 및 상기 제 3 스택 구조체의 단부를 덮는 제 3 평탄 절연막을 포함하고,
    상기 제 3 전극층들과 상기 제 1 전극층들은 상기 제 1 디코더 회로부와 전기적으로 연결되고, 상기 제 2 전극층들은 상기 제 2 디코더 회로부와 전기적으로 연결되는 3차원 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 메모리부는 상기 제 1 전극층들을 관통하는 복수개의 제 1 수직 패턴들, 및 상기 제 1 수직 패턴들의 단부들과 각각 연결되며 서로 평행한 제 1 비트라인들을 더 포함하고,
    상기 제 2 메모리부는 상기 제 2 전극층들을 관통하는 복수개의 제 2 수직 패턴들, 및 상기 제 2 수직 패턴들의 단부들과 각각 연결되며 서로 평행한 제 2 비트라인들을 더 포함하고,
    상기 제 1 주변회로부는 페이지 버퍼 회로부들을 더 포함하고,
    상기 제 1 비트라인들은 상기 페이지 버퍼 회로부들 중 하나와 연결되고, 상기 제 2 비트라인들은 상기 페이지 버퍼 회로부들 중 상기 하나와 연결되지 않는 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 메모리부 상에 배치되는 제 3 메모리부를 더 포함하고,
    상기 제 3 메모리부는, 서로 적층되는 제 3 전극층들과 이들 사이에 개재되는 제 3 전극 층간절연막들을 포함하는 제 3 스택 구조체, 및 상기 제 3 스택 구조체의 단부를 덮는 제 3 평탄 절연막을 포함하고,
    상기 제 3 메모리부는 상기 제 3 전극층들을 관통하는 복수개의 제 3 수직 패턴들, 및 상기 제 3 수직 패턴들의 단부들과 각각 연결되며 서로 평행한 제 3 비트라인들을 더 포함하고,
    상기 제 3 비트라인들은 상기 페이지 버퍼 회로부들 중 상기 하나와 연결되는 3차원 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 제 2 메모리부 상에 배치되는 제 3 메모리부; 및
    상기 제 3 메모리부 상에 배치되는 제 2 주변회로부를 더 포함하되,
    상기 제 3 메모리부는 상기 제 1 주변회로부, 상기 제 1 메모리부 및 제 2 메모리부과 절연되되, 상기 제 2 주변회로부과 전기적으로 연결되는 3차원 반도체 메모리 장치.
  16. 서로 다른 제 1 내지 제 4 디코더 회로부들을 포함하는 주변회로부;
    상기 주변회로부 상에 배치되는 제 1 메모리부, 상기 제 1 메모리부는 상기 제 1 주변회로부의 상면에 평행한 제 1 방향으로 서로 이격된 제 1 스택 구조체와 제 2 스택 구조체를 포함하고, 상기 제 1 스택 구조체는 서로 적층된 제 1 전극층들을 포함하고, 상기 제 2 스택 구조체는 서로 적층된 제 2 전극층들을 포함하고; 및
    상기 제 1 메모리부 상에 배치되는 제 2 메모리부, 상기 제 2 메모리부는 상기 제 1 방향으로 서로 이격된 제 3 스택 구조체와 제 4 스택 구조체를 포함하고, 상기 제 3 스택 구조체는 서로 적층된 제 3 전극층들을 포함하고, 상기 제 4 스택 구조체는 서로 적층된 제 4 전극층들을 포함하고,
    상기 제 1 전극층들은 상기 제 1 디코더 회로부에 전기적으로 연결되고,
    상기 제 3 전극층들은 상기 제 3 디코더 회로부에 전기적으로 연결되는 3차원 반도체 메모리 장치.
  17. 제 1 방향으로 나란히 배치되며 서로 다른 제 1 및 제 2 디코더 회로부들을 포함하는 주변회로부;
    상기 제 1 주변회로부 상에 배치되며 제 1 스택 구조체를 포함하는 제 1 메모리 칩; 및
    상기 제 1 메모리부 상에 배치되며 제 2 스택 구조체를 포함하는 제 2 메모리부를 포함하며,
    상기 제 1 스택 구조체는 상기 제 1 디코더 회로부와 전기적으로 연결되고,
    상기 제 2 스택 구조체는 상기 제 2 디코더 회로부와 전기적으로 연결되고,
    상기 제 2 스택 구조체의 일부는 상기 제 1 스택 구조체 옆으로 돌출되는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 주변회로부는 상기 제 1 방향과 반대되는 방향으로 상기 제 1 디코더 회로부와 이격되는 제 3 디코더 회로부를 더 포함하며,
    상기 제 1 스택 구조체는 상기 제 3 디코더 회로부 상에서 제 1 리세스 영역을 가지고,
    상기 제 2 스택 구조체는 상기 제 3 디코더 회로부 상에서 제 2 리세스 영역을 가지고,
    상기 3차원 반도체 메모리 장치는,
    상기 제 2 메모리부 상에 배치되며 제 3 스택 구조체를 포함하는 제 3 메모리부;
    상기 제 3 디코더 회로부 상에서 상기 제 3 스택 구조체와 접하는 셀 콘택 플러그;
    상기 제 1 리세스 영역 안에 배치되며 상기 셀 콘택 플러그와 전기적으로 연결되는 제 1 관통 비아; 및
    상기 제 2 리세스 영역 안에 배치되며 상기 셀 콘택 플러그와 전기적으로 연결되는 제 2 관통 비아를 더 포함하는 3차원 반도체 메모리 장치.
  19. 서로 다른 제 1 내지 제 4 디코더 회로부들을 포함하는 제 1 주변회로부;
    상기 제 1 주변회로부 상에 적층되는 제 1 메모리부; 및
    상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되,
    상기 제 1 메모리부는, 서로 이격된 제 1 스택 구조체과 제 2 스택 구조체를 포함하고,
    상기 제 2 메모리부는 서로 이격된 제 3 스택 구조체와 제 4 스택 구조체를 포함하고,
    상기 제 1 스택 구조체와 상기 제 3 스택 구조체는 상기 제 1 디코더 회로부와 상기 제 3 디코더 회로부 중 적어도 하나와 중첩되고,
    상기 제 2 스택 구조체와 상기 제 4 스택 구조체는 상기 제 2 디코더 회로부와 상기 제 4 디코더 회로부 중 적어도 하나와 중첩되는 3차원 반도체 메모리 장치.
  20. 서로 다른 제 1 및 제 2 디코더 회로부들을 포함하는 주변회로부;
    상기 주변회로부 상에 적층되는 제 1 메모리부; 및
    상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되,
    상기 제 1 메모리부는, 서로 적층되는 제 1 전극층들과 이들 사이에 개재되는 제 1 전극 층간절연막들을 포함하는 제 1 스택 구조체, 상기 제 1 스택 구조체를 관통하는 복수개의 제 1 수직 패턴들, 상기 제 1 수직 패턴들과 상기 제 1 스택 구조체 사이에 개재되는 제 1 게이트 절연막 및 상기 제 1 스택 구조체의 단부를 덮는 제 1 평탄 절연막을 포함하고,
    상기 제 2 메모리부는, 서로 적층되는 제 2 전극층들과 이들 사이에 개재되는 제 2 전극 층간절연막들을 포함하는 제 2 스택 구조체, 상기 제 2 스택 구조체를 관통하는 복수개의 제 2 수직 패턴들, 상기 제 2 수직 패턴들과 상기 제 2 스택 구조체 사이에 개재되는 제 2 게이트 절연막및 상기 제 2 스택 구조체의 단부를 덮는 제 2 평탄 절연막을 포함하고,
    상기 제 1 전극층들은 상기 제 1 디코더 회로부과 전기적으로 연결되고,
    상기 제 2 전극층들은 상기 제 2 디코더 회로부과 전기적으로 연결되는 3차원 반도체 메모리 장치.
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