JP7340178B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
フラッシュメモリなどの半導体装置では、所定のデータ長であるページ単位で、データの読み出し又は書き込みのアクセスを並列に行うためのページバッファ回路を備え、ページ単位のアクセスが可能である（例えば、特許文献１を参照）。
特開２０００－１００１８１号公報
しかしながら、上述したような従来の半導体装置では、例えば、メモリセルのビット線とページバッファ回路とを半導体チップの平面上の配線により接続しているため、並列にアクセス可能なデータ長が、平面上の配線ピッチにより制限される。そのため、従来の半導体装置では、アクセスを高速化することが困難であった。
本発明は、上記問題を解決すべくなされたもので、その目的は、アクセスを高速化することができる半導体装置を提供することにある。
上記問題を解決するために、本発明の一態様は、複数のメモリセルが半導体基板の上に積層されたメモリ半導体チップと、前記メモリセルから読み出したデータ及び前記メモリセルに書き込みされるデータを保持し、保持した前記データを出力するバッファ回路を、前記複数のメモリセルのビット線の数に応じて複数備える半導体チップである平面バッファチップと、前記メモリ半導体チップの前記メモリセルのビット線と、前記平面バッファチップの前記バッファ回路とを、前記メモリ半導体チップ及び平面バッファチップの厚み方向に、電気的に接続する電気的接続構造とを備え、前記電気的接続構造は、少なくとも前記複数のメモリセルを厚み方向に貫通する貫通電極を介して前記複数のメモリセルのビット線を厚み方向に電気的に接続していることを特徴とする半導体装置である。
また、本発明の一態様は、上記の半導体装置において、前記メモリ半導体チップを厚み方向に積層したチップ積層体を備え、前記チップ積層体は、前記メモリ半導体チップの各間が前記貫通電極を介して電気的に接続されていることを特徴とする。
また、本発明の一態様は、上記の半導体装置において、前記複数のメモリセルと、選択トランジスタとがセルピラーを介して厚み方向に電気的に接続されたセルストリングを備え、前記貫通電極の周囲に複数配置された前記セルストリングの各セルピラーと前記貫通電極とが電気的に接続されていることを特徴とする。
また、本発明の一態様は、上記の半導体装置において、前記電気的接続構造は、前記メモリ半導体チップ及び前記平面バッファチップを厚み方向に貫通する前記貫通電極を介して前記メモリ半導体チップと前記平面バッファチップとの間を電気的に接続していることを特徴とする。
また、本発明の一態様は、上記の半導体装置において、前記メモリセルがＮＡＮＤ型フラッシュメモリセルであることを特徴とする。
本発明によれば、アクセスを高速化することができる。
第１の実施形態による半導体装置の一例を示す構成図である。 第１の実施形態による半導体装置の一例を示す機能ブロック図である。 第１の実施形態におけるメモリセルアレイ及び平面バッファチップの構成例を示す断面図である。 図３に示すメモリセルアレイの一部を拡大した断面図である。 第１の実施形態におけるメモリセルアレイ及び平面バッファチップの電気的接続構造を示す構成図である。 図５に示すメモリセルアレイ及び平面バッファチップの電気的接続構造を平面的に見た構成図である。 第１の実施形態における平面バッファチップが備えるバッファ回路とセンスアンプとの接続例を示す構成図である。 第１の実施形態における平面バッファチップの上に４層のビット配線層が設けられた半導体装置の構成例を示す図である。 第１の実施形態における平面バッファチップの上に２層のビット配線層が設けられた構成例を示す図である。 第２の実施形態による半導体装置の一例を示す構成図である。 第２の実施形態におけるバッファデコーダ部の一例を示す構成図である。 第２の実施形態におけるデコーダスイッチ部のＹ０線を選択する場合の構成図である。 第２の実施形態におけるデコーダスイッチ部のＸ０線を選択する場合の構成図である。 半導体装置の別の構成例を示す断面図である。 半導体装置の別の構成例を示す断面図である。 半導体装置の別の構成例を示す断面図である。
以下、本発明の一実施形態による半導体装置について図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態による半導体装置１の一例を示す構成図である。
図１に示すように、半導体装置１は、例えば、３次元（３Ｄ）ＮＡＮＤ型フラッシュメモリ装置であり、メモリ半導体チップ１０と、平面バッファチップ２０と、ＴＳＶ（Through-Silicon Via）３０とを備えている。
メモリ半導体チップ１０は、複数のメモリセル（ＮＡＮＤ型フラッシュメモリセル）ＭＣを含むメモリセルアレイ４０を備える半導体チップである。なお、メモリセルアレイ４０の詳細な構成については後述する。
平面バッファチップ２０は、メモリ半導体チップ１０のビット線（読み出し線）の数に応じた複数のバッファ回路２１を備える半導体チップである。バッファ回路２１は、メモリセルＭＣから読み出したデータ及びメモリセルＭＣに書き込みされるデータを保持する回路である。バッファ回路２１は、読み出しの際に、保持したデータを、読み出しデータとして出力する。また、バッファ回路２１は、書き込みの際に、保持したデータを、書き込みデータとして、メモリセルＭＣに出力する。
ＴＳＶ３０は、メモリ半導体チップ１０及び平面バッファチップ２０を厚み方向に貫通して、導体により接続するバンプレスの貫通電極であり、メモリセルＭＣのビット線と、バッファ回路２１とを、メモリ半導体チップ１０及び平面バッファチップ２０の厚み方向に電気的に接続する。
また、図２は、本実施形態による半導体装置１の一例を示す機能ブロック図である。
図２に示すように、半導体装置１は、アドレスデコーダ１１と、電圧生成回路１２と、制御回路１３と、平面バッファ部２００と、メモリセルアレイ４０とを備えている。
アドレスデコーダ１１は、入力されたアドレス情報をデコードして、メモリセルアレイ４０のメモリセルＭＣを選択するための制御信号を出力する。
電圧生成回路１２は、データ消去の際に必要な消去電圧、及びデータ書き込みの際に必要な書き込み電圧を生成し、生成した消去電圧及び書き込み電圧を、フラッシュメモリであるメモリセルアレイ４０に供給する。
制御回路１３は、外部からの入力に応じて、半導体装置１を制御するロジック回路である。制御回路１３は、例えば、メモリセルアレイ４０からのデータの読み出し、メモリセルアレイ４０のデータ消去、及び書き込みの制御を行う。
平面バッファ部２００は、所定のデータ長（ビット幅）のデータを一括で読み出し、又は書き込むため、所定のデータ長（ビット幅）分のバッファ回路２１を備える。本実施形態では、所定のデータ長（ビット幅）のデータを「ページ」と定義し、平面バッファ部２００は、ページデータを保持する。
なお、本実施形態におけるバッファ回路２１は、ＴＳＶ３０によって厚み方向に引き出されたメモリセルアレイ４０のビット線と接続され、平面バッファチップ２０の平面状（２次元）に複数配置されている。
次に、図３～図６を参照して、本実施形態におけるメモリセルアレイ４０の構成について説明する。
図３は、メモリセルアレイ４０及び平面バッファチップ２０の構成例を示す断面図である。図４は、図３に示すメモリセルアレイ４０の一部を拡大した断面図である。図５は、メモリセルアレイ４０及び平面バッファチップ２０の電気的接続構造を示す構成図である。図６は、図５に示すメモリセルアレイ４０及び平面バッファチップ２０の電気的接続構造を平面的に見た構成図である。
図３～図６に示すように、メモリセルアレイ４０は、メモリ半導体チップ１０の厚み方向（Ｚ軸方向）に積層された複数のゲートプレート電極（１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）を備えている。
また、メモリセルアレイ４０は、複数のメモリセルＭＣと、選択トランジスタ（ＴＲ１、ＴＲ２）とを直列に接続した複数のＮＡＮＤセルストリングＮＳを備えている。複数のＮＡＮＤセルストリングＮＳは、メモリ半導体チップ１０の面内にマトリックス状に配置されている。
ＮＡＮＤセルストリングＮＳは、例えば、ビット線とＧＮＤ（グランド）線との間に、接地用の選択トランジスタＴＲ１と、３２個のメモリセルＭＣと、データ用の選択トランジスタＴＲ２とが直列に接続されている。
３２個のメモリセルＭＣは、接地用の選択トランジスタＴＲ１とデータ用の選択トランジスタＴＲ２との間に直列に接続されており、各ゲート端子には、セルゲート信号線（ＣＧ０～ＣＧ３１）が接続され、ＣＧ０信号～ＣＧ３１信号のいずれかの信号により制御される。
接地用の選択トランジスタＴＲ１は、３２個のメモリセルＭＣと、ＧＮＤ線との間に配置されるＮＭＯＳトランジスタ（Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor））であり、ゲート端子にＳＧＳ信号線が接続され、ＳＧＳ信号により制御される。
データ用の選択トランジスタＴＲ２は、ビット線と、３２個のメモリセルＭＣとの間に配置されるＮＭＯＳトランジスタであり、ゲート端子にいずれかの信号線ＳＧＤｘ０，ＳＧＤｘ１，ＳＧＤｙ０，ＳＧＤｙ１が接続され、ＳＧＤｘ０信号，ＳＧＤｘ１信号，ＳＧＤｙ０信号，ＳＧＤｙ１信号のいずれかの信号により制御される。
なお、ＳＧＤｘ０信号，ＳＧＤｘ１信号，ＳＧＤｙ０信号，ＳＧＤｙ１信号、ＳＧＳ信号、及びＣＧ０信号～ＣＧ３１信号は、上述したアドレスデコーダ１１及び制御回路１３によって生成される。
また、接地用の選択トランジスタＴＲ１と、３２個のメモリセルＭＣと、データ用の選択トランジスタＴＲ２とのそれぞれの接続は、貫通電極であるセルピラーＣＰによって、複数のゲートプレート電極（１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）を貫通して、厚み方向（Ｚ軸方向）に接続されている。
次に、図面を参照して、本実施形態による半導体装置１の動作について説明する。
上述した図２において、半導体装置１からデータを読み出す際に、アドレス情報と、例えば、データ読み出しコマンドが半導体装置１に入力されると、まず、アドレスデコーダ１１が、入力されたアドレス情報に基づいて、読み出すメモリセルＭＣを選択するための、ＳＧＤｘ０信号，ＳＧＤｘ１信号，ＳＧＤｙ０信号，ＳＧＤｙ１信号、ＳＧＳ信号、及びＣＧ０信号～ＣＧ３１信号を生成する。
具体的には、アドレスデコーダ１１は、ＳＧＤｘ０信号，ＳＧＤｘ１信号のいずれかと、ＳＧＤｙ０信号，ＳＧＤｙ１信号のいずれかとをハイ状態（Ｈｉｇｈ状態）にし、その他をロウ状態（Ｌｏｗ状態）にすることで、ＮＡＮＤセルストリングＮＳを選択する。また、アドレスデコーダ１１は、ＣＧ０信号～ＣＧ３１信号のいずれか１つをロウ状態にし、その他をハイ状態にすることで、選択したＮＡＮＤセルストリングＮＳのうちの１つのメモリセルＭＣを選択する。
なお、選択されたメモリセルＭＣは、ゲート端子がロウ状態にされたオフ状態で、電流が流れるか否かによって、“０”又は“１”を読み出すことが可能である。メモリセルＭＣが保持する“０”又は“１”のデータは、ビット線、及びＴＳＶ３０を介して、バッファ回路２１に入力されて保持される。ここで、メモリセルアレイ４０から所定のデータ長（ビット幅）のデータが並列に読み出されて、平面バッファ部２００に保持される。
制御回路１３は、データ読み出しコマンドに応じて、平面バッファ部２００に読み出しデータを保持させるとともに、保持している読み出しデータを順次外部に出力させる。
また、半導体装置１にデータを書き込む際に、アドレス情報と、例えば、データ書き込みコマンドと、書き込みデータとが半導体装置１に入力されると、制御回路１３は、書き込みデータを、平面バッファ部２００に保持させる。そして、アドレスデコーダ１１が、入力されたアドレス情報に基づいて、読み出すメモリセルＭＣを選択するための、ＳＧＤｘ０信号，ＳＧＤｘ１信号，ＳＧＤｙ０信号，ＳＧＤｙ１信号、ＳＧＳ信号、及びＣＧ０信号～ＣＧ３１信号を生成し、制御回路１３が、電圧生成回路１２から書き込み電圧をメモリセルアレイ４０に印加させることにより、所定のデータ長（ビット幅）のデータを並列に書き込む。
次に、図３～図６を参照して、本実施形態における複数のメモリ半導体チップ１０を厚み方向に積層したチップ積層体１０Ａ及び平面バッファチップ２０の電気的接続構造について説明する。
図３、図４及び図５に示すように、本実施形態の半導体装置１は、上述したメモリ半導体チップ１０のメモリセルＭＣのビット線と、平面バッファチップ２０のバッファ回路２１とが、メモリ半導体チップ１０及び平面バッファチップ２０の厚み方向に貫通するＴＳＶ３０を介して電気的に接続された電気的接続構造を有している。
また、本実施形態の半導体装置１は、複数のメモリセルＭＣが半導体基板ＳＢの上に積層された複数のメモリ半導体チップ１０を厚み方向に積層したチップ積層体１０Ａを備えている。
半導体基板ＳＢには、例えばデコーダやストリングドライバ等が設けられている。複数のメモリセルＭＣは、この半導体基板ＳＢの上に積層されて、上述したメモリセルアレイ４０を構成している。
なお、図３及び図４は、複数のメモリ半導体チップ１０及び平面バッファチップ２０の各間が離間した状態で図示されているが、実際には、複数のメモリ半導体チップ１０及び平面バッファチップ２０の各間が直接密着した状態又は中間層（接着剤層等）を挟んで密着した状態となっている。
チップ積層体１０Ａは、複数のメモリ半導体チップ１０の各間にバンプ電極を配置することなく、複数のメモリ半導体チップ１０の各間がＴＳＶ３０を介して電気的に接続されたバンプレス構造を有している。
また、各メモリ半導体チップ１０は、ＴＳＶ３０を介して複数のメモリセルＭＣのビット線が厚み方向に電気的に接続された構造を有している。このうち、最下層に位置するメモリ半導体チップ１０では、複数のメモリセルＭＣを厚み方向に貫通した状態でＴＳＶ３０が設けられている。一方、この最下層よりも上層に位置する残りのメモリ半導体チップ１０では、複数のメモリセルＭＣ及び半導体基板ＳＢを厚み方向に貫通した状態でＴＳＶ３０が設けられている。
図３～図６に示すように、チップ積層体１０Ａは、貫通電極ＴＳＶ３０の周囲に配置された複数のＮＡＮＤセルストリングＮＳの各セルピラーＣＰとＴＳＶ３０とがビット配線層３１及びコンタクトプラグ３２を介して電気的に接続された構造を有している。すなわち、これら複数のＮＡＮＤセルストリングＮＳは、平面視で貫通電極ＴＳＶ３０の周囲を囲むように配置されると共に、この貫通電極ＴＳＶ３０とビット配線層３１及びコンタクトプラグ３２を介して並列に接続されている。
ビット配線層３１は、各メモリ半導体チップ１０の上に積層された層間絶縁層３３の層内に設けられて、ＴＳＶ３０と電気的に接続されている。コンタクトプラグ３２は、層間絶縁層３３を厚み方向に貫いた状態で、ビット配線層３１とセルピラーＣＰとの間を電気的に接続している。なお、ビット配線層３１は、コンタクトプラグ３２を介することなく、厚み方向に延長されたセルピラーＣＰと直接接続されていてもよい。
次に、図７～図９を参照して、本実施形態における平面バッファチップ２０の構成について説明する。
図７は、本実施形態における平面バッファチップ２０が備えるバッファ回路２１とセンスアンプ６０との接続例を示す構成図である。
図７に示すように、平面バッファチップ２０が備える複数のバッファ回路２１は、各バッファ回路２１の一対のビット線毎に設けられた複数のビット配線層２２（２２＿ＢＬ０、２２＿／ＢＬ０、２２＿ＢＬ１、２２＿／ＢＬ１、２２＿ＢＬ２、２２＿／ＢＬ２、２２＿ＢＬ３、２２＿／ＢＬ３）を介してセンスアンプ６０と電気的に接続されている。センスアンプ６０は、バッファ回路２１の各々に対応して設けられて、各バッファ回路２１から出力されるデータを検出して増幅させる。本例では、４層のビット配線層２２を有する。
また、図８は、本実施形態における平面バッファチップ２０の上に４層のビット配線層２２が設けられた半導体装置１の構成例を示す図である。
図８に示すように、本実施形態におけるバッファ回路２１は、ＴＳＶ３０によって厚み方向に引き出されたメモリセルアレイ４０のビット線を成すように接続され、平面バッファチップ２０の平面状（２次元）に複数配置されている。
平面バッファチップ２０の上には、各バッファ回路２１の一対のビット線毎に設けられたビット配線層２２が層間絶縁層２３を介して積層して配置されている。また、各バッファ回路２１の一対のビット線と、各バッファ回路２１に対応したビット配線層２２とは、それぞれ層間絶縁層２３を厚み方向に貫くコンタクトプラグ２４を介して電気的に接続されている。なお、図８では、層間絶縁層２３を空間として図示している。
図８では、４つのバッファ回路２１（以下、バッファ回路２１Ａ，２１Ｂ，２１Ｃ，２１Ｄとして区別する。）に対して、４層のビット配線層２２（２２＿ＢＬ０、２２＿／ＢＬ０、２２＿ＢＬ１、２２＿／ＢＬ１、２２＿ＢＬ２、２２＿／ＢＬ２、２２＿ＢＬ３、２２＿／ＢＬ３）が、平面バッファチップ２０の上に積層して配置された構成を例示している。
すなわち、最下層（１層目）の一対のビット配線層２２＿ＢＬ０、２２＿／ＢＬ０と、バッファ回路２１Ａの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、２層目の一対のビット配線層２２＿ＢＬ１、２２＿／ＢＬ１と、バッファ回路２１Ｂの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、３層目の一対のビット配線層２２＿ＢＬ２、２２＿／ＢＬ２と、バッファ回路２１Ｃの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、最上層（４層目）の一対のビット配線層２２＿ＢＬ３、２２＿／ＢＬ３と、バッファ回路２１Ｄの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、図９は、本実施形態における平面バッファチップ２０の上に２層のビット配線層２２が設けられた構成例を示す図である。なお、図９では、層間絶縁層２３を空間として図示している。
図９では、４つのバッファ回路２１（２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）に対して、２層のビット配線層２２（２２＿ＢＬ００、２２＿／ＢＬ００、２２＿ＢＬ０１、２２＿／ＢＬ０１、２２＿ＢＬ１０、２２＿／ＢＬ１０、２２＿ＢＬ１１、２２＿／ＢＬ１１）が、平面バッファチップ２０の上に積層して配置された構成を例示している。
すなわち、最下層（１層目）の一対のビット配線層２２＿ＢＬ００、２２＿／ＢＬ００と、バッファ回路２１Ａの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、一対のビット配線層２２＿ＢＬ００、２２＿／ＢＬ００と同層（１層目）に位置する一対のビット配線層２２＿ＢＬ０１、２２＿／ＢＬ０１と、バッファ回路２１Ｃの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、最上層（２層目）の一対のビット配線層２２＿ＢＬ１０、２２＿／ＢＬ１０と、バッファ回路２１Ｂの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
また、一対のビット配線層２２＿ＢＬ１０、２２＿／ＢＬ１０と同層（２層目）に位置する一対のビット配線層２２＿ＢＬ１１、２２＿／ＢＬ１１と、バッファ回路２１Ｄの一対のビット線とが、層間絶縁層２３を厚み方向に貫く一対のコンタクトプラグ２４を介して電気的に接続されている。
本実施形態の半導体装置１では、これら複数のビット配線層２２を介して平面バッファチップ２０の複数のバッファ回路２１に対してデータを同時にアクセス（読み出し及び書き込み）することが可能である。したがって、本実施形態による半導体装置１では、アクセスを高速化することができる。
また、本実施形態の半導体装置１では、これら複数のビット配線層２２を平面バッファチップ２０の上に積層して配置することで、各層のビット配線層２２のデザインルールを極端に縮小化する必要がない。
なお、本実施形態では、上述した２層や４層のビット配線層２２が配置された構成に限らず、ビット配線層２２の積層数について適宜変更することが可能であり、例えば、平面バッファチップ２０の上に８層のビット配線層２２が配置された構成とすることも可能である。また、各層に配置されるビット配線層２２の数についても、平面バッファチップ２０に配置された複数のバッファ回路２１の数に合わせて、適宜変更することが可能である。
以上説明したように、本実施形態による半導体装置１は、メモリ半導体チップ１０と、ＴＳＶ３０（電気的接続構造）とを備える。メモリ半導体チップ１０は、複数のメモリセルＭＣを備える。平面バッファチップ２０は、メモリセルＭＣから読み出したデータ及びメモリセルＭＣに書き込みされるデータを保持し、保持したデータを出力するバッファ回路２１を、複数のメモリセルＭＣのビット線の数に応じて複数備える半導体チップである。ＴＳＶ３０は、メモリ半導体チップ１０のメモリセルＭＣのビット線と、平面バッファチップ２０のバッファ回路２１とを、メモリ半導体チップ１０及び平面バッファチップ２０の厚み方向に、電気的に接続する。また、平面バッファチップ２０の上には、各バッファ回路２１のビット線と電気的に接続される複数のビット配線層２２が積層して配置されている。
これにより、本実施形態による半導体装置１は、バッファ回路２１を平面バッファチップ２０に、２次元の面状（例えば、ＸＹ平面状）に配置することができるため、より多くのメモリセルＭＣに並列にアクセス（読み出し及び書き込み）を行うことができる。そのよって、本実施形態による半導体装置１は、アクセスを高速化することができる。
例えば、従来技術では、１次元の線アクセスであったものを、本実施形態による半導体装置１では、２次元という面アクセスにすることで、アクセススピードを、例えば、１桁又は２桁向上させることができる。例えば、従来技術において、１ページの１６ＫＢ（キロバイト）を１ｍｓ（ミリ秒）で書き込むために、１６ＭＢ／ｓのスループットである。
これに対して、本実施形態による半導体装置１では、例えば、１０ページ分（１６０ＫＢ）を並列処理可能であり、スループットを１６０ＭＢ／ｓに高速化させることができる。
また、本実施形態による半導体装置１は、メモリセルＭＣのビット線と、平面バッファチップ２０のバッファ回路２１とを３次元的に厚み方向（Ｚ軸方向）に電気的に接続するため、例えば、従来技術のように、半導体チップの平面上の配線により接続する必要がなく、平面上の配線ピッチにより配線の引き回しが制限されることがない。よって、本実施形態による半導体装置１は、メモリ半導体チップ１０のチップサイズを縮小することができる。
また、本実施形態では、メモリ半導体チップ１０は、メモリセルＭＣを含む複数のゲートプレート電極（１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）が厚み方向に積層されている。ＴＳＶ３０は、積層された複数のゲートプレート電極（１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）と、平面バッファチップ２０とを電気的に接続する。
これにより、本実施形態による半導体装置１は、メモリ半導体チップ１０（メモリセルアレイ４０）が、３次元的に構成されており、メモリ半導体チップ１０のチップサイズをさらに縮小することができるとともに、アクセスをさらに高速化することができる。
また、本実施形態では、ＴＳＶ３０は、メモリ半導体チップ１０及び平面バッファチップ２０を厚み方向に貫通して、導体により接続する貫通電極である。すなわち、ＴＳＶ３０は、バンプレスの貫通電極である。
これにより、本実施形態による半導体装置１は、例えば、従来技術のバンプを用いる場合に比べて、ＴＳＶ３０のビッチを著しく縮小化することが可能であり、平面バッファチップ２０にさらに多くのバッファ回路２１を配置することが可能である。よって、本実施形態による半導体装置１は、チップサイズをさらに縮小することができるとともに、アクセスをさらに高速化することができる。
また、ＴＳＶ３０は、従来技術のバンプに比べて、半導体チップを薄くすることができるため、接続のインピーダンスを低減することができる。そのため、本実施形態による半導体装置１は、ノイズを低減してアクセスをさらに高速化することができる。
また、本実施形態による半導体装置１は、少なくとも複数のメモリセルＭＣを厚み方向に貫通するＴＳＶ３０を介して複数のメモリセルＭＣのビット線を厚み方向に電気的に接続した電気的接続構造を有している。
これにより、メモリ半導体チップ１０のＮＡＮＤセルストリングＮＳ毎に、厚み方向に電気的に接続される複数のメモリセルＭＣの数が増加した場合でも、これら複数のメモリセルＭＣの電気的な接続信頼性を確保することが可能である。
さらに、本実施形態による半導体装置１は、複数のメモリセルＭＣが半導体基板ＳＢの上に積層された複数のメモリ半導体チップ１０を厚み方向に積層したチップ積層体１０Ａにおいて、メモリ半導体チップ１０の各間がＴＳＶ３０を介して電気的に接続された電気的接続構造を有している。
これにより、チップ積層体１０Ａの厚み方向に電気的に接続される複数のメモリセルＭＣの数を増加させることが可能である。また、メモリ半導体チップ１０のＮＡＮＤセルストリングＮＳ毎に、厚み方向に電気的に接続される複数のメモリセルＭＣの数に制限（限界）がある場合でも、メモリ半導体チップ１０のＮＡＮＤセルストリングＮＳ毎に、厚み方向に積層される複数のメモリセルＭＣの電気的な接続信頼性を確保することが可能である。
ところで、例えば３ＤＮＡＮＤフラッシュメモリ装置の深孔プロセス工程では、深孔のアスペクト比（孔の直径に対する孔の深さ）に限界があり、一度に貫通できるゲートプレート電極の積層数は６４層である。このため、ゲートプレート電極の積層数が１２８層となる場合、６４層のゲートプレート電極の積層工程及び深孔工程を２回繰り返す必要がある。さらに、ゲートプレート電極の積層数が２５６層となる場合、６４層のゲートプレート電極の積層工程及び深孔工程を４回繰り返す必要がある。
また、６４層のゲートプレート電極の積層工程では、トンネル酸化膜の形成プロセス等で加熱工程が加わるため、熱の影響により微細な周辺回路を構成するトランジスタのソース／ドレインの拡散が進む。その結果、トランジスタ特性が鈍化するだけではなく、ソース／ドレインの距離を離す必要があるため、高性能な微細なトランジスタの作製が困難となる。
さらに、このような加熱工程が周辺回路のトランジスタに与える影響は、CMOS Next Array（ＣＮＡ）で周辺回路がメモリアレイの横に配置した場合も、CMOS Under Array（ＣＵＡ）で直下に配置した場合でも同等に影響を受けることなる。
一方、厚み方向に電気的に接続される複数のメモリセルの数が増加した場合、メモリセルの直列接続による抵抗の増加に伴って、メモリセルの読出し電流が著しく低下して、ランダムページアクセスのスピードが低下する。その結果、データ読出しの頭出しに時間がかかると言った問題を招く。この場合、アプリケーション側からは、直列接続のメモリセル数が２倍、４倍になることで、消去ブロックのサイズも２倍、４倍になってしまう。
さらに、ＮＡＮＤフラッシュメモリでは、新たなデータを書き換える（上書きする）際に、既に書き込まれている変更しないデータをプロテクトするため、既に消去されたブロックへのデータのコピー（引っ越し作業）が必要である。この場合も、直列接続のメモリセル数が２倍、４倍になることで、データの引っ越し作業が２倍、４倍になってしまう。
これらの問題を回避するためには、厚み方向に積層させるゲートプレート電極に対して、ある周期でビット線とソース線とを挟む方法が考えられる。例えば、６４層や１２８層を１つのＮＡＮＤメモリセル列（NAND String Unit）として、それぞれのＮＡＮＤメモリセル列にビット線とソース線を設ける。しかしながら、この場合も、新たな問題点が発生する。それは、結果的にメモリセルアレイの平面レイアウトにおいて、異なるビット線が垂直方向（厚み方向）に積層されるため、そのレイアウトが困難となる。
これに対して、本実施形態による半導体装置１では、上述したＴＳＶ３０による電気的接続構造を採用することで、このような問題を解決することが可能である。すなわち、６４層のゲートプレート電極を有するメモリ半導体チップ１０を複数作製し、複数のメモリ半導体チップ１０を厚み方向に積層したチップ積層体１０Ａを作製した後に、これら複数のメモリ半導体チップ１０を厚み方向に貫通するＴＳＶ３０を形成する。
これにより、１つのメモリ半導体チップにおいて、上述した６４層のゲートプレート電極の積層工程及び深孔工程を繰り返す必要がなくなり、加熱工程により周辺回路のトランジスタに与える熱の影響も回避できる。また、チップ積層体１０Ａを厚み方向に貫通するＴＳＶ３０によって、複数のメモリセルＭＣの直列接続による抵抗の増加も抑制できるため、ランダムページアクセスのスピードが低下したり、データの引っ越し作業が遅延したりすることも回避できる。さらに、厚み方向に電気的に接続されるメモリセルＭＣの数を増加させることが可能である。
また、本実施形態による半導体装置１は、ＴＳＶ３０の周囲に配置された複数のＮＡＮＤセルストリングＮＳの各セルピラーＣＰとＴＳＶ３０とが電気的に接続された電気的接続構造を有している。
これにより、ＴＳＶ３０を介して並列接続されるＮＡＮＤセルストリングＮＳの数を増加させることで、更なる大容量化を図ることが可能である。
ところで、信号線ＳＧｙ０，ＳＧｙ１は、他の信号線ＳＧｘ０，ＳＧｘ１やゲートプレート電極１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）と直交している。信号線ＳＧｘ０，ＳＧｘ１やゲートプレート電極１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）は、ＳｉＮのダミー層を除去して、タングステン（Ｗ）に置き換えたダマシンプロセスで作製される。一方、信号線ＳＧｙ０，ＳＧｙ１は、タングステン（Ｗ）を堆積した後に、反応性イオンエッチング（ＲＩＥ）により加工して作製される。
タングステン（Ｗ）を堆積させる厚みは、プロセスで調整可能であるが、例えば、１３０ｎｍと厚くすることによって、他のダマシンプロセスによる信号線ＳＧｘ０，ＳＧｘ１やゲートプレート電極１０－ＳＧＳ、１０－０、・・・、１０－３０、１０－３１、１０－ＳＧＤ）の厚み２０ｎｍに比べて、耐圧を上げている。これは、書き換え時にＮＡＮＤセルストリングＮＳに対して高電圧が印加されるため、ビット線とのコンタクト側にパンチスルー現象が発生することを防いでいる。
また、書き込み時には、書込み禁止のＮＡＮＤセルストリングＮＳが約１０Ｖ程度に昇圧される。このため、ＮＡＮＤセルストリングＮＳからビット線側に電荷がリーク抜けして、書き込みエラーが起こらないように、信号線ＳＧｙ０，ＳＧｙ１は、完全にカットオフする。
一方、消去時には、ＮＡＮＤセルストリングＮＳが約２０Ｖ程度に昇圧される。このとき、信号線ＳＧｙ０，ＳＧｙ１は、ビット線側にパンチスルーが発生しないためのバッファトランジスタの役目を果たす。
また、半導体基板ＳＢには、高耐圧ストリングドライバや行デコーダ等が回路等が作製されている。これらは、メモリセルアレイ４０の直下に設けたＣＵＡでも、直下に設けないＣＡＮでも、どちらの場合にも、本発明は有効である。
また、半導体基板ＳＢは、単結晶とＮＡＮＤセルストリングＮＳの底部をエピタキシャル成長させたｐ型シリコンを用いて、消去時に半導体基板ＳＢに２０Ｖを印加させるバルク消去を用いてもよい。また、ＮＡＮＤセルストリングＮＳの直下には、ＣＵＡを設け、ＮＡＮＤセルストリングＮＳは、ポリシリコン基板上に作製してもよい。
この場合、ＧＩＤＬ（Gate Induced Drain Leakage）消去を用いてもよい。ＧＩＤＬ消去は、ＮＡＮＤセルストリングＮＳを消去時に昇圧する際に、ＮＡＮＤセルストリングＮＳのソース電圧をＮＡＮＤセルストリングＮＳのソース側の選択ゲートの電圧よりも数Ｖ高くして、徐々に２０Ｖ程度まで昇圧させることによって、ＧＩＤＬ電流が発生し、ＮＡＮＤセルストリングＮＳが消去に必要な２０Ｖに昇圧される。
［第２の実施形態］
次に、図面を参照して、第２の実施形態による半導体装置１ａについて説明する。
図１０は、第２の実施形態による半導体装置１ａの一例を示す構成図である。
図１０に示すように、半導体装置１ａは、例えば、ＮＡＮＤ型フラッシュメモリ装置であり、メモリ半導体チップ１０と、デコーダ１０Ａと、平面バッファチップ２０と、ＴＳＶ３０とを備えている。なお、図１０において、上述した図１と同一の構成には同一の符号を付与して、その説明を省略する。
デコーダ１０Ａは、所定の数のメモリセルのビット線のうちから１つのバッファ回路２１を選択するバッファデコーダ部５０を備える。なお、本実施形態では、メモリ半導体チップ１０と、平面バッファチップ２０とは、デデコーダ１０Ａを経由して、ＴＳＶ３０により接続されている。デコーダ１０Ａは、メモリ半導体チップ１０内に配置されている。
次に、図１１～図１３を参照して、バッファデコーダ部５０の構成について説明する。
図１１は、本実施形態におけるバッファデコーダ部５０の一例を示す構成図である。
図１１に示すように、バッファデコーダ部５０は、Ｘバッファデコーダ５１と、Ｙバッファデコーダ５２と、デコーダスイッチ部５３とを備えている。
Ｘバッファデコーダ５１は、アドレス情報のうちの３ビットをデコードして、Ｘ０～Ｘ７の選択信号を生成する。
Ｙバッファデコーダ５２は、アドレス情報のうちのＸバッファデコーダ５１とは異なる３ビットをデコードして、Ｙ０～Ｙ７の選択信号を生成する。
デコーダスイッチ部５３は、Ｘバッファデコーダ５１が生成したＸ０～Ｘ７の選択信号と、Ｙバッファデコーダ５２が生成したＹ０～Ｙ７の選択信号との組み合わせにより、６４本のビット線のうちの１つを選択して、バッファ回路２１に接続する。
なお、本実施形態では、１つのデコーダスイッチ部５３に対して、１つのバッファ回路２１が、ＴＳＶ３０により接続される。また、６４本のビット線には、それぞれ、１つのＮＡＮＤセルストリングＮＳが接続される。
次に、図１２及び図１３を参照して、デコーダスイッチ部５３の構成について説明する。
図１２は、本実施形態におけるデコーダスイッチ部５３のＹ０線を選択する場合の構成図である。また、図１３は、本実施形態におけるデコーダスイッチ部５３のＸ０線を選択する場合の構成図である。
図１２及び図１３に示すように、デコーダスイッチ部５３は、選択スイッチ部ＳＷ１と、選択スイッチ部ＳＷ２とを備える。
選択スイッチ部ＳＷ１は、Ｘバッファデコーダ５１が生成したＸ０～Ｘ７の選択信号により制御される選択スイッチである。また、選択スイッチ部ＳＷ２は、Ｙバッファデコーダ５２が生成したＹ０～Ｙ７の選択信号により制御される選択スイッチである。
デコーダスイッチ部５３は、選択スイッチ部ＳＷ１と、選択スイッチ部ＳＷ２とのマトリクスにより、６４個のＮＡＮＤセルストリングＮＳのうちから１つを選択して、ＴＳＶ３０により、バッファ回路２１と接続する。
なお、デコーダスイッチ部５３と、各ＮＡＮＤセルストリングＮＳとの間の接続は、ＮＡＮＤセルストリングＮＳ内と同様のポリシリコン等で電気的に接続するものとする。また、選択スイッチ部ＳＷ１及び選択スイッチ部ＳＷ２は、デコーダ１０Ａ上に配置されているものとする。
以上説明したように、本実施形態による半導体装置１ａは、上述したメモリ半導体チップ１０と、平面バッファチップ２０と、ＴＳＶ３０（電気的接続構造）とを備え、さらに、バッファデコーダ部５０を備える。バッファデコーダ部５０は、所定の数（例えば、６４本）のメモリセルのビッド線のうちから１つを選択して、バッファ回路２１に接続する。
これにより、本実施形態による半導体装置１ａは、バッファ回路２１のサイズに応じて、適切な本数のビット線のうちから１つを選択して、バッファ回路２１に接続することができる。
なお、本実施形態半導体装置１ａでは、図示を省略したものの、上記半導体装置１と同様に、上述したＴＳＶ３０による電気的接続構造を採用することが可能である。また、上記半導体装置１と同様に、平面バッファチップ２０の上に、各バッファ回路２１のビット線と電気的に接続される複数のビット配線層２２を積層して配置することが可能である。
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記半導体装置１については、図１４～図１６に示すような構成とすることも可能である。
具体的に、図１４に示す半導体装置１では、複数のメモリ半導体チップ１０を厚み方向に積層したチップ積層体１０Ａにおいて、ＴＳＶ３０が最下層に位置するメモリ半導体チップ１０の複数のメモリセルＭＣを厚み方向に貫通することなく、この最下層に位置するメモリ半導体チップ１０の複数のＮＡＮＤセルストリングＮＳとビット配線層３１及びコンタクトプラグ３２を介して電気的に接続された構成となっている。
一方、図１５に示す半導体装置１では、複数のメモリ半導体チップ１０を厚み方向に積層したチップ積層体１０Ａの下方に平面バッファチップ２０が配置され、これら複数のメモリ半導体チップ１０及び平面バッファチップ２０が厚み方向に貫通するＴＳＶ３０を介して電気的に接続された構成となっている。
一方、図１６に示す半導体装置１では、図１５に示すチップ積層体１０Ａにより構成されるメモリセルアレイ４０と、このメモリセルアレイ４０を制御する制御回路１３とが、インターポーザＩＰの上に実装され、このインターポーザＩＰを介してメモリセルアレイ４０と制御回路１３とが電気的に接続された構成となっている。
なお、上記の各実施形態において、メモリ半導体チップ１０と、平面バッファチップ２０との間を、ＴＳＶ３０により接続する例を説明したが、これに限定されるものではなく、バンプなどの他の電気的接続構造によって接続するようにしてもよい。
また、上記の各実施形態において、半導体装置１（１ａ）は、フラッシュメモリ装置である例について説明したが、これに限定されるものではなく、他の半導体メモリに適用してもよい。
また、上記の各実施形態において、平面バッファチップ２０を、メモリ半導体チップ１０の上側に配置する例を説明したが、これに限定されるものではなく、メモリ半導体チップ１０の下側に配置するようにしてもよいし、平面バッファチップ２０の上下にメモリ半導体チップ１０を配置するようにしてもよい。
また、上記の第２の実施形態において、バッファデコーダ部５０は、平面バッファチップ２０とは異なる別のデコーダ１０Ａに配置する例を説明したが、平面バッファチップ２０上に、バッファ回路２１とともに配置するようにしてもよい。
また、バッファデコーダ部５０を備えずに、例えば、１つのＮＡＮＤセルストリングＮＳに対して、１つのバッファ回路２１が、ＴＳＶ３０により接続されるようにしてもよい。
１、１ａ 半導体装置
１０ メモリ半導体チップ
１０Ａ チップ積層体
１０－ＳＧＳ、１０－０、１０－３０、１０－３１、１０－ＳＧＤ ゲートプレート電極
１０Ａ デコーダ
１１ アドレスデコーダ
１２ 電圧生成回路
１３ 制御回路
２０ 平面バッファチップ
２１ バッファ回路
２２ ビット配線層
２３ 層間絶縁層
２４ コンタクトプラグ
３０ ＴＳＶ（貫通電極）
３１ ビット配線層
３２ コンタクトプラグ
３３ 層間絶縁層
４０ メモリセルアレイ
５０ バッファデコーダ部
５１ Ｘバッファデコーダ
５２ Ｙバッファデコーダ
５３ デコーダスイッチ部
６０ センスアンプ
２００ 平面バッファ部
ＣＰ セルピラー
ＭＣ メモリセル
ＮＳ ＮＡＮＤセルストリング
ＳＷ１、ＳＷ２ 選択スイッチ部
ＴＲ１、ＴＲ２ 選択トランジスタ

Claims (5)

  1. 複数のメモリセルが半導体基板の上に積層されたメモリ半導体チップと、
    前記メモリセルから読み出したデータ及び前記メモリセルに書き込みされるデータを保持し、保持した前記データを出力するバッファ回路を、前記複数のメモリセルのビット線の数に応じて複数備える半導体チップである平面バッファチップと、
    前記メモリ半導体チップの前記メモリセルのビット線と、前記平面バッファチップの前記バッファ回路とを、前記メモリ半導体チップ及び平面バッファチップの厚み方向に、電気的に接続する電気的接続構造とを備え、
    前記電気的接続構造は、少なくとも前記複数のメモリセルを厚み方向に貫通する貫通電極を介して前記複数のメモリセルのビット線を厚み方向に電気的に接続している
    ことを特徴とする半導体装置。
  2. 前記メモリ半導体チップを厚み方向に積層したチップ積層体を備え、
    前記チップ積層体は、前記メモリ半導体チップの各間が前記貫通電極を介して電気的に接続されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のメモリセルと、選択トランジスタとがセルピラーを介して厚み方向に電気的に接続されたセルストリングを備え、
    前記貫通電極の周囲に複数配置された前記セルストリングの各セルピラーと前記貫通電極とが電気的に接続されている
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記電気的接続構造は、前記メモリ半導体チップ及び前記平面バッファチップを厚み方向に貫通する前記貫通電極を介して前記メモリ半導体チップと前記平面バッファチップとの間を電気的に接続している
    ことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記メモリセルがＮＡＮＤ型フラッシュメモリセルである
    ことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
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