JP5280880B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体集積回路装置に関し、特に、マイクロプロセッサやメモリ等が集積された半導体チップを積層搭載した半導体集積回路装置において、その各半導体チップ間の信号伝送方法に関するものである。
例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の大きな特徴は、素子サイズを微細化すると動作速度の向上や消費電力の削減を実現できるというスケーリング則にある。これまで素子の微細化により、チップあたりの集積度、性能を向上させてきた。しかし、微細化が進むにつれて集積度やチップ性能の向上に鈍化傾向が現れてきた。その理由は、微細化そのものの限界、素子の速度向上で素子間の配線遅延の顕在化や素子微細化でのリーク問題で消費電力の低減が困難となってきたためである。
一方、一定規模の情報処理システムを構築する場合、１つのチップに集積できる機能に限界があるため、複数のチップの配置、そしてチップ間の接続が必須となる。これまで、チップの配置方向は水平であり、チップ間の信号の伝送距離はチップ一辺以上の長さとなる。このため、微細化によりチップあたりの動作速度が向上しても、依然としてチップ間の伝送では時間がかかるため、システム全体での速度向上が困難であった。
チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１に代表される積層チップシステムが提案されている。概要を図１（ａ）に示す。これは、半導体チップ１００の上下に別の回路チップを３次元的に積層し、チップ間を貫通ビアで接続して情報や電力を伝送する技術である。チップ内での信号の長距離配線やチップ間での信号配線をチップ直上の貫通ビアで伝送することで、チップ内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延が大幅に低減されることが期待できる。
ここで用いられる貫通ビアは、文字通りチップ表裏を貫通導体１０１が貫く構造をとっている。貫通導体１０１は、回路形成層１１１においてパッド１０２と接触し、このパッド１０２は、別のチップの貫通導体と半田バンプ１０４を介して接触している。最下層のチップは、半田バンプ１０４を介してパッケージ基板１１２等に接続される。また、貫通導体１０１の周辺には、絶縁膜１０３が形成される。チップを構成する半導体基板層１１０はほぼグランド電位となっているため、貫通導体と半導体基板層１１０が接する部分は絶縁される必要がある。
また、例えば、特許文献１には、貫通ビアのデータ信号経路にラッチ回路を挿入し、積層システム全体でパイプライン動作させ、浮遊容量をラッチ回路により分離させることで、高速なデータ伝送を実現する技術が開示されている。
特開２００６−３３０９７４号公報
高橋、他８名、"Current Status of Research and Development for Three-Dimensional Chip Stack Technology"、JAPANESE JOURNAL OF APPLIED PHYSICS、Ｖｏｌ．４０、２００１年、ｐ．３０３２−３０３７
しかしながら、前述した図１（ａ）に示されるような貫通ビアでは、一本あたりに、面積がビア円周×チップ厚さ程度、電極間距離が絶縁膜厚さ程度の浮遊容量が形成される。図１（ｂ）に、１チップあたりの貫通ビア周辺部の等価回路を示す。貫通ビアを用いて多層の積層チップに高速信号を伝送する場合、チップごとの貫通ビア浮遊容量１０６が加算されるため、この浮遊容量の影響が無視できなくなる。伝送信号の電圧が立ち上がる際、浮遊容量を充電する期間だけ信号が遅延する。立ち下がりでも同様のことが起こる。このため、高速な信号、たとえば矩形波状のクロック信号の周波数の上限が制限される。
そこで、例えば、特許文献１に示されるように、貫通ビアのデータ信号経路にラッチ回路を挿入し、積層システム全体でパイプライン動作を行わせる方式が考えられる。この方式は、積層メモリチップシステムなどのように単一の機能を有する積層チップには適している。しかし、ラッチ回路を用いてデータ信号経路をパイプライン動作する場合、データ信のスループット（すなわちクロック周期）は大きく改善される余地があるが、遅延時間（レイテンシ）はクロック周期×積層数と大きくなるため、とくにＣＰＵチップ―メモリチップの積層で、大きなレイテンシの問題として顕在化する。さらに、特許文献１では、クロック信号は依然として従来の貫通ビアを用いているため、実際には高速なクロック信号を伝送することが困難となり、前述したスループットの改善にも限界が生じ得る。
また、浮遊容量の付加は、速度だけでなく消費電力にも大きな影響を及ぼす。浮遊容量に充電される電力は、情報を伝えることなく放電される。貫通ビアが複数のメモリチップと複数のＣＰＵチップからなる積層チップシステムで共通バスとして使用されている場合、特に積層数が多くなるほど、消費電力の増大が懸念され、この共通バス（貫通ビア）においても可能な限り充放電電流を低減することが望ましい。さらに、複数のチップを積層する場合、チップごとにインタフェースの回路構成が異なる。従来はチップごとに回路構成を変更していたが、マスク数が増えたり、作製するチップの種類が増えるため、設計、製造コストの面で不利であった。
本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態による半導体集積回路装置は、互いに積層搭載され、貫通ビアによって接続された複数の半導体チップによって構成される。その各半導体チップの代表的な構造例を図２（ａ）に示し、図２（ａ）の一例となる等価回路を図２（ｂ）に示す。図２（ａ）の貫通ビア経路において、半導体チップ２００の回路形成層１１１に形成されたパッド１０２と半導体基板層１１０に形成された貫通導体１０１とは、直接、電気的に接続されておらず、トランジスタ（ここではＭＯＳトランジスタ）２１０を介して接続される。図２（ａ）の例では、パッド１０２が回路形成層１１１に形成されたメタル配線層等を介してＭＯＳトランジスタのゲートノード２０２ａに接続され、ソース・ドレインの一方のノード２０２ｂからメタル配線層等を介して貫通導体１０１に接続されている。
図２（ｂ）では、図２（ａ）のＭＯＳトランジスタ２１０が、リピータバッファ回路（インピーダンス変換回路）２０１の一部として用いられている。互いに積層された半導体チップのそれぞれにおいて、リピータバッファ回路２０１を設けることで、貫通ビア経路における浮遊容量１０６をチップごとに区切ることができ、高速なチップ間通信が実現可能となる。リピータバッファ回路２０１は、その伝送方向の仕様に応じて単方向のバッファ回路か双方向のバッファ回路で構成する。この単方向または双方向のバッファ回路は、望ましくはトライステートバッファ回路で構成するとよい。これによって、特定のバッファ回路をハイインピーダンス状態に設定することができ、例えば、貫通ビア経路内で、ある期間において使用されないその経路の一部分を分断することができ、充放電に伴う無駄な消費電力を低減することが可能となる。なお、図２（ｂ）において、パッド１０２には、所定の内部コア回路への信号を受信する入力バッファ回路１０８や、内部コア回路からの信号を送信する出力バッファ回路１０７も接続されている。
さらに、このようなリピータバッファ回路２０１に加えて、リピータバッファ回路２０１をスルーするパススイッチを設け、チップごとにリピータバッファ回路を通過させるかそのままスルーさせるかを任意に選択できるように構成してもよい。これは、例えば、リピータバッファ回路２０１の遅延時間をより短くしたいような場合に有益となる。このパススイッチは、例えばＣＭＯＳスイッチ等で構成した場合、図２（ａ）とはＭＯＳトランジスタの接続関係が異なり、貫通導体１０１がソース・ドレインの一方のノードに接続され、パッド１０２がソース・ドレインの他方のノードに接続されることになる。なお、このようなリピータバッファ回路２０１やパススイッチの状態（すなわち、リピータバッファ回路の伝送方向、スルーパス、ハイインピーダンス状態）は、外部信号等によって任意に選択できるように構成することが望ましい。これによって、例えば、半導体集積回路装置で実行するアプリケーションに応じて、適宜、通信条件が最適となるように設定することが可能となる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、貫通ビアを備え、互いに積層された半導体チップからなる半導体集積回路装置において、高速なチップ間通信が実現可能となる。
（ａ）は一般的な積層チップシステム構成例を示す断面図であり、（ｂ）は（ａ）における一本の貫通ビア経路周りの等価回路図である。 （ａ）は本発明の代表的な実施の形態による半導体集積回路装置において、その各半導体チップにおける貫通ビア周りの主要部の構造例を示す断面図であり、（ｂ）は（ａ）の等価回路図である。 （ａ）は本発明の実施の形態１による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、（ｂ）は（ａ）におけるリピータバッファ回路の詳細な構成例を示す等価回路図であり、（ｃ）は（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。 （ａ）は本発明の実施の形態２による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、（ｂ）は（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。 （ａ）は本発明の実施の形態３による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、（ｂ）は（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。 （ａ）は図５（ａ）におけるトライステートバッファ回路のシンボルを示すものであり、（ｂ）は（ａ）の詳細な構成例を示す等価回路図である。 図５（ｂ）の構成例を用いて、その各トライステートバッファ回路の設定方法の一例を示す説明図である。 （ａ）は本発明の実施の形態４による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、（ｂ）は（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。 （ａ）は本発明の実施の形態６による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、（ｂ）は（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。 （ａ）は本発明の実施の形態７による半導体集積回路装置において、その１つの半導体チップとなるＣＰＵチップの主要部の概略構成例を示す等価回路図であり、（ｂ）は他の１つの半導体チップとなるメモリチップの主要部の概略構成例を示す等価回路図である。 図１０（ａ）および図１０（ｂ）の半導体チップを積層して構成した半導体集積回路装置の一例を示す等価回路図である。 （ａ）は本発明の実施の形態５による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、（ｂ）は（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図３（ａ）は、本発明の実施の形態１による半導体集積回路装置において、その１つの半導体チップ３００あたりの主要部の概略構成例を示す等価回路図であり、図３（ｂ）は、図３（ａ）におけるリピータバッファ回路の詳細な構成例を示す等価回路図であり、図３（ｃ）は、図３（ａ）の半導体チップ３００を積層搭載した場合の貫通ビア経路を示す等価回路図である。本実施の形態１の半導体集積回路装置は、図３（ａ）に示すように、リピータバッファ回路３０１として単方向のバッファ回路３０２を用いたことが主要な特徴となっている。図３（ａ）において、パッド１０２はバッファ回路３０２の入力端子に接続され、貫通導体１０１はバッファ回路３０２の出力端子に接続されている。よって、信号は下部のパッド１０２から上部の貫通導体１０１へと伝播する。
リピータバッファ回路３０１（バッファ回路３０２）は、インピーダンス変換回路であり、バッファ回路３０２の出力インピーダンスは入力側に接続された回路のインピーダンスに依存しない。このため、縦に接続された貫通ビア経路において、半導体チップ３００ごとにリピータバッファ回路３０１を挿入することで、貫通ビア浮遊容量１０６をチップごとに分離させることができる。これにより、この貫通ビアを用いた伝送路における浮遊容量の影響が低減されるため、高速な信号を波形品質を維持した状態で伝送することができ、結果として半導体チップ間で高速な通信が行える。
単方向のバッファ回路３０２は、図３（ｂ）に示すように、例えば、２段接続のＣＭＯＳインバータ回路３０３１，３０３２などによって実現される。バッファ回路３０２の出力インピーダンスは２段目のインバータ３０３２を構成するＦＥＴの抵抗成分および浮遊容量で決定されるため、バッファ回路３０２の入力側に依存しない。結果として、入力側に接続された貫通ビアの浮遊容量１０６の影響をバッファ回路３０２で分断することができる。なお、このような構成は、図３（ｃ）において、貫通ビアを介した通信が、最下層の半導体チップ３００Ｎから最上層の半導体チップ３００１に向かう伝送方向で行われる場合に適用される。
以上、本発明の実施の形態１による半導体集積回路装置を用いることで、代表的には、半導体チップ間で高速な通信が実現可能になる。
（実施の形態２）
図４（ａ）は、本発明の実施の形態２による半導体集積回路装置において、その１つの半導体チップ４００あたりの主要部の概略構成例を示す等価回路図であり、図４（ｂ）は、図４（ａ）の半導体チップ４００を積層搭載した場合の貫通ビア経路を示す等価回路図である。本実施の形態２の半導体集積回路装置は、図４（ａ）に示すように、パッド１０２と貫通導体１０１とを接続するスイッチ付きリピータバッファ回路部４０１に、リピータバッファ回路となる単方向のバッファ回路４０２を設けると共に、このバッファ回路４０２の入出力間に並列接続されるスルーパススイッチ４０３を設けたことが主要な特徴となっている。
前述した実施の形態１で述べたように、リピータバッファ回路をすべての半導体チップに挿入することで、信号の伝送周波数（すなわちスループット）は向上する。しかし、リピータバッファ回路の動作に伴い、経路における信号伝播の遅延時間（すなわちレイテンシ）が増大する虞がある。そこで、リピータバッファ回路を通らないパススイッチを並列に接続して迂回路を構成する。このパスを使用するとビア浮遊容量が加算されるが、バッファ回路を通した分の遅延時間の増加は回避できる。浮遊容量の低減によるスループットの改善と遅延時間増加の抑制のトレードオフで貫通ビア経路における半導体チップごとのリピータバッファ回路／スルーの選択を決定する。
例えば、図４（ｂ）の例では、連続する偶数個の半導体チップ４００１，４００２，…，４００２Ｎ−１，４００２Ｎで構成した貫通ビア経路において、奇数番目の半導体チップ４００１，４００２Ｎ−１では単方向バッファ回路が選択され、偶数番目の半導体チップ４００２，４００２Ｎではスルーパススイッチが選択された状態を示している。結果として、縦列接続された貫通ビア経路において、スルーパスとリピータバッファ回路が交互に挿入された形となる。この場合、貫通ビア２個の浮遊容量がリピータバッファ間に存在するため、動作周波数はフルにリピータバッファ回路を挿入した場合と比較して、約半分となる。一方、遅延時間の増大はフルにリピータバッファ回路を挿入した場合と比較して半分で済む。実際のシステムでは、伝送すべき信号の周波数（スループット）と貫通ビア経路の遅延時間（レイテンシ）のトレードオフにより、スルーパスとリピータバッファ回路を挿入する比率を選択してチップを積層する。この最適化によって、半導体チップ間で高速な通信が実現可能になる。なお、図４（ｂ）においても、図３（ｃ）の場合と同様に最下層の半導体チップ４００２Ｎから最上層の半導体チップ４００１に向けた伝送方向での通信を想定している。
以上、本発明の実施の形態２による半導体集積回路装置を用いることで、代表的には、半導体チップ間で高速な通信が実現可能になる。
（実施の形態３）
図５（ａ）は、本発明の実施の形態３による半導体集積回路装置において、その１つの半導体チップ５００あたりの主要部の概略構成例を示す等価回路図であり、図５（ｂ）は、図５（ａ）の半導体チップ５００を積層搭載した場合の貫通ビア経路を示す等価回路図である。本実施の形態３の半導体集積回路装置は、図５（ａ）に示すように、リピータバッファ回路５０１として、一方の入力が他方の出力に接続された双方向のバッファ回路５０２，５０３を用いたことが主要な特徴となっている。バッファ回路５０２，５０３のそれぞれは、出力をハイインピーダンス状態に設定可能なトライステートバッファで構成されている。したがって、例えば、バッファ回路５０２，５０３の一方を活性化し、他方を、出力がハイインピーダンス状態となるように非活性化することで、貫通ビア経路の信号の伝送方向を選択することができる。
図６（ａ）は、図５（ａ）におけるトライステートバッファ回路のシンボルを示すものであり、図６（ｂ）は、図６（ａ）の詳細な構成例を示す等価回路図である。図６（ｂ）に示すように、トライステートバッファ回路６０１は、イネーブル端子（ＥＮ）に‘Ｈ’を入力するとバッファ回路として動作し、‘Ｌ’を入力すると、出力段の２つのＦＥＴは同時にＯＦＦとなり出力端子はハイインピーダンス状態となる。また、図５（ｂ）では、最上層から順にＮ個の半導体チップ５００１〜５００Ｎが積層搭載されている。各半導体チップにおいて、図５（ａ）に示したように２個のトライステートバッファ回路を双方向となるように配置することで、半導体チップ５００１から半導体チップ５００Ｎに向かう伝送方向と、その逆の伝送方向での通信が可能となる。この際には、その伝送方向に応じて、予めトライステートバッファ回路のイネーブル端子（ＥＮ）を設定する必要がある。仮に、トライステートバッファ回路の代わりに通常のバッファ回路で双方向接続を行った場合、例えば、各バッファ回路の駆動能力が全半導体チップに渡って同じであれば、原理的には、双方向通信を実現できる。ただし、実際には駆動能力に差が生じるため、トライステートバッファ回路を用いて、予め伝送方向を設定した上で通信を行うことが望ましい。
また、双方向となる２個のトライステートバッファ回路を、前述したように伝送方向に応じて相補的に制御するだけでなく、例えば、両方とも出力がハイインピーダンス状態となるように制御することもできる。図７は、図５（ｂ）の構成例を用いて、その各トライステートバッファ回路の設定方法の一例を示す説明図である。図７においては、上層から下層に向かって半導体チップ５００Ｊ−１，５００Ｊ，５００Ｊ＋１，…，５００Ｋ，５００Ｋ＋１，５００Ｋ＋２が積層搭載されている。半導体チップ５００Ｊ＋１〜半導体チップ５００Ｋの間は、リピータバッファ回路５０１内の一方のトライステートバッファ回路５０３が活性化（ＥＮ＝‘Ｈ’）、他方のトライステートバッファ回路５０２が非活性化（ＥＮ＝‘Ｌ’）され、半導体チップ５００Ｋから半導体チップ５００Ｊに向けた伝送方向の通信が可能となっている。一方、半導体チップ５００Ｋ＋１以下の層に配置される半導体チップと、半導体チップ５００Ｊ以上の層に配置される半導体チップでは、リピータバッファ回路５０１内の両方のトライステートバッファ回路５０２，５０３が非活性化（ＥＮ＝‘Ｌ’）される。図７では、非活性化に伴いハイインピーダンス状態のバッファ回路を点線で記してある。
このように、例えば、ある期間において半導体チップ５００Ｋから半導体チップ５００Ｊに向けて通信を行いたい場合、半導体チップ５００Ｊのリピータバッファ回路５０１以上の部分には信号を伝送する必要はない。そこで、半導体チップ５００Ｊと半導体チップ５００Ｊ−１のリピータバッファ回路５０１をハイインピーダンス状態とすることで、伝送に用いられない貫通ビアへの不要な充放電を防ぎ、貫通ビアの浮遊容量で消費する無駄な電力消費を抑止できる。また、半導体チップ５００Ｋ＋１のリピータバッファ回路５０１以下の部分にも信号を伝送する必要はないため、この部分をハイインピーダンス状態とすることで、前述した説明と同様に、無駄な消費電力を抑制できる。さらに、この半導体チップ５００Ｋ＋１のリピータバッファ回路５０１以下の部分をハイインピーダンス状態とすることで、誤動作の防止も可能になる。すなわち、仮に、半導体チップ５００Ｋ＋１のリピータバッファ回路５０１内の一方のトライステートバッファ回路５０３が活性状態とされている場合でも、半導体チップ５００Ｋからの信号伝送を遮断できる。ただし、この場合、このトライステートバッファ回路５０３の出力（入力が不定の為、出力も不定となる）が半導体チップ５００Ｋの出力バッファ回路１０７からの出力に影響を及ぼし、誤動作を引き起こす虞があるため、このトライステートバッファ回路５０３の出力もハイインピーダンス状態に設定することが望ましい。
以上、本発明の実施の形態３による半導体集積回路装置を用いることで、実施の形態１の場合と同様に、代表的には、半導体チップ間で高速な通信が実現可能になる。また、加えて、消費電力の低減が可能になる。なお、本実施の形態３の半導体集積回路装置は、前述した実施の形態２の半導体集積回路装置と組み合わせて用いることも可能である。すなわち、貫通ビア経路の一部分をスルーパスとすることで、レイテンシの向上を図ってもよい。
（実施の形態４）
図８（ａ）は、本発明の実施の形態４による半導体集積回路装置において、その１つの半導体チップ８００あたりの主要部の概略構成例を示す等価回路図であり、図８（ｂ）は、図８（ａ）の半導体チップ８００を積層搭載した場合の貫通ビア経路を示す等価回路図である。本実施の形態４の半導体集積回路装置は、図８（ａ）に示すように、ラッチ回路８０３を含む貫通ビア経路８２０と、リピータバッファ回路８０１を含む貫通ビア経路８１０とを併用して用いたことが主要な特徴となっている。
図８（ａ）において、貫通ビア経路８１０には、クロック信号が伝送され、貫通ビア経路８２０にはデータ信号が伝送される。貫通ビア経路８１０内のリピータバッファ回路８０１は、単方向のバッファ回路８０２で構成される。貫通ビア経路８２０内のラッチ回路８０３は、貫通ビア経路８１０におけるパッド１０２から入力バッファ回路１０８を介して伝送されたクロック信号を用いてラッチ動作を行う。図８（ｂ）では、図８（ａ）の半導体チップ８００を用いて、最上層から最下層に向けてＮ個の半導体チップ８００１〜８００Ｎが積層されている。ここでは、最下層の半導体チップ８００Ｎから最上層の半導体チップ８００１に向けた伝送方向での通信を想定している。
このような構成を用いると、クロック信号経路（貫通ビア経路８１０）のリピータバッファ回路８０１と、データ信号経路（貫通ビア経路８２０）のラッチ回路８０３とで、それぞれの貫通ビア経路の浮遊容量が各半導体チップ毎に分離されるので、両信号の伝送周波数を向上させることができる。すなわち、特許文献１の技術と比較して、データ信号のみならず、クロック信号の周波数も上げることができるため、スループットの向上が可能となる。なお、本実施の形態４の半導体集積回路装置は、前述した実施の形態２や実施の形態３の半導体集積回路装置と組み合わせて用いることも可能である。すなわち、貫通ビア経路の途中のリピータバッファ回路をハイピンピーダンス状態としたり、あるいはスルーパスとすることもできる。あるいは、ラッチ回路８０３の出力段にトライステートバッファ回路を挿入し、これをハイインピーダンス状態に設定することで、信号の無駄な伝送、つまり電力の消費を防ぐこともできる。
以上、本発明の実施の形態４による半導体集積回路装置を用いることで、代表的には、半導体チップ間で高速な通信が実現可能になる。
（実施の形態５）
図１２（ａ）は、本発明の実施の形態５による半導体集積回路装置において、その１つの半導体チップ１２００あたりの主要部の概略構成例を示す等価回路図であり、図１２（ｂ）は、図１２（ａ）の半導体チップ１２００を積層搭載した場合の貫通ビア経路を示す等価回路図である。本実施の形態５の半導体集積回路装置は、前述した実施の形態４の半導体集積回路装置と異なり、クロック信号とデータ信号がそれぞれリピータバッファ回路を含む貫通ビア経路を介して伝送することが主要な特徴となっている。
図１２（ａ）において、貫通ビア経路１２１０には、クロック信号が伝送され、貫通ビア経路１２２０にはデータ信号が伝送される。貫通ビア経路１２１０内のリピータバッファ回路１２０１ａは、単方向のバッファ回路１２０２ａで構成され、貫通ビア経路１２２０内のリピータバッファ回路１２０１ｂも、単方向のバッファ回路１２０２ｂで構成される。貫通ビア経路１２１０，１２２０のそれぞれのパッド１０２から入力されたクロック信号およびデータ信号は、半導体チップ１２００の内部入力インタフェース回路１２０４に入力される。内部入力インタフェース回路１２０４は、入力されたクロック信号およびデータ信号をそれぞれ入力バッファ回路１０８ａ，１０８ｂを介してラッチ回路１２０３に伝送し、ラッチ回路１２０３は、このクロック信号を用いてデータ信号のラッチを行い、所定の内部コア回路に伝送する。図１２（ｂ）では、図１２（ａ）の半導体チップ１２００を用いて、最上層から最下層に向けてＮ個の半導体チップ１２００１〜１２００Ｎが積層されている。ここでは、最下層の半導体チップ１２００Ｎから最上層の半導体チップ１２００１に向けた伝送方向での通信を想定している。
このような構成を用いると、クロック信号経路（貫通ビア経路１２１０）のリピータバッファ回路１２０１ａと、データ信号経路（貫通ビア経路１２２０）のリピータバッファ回路１２０１ｂとで、それぞれの貫通ビア経路の浮遊容量が各半導体チップ毎に分離されるので、両信号の伝送周波数を向上させることができる。さらに、前述した図８（ａ）、図８（ｂ）の構成例では、命令発行からレスポンスが返信されるまでのデータ信号の遅延時間（レイテンシ）がクロック周期×積層数であったが、図１２（ａ）、図１２（ｂ）の構成例を用いることで、このレイテンシを１回のクロック周期未満とすることが可能となる。このようなことから、スループットとレイテンシの向上が図れる。
以上、本発明の実施の形態５による半導体集積回路装置を用いることで、代表的には、半導体チップ間で高速な通信が実現可能になる。なお、本実施の形態５の半導体集積回路装置は、前述した実施の形態２や実施の形態３の半導体集積回路装置と組み合わせて用いることも可能である。すなわち、貫通ビア経路の途中のリピータバッファ回路をハイピンピーダンス状態としたり、あるいはスルーパスとすることもできる。
（実施の形態６）
図９（ａ）は、本発明の実施の形態６による半導体集積回路装置において、その１つの半導体チップあたりの主要部の概略構成例を示す等価回路図であり、図９（ｂ）は、図９（ａ）の半導体チップを積層搭載した場合の貫通ビア経路を示す等価回路図である。本実施の形態６の半導体集積回路装置は、これまでに述べたような半導体チップ毎のリピータバッファ回路の機能を外部信号を用いて選択する仕組みを示したものである。
図９（ａ）に示すように、半導体チップ９００は、高速信号を伝送する高速用貫通ビア経路９１０と、制御信号を伝送する低速用貫通ビア経路９２０といくつかの設定用回路で構成される。高速用貫通ビア経路９１０は、パッド１０２と、貫通導体１０１と、それらを接続するスイッチ付きリピータバッファ回路部９０１で構成されている。このスイッチ付きリピータバッファ回路部９０１は、実施の形態３で示した双方向となる２個のトライステートバッファ回路と、実施の形態２で示したスルーパススイッチとが並列に接続された構成となっている。各トライステートバッファ回路やスイッチに制御信号を入力することで、信号の上方向伝送、下方向伝送、遮断およびバッファを介さないスルーを選択できる。
一方、後者の低速用貫通ビア経路９２０は、パッド１０２と貫通導体１０１が直接接続されており、従来技術と同様に積層チップ全体を電気的に貫通する構成である。図９（ａ）の半導体チップ９００では、低速用貫通ビア経路９２０として４本の貫通ビア経路９２１〜９２４を備えており、スイッチ付きリピータバッファ回路部９０１に対して設定を行う設定用回路が、これらの貫通ビア経路の信号を用いて動作を行う。設定用回路は、高速用貫通ビア経路９１０の機能を指定する制御レジスタ回路９１１と、チップ固有ＩＤを生成するＩＤ生成回路９１２と、貫通ビア経路９２３を介して入力されたチップ指定ＩＤを保存するＩＤレジスタ回路９１３と、チップ固有ＩＤとチップ指定ＩＤを比較する比較回路９１４で構成される。また、図９（ｂ）においては、図９（ａ）の半導体チップ９００を用いて、最上層から最下層に向けてＮ個の半導体チップ９００１〜９００Ｎが積層されている。
次に、図９（ａ）および図９（ｂ）の構成例における詳細な動作例を説明する。ここでは、一例として半導体チップ９００２に対して設定を行う場合を想定する。まず、貫通ビア経路９２３を用いて、半導体チップ９００２のチップ固有ＩＤに一致するチップ指定ＩＤを伝送する。これにより、すべての半導体チップ９００１〜９００ＮのＩＤレジスタ回路９１３にチップ指定ＩＤがストアされる。ここで、貫通ビア経路９２４を用いてトリガ信号を入力すると、各半導体チップ９００１〜９００Ｎの比較回路９１４は、チップ固有ＩＤとストアされたチップ指定ＩＤとを比較する。一致した半導体チップ（ここでは半導体チップ９００２）では、比較回路９１４が制御レジスタ回路９１１を起動し、制御レジスタ回路９１１は、貫通ビア経路９２１を介して入力された貫通ビア機能の選択信号をラッチして、スイッチ付きリピータバッファ回路部９０１に設定を行う。同様の方法で、半導体チップ９００１〜９００Ｎのスイッチ付きリピータバッファ回路部９０１が設定され、高速用貫通ビア経路９１０の機能が設定される。なお、貫通ビア経路９２２は、設定の発行元が、比較回路９１４からの一致信号により、半導体チップ９００１〜９００Ｎのいずれかに設定が行われたことを認識するために使用される。
この構成例の利点は、まず、貫通ビア周囲の回路構成を、積層するチップ番号に依存することなく同一にできるため、マスクレイアウトなどの設計製造コストが削減できることである。また、動作中に制御信号を送り動的に貫通ビア経路の機能が変更できるため、より柔軟な積層チップシステムの構築が可能になることである。本実施の形態６では、制御信号は低速であると仮定して、電気的にすべての貫通ビアが導通した経路を用いたが、これに限定されない。例えば、図９（ａ）、図９（ｂ）の貫通ビア経路９２１〜９２４に、前述した実施の形態１のように、単方向のバッファ回路からなるリピータバッファ回路を挿入することで、より高速に高速用貫通ビア経路９１０の機能を選択することも可能である。
以上、本発明の実施の形態６による半導体集積回路装置を用いることで、代表的には、半導体チップ間で高速な通信が実現可能になる。また、貫通ビア経路の機能を適宜変更することが可能となり、半導体集積回路装置で実現するアプリケーション等に応じて、最適な通信経路を構築することが可能となる。
（実施の形態７）
図１０（ａ）は、本発明の実施の形態７による半導体集積回路装置において、その１つの半導体チップとなるＣＰＵチップ１０１０の主要部の概略構成例を示す等価回路図であり、図１０（ｂ）は、本発明の実施の形態７による半導体集積回路装置において、その１つの半導体チップとなるメモリチップ１０２０の主要部の概略構成例を示す等価回路図である。ＣＰＵチップ１０１０は、所定の演算処理を行うＣＰＵ回路１０１１と、チップ外部とＣＰＵ回路１０１１とのインタフェースを担う入力・出力インタフェース回路群１００２を備えている。メモリチップ１０２０は、入力データの保持および保持データの出力を行うメモリ回路１０２１と、チップ外部とメモリ回路１０２１とのインタフェースを担う入力・出力インタフェース回路群１００２を備えている。
ＣＰＵチップ１０１０およびメモリチップ１０２０のそれぞれは、チップ外部との間の送受信経路となる複数（ここでは４本）の貫通ビア経路１００３ａ〜１００３ｄを備える。貫通ビア経路１００３ａ〜１００３ｄのそれぞれは、リピータバッファ回路１００１として双方向となる２個のトライステートバッファ回路を含んでいる。また、入力・出力インタフェース回路群１００２は、例えば、複数（ここでは８個）のトライステートバッファ回路によって構成される。これらのトライステートバッファ回路の設定により、ＣＰＵ回路１０１１の１本の出力は、貫通ビア経路１００３ａ〜１００３ｄのいずれか１本に接続可能とされ、ＣＰＵ回路１０１１の１本の入力も、貫通ビア経路１００３ａ〜１００３ｄのいずれか１本に接続可能とされる。同様に、メモリ回路１０２１の１本の出力は、貫通ビア経路１００３ａ〜１００３ｄのいずれか１本に接続可能とされ、メモリ回路１０２１の１本の入力も、貫通ビア経路１００３ａ〜１００３ｄのいずれか１本に接続可能とされる。
なお、ここでは、ＣＰＵ回路１０１１およびメモリ回路１０２１の入力および出力を１本ずつとし、４本の貫通ビア経路を備える構成としたが、実際には、データ線やアドレス線等のビット数に応じた本数の入力および出力があり、これに応じた本数の貫通ビア経路が設けられる。また、ＣＰＵチップ１０１０やメモリチップ１０２０に含まれる各リピータバッファ回路１００１は、例えば、実施の形態５で示した制御方法で、動作開始時に伝送方向や遮断の有無が設定される。加えて、入力・出力インタフェース回路群１００２内の各トライステートバッファ回路も、例えば、実施の形態５で示した制御方法と同様にして活性状態または非活性状態が設定される。
図１１は、図１０（ａ）および図１０（ｂ）の半導体チップを積層して構成した半導体集積回路装置の一例を示す等価回路図である。図１１において、上層から下層に向かって順に２枚のＣＰＵチップ１０１０１，１０１０２が積層され、更に、その下層に向かって順に２枚のメモリチップ１０２０１，１０２０２が積層されている。ここでは、貫通ビア経路１００３ａ〜１００３ｄにより、ＣＰＵ回路チップ１０１０１がメモリチップ１０２０１と通信し、これと並行して、ＣＰＵ回路チップ１０１０２がメモリチップ１０２０２と通信する場合を想定している。
この場合、例えば、ＣＰＵチップ１０１０１におけるＣＰＵ回路１０１１の出力が貫通ビア経路１００３ａを介してメモリチップ１０２０１の入力に接続され、ＣＰＵチップ１０１０１におけるＣＰＵ回路１０１１の入力が貫通ビア経路１００３ｂを介してメモリチップ１０２０１の出力に接続されるように各種設定が行われる。また、ＣＰＵチップ１０１０２におけるＣＰＵ回路１０１１の出力が貫通ビア経路１００３ｃを介してメモリチップ１０２０２の入力に接続され、ＣＰＵチップ１０１０２におけるＣＰＵ回路１０１１の入力が貫通ビア経路１００３ｄを介してメモリチップ１０２０２の出力に接続されるように各種設定が行われる。
具体的には、図１１に示すように、実線で示した各トライステートバッファ回路が活性状態に設定され、点線で示した各トライステートバッファ回路が非活性状態に設定される。ＣＰＵチップ１０１０１とメモリチップ１０２０１の通信経路を代表に説明を行うと、まず、ＣＰＵチップ１０１０１およびメモリチップ１０２０１の入力・出力インタフェース回路群１００２において、前述したように各貫通ビア経路１００３ａ，１００３ｂに適宜接続すると共に、他の貫通ビア経路１００３ｃ，１００３ｄとは遮断する設定が行われる。また、貫通ビア経路１００３ａにおいて、ＣＰＵチップ１０１０２およびメモリチップ１０２０１のリピータバッファ回路１００１が下向きの伝送方向に設定され、貫通ビア経路１００３ｂにおいて、ＣＰＵチップ１０１０２およびメモリチップ１０２０１のリピータバッファ回路１００１が上向きの伝送方向に設定される。さらに、実施の形態３で述べたような消費電力の低減と誤動作防止を実現するため、これらの貫通ビア経路１００３ａ，１００３ｂにおける他のリピータバッファ回路１００１がハイインピーダンス状態に設定される。ここで、ＣＰＵチップ１０１０１とメモリチップ１０２０１の間に位置するＣＰＵチップ１０１０２は、入力・出力インタフェース回路群１００２によって貫通ビア経路１００３ａ，１００３ｂとの接続が遮断されているため、相互に影響を及ぼすことはない。
このＣＰＵチップ１０１０１とメモリチップ１０２０１の通信経路に伴う各種設定と同様にして、ＣＰＵチップ１０１０２とメモリチップ１０２０２の通信経路も構築される。これによって、ＣＰＵチップ１０１０１とメモリチップ１０２０１の通信経路と、ＣＰＵチップ１０１０２とメモリチップ１０２０２の通信経路とを、お互いの通信経路に影響を及ぼすことがないようにそれぞれ独立に構築することが可能となり、各通信経路の並列動作によって高性能なマルチプロセッサシステムを実現可能になる。また、図１１において、貫通ビア経路周りの回路構成（リピータバッファ回路や入力・出力インタフェース回路群）やそのレイアウト構成は、積層位置やチップの種類（ＣＰＵチップまたはメモリチップ）に依らず固定とすることもできるため、製品設計の容易化も実現可能になる。
なお、図１１において、例えば、ＣＰＵチップとメモリチップが交互に積層されるような構造とすると、より少ない本数の貫通ビア経路でマルチプロセッサシステムを実現することも可能である。ただし、例えば放熱性等の観点からは、図１１のようにＣＰＵチップとメモリチップとを偏らせて積層する方が望ましく、この場合、ＣＰＵチップとメモリチップ間の通信距離が伸びることが考えられるため、図１１のような構成例を用いることが有益となる。
以上、本発明の実施の形態７による半導体集積回路装置を用いることで、実施の形態１の場合と同様に、代表的には、半導体チップ間で高速な通信が実現可能となり、加えて、実施の形態３の場合と同様に消費電力の低減なども可能になる。そして、このような効果を兼ね備えた上で、高性能なマルチプロセッサシステムを実現可能になる。なお、本実施の形態７では、２個のＣＰＵチップと２個のメモリチップの積層構成を示したが、貫通ビア経路や入力・出力インタフェース回路群内のトライステートバッファ回路の数を増やすことで、積層数を更に増やすことも可能である。また、入力・出力インタフェース回路群内の各トライステートバッファ回路は、例えば、ＣＭＯＳスイッチ等に代替えしてもよい。さらに、本実施の形態７の半導体集積回路装置は、前述した実施の形態２の半導体集積回路装置と組み合わせて用いることも可能である。すなわち、貫通ビア経路の一部分をスルーパスとすることで、レイテンシの向上を図ってもよい。
以上、これまでに説明した各実施の形態における主要部の概略構成ならびに主な効果を簡単に纏めると以下のようになる。
縦に接続された貫通ビア経路において、半導体チップごとにリピータバッファ回路を挿入し、貫通ビアに寄生する浮遊容量をチップごとに分離させることで、高速な信号の伝送、貫通ビアでの無駄な電力消費を抑えることができる。リピータバッファ回路は、インピーダンス変換回路であり、バッファ回路の出力インピーダンスは入力側に接続された回路のインピーダンスに依存しない。このため、縦に接続された貫通ビア経路においてチップごとにリピータバッファ回路を挿入することで、貫通ビア浮遊容量をチップごとに分離させることができる。
一方、リピータバッファ回路をすべての半導体チップに挿入すると、貫通ビア経路における信号伝播の遅延時間が増大する虞がある。そこで、リピータバッファ回路を通らないパススイッチを並列に接続して迂回路を構成する。このパスを使用するとビア浮遊容量が加算されるが、バッファ回路を通した分の遅延時間の増加は回避できる。浮遊容量の低減によるスループットの改善と遅延時間増加の抑制のトレードオフで貫通ビア経路におけるチップごとのリピータバッファ回路／スルーの選択を決定する。
さらに、経路上のあるリピータバッファ回路の出力状態をハイインピーダンスにすることで、それ以降の貫通ビアには信号は伝送されない。このため、信号伝送の不要な貫通ビアでの無駄な電力消費を抑制することができる。最後に、貫通ビア経路の機能（上向きリピータバッファ、下向きリピータバッファ、スルーパスおよびハイインピーダンス状態）を外部信号により選択できるようにすることで、半導体チップの積層後または積層チップシステムの動作中に貫通ビア経路の機能を変更することができる。これにより、各システム毎に最適な通信経路を構築できる（すなわち柔軟性の向上が図れる）ことに加えて、貫通ビア周辺のインタフェース部分に関する設計、マスクもすべての半導体チップで同一とすることもできるため、開発コストが削減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本実施の形態による半導体集積回路装置は、複数の半導体チップが積層搭載されると共に、それぞれが貫通ビアによって接続された半導体製品に適用して有益な技術である。
１００，２００，３００，４００，５００，８００，９００，１２００ 半導体チップ
１０１ 貫通導体
１０２ パッド
１０３ 絶縁膜
１０４ 半田バンプ
１１０ 半導体基板層
１１１ 回路形成層
１１２ パッケージ基板
１０６ 貫通ビア浮遊容量
１０７ 出力バッファ回路
１０８，１０８ａ，１０８ｂ 入力バッファ回路
２０１，３０１，５０１，８０１，１００１，１２０１ａ，１２０１ｂ リピータバッファ回路
２０２ａ，２０２ｂ ノード
２１０ ＭＯＳトランジスタ
３０２，４０２，８０２，１２０２ａ，１２０２ｂ バッファ回路
３０３ ＣＭＯＳインバータ回路
４０１，９０１ スイッチ付きリピータバッファ回路部
４０３ スルーパススイッチ
５０２，５０３，６０１ トライステートバッファ回路
８０３，１２０３ ラッチ回路
８１０，８２０，９２１〜９２４，１００３ａ〜１００３ｄ，１２１０，１２２０ 貫通ビア経路
９１０ 高速用貫通ビア経路
９１１ 制御レジスタ回路
９１２ ＩＤ生成回路
９１３ ＩＤレジスタ回路
９１４ 比較回路
９２０ 低速用貫通ビア経路
１００２ 入力・出力インタフェース回路群
１０１０ ＣＰＵチップ
１０１１ ＣＰＵ回路
１０２０ メモリチップ
１０２１ メモリ回路
１２０４ 内部入力インタフェース回路

Claims (18)

  1. 積層搭載され、貫通ビア経路によって自身以外の半導体チップとの間で信号の伝送を行う複数の半導体チップを備え、
    前記複数の半導体チップのそれぞれは、
    前記貫通ビア経路内に位置し、回路形成面に形成された第１ノードと、
    前記貫通ビア経路内に位置し、前記回路形成面と対向する半導体基板面に形成された第２ノードと、
    前記第１ノードと前記第２ノードの間に挿入され、前記第１ノードのインピーダンスと前記第２ノードのインピーダンスを分離するバッファ回路とを有し、
    前記貫通ビア経路は、前記複数の半導体チップに信号を同時に伝送する共通バスであることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記貫通ビア経路で伝送される信号は、クロック信号であることを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記貫通ビア経路で伝送される信号は、データ信号であることを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記貫通ビア経路となる第１貫通ビア経路と第２貫通ビア経路を備え、
    前記第１貫通ビア経路で伝送される信号は、クロック信号であり、
    前記第２貫通ビア経路で伝送される信号は、データ信号であることを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記バッファ回路は、前記第１ノードを入力とし前記第２ノードを出力とするか、または前記第２ノードを入力とし前記第１ノードを出力とする単方向のバッファ回路であることを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記単方向のバッファ回路は、出力をハイインピーダンス状態に設定可能なトライステートバッファ回路であることを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記バッファ回路は、前記第１ノードを入力とし前記第２ノードを出力とする第１バッファ回路と、前記第２ノードを入力とし前記第１ノードを出力とする第２バッファ回路とからなる双方向のバッファ回路であることを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記第１バッファ回路および前記第２バッファ回路は、出力をハイインピーダンス状態に設定可能なトライステートバッファ回路であることを特徴とする半導体集積回路装置。
  9. 請求項１記載の半導体集積回路装置において、
    前記複数の半導体チップのそれぞれは、さらに、
    所定の処理を行う内部コア回路と、
    前記第１ノードと前記内部コア回路の間を接続する入力バッファ回路および／または出力バッファ回路とを有することを特徴とする半導体集積回路装置。
  10. 請求項１記載の半導体集積回路装置において、
    前記複数の半導体チップのそれぞれは、さらに、
    所定の処理を行う内部コア回路と、
    前記第２ノードと前記内部コア回路の間を接続する入力バッファ回路または出力バッファ回路とを有することを特徴とする半導体集積回路装置。
  11. 積層搭載され、貫通ビア経路によって自身以外の半導体チップとの間で信号の伝送を行う複数の半導体チップを備え、
    前記複数の半導体チップのそれぞれは、
    前記貫通ビア経路内に位置し、回路形成面に形成された第１ノードと、
    前記貫通ビア経路内に位置し、前記回路形成面と対向する半導体基板面に形成された第２ノードと、
    前記第１ノードと前記第２ノードの間に挿入され、前記第１ノードのインピーダンスと前記第２ノードのインピーダンスを分離するバッファ回路と、
    前記第１ノードと前記第２ノードの間に挿入され、オンに駆動された際に前記第１ノードと前記第２ノードを接続するスイッチ回路とを有し、
    前記貫通ビア経路は、前記複数の半導体チップに信号を同時に伝送する共通バスであることを特徴とする半導体集積回路装置。
  12. 請求項１１記載の半導体集積回路装置において、
    前記バッファ回路は、前記第１ノードを入力とし前記第２ノードを出力とするか、または前記第２ノードを入力とし前記第１ノードを出力とする単方向のバッファ回路であることを特徴とする半導体集積回路装置。
  13. 請求項１２記載の半導体集積回路装置において、
    前記単方向のバッファ回路は、出力をハイインピーダンス状態に設定可能なトライステートバッファ回路であることを特徴とする半導体集積回路装置。
  14. 請求項１１記載の半導体集積回路装置において、
    前記バッファ回路は、前記第１ノードを入力とし前記第２ノードを出力とする第１バッファ回路と、前記第２ノードを入力とし前記第１ノードを出力とする第２バッファ回路とからなる双方向のバッファ回路であることを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第１バッファ回路および前記第２バッファ回路は、出力をハイインピーダンス状態に設定可能なトライステートバッファ回路であることを特徴とする半導体集積回路装置。
  16. 積層搭載され、貫通ビア経路によって自身以外の半導体チップとの間で信号の伝送を行う複数の半導体チップを備え、
    前記複数の半導体チップのそれぞれは、
    前記貫通ビア経路内に位置し、回路形成面に形成された第１ノードと、
    前記貫通ビア経路内に位置し、前記回路形成面と対向する半導体基板面に形成された第２ノードと、
    前記第１ノードを入力とし前記第２ノードを出力とし、前記第１ノードのインピーダンスと前記第２ノードのインピーダンスを分離し、非活性状態とすることで出力をハイインピーダンス状態に設定可能な第１トライステートバッファ回路と、
    前記第２ノードを入力とし前記第１ノードを出力とし、前記第１ノードのインピーダンスと前記第２ノードのインピーダンスを分離し、非活性状態とすることで出力をハイインピーダンス状態に設定可能な第２トライステートバッファ回路と、
    前記第１および前記第２トライステートバッファ回路のそれぞれを活性状態にするか非活性状態にするかの設定情報を保持し、前記設定情報を任意に書き換えることが可能な記憶部とを有し、
    前記貫通ビア経路は、前記複数の半導体チップに信号を同時に伝送する共通バスであり、
    前記記憶部の前記設定情報に基づいて、前記貫通ビア経路の一部の区間を前記共通バスとして設定することが可能となっていることを特徴とする半導体集積回路装置。
  17. 請求項１６記載の半導体集積回路装置において、
    前記複数の半導体チップのそれぞれは、さらに、オンに駆動された際に前記第１ノードと前記第２ノードを接続するスイッチ回路を備え、
    前記記憶部は、さらに、前記設定情報として前記スイッチ回路をオンにするかオフにするかの情報を保持することを特徴とする半導体集積回路装置。
  18. 請求項１６記載の半導体集積回路装置において、
    前記複数の半導体チップのそれぞれは、設定用の貫通ビア経路を備え、前記設定用の貫通ビア経路を介して伝送された前記設定情報を取り込んで前記記憶部に保持するように構成されたことを特徴とする半導体集積回路装置。
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