JP6312377B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、複数の集積回路を積層することにより構成される装置に関する。
マイクロバンプや貫通ビアを用いて、複数の集積回路（ＬＳＩ）チップを積層する技術が知られている。しかし、複数のＬＳＩを積層した場合、放熱特性が低下するため、ＬＳＩ内部に熱がこもってしまい温度上昇してしまう。特に、積層したＬＳＩの上下同じ個所で活性化率が高い場合に、電力密度の上昇が顕著になりこの問題がより一層顕著になる。
そこで、ＬＳＩを回転させて積層する技術が知られている（特許文献１、特許文献２を参照）。
特開２０１０−１０８２０４号公報 特開２０１１−１６６０２６号公報
しかしながら、特許文献１、特許文献２に記載の技術は、ＤＲＡＭやＣＰＵプロセッサのようなロジックＬＳＩを積層する場合に関してのものであって、ＰＬＬ、ＵＳＢなど外部インターフェースのＰＨＹ、ＡＤ／ＤＡのようなアナログマクロを含んだシステムＬＳＩの積層に対して十分に考えられていなかった。
各ＬＳＩを回転して積層し、外部から各層のＬＳＩにクロックを供給する場合、各層のＰＬＬの間で、クロックの供給元からの距離が不均一になってしまう。そのため、各層のＬＳＩを同一タイミングで動作させるためには、各ＬＳＩにおいてクロックスキューをあわせる必要がある。しかし、各ＬＳＩにおけるクロック供給元からＰＬＬまでの距離が不均一なためスキュー調整が難しいという問題があった。
上記問題点に鑑み、本発明は、複数の集積回路を効率的に積層し、集積回路間のタイミング調整を容易とする技術を提供することを目的とする。
上記課題を解決するための本発明は、積層された複数の集積回路を有する半導体装置であって、
前記複数の集積回路は、信号生成手段を含む第１の集積回路と、前記信号生成手段で生成された信号が供給される複数の第２の集積回路とを含み、
積層された前記複数の第２の集積回路が前記第１の集積回路に積層され、
前記第１の集積回路と、前記複数の第２の集積回路とは、それぞれ接続手段を備え、前記接続手段を介して互いに電気的に接続され、前記第１の集積回路は前記接続手段を介して前記複数の第２の集積回路に前記信号を出力し、
前記複数の第２の集積回路のそれぞれは、コンポーネントと、前記接続手段からの前記信号を前記コンポーネントへ供給する分配器とを含み、前記接続手段と前記分配器との距離、及び、前記コンポーネントと前記分配器との距離は、前記複数の第２の集積回路の間で互いに同一であり、
前記複数の第２の集積回路は、前記接続手段を中心として互いに回転して積層されていることを特徴とする。
本発明の半導体装置によれば、複数の集積回路を効率的に積層し、集積回路間のタイミング調整が容易になる。
発明の実施形態に係る半導体装置の構成を示す図である。 発明の実施形態に係る半導体装置に含まれる集積回路のブロック図である。 発明の実施形態に係る半導体装置の構成を示す図である。 発明の実施形態に係る半導体集積に含まれる集積回路のブロック図である。 スキュー調整部の構成を示す図である。
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
［実施形態１］
図１は本発明の実施形態としての半導体装置１００を示す図である。図１において、半導体装置１００は、外部端子１０１、パッケージ基板１０２、バンプ１０３、第１の集積回路２００、第２の集積回路２１０、２２０、２３０で構成される。第１の集積回路２００は、配線層１０４、シリコン基板１０５、シリコン貫通ビア１０６、マイクロバンプ１０７を含む。また、第２の集積回路２１０、２２０、２３０は共通のレイアウト構成を備え、それぞれ、配線層１０８、シリコン基板１０９、シリコン貫通ビア１０６、マイクロバンプ１０７を含む。
外部端子１０１は、半導体装置１００と外部デバイスを接続するための接続端子である。パッケージ基板１０２は、第１の集積回路２００と外部端子１０１を接続するための配線を有する。配線層１０４は、第１の集積回路２００を接続するための配線を有する。シリコン基板１０５は、第１の集積回路２００の回路を有する。シリコン貫通ビア１０６は、上下の集積回路を電気的に接続するためのものである。マイクロバンプ１０７は、上下の集積回路間で信号の送受信を行うためのものである。配線層１０８は、第２の集積回路２１０、２２０、２３０を接続するための配線を有する。シリコン基板１０９は、第２の集積回路２１０、２２０、２３０の回路を有する。
半導体装置１００において、第１の集積回路２００の上に、３個の第２の集積回路２１０、２２０、２３０が積層される。また、第２の集積回路２１０、２２０、２３０は、後述のように、基準信号通信部を中心に、上下に隣接する集積回路の間で９０度回転した状態で積層される。本実施形態では、パッケージ基板１０２に近い側を下層として説明する。
図２は、図１における各集積回路の構成を示すブロック図である。なお、本実施形態においては、半導体装置１００を、デジタルカメラなど、画像を撮影し、メモリカード等の記録媒体に記録する撮像装置における信号処理のために用いる場合について説明する。
図２（Ａ）に示す第１の集積回路２００は、図１に示すように、パッケージ基板１０２とバンプ１０３を介して接続される。集積回路２００は、ＰＬＬ２０１、ＡＤ／ＤＡ２０２、ロジック２０３、外部インターフェース２０４、メモリコントローラ２０５、基準信号通信部２０６から構成される。
ＰＬＬ２０１は、半導体装置１００の外部に設けられた発振器から入力されたクロック信号を用いて半導体装置１００で必要とされる周波数のクロック信号を生成する信号生成部である。そして、ＰＬＬ２０１は、生成したクロックを、ＡＤ／ＤＡ２０２、ロジック２０３、外部インターフェース２０４、メモリコントローラ２０５、基準信号通信部２０６に送信する。ＡＤ／ＤＡ２０２は、半導体装置１００の外部からの信号をデジタル信号に変換し、また、外部に出力する信号をアナログ信号に変換する。ロジック２０３は、集積回路２００の全体を制御するための論理回路である。外部インターフェース２０４は、半導体装置１００の外部の装置との間でデータの送受信を行う。メモリコントローラ２０５は、半導体装置１００の外部に設けられたＤＲＡＭなどのメモリと半導体装置１００内部で生成されたデータの送受信を行う。基準信号通信部２０６は、ＰＬＬ２０１から入力されたクロック信号を、他の集積回路２１０、２２０、２３０に送信し、集積回路間を互いに接続するための接続部として機能する。
第２の集積回路２１０は、図１に示すように、下から２番目に積層される集積回路である。集積回路２１０は、基準信号通信部２１１、分配器２１２、ＣＰＵ２１３、ロジック２１４で構成される。基準信号通信部２１１は、振幅を増幅するバッファで構成され、集積回路２００の基準信号通信部２０６からクロック信号を受信する。そして、基準信号通信部２１１は、受け取ったクロックを増幅して分配器２１２に送信すると共に、集積回路２１０の上に積層された集積回路、ここでは集積回路２２０に送信する。
分配器２１２は、ＰＬＬやクロックゲートセル、信号増幅バッファで構成され、集積回路２１０が必要としている周波数のクロック信号を生成し、集積回路２１０の各コンポーネントに送信する。ＣＰＵ２１３は、図示せぬＲＯＭとＲＡＭを有し、ロジック２１４で行う処理のコマンド解析、各種設定などを行う。ロジック２１４は、画像データの処理回路や符号化回路を有し、所定の信号処理を行う。そして、ロジック２１４は、処理された画像データ等を、外部インターフェース２０４を介してメモリカードなどの、外部装置に送信する。
集積回路２２０は、図１に示すように、下から３番目に積層される集積回路である。集積回路２２０は、集積回路２１０を、基準信号通信部２１１を中心に９０度回転した状態で積層され、内部の構成は集積回路２１０と同じである。集積回路２２０は、基準信号通信部２１１を中心に回転した状態で積層されるので、基準信号通信部２１１から分配器２１２までの距離は、集積回路２１０と集積回路２２０との間で互いに同じになる。基準信号通信部２１１と分配器２１２の距離、分配器２１２とＣＰＵ２１３の距離、分配器２１２とロジック２１４の距離が、集積回路２２０と集積回路２１０との間で互いに同じになる。そのため、集積回路２１０と２２０との間でクロックを同期させるための調整が必要ない。
集積回路２３０は、図１に示すように、一番上に積層される集積回路である。集積回路２３０は、集積回路２２０を、基準信号通信部２１１を中心に９０度回転した状態で積層され、内部の構成は集積回路２１０、２２０と同じである。集積回路２３０は、基準信号通信部２１１を中心に回転した状態で積層されるので、基準信号通信部２１１から分配器２１２までの距離は、集積回路２２０と集積回路２３０との間で互いに同じになる。基準信号通信部２１１と分配器２１２の距離、分配器２１２とＣＰＵ２１３の距離、分配器２１２とロジック２１４の距離が、集積回路２３０と集積回路２２０との間で互いに同じになる。そのため、集積回路２１０、２２０と、２３０との間でクロックを同期させるための調整が必要ない。
本実施形態では、第２の集積回路を３つ積層した例を記載したが、２以上の整数でも本発明を適応でき、本発明の技術思想の範囲内において、上記実施形態に限定されるものではなく、対象となるシステム形態により適時変更されて適応するべきものである。また、図２では、集積回路を左方向に回転させた例を示したが、回転させる方向は左方向に限定されるものではなく、右方向であっても良い。また、回転させる角度も、積層される階層数や基板の形状に応じて９０度に限らず、それ以外の角度としても良い。
このように、本実施形態では、同一の回路構成（レイアウト）を持つ複数の集積回路を、基準信号の通信部を中心に所定の角度で回転させた状態で積層する。そのため、半導体装置を全く同じタイミングで制御することが可能となり、平面にマルチコアを実装した場合と同様の扱いができ、複雑なスキュー調整、タイミング調整、タイミング制御なしに容易に積層することが可能となる。
［実施形態２］
次に、第２の実施形態を説明する。図３は第２の実施形態における半導体装置３００の構成を示す図である。図３において、図１と同様の構成については同一番号を付加して説明する。本実施形態においても、パッケージ基板１０２に近い側を下層として説明する。また、半導体装置３００を、デジタルカメラなど、画像を撮影し、メモリカード等の記録媒体に記録する撮像装置における信号処理のために用いる場合について説明する。
図３において、半導体装置３００は、外部端子１０１、パッケージ基板１０２、バンプ１０３、第３の集積回路４００、第４の集積回路４１０、４２０から構成される。第３の集積回路４００は、配線層３０１、シリコン基板３０２、シリコン貫通ビア１０６、マイクロバンプ１０７を含む。また、第４の集積回路４１０、４２０は、配線層３０３、シリコン基板３０４、基準信号通信部３０５、データ通信部３０６、シリコン貫通ビア１０６、マイクロバンプ１０７を含む。
配線層３０１は、第３の集積回路４００を接続するための配線を有する。シリコン基板３０２は、第３の集積回路４００の回路を有する。配線層３０３は、第４の集積回路４１０、４２０を接続するための配線を有する。シリコン基板３０４は、第４の集積回路４１０、４２０の回路を有する。基準信号通信部３０５は、第３の集積回路４００と第４の集積回路４１０、４２０とを同期させるための基準信号を送信する。データ通信部３０６は、各集積回路の間で、基準信号以外のデータ信号を通信する。
図４は、図３における各集積回路の構成を示すブロック図である。集積回路４００は、図３に示すように、最下層に積層され、パッケージ基板１０２と接続される。集積回路４００は、ＰＬＬ４０１、ＡＤ／ＤＡ４０２、外部インターフェース４０３、メモリコントローラ４０４、基準信号通信部４０５、ＴｘＲｘ４０６、同期信号生成部４０７から構成される。
基準信号通信部４０５は、クロック信号通信部４０８、同期信号通信部４０９及びスキュー調整部から構成される。スキュー調整部については後述する。ＰＬＬ４０１は、半導体装置３００の外部に設けられた発振器から入力されたクロック信号を用いて半導体装置３００で必要とされる周波数のクロック信号を生成する信号生成部である。
ＡＤ／ＤＡ４０２は、半導体装置３００の外部との通信を行うためのアナログ、デジタル変換を行う。外部インターフェース４０３は、半導体装置３００の外部に設けられたＳＤカードやＵＳＢなどの外部インターフェースと半導体装置３００内部で生成されたデータ、或いは、後述する半導体装置３００の外部に設けられたＤＲＡＭにあるデータの送受信を行う。また、外部インターフェース４０３は、半導体装置３００の外部に設けられたセンサーからの受信データを受信し、後述するＴｘＲｘ４０６を介して他の集積回路に送信する。
メモリコントローラ４０４は、半導体装置３００の外部に設けられたＤＲＡＭと半導体装置３００内部で生成されたデータの送受信を行う。基準信号通信部４０５は、ＰＬＬ４０１からのクロックと同期信号生成部４０７からの同期信号をそれぞれ、集積回路４００の上に積層された集積回路、ここでは集積回路４１０に出力する。また、基準信号通信部４０５におけるスキュー調整部は、クロック信号と同期信号とを遅延させ、ＡＤ／ＤＡ４０２、外部インターフェース４０３、メモリコントローラ４０４、基準信号通信部４０５、ＴｘＲｘ４０６、同期信号生成部４０７に送信する。
ＴｘＲｘ４０６は、上位階層とデータの送受信を行うためのブロックで、ＰＣＩＥｘｐｒｅｓｓやＬＶＤＳやＳｕｂＬＶＤＳなどの差動インターフェースで送受信可能なもので構成されてもよいし、ＰＩＰＥのようなシングルエンドで送受信可能なもので構成されてもよい。同期信号生成部４０７は、映像の水平、垂直同期タイミング信号や、符号化開始タイミング信号など上位層に設けられた後述するカメラ信号処理部４１６や符号化処理部４１７が必要とする同期信号を生成し、基準信号通信部４０５を介して、上位の集積回路４１０、４２０が同じタイミングで受信するように送信される。
図５は、基準信号通信部４０５におけるスキュー調整部の構成を示す図である。図５において、ＰＬＬ４０１からのクロックが遅延回路としてのバッファ５０１に入力され、同期信号生成部４０７からの同期信号が遅延回路としてのバッファ５０６に入力される。バッファ５０２、５０３はそれぞれ入力されたクロックを所定期間遅延させて出力する。選択部５０４、５０５は、制御部５１１からの選択信号に従い、入力されたクロック、及び、各バッファからのクロックのうちの一つを選択して出力する。選択部５０４は、集積回路４１０に出力するためのクロックを選択し、選択部５０５は、集積回路４２０に出力するためのクロックを選択する。本実施形態では、例えば、各バッファ５０１−５０３はそれぞれ、数ピコ秒分の遅延時間を持つ。
また、バッファ５０７、５０８はそれぞれ入力された同期信号を所定期間遅延させて出力する。選択部５０９、５１０は、制御部５１１からの選択信号に従い、入力された同期信号、及び、各バッファからの同期信号のうちの一つを選択して出力する。選択部５０９は、集積回路４１０に出力するための同期信号を選択し、選択部５１０は、集積回路４２０に出力するための同期信号を選択する。本実施形態では、例えば、各バッファ５０６−５０８はそれぞれ、数ピコ秒分の遅延時間を持つ。
制御部５１１は、各集積回路４１０、４２０の積層位置に基づいて、クロックと同期信号の遅延量を決定し、決定した遅延量に応じたクロックと同期信号を選択するように、選択信号を出力する。例えば、本実施形態では、集積回路４１０に対しては、バッファ５０２、５０７の出力を選択し、集積回路４２０に対しては、バッファ５０１、５０６の出力を選択するものとする。このように、クロックと同期信号の供給元からの距離に応じて、クロックと同期信号の遅延量を決める。具体的には、上位の階層になるほど、遅延量が短くなるようにする。
そして、それぞれの集積回路４１０、４２０に対応してスキュー調整したクロックと同期信号を、クロック信号通信部４０８と同期信号通信部４０９により集積回路４１０、４２０に出力する。即ち、集積回路４１０に対しては、バッファ５０２からのクロックとバッファ５０７からの同期信号が出力され、集積回路４２０に対しては、バッファ５０１からのクロックとバッファ５０６からの同期信号が出力される。
集積回路４１０は、図３に示すように、下から２番目に積層される。集積回路４１０は、ＴｘＲｘ４０６、基準信号通信部４１１、分配器４１４、ＣＰＵ４１５、カメラ信号処理部４１６、符号化処理部４１７から構成される。基準信号通信部４１１は、クロック信号通信部４１２、同期信号通信部４１３及び、スキュー調整部から構成される。スキュー調整部は、クロック信号通信部４１２が受け取ったクロックと、同期信号通信部４１３が受け取った同期信号をそれぞれ、決められた期間遅延させて、分配器４１４に送信する。ここで、集積回路４１０の基準信号通信部４１１におけるスキュー調整部は、図５と同様の構成にすることが可能である。また、スキュー調整量（遅延量）については、別途各集積回路において測定した結果に基づいて決めることが可能である。また、スキュー調整の必要が無い場合は、基準信号通信部４１１が受けたクロックと同期信号をそのまま分配器４１４に送る。
分配器４１４は、ＰＬＬやクロックゲートセル、信号増幅バッファで構成され、集積回路４１０が必要としている周波数のクロック信号と同期信号を生成し、送信する。ＣＰＵ４１５は、図示せぬＲＯＭとＲＡＭを有し、集積回路４１０で行う処理のコマンド解析、各種設定などを行う。カメラ信号処理部４１６は、外部インターフェース４０３から入力されたセンサー信号を、ＴｘＲｘ４０６を介して受信し、輝度、色差信号の生成、ガンマ処理などの信号処理を施し、ＴｘＲｘ４０６とメモリコントローラ４０４を介して半導体装置３００の外部に設けられたＤＲＡＭにデータを送信する。
また、カメラ信号処理部４１６は、集積回路４２０にも設けられ、これらは、分配器４１４から送信された同期信号を用いて同じタイミングで処理を行う。具体的には、外部インターフェース４０３で２ライン分の画像を不図示の撮像部から取りこんで記憶し、ＴｘＲｘ４０６を介して集積回路４１０と集積回路４２０とに送信する。ここでは、撮像部から送られる各画面の画像について、１ラインおきに集積回路４１０と４２０とに交互に送信する。カメラ信号処理部４１６は、分配器４１４から送信された同じタイミングの同期信号を用いて、同時に信号処理を行う。
メモリコントローラ４０４、ＴｘＲｘ４０６を介して、半導体装置３００の外部に設けられたＤＲＡＭから、カメラ信号処理部４１６が送信した信号処理後のデータを受信する。符号化処理部４１７は、受信された画像データに対し、動き探索、動き補償、量子化、エントロピー符号化などの符号化処理を行い、ＴｘＲｘ４０６、メモリコントローラ４０４を介して、半導体装置３００の外部に設けられたＤＲＡＭに送信する。
また、符号化処理部４１７は、集積回路４２０にも設けられ、これらは、分配器４１４から送信された同期信号を用いて同じタイミングで処理を行う。具体的には、半導体装置３００の外部に設けられたＤＲＡＭにためられたフレームデータを、奇数フレームは集積回路４１０、偶数フレームは集積回路４２０、というように、分配器４１４から送信された同じタイミングの同期信号を用いて、同時に符号化処理を行うようなケースが考えられる。
集積回路４２０は、図３に示す様に、一番上に積層される集積回路である。集積回路４２０は、集積回路４１０を、基準信号通信部４１１を中心に９０度回転した状態で積層され、内部の構成は集積回路４１０と同じである。集積回路４２０は、基準信号通信部４１１を中心に回転した状態で積層しているので、基準信号通信部４１１から分配器４１４までの距離は、集積回路４１０と集積回路４２０とで同じになる。これによって、集積回路４２０と集積回路４１０で、基準信号通信部４１１と分配器４１４の間のタイミング、分配器４１４とＣＰＵ４１５のタイミング、分配器４１４とカメラ信号処理部４１６の間のタイミング、分配器４１４と符号化処理部４１７のタイミングが全く同じになるので、タイミング調整なくそのまま同じものを積層することができる。
［実施形態３］
本実施形態では、基準信号通信部４１１が基準信号を送信する際に、出力先の層の動作電圧に応じてスキュー調整を行う場合に関して説明する。積層された各層の集積回路は、どの電圧で動作できるかを示す情報を有し、この情報に応じて、基準信号通信部４１１が有するスキュー調整部によりスキュー調整を行う。
集積回路においては、製造時のばらつきにより、それぞれ最適な動作電圧が異なる。本実施形態では、各集積回路４１０、４２０に対し、予め最適な動作電圧が設定されている。設定された動作電圧の値は、例えば、製造工程において、ヒューズなどの状態で焼き込まれる。集積回路１００における基準信号通信部４０５は、各集積回路４１０、４２０のＣＰＵと通信を行い、各集積回路における動作電圧の情報を取得する。そして、基準信号通信部４０５におけるスキュー調整部は、各集積回路における動作電圧に基づいて、クロックと同期信号との位相を調整し、各層に出力する。
例えば、本実施形態では、１．２ｖを中心として±０．０５ｖ刻みで各層の動作電圧が設定される。
そして、スキュー調整部において、制御部５１１は、各集積回路４１０、４２０の動作電圧に基づいて、クロックと同期信号の遅延量を決定し、決定した遅延量に応じたクロックと同期信号を選択するように、選択信号を出力する。例えば、動作電圧が低い方がクロックの遅延量が少ないので、各層の動作電圧の差に基づいて、動作電圧が低い方の集積回路に対して出力するクロックの遅延量が大きくなるように、集積回路の動作電圧に応じて、クロックと同期信号の遅延量を決める。
以上、説明したように、積層された各層の集積回路がどの電圧で動作するかに応じて、基準信号のスキュー調整を行うことで、半導体装置を全く同じタイミングで制御することが可能となり、平面にマルチコアを実装した場合と同様の扱いができ、複雑なスキュー調整、タイミング調整、タイミング制御なしに容易に積層することが可能となる。
なお、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるものではなく、対象となる回路形態により適時変更されて適応するべきものである。

Claims (7)

  1. 積層された複数の集積回路を有する半導体装置であって、
    前記複数の集積回路は、信号生成手段を含む第１の集積回路と、前記信号生成手段で生成された信号が供給される複数の第２の集積回路とを含み、
    積層された前記複数の第２の集積回路が前記第１の集積回路に積層され、
    前記第１の集積回路と、前記複数の第２の集積回路とは、それぞれ接続手段を備え、前記接続手段を介して互いに電気的に接続され、前記第１の集積回路は前記接続手段を介して前記複数の第２の集積回路に前記信号を出力し、
    前記複数の第２の集積回路のそれぞれは、コンポーネントと、前記接続手段からの前記信号を前記コンポーネントへ供給する分配器とを含み、前記接続手段と前記分配器との距離、及び、前記コンポーネントと前記分配器との距離は、前記複数の第２の集積回路の間で互いに同一であり、
    前記複数の第２の集積回路は、前記接続手段を中心として互いに回転して積層されていることを特徴とする半導体装置。
  2. 前記信号はクロック信号及び同期信号の少なくともいずれかであることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第２の集積回路は、複数の前記コンポーネントと前記分配器に関して共通のレイアウトを有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記接続手段は、前記信号を遅延させる遅延手段を備え、
    前記接続手段は、前記遅延手段により、前記第２の集積回路の積層位置に応じて、前記信号を遅延させて前記複数の第２の集積回路に出力することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記接続手段は、前記第１の集積回路に対する前記第２の集積回路の積層位置が近いほど遅延時間が長くなるように、前記遅延手段により前記複数の第２の集積回路に出力する前記信号を遅延させて前記複数の第２の集積回路に出力することを特徴とする請求項４に記載の半導体装置。
  6. 前記接続手段は、前記信号を遅延させる遅延手段を備え、
    前記接続手段は、前記遅延手段により、前記第２の集積回路の動作電圧に応じて、前記信号を遅延させて前記複数の第２の集積回路に出力することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  7. 前記接続手段は、前記第２の集積回路の動作電圧が低いほど遅延時間が長くなるように、前記遅延手段により前記複数の第２の集積回路に出力する前記信号を遅延させて前記複数の第２の集積回路に出力することを特徴とする請求項６に記載の半導体装置。
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