JP6042052B2 - イメージセンサーモジュール、その製造方法、及びそれを含むイメージ処理システム - Google Patents

イメージセンサーモジュール、その製造方法、及びそれを含むイメージ処理システム Download PDF

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Description

本発明の実施形態は、イメージセンサーモジュール（ｉｍａｇｅ ｓｅｎｓｏｒ ｍｏｄｕｌｅ）に係り、特に、相異なる最小線幅を有するＣＭＯＳ工程で製造されたイメージセンサーチップ（ｉｍａｇｅ ｓｅｎｓｏｒ ｃｈｉｐ）とイメージ信号処理チップとを含むイメージセンサーモジュール、その製造方法、及び該イメージセンサーモジュールを含むイメージ処理システムに関する。
一般的に、イメージセンサー（ｉｍａｇｅ ｓｅｎｓｏｒ）は、大きくＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅ Ｄｅｖｉｃｅ）イメージセンサーとＣＭＯＳイメージセンサー（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）とに分けられる。
ＣＭＯＳイメージセンサーは、ＣＭＯＳ工程を用いて光学信号を電気信号に変換させる。前記ＣＭＯＳイメージセンサーは、ＣＣＤイメージセンサーに比べて駆動方式が簡便であり、ピクセル（ｐｉｘｅｌ）から出力される電気信号を処理するための回路をＣＭＯＳ工程によって一つのチップ（ｃｈｉｐ）に集積することができるので、製品の小型化が可能であり、前記ＣＭＯＳ工程を使うので、製造コストを低めることができ、電力消耗が小さいという大きな長所がある。
このような工程上の利点によって、最近、ピクセルアレイ（ｐｉｘｅｌ ａｒｒａｙ）、前記ピクセルアレイから出力されるアナログ（ａｎａｌｏｇ）信号をデジタル（ｄｉｇｉｔａｌ）信号に変換するＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、及び前記ＡＤＣから出力されるデジタル信号をイメージ信号に処理するためのＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）のいずれもを一つのチップに集積する方式も使われている。しかし、ＣＭＯＳイメージセンサーとＩＳＰとを同一の基板を使って一つのチップに具現する場合、前記ＩＳＰで生成されたデジタルノイズ（ｄｉｇｉｔａｌｎｏｉｓｅ）が、前記ＣＭＯＳイメージセンサーに影響を及ぼす。
本発明が解決しようとする技術的な課題は、イメージ信号処理チップで生成されたデジタルノイズが、イメージセンサーチップに影響を及ぼさないように、そして、前記イメージ信号処理チップの高性能化及び集積度を向上させるように、相異なる最小線幅を有するＣＭＯＳ工程を用いて、それぞれ製造されたイメージセンサーチップとイメージ信号処理チップとを含むイメージセンサーモジュール、該イメージセンサーモジュールの製造方法、及び該イメージセンサーモジュールを含むイメージ処理システムを提供することにある。
本発明の実施形態によるイメージセンサーモジュールは、ＰＣＢ（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）と、前記ＰＣＢの第１面に配され、前記ＰＣＢに電気的に接続されたイメージセンサーチップと、前記ＰＣＢの前記第１面に配され、前記ＰＣＢに電気的に接続されたイメージ信号処理チップと、を含み、前記イメージ信号処理チップの横縦比（ａｓｐｅｃｔ ｒａｔｉｏ）は、前記イメージセンサーチップの横縦比の少なくとも２倍以上であり、前記イメージセンサーチップに具現されたメタルラインの最小線幅（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
前記イメージセンサーチップの横縦比は、１．０〜２．０であり、前記イメージ信号処理チップの横縦比は、３〜１０である。実施形態によっては、前記イメージセンサーモジュールは、複数のボンディングワイヤをさらに含み、前記イメージセンサーチップと前記イメージ信号処理チップとのうちの少なくとも一つは、前記複数のボンディングワイヤを通じて前記ＰＣＢに電気的に接続される。
他の実施形態によっては、前記イメージセンサーモジュールは、複数のＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）をさらに含み、前記イメージセンサーチップと前記イメージ信号処理チップとのうちの少なくとも一つは、前記複数のＴＳＶを通じて前記ＰＣＢに電気的に接続される。
また他の実施形態によっては、前記イメージセンサーモジュールは、複数のソルダバンプをさらに含み、前記イメージセンサーチップと前記イメージ信号処理チップとのうちの少なくとも一つは、前記複数のソルダバンプを通じて前記ＰＣＢにフリップチップ（ｆｌｉｐ−ｃｈｉｐ）でボンディングされる。
前記イメージセンサーモジュールは、前記イメージセンサーチップを前記ＰＣＢの前記第１面に電気的に接続するための複数のボンディングワイヤと、前記イメージ信号処理チップを前記ＰＣＢの前記第１面にフリップチップボンディングするための複数のソルダバンプとをさらに含む。
前記イメージセンサーチップは、ピクセルアレイと、デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む。
前記タイミングジェネレーターは、前記デジタルズーム倍率情報によって、前記水平ブランク区間を増加させると同時に、前記垂直ブランク区間を減少させる。
実施形態によっては、前記イメージセンサーチップは、前記出力回路から出力された前記ズーム領域に該当する前記データ信号を受信して補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックをさらに含む。
他の実施形態によっては、前記イメージ信号処理チップは、前記イメージセンサーチップの前記出力回路から出力された前記ズーム領域に該当する前記データ信号を受信して補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックを含む。
本発明の実施形態によるパッケージは、ＰＣＢと、前記ＰＣＢの第１面に配され、前記ＰＣＢに電気的に接続されたイメージセンサーチップと、前記ＰＣＢの前記第１面に配され、前記ＰＣＢに電気的に接続されたイメージ信号処理チップと、を含み、前記イメージ信号処理チップの横縦比は、前記イメージセンサーチップの横縦比の少なくとも２．０倍以上であり、前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上であり、前記パッケージの横縦比は、０．８〜１．２である。
本発明の実施形態によるカメラは、レンズと、ＰＣＢに電気的に接続されたイメージセンサーチップとイメージ信号処理チップとを含むイメージセンサーモジュールと、を含む。前記イメージセンサーチップは、前記レンズを通過した光学信号を電気信号に変換し、前記イメージ信号処理チップは、前記イメージセンサーチップから出力された前記電気信号を処理し、前記イメージ信号処理チップの横縦比は、前記イメージセンサーチップの横縦比の少なくとも２．０倍以上であり、前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
前記イメージセンサーチップは、ピクセルアレイと、デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む。
実施形態によっては、前記イメージセンサーチップは、前記出力回路から出力された前記ズーム領域に該当する前記データ信号を受信して補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックをさらに含む。
他の実施形態によっては、前記イメージ信号処理チップは、前記イメージセンサーチップの前記出力回路から出力された前記ズーム領域に該当する前記データ信号を受信して補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックを含む。
前記イメージセンサーチップの横縦比は、１．０〜２．０であり、前記イメージ信号処理チップの横縦比は、３〜１０である。前記カメラは、携帯電話機（ｍｏｂｉｌｅ ｐｈｏｎｅまたはｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、スマートホン（ｓｍａｒｔ ｐｈｏｎｅ）、ウェブカメラ（ｗｅｂ ｃａｍｅｒａ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、イメージスキャナー（ｉｍａｇｅ ｓｃａｎｎｅｒ）、またはネットブック（ｎｅｔ ｂｏｏｋ）、ノート型パソコン（ｎｏｔｅ−ｂｏｏｋ）の一部として具現される。
本発明の実施形態によるイメージセンサーモジュールの製造方法は、第１横縦比（α）を有して光学信号を電気信号に変換することができるイメージセンサーチップをＰＣＢに電気的に接続する段階と、第２横縦比（β）を有し、前記イメージセンサーチップから出力された前記電気信号を処理することができるイメージ信号処理チップを前記ＰＣＢに電気的に接続する段階と、を含み、前記第１横縦比（α）は、１．０＜α＜２．０を満足し、前記第２横縦比（β）は、３＜β＜１０を満足し、前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
本発明の実施形態によるカメラの製造方法は、第１横縦比（α）を有して光学信号を電気信号に変換することができるイメージセンサーチップをＰＣＢに電気的に接続する段階と、第２横縦比（β）を有し、前記イメージセンサーチップから出力された前記電気信号を処理することができるイメージ信号処理チップを前記ＰＣＢに電気的に接続する段階と、レンズを通過した前記光学信号が、前記イメージセンサーチップに入射されるように、前記レンズを含むレンズモジュールを前記ＰＣＢに固定する段階と、を含み、前記第１横縦比（α）は、１．０＜α＜２．０を満足し、前記第２横縦比（β）は、３＜β＜１０を満足し、前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
本発明の実施形態によるイメージセンサーモジュールは、ＰＣＢと、前記ＰＣＢの第１面に配され、前記ＰＣＢに電気的に接続されたイメージセンサーチップと、前記ＰＣＢの内部に内蔵され、前記イメージセンサーチップから出力された信号を処理するためのイメージ信号処理チップと、を含む。
実施形態によっては、前記イメージセンサーモジュールは、前記イメージセンサーチップと前記ＰＣＢとを電気的に接続するための複数のボンディングワイヤと、前記ＰＣＢの内部に内蔵され、前記イメージ信号処理チップに接続された複数のバンプと、をさらに含み、前記イメージ信号処理チップは、前記複数のボンディングワイヤと前記複数のバンプとを通じて前記イメージセンサーチップから出力された前記信号を処理する。
他の実施形態によっては、前記イメージセンサーモジュールは、前記イメージセンサーチップと前記ＰＣＢとを電気的に接続するための複数のＴＳＶと、前記ＰＣＢの内部に内蔵され、前記イメージ信号処理チップに接続された複数のバンプと、をさらに含み、前記イメージ信号処理チップは、前記複数のＴＳＶと前記複数のバンプとを通じて前記イメージセンサーチップから出力された前記信号を処理する。
前記イメージ信号処理チップの横縦比は、前記イメージセンサーチップの横縦比の少なくとも２倍以上であり、前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
本発明の実施形態によるイメージセンサーは、ピクセルアレイと、デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む。
前記タイミングジェネレーターは、前記デジタルズーム倍率情報によって、前記水平ブランク区間を増加させると同時に、前記垂直ブランク区間を減少させる。
前記タイミングジェネレーターは、前記デジタルズーム倍率情報を保存するためのレジスタと、前記ピクセルアレイのうちから前記ズーム領域に該当するピクセルを選択するためのアドレスを出力するアドレス発生器と、前記第１水平同期信号と前記第１垂直同期信号とを生成するための同期信号発生器と、前記レジスタに保存された前記デジタルズーム倍率情報によって、前記アドレス発生器の動作と前記同期信号発生器の動作とを制御するためのメインコントロールユニットと、前記レジスタに保存された前記デジタルズーム倍率情報によって、前記ズーム領域に該当するデータ信号を出力するように、前記出力回路の動作を制御するためのコントロールユニットと、を含む。
前記イメージセンサーチップは、前記出力回路から出力された前記ズーム領域に該当する前記データ信号を前記デジタルズーム倍率情報によって補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックをさらに含む。
前記ズームブロックは、前記ズーム領域に該当する前記データ信号を前記デジタルズーム倍率情報によって補間して、前記補間されたデータ信号を生成するためのインターポレータと、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とを生成するための同期信号再生成器と、を含み、前記インターポレータは、前記第１垂直同期信号と前記第２水平同期信号とによって、前記補間されたデータを出力する。
本発明の実施形態によるイメージセンサーチップとイメージ信号処理チップとを含むイメージ処理システムで、イメージセンサーチップは、ピクセルアレイと、デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含み、前記イメージ信号処理チップは、前記出力回路から出力された前記ズーム領域に該当する前記データ信号を前記デジタルズーム倍率情報によって補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックを含む。
本発明の実施形態によるイメージセンサーの動作方法は、デジタルズーム倍率情報を受信する段階と、該受信されたデジタルズーム倍率情報によって水平同期信号の水平ブランク区間と垂直同期信号の垂直ブランク区間とを同時に調節して、前記水平ブランク区間が調節された第１水平同期信号と前記垂直ブランク区間が調節された第１垂直同期信号とを生成する段階と、を含む。
前記イメージセンサーの動作方法は、ピクセルアレイから出力された信号に相応するデータ信号のうちから一部のデータ信号を前記ズーム倍率情報によって選択する段階と、前記第１垂直同期信号と前記第１水平同期信号とによって、前記一部のデータ信号を出力する段階と、をさらに含む。
前記イメージセンサーの動作方法は、前記デジタルズーム倍率情報によって、前記一部のデータ信号を補間する段階と、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節して、前記水平ブランク区間が調節された第２水平同期信号を生成する段階と、前記第１垂直同期信号と前記第２水平同期信号とによって補間されたデータ信号を出力する段階と、をさらに含む。
本発明の実施形態による相異なる最小線幅に具現された相異なるチップとして具現されたイメージセンサーチップとイメージ信号処理チップとを含むイメージセンサーモジュールは、前記イメージ信号処理チップで発生したデジタルノイズが、前記イメージセンサーチップに影響を及ぼすことを減少させるか、遮断することができる。また、前記イメージ信号処理チップに具現されたメタルラインの最小線幅を前記イメージセンサーチップに具現されたメタルラインの最小線幅より小さくすることによって、前記イメージ信号処理チップの集積度を向上させるだけではなく、前記イメージ信号処理チップのサイズを減少させることができる。
そして、イメージセンサーチップは、デジタルズーム動作を行うために、フレームバッファメモリを要しないので、前記フレームバッファメモリ、前記フレームバッファメモリの動作を制御するコントローラを除去することができ、前記イメージセンサーチップのサイズを減少させることができる。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。
本発明の実施形態によるイメージセンサーモジュールの概略的な構成図である。 本発明の他の実施形態によるイメージセンサーモジュールの概略的な構成図である。 本発明のまた他の実施形態によるイメージセンサーモジュールの概略的な構成図である。 図１、図２、図３、図１２、または図１３に示されたイメージセンサーモジュールの平面図である。 本発明の実施形態によるカメラの製造方法を説明するためのフローチャートである。 図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーモジュールを含むイメージ処理システムの一実施形態を示す図である。 図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーモジュールを含むイメージ処理システムの他の実施形態を示す図である。 図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーモジュールのイメージセンサーチップのブロック図の一実施形態を示す図である。 図８に示されたイメージセンサーチップの詳細ブロック図を示す図である。 図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーモジュールを含むイメージ処理システムのまた他の実施形態を示す図である。 図１０に示されたイメージ処理システムの動作を説明するためのフローチャートである。 本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図である。 本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図である。 本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図である。 本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図である。 図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーチップのブロック図の他の実施形態を示す図である。 図１６に示されたイメージセンサーチップのタイミングジェネレーターのブロック図である。 図１６に示されたズームブロックのブロック図である。 図１６に示されたタイミングジェネレーターによって水平ブランク区間の長さと垂直ブランク区間の長さとが調節される前のフレームを示す図である。 図１６に示されたタイミングジェネレーターによって水平ブランク区間の長さと垂直ブランク区間の長さとが調節された後のフレームを示す図である。 図１６に示されたタイミングジェネレーターによる垂直ブランク区間の調節方法を説明するためのタイミング図である。 図１６に示されたズームブロックの入力信号と出力信号との波形の一実施形態を示す図である。 図１６に示されたズームブロックの入力信号と出力信号との波形の他の実施形態を示す図である。 図２３に示された一部の波形を拡大した波形を示す図である。 露出時間を説明するための図である。 図１６に示されたイメージセンサーチップの動作を説明するためのフローチャートである。
以下、添付した図面を参照して、本発明を詳しく説明する。
図１は、本発明の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図１を参照すると、カメラのようなイメージ処理システムに使われるイメージセンサーモジュール（または、ｍｕｌｔｉ−ｃｈｉｐ ｍｏｄｕｌｅ）１０Ａは、ＰＣＢ２０、イメージセンサーチップ３０、及びイメージ信号処理チップ（ｉｍａｇｅ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｈｉｐ）４０を含む。ＰＣＢ２０は、ＦＰＣＢ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）であり得る。
イメージセンサーチップ３０とイメージ信号処理チップ４０が、半導体基板上で互いに分離されているので、イメージ信号処理チップ４０で発生したデジタルノイズが、イメージセンサーチップ３０に及ぶ影響を減少または除去することができる。
ＰＣＢ２０の第１面２０−１に配され、ＰＣＢ２０に電気的に接続されたイメージセンサーチップ３０は、光学信号（ｏｐｔｉｃａｌ ｓｉｇｎａｌ）を電気信号（ｅｌｅｃｔｒｉｃａｌ ｓｉｇｎａｌ）に変換することができる。
イメージセンサーチップ３０は、入射された光学信号を電気信号に変換することができる複数の光電変換素子（ｏｐｔｉｃａｌ−ｔｏ−ｅｌｅｃｔｒｉｃａｌ ｃｏｎｖｅｒｓｉｏｎ ｅｌｅｍｅｎｔｓ）が形成された光電変換領域、前記光電変換領域から出力された前記電気信号をカラムライン（ｃｏｌｕｍｎ ｌｉｎｅ）に伝送することができる複数のトランジスタが形成されたトランジスタ形成領域、及び前記カラムラインから出力された電気信号を処理し、該処理された信号、例えば、デジタル信号を出力信号としてイメージ信号処理チップ４０に出力することができる複数の処理回路が形成された信号処理領域を含む。
イメージセンサーチップ３０の前記光電変換領域、前記トランジスタ形成領域、及び前記信号処理領域は、微細工程、例えば、１３０ｎｍ、９５ｎｍ、６５ｎｍ、または、それ以下のＣＭＯＳ工程を用いて形成される。
ＰＣＢ２０の第１面２０−１に配され、ＰＣＢ２０に電気的に接続されたイメージ信号処理チップ４０は、ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）またはＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）の機能を行い、イメージセンサーチップ３０から出力された電気信号を処理し、該処理された信号をディスプレイ（ｄｉｓｐｌａｙ）装置に出力することができる。
イメージ信号処理チップ４０によって処理された信号は、ディスプレイ装置を通じてディスプレイされうる。前記ディスプレイ装置は、ＴＦＴ−ＬＣＤ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）、ＯＬＥＤ（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ−ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、またはＬＥＤ（Ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）を利用した平板ディスプレイ装置であり得る。
イメージ信号処理チップ４０は、９５ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、または、それ以下のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程を用いて形成される。
イメージセンサーチップ３０に具現されたメタルラインの最小線幅は、イメージ信号処理チップ４０に具現されたメタルラインの最小線幅より少なくとも１．５倍以上であり得る。したがって、イメージ信号処理チップ４０の最小線幅をイメージセンサーチップ３０の最小線幅より小さくすることによって、イメージ信号処理チップ４０の集積度をイメージセンサーチップ３０の集積度より高めることができる効果がある。したがって、イメージ信号処理チップ４０にイメージ信号処理機能を向上させることができる回路を具現することができるので、イメージ信号処理チップ４０の高性能化が可能である。
例えば、イメージセンサーチップ３０が、９０ｎｍ ＣＭＯＳ工程を用いて製造される時、イメージ信号処理チップ４０は、３２ｎｍ ＣＭＯＳ工程を用いて製造可能である。他の例として、イメージセンサーチップ３０が、９０ｎｍ ＣＭＯＳ工程を用いて製造される時、イメージ信号処理チップ４０は、４５ｎｍ ＣＭＯＳ工程を用いて製造可能である。ここで、９０ｎｍ、４５ｎｍと３２ｎｍは、ＣＭＯＳ工程を使って形成されるメタルラインの最小線幅を意味する。
イメージセンサーモジュール１０Ａは、複数の第１ボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅｓ）３０−１と複数の第２ボンディングワイヤ４０−１とを含む。イメージセンサーチップ３０は、複数の第１ボンディングワイヤ３０−１を通じてＰＣＢ２０と電気的に接続され、イメージ信号処理チップ４０は、複数の第２ボンディングワイヤ４０−１を通じてＰＣＢ２０と電気的に接続される。
イメージセンサーモジュール１０Ａは、ＰＣＢ２０に機械的に接続されたレンズモジュール（ｌｅｎｓ ｍｏｄｕｌｅ）をさらに含む。前記レンズモジュールは、レンズ５２を支持することができるホルダー（ｈｏｌｄｅｒ）５０を含む。前記レンズモジュールは、レンズ５２を通過した光学信号がイメージセンサーチップ３０に具現されたピクセルアレイ（図示せず）に正確に入射されることができる位置に具現される。イメージセンサーモジュール１０Ａと前記レンズモジュールは、一つのパッケージ（ｐａｃｋａｇｅ）としてパッケージングされうる。
図２は、本発明の他の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図２を参照すると、イメージセンサーモジュール１０Ｂは、ＰＣＢ２０、イメージセンサーチップ３０、イメージ信号処理チップ４０、複数のボンディングワイヤ３０−１、及び複数のソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐｓ）４２を含む。
イメージ信号処理チップ４０は、ＰＣＢ２０の第１面２０−１に形成された複数のソルダバンプ４２を通じてフリップチップボンディングされうる。
図２では、説明の便宜上、イメージセンサーチップ３０は、複数の第１ボンディングワイヤ３０−１を通じてＰＣＢ２０と電気的に接続され、イメージ信号処理チップ４０は、複数のソルダバンプ４２を通じてフリップチップボンディングされるものを示すが、実施形態によっては、イメージセンサーチップ３０とイメージ信号処理チップ４０とのうちの少なくとも一つは、ＰＣＢ２０の第１面２０−１に形成された複数のソルダバンプを通じてフリップチップボンディングされうる。
図３は、本発明のまた他の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図３を参照すると、イメージセンサーモジュール１０Ｃは、ＰＣＢ２０、イメージセンサーチップ３０、イメージ信号処理チップ４０、複数の第１ＴＳＶ３２、及び複数の第２ＴＳＶ４４を含む。イメージセンサーチップ３０は、複数の第１ＴＳＶ３２を通じてＰＣＢ２０に電気的に接続され、イメージ信号処理チップ４０は、複数の第２ＴＳＶ４４を通じてＰＣＢ２０に電気的に接続される。したがって、イメージ信号処理チップ４０は、イメージセンサーチップ３０から出力された電気信号を処理し、該処理された信号をディスプレイ装置に伝送しうる。
図１から図３に示された実施形態によっては、イメージセンサーチップ３０は、複数のボンディングワイヤ、複数のバンプ、または複数のＴＳＶを通じてＰＣＢ２０に電気的に接続され、イメージ信号処理チップ４０は、複数のボンディングワイヤ、複数のバンプ、または複数のＴＳＶを通じてＰＣＢ２０に電気的に接続されうる。
イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇは、レンズモジュールを含む意味として、または前記レンズモジュールを除いた意味として使われる。また、カメラのようなイメージ処理システムは、レンズモジュールとイメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇとを含みうる。
図４は、図１、図２、または図３に示されたイメージセンサーモジュールの平面図を示す。図４を参照すると、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｆ、または１０Ｇを意味するイメージセンサーモジュール２２は、それぞれがＰＣＢ２０に電気的に接続されたイメージセンサーチップ３０とイメージ信号処理チップ４０とを含む。例えば、イメージセンサーモジュール２２は、正方形（ｓｑｕａｒｅ）として具現可能である。
イメージセンサーチップ３０の横縦比（Ｗ１／Ｈ１）は、１〜２であり、イメージ信号処理チップ４０の横縦比（Ｗ２／Ｈ２）は、３〜１０であり、イメージセンサーモジュールとレンズモジュールとを含むパッケージの横縦比（Ｗ３／Ｈ３）は、０．８〜１．２であり得る。前記パッケージは、光学系に起因して正方形に近い横縦比、例えば、０．８〜１．２を有しうる。
図５は、本発明の実施形態によるカメラの製造方法を説明するためのフローチャートである。第１最小線幅ＣＭＯＳ工程（例えば、９０ｎｍ）を用いて第１横縦比、例えば、１〜２を有するイメージセンサーチップ３０が製造される（ステップＳ１０）。
第２最小線幅ＣＭＯＳ工程（例えば、４５ｎｍ、または３２ｎｍ）を用いて第２横縦比、例えば、３．０〜１０．０を有するイメージ信号処理チップ３０が製造される（ステップＳ２０）。Ｓ１０とＳ２０は、相異なるＣＭＯＳ工程を利用するので、製造順序は変更されうる。
すなわち、製造業者は、相異なる最小線幅を有するＣＭＯＳ工程を用いて、イメージセンサーチップ３０に具現されたメタルラインの第１最小線幅が、イメージ信号処理チップ３０に具現されたメタルラインの第１最小線幅より１．５倍以上になるように、各チップを具現することができる。
イメージセンサーモジュールの製造業者は、第１横縦比、例えば、１〜２を有するイメージセンサーチップ３０と第２横縦比、例えば、３．０〜１０．０を有するイメージ信号処理チップ３０とのうちの何れか一つをＰＣＢ２０の第１面２０−１に電気的に接続する（ステップＳ３０）。
前記イメージセンサーモジュールの製造業者は、第１横縦比、例えば、１〜２を有するイメージセンサーチップ３０と第２横縦比、例えば、３．０〜１０．０を有するイメージ信号処理チップ３０とのうちの他の一つをＰＣＢ２０の第１面２０−１に電気的に接続する（ステップＳ４０）。
前記イメージセンサーモジュールの製造業者は、レンズ５２を通過した光学信号が、イメージセンサーチップ３０のピクセルアレイに入射されるように、レンズモジュールをＰＣＢ２０に機械的に接続する（ステップＳ５０）。
図６は、図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーモジュールを含むイメージ処理システムの一実施形態を示す。
イメージ処理システムは、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇを含むシステムであって、携帯電話機、画像電話機、スマートホン、またはＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）として具現可能である。レンズモジュールは、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇに具現されたイメージセンサーチップ３０と接続される。実施形態によっては、レンズモジュールとイメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇは、一つのパッケージでパッケージング（ｐａｃｋａｇｉｎｇ）されうる。
図７は、図１、図２、図３、図１２、 図１３、図１４、または図１５にイメージセンサーモジュールを含むイメージ処理システムの他の実施形態を示す。
イメージ処理システムは、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇを含むシステムであって、ＰＣ、タブレット（ｔａｂｌｅｔ）ＰＣ、ノート型パソコン（ｎｏｔｅｂｏｏｋ）、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＣＣＴＶシステム、ホームオートメーションシステム（ｈｏｍｅ ａｕｔｏｍａｔｉｏｎｓｙｓｔｅｍ）、または人工衛星システムに使われる。レンズモジュールは、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇに具現されたイメージセンサーチップ３０と接続される。
図８は、図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーモジュールのイメージセンサーチップのブロック図の一実施形態を示す。
図１から図８を参照すると、イメージセンサーチップ３０は、タイミングコントローラ（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）９０、アクティブピクセルアレイ（ａｃｔｉｖｅ ｐｉｘｅｌ ａｒｒａｙ）１１０、リードアウト回路（ｒｅａｄｏｕｔ ｃｉｒｃｕｉｔ）１１２、及び圧縮器１６０を含む。実施形態によっては、タイミングコントローラ９０、アクティブピクセルアレイ１１０、リードアウト回路１１２、及び圧縮器１６０は、第１最小線幅を有するメタルライン（ｍｅｔａｌ ｌｉｎｅ）を含みうる。
タイミングコントローラ９０は、アクティブピクセルアレイ１１０の動作とリードアウト回路１１２の動作とを制御することができる制御信号を生成する。
アクティブピクセルアレイ１１０は、レンズ５２を通じて入射された光学信号をピクセル信号またはべイヤー（Ｂａｙｅｒ）信号に生成することができる複数のピクセルを含む。アクティブセンサーアレイ１１０の横縦比は、４：３であり、ＨＤ（Ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ）級の場合、１６：９として具現可能である。
リードアウト回路１１２は、アクティブピクセルアレイ１１０から出力されたピクセル信号またはべイヤー信号（Ｂａｙｅｒ ｓｉｇｎａｌｓ）をべイヤーデジタル信号に変換する。リードアウト回路１１２から出力されるべイヤーデジタル信号は、如何なる補正処理もされていない信号であり得る。
したがって、本実施形態によるイメージセンサー３０は、アクティブピクセルアレイ１１０から出力されたピクセル信号またはべイヤー信号に対して補正処理を行うための如何なる回路ブロックも含まないので、本実施形態によるイメージセンサー３０のレイアウト面積は、前記補正処理のための回路ブロックを含む従来のイメージセンサーのレイアウト面積に比べてかなり減る。
ここで、‘補正処理’とは、シェーディング補正（ｓｈａｄｉｎｇ ｃｏｒｒｅｃｔｉｏｎ）、ＢＰＣ（ｂａｄ ｐｉｘｅｌ ｃｏｒｒｅｃｔｉｏｎ）、ビニング（ｂｉｎｎｉｎｇ）、またはデジタル利得調節（ｄｉｇｉｔａｌ ｇａｉｎ ａｄｊｕｓｔｉｎｇ）のうちの少なくとも一つを含む。
前記シェーディング補正は、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、または１０Ｇに具現されたレンズ５２の特性によって、イメージセンサーチップ３０に入射される入射光の強度がイメージの縁端付近で減少することを補償することを意味する。
前記ＢＰＣは、アクティブピクセルアレイ１１０に具現されたピクセルのうちからデッドピクセル（ｄｅａｄ ｐｉｘｅｌ）や熱によって損傷されたバッドピクセル（ｂａｄ ｐｉｘｅｌ）を周りのピクセルと比較して補正することを意味する。
前記ビニングは、サンプリングされながら捨てられるピクセルが発生するので、前記捨てられたピクセルと選択されたピクセルとに加重値を与えて平均を求める方法を通じて高周波成分を除去して画質を改善することを意味する。
前記デジタル利得調節は、低照度でノイズを最小化するレベルで利得を調節して視認性を高めることを意味する。
リードアウト回路１１２に接続された圧縮器１６０は、如何なる補正処理もされていないべイヤーデジタル信号を圧縮して、該圧縮されたべイヤーデジタル信号を出力インターフェース（ｉｎｔｅｒｆａｃｅ）に伝送する。実施形態によっては、前記出力インターフェースは、直列インターフェースとして具現されるか、並列インターフェースとして具現可能である。
実施形態によっては、リードアウト回路１１２は、シェーディング補正された信号、ＢＰＣ補正された信号、ビニング処理された信号、またはデジタル利得調節された信号を出力することができる。この際、圧縮器１６０は、シェーディング補正された信号、ＢＰＣ補正された信号、ビニング処理された信号、またはデジタル利得調節された信号を圧縮して、該圧縮された信号を出力インターフェースに伝送しうる。
図９は、図８に示されたイメージセンサーチップの詳細ブロック図を示す。
図８と図９とを参照すると、イメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、または１０Ｅのイメージセンサーチップ３０は、タイミングコントローラ９０、ピクセルアレイ１１０、垂直デコーダ／ロードライバー（ｖｅｒｔｉｃａｌ ｄｅｃｏｄｅｒ／ｒｏｗ ｄｒｉｖｅｒ）１００、アクティブロードブロック（ａｃｔｉｖｅ ｌｏａｄ ｂｌｏｃｋ）１２０、アナログリードアウト回路（ａｎａｌｏｇ ｒｅａｄ−ｏｕｔｃｉｒｃｕｉｔ）１３０、データ出力ブロック１４０、水平デコーダ（ｈｏｒｉｚｏｎｔａｌ ｄｅｃｏｄｅｒ）１５０、及び圧縮器（ｃｏｍｐｒｅｓｓｏｒ）１６０を含みうる。
各構成要素９０、１００、１１０、１２０、１３０、１４０、１５０、及び１６０のメタルラインの最小線幅は、イメージ信号処理チップ４０に具現されたメタルラインの最小線幅の１．５倍以上に具現される。
タイミングコントローラ９０は、イメージセンサーチップ３０の全般的な動作を制御するための複数の制御信号を生成する。ピクセルアレイ１１０は、複数のピクセルを含む。前記複数のピクセルは、多数のカラーピクセル、例えば、少なくとも一つのレッドピクセル（ｒｅｄ ｐｉｘｅｌ）、少なくとも一つのグリーン（ｇｒｅｅｎ）ピクセル、及び少なくとも一つのブルー（ｂｌｕｅ）ピクセルを含みうる。
イメージセンサーチップ３０が、３次元イメージセンサーとして具現される場合、前記複数のピクセルは、前記カラーピクセルの以外に少なくとも一つの深さピクセル（ｄｅｐｔｈ ｐｉｘｅｌ）をさらに含みうる。前記少なくとも一つの深さピクセルは、赤外線領域の波長に相応する光電荷を生成することができる。
ピクセルアレイ１１０は、複数のカラムラインを含みうる。前記複数のカラムラインのそれぞれには、カラム方向に配列された複数のピクセルが接続されうる。アクティブロードブロック１２０は、複数のアクティブロード回路を含む。前記複数のアクティブロード回路のそれぞれは、タイミングコントローラ９０から出力された制御信号ＣＴＬ１に応答して、イネーブル（ｅｎａｂｌｅ）またはディセーブル（ｄｉｓａｂｌｅ）されうる。
ここで、イネーブルされたということは、カラムラインに接続されたピクセルが、ピクセル信号を出力するためのプロセッシング（ｐｒｏｃｅｓｓｉｎｇ）を行うことができ、前記ピクセルから出力されたピクセル信号は、アナログリードアウト回路１３０に伝送することができる状態を意味する。一方、ディセーブルされたということは、カラムラインに接続されたピクセルが、ピクセル信号を出力するためのプロセッシングを行うことができないだけではなく、前記ピクセルからは如何なるピクセル信号も出力されない状態を意味する。
アナログリードアウト回路１３０は、各カラムラインから出力された各ピクセル信号ＰＸ１、ＰＸ２、．．．、ＰＸｍを処理することができる信号処理回路である。実施形態によっては、アナログリードアウト回路１３０は、複数のＣＤＳ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）回路を含みうる。前記多数のＣＤＳ回路のそれぞれは、多数のカラムラインのそれぞれに接続され、それぞれのカラムラインから出力されたピクセル信号にＣＤＳを行い、ＣＤＳされたピクセル信号を出力することができる。
他の実施形態によっては、アナログリードアウト回路１３０は、複数のアナログ−デジタル変換回路をさらに含みうる。前記多数のアナログ−デジタル変換回路のそれぞれは、前記多数のＣＤＳ回路のそれぞれに接続されて、ＣＤＳされたピクセル信号をデジタル信号に変換することができる。
データ出力ブロック１４０は、アナログリードアウト回路１３０から出力された各出力信号Ｄ１、Ｄ２、．．．、Ｄｍを圧縮器１６０に出力することができる。例えば、データ出力ブロック１４０は、水平デコーダ１５０から出力されたカラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍのそれぞれに応答して、アナログリードアウト回路１３０から出力された各出力信号Ｄ１、Ｄ２、．．．、Ｄｍを圧縮器１６０に出力することができる。
カラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）とも呼ばれる水平デコーダ１５０は、タイミングコントローラ９０から出力されたカラムアドレスＨＤＡをデコーディングし、該デコーディング結果によってカラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍを出力することができる。
タイミングコントローラ９０は、制御信号に応答して、垂直デコーダ／ロードライバー１００の動作を制御するための制御信号（例えば、ローアドレスＶＤＡを含む）、アナログリードアウト回路１３０の動作を制御するための少なくとも一つの制御信号、データ出力ブロック１４０の動作を制御するための制御信号、及び水平デコーダ１５０の動作を制御するための制御信号（例えば、カラムアドレスＨＤＡを含む）を生成する。
リードアウト回路１１２は、構成要素１００、１２０、１３０、１４０、及び１５０を含む回路を意味する。圧縮器１６０は、リードアウト回路１１２、例えば、データ出力ブロック１４０から出力されるピクセル信号またはべイヤーデジタル信号を圧縮して、該圧縮されたべイヤーデジタル信号を入出力インターフェースを通じてイメージ信号処理チップ４０に伝送しうる。データ出力ブロック１４０から出力されるピクセル信号またはべイヤーデジタル信号は、如何なる補正処理もされていない信号である。
図１０は、図１、図２、または図３に示されたイメージセンサーモジュールを含むイメージ処理システムのまた他の実施形態を示す。イメージ処理システム２００は、本実施形態によるイメージセンサーモジュール１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、または１０Ｅ、総括的に１０を含むイメージ処理システムを意味する。
イメージ処理システム２００は、イメージセンサーモジュール１０、イメージセンサーモジュール１０の動作を制御することができるプロセッサ２２０を含む。イメージ処理システム２００は、イメージセンサーモジュール１０によって処理されたデータを保存することができるメモリ装置２３０をさらに含みうる。メモリ装置２３０は、不揮発性メモリ装置として具現可能である。
イメージ処理システム２００は、入出力インターフェース２４０をさらに含みうる。
イメージ処理システム２００は、プロセッサ２２０の制御下でメモリ装置２３０に保存されたデータをシステムバス２１０と入出力インターフェース２４０とを通じて外部に伝送しうる。入出力インターフェース２４０は、ディスプレイ装置であり得る。入出力インターフェース２４０は、マウス（ｍｏｕｓｅ）、キーボード（ｋｅｙｂｏａｒｄ）、またはタッチパッド（ｔｏｕｃｈ ｐａｄ）のような入力装置であり得る。
図１１は、図１０に示されたイメージ処理システムの動作を説明するためのフローチャート（ｆｌｏｗｃｈａｒｔ）を示す。図１から図１１を参照すると、イメージセンサーチップ３０のアクティブピクセルアレイ１１０は、光学信号からべイヤー信号を生成する（ステップＳ１１０）。
イメージセンサーチップ３０の圧縮器１６０は、リードアウト回路１１２から出力された信号を圧縮して、該圧縮された信号をイメージ信号処理チップ４０に出力する（ステップＳ１２０）。リードアウト回路１１２から出力された信号は、補正処理されていないべイヤー信号であり得る。イメージ信号処理チップ４０は、イメージセンサーチップ３０から出力された圧縮された信号に対して処理、例えば、インターポレーション（ｉｎｔｅｒｐｏｌａｔｉｏｎ）またはカラー補正のうちの少なくとも一つを行う（ステップＳ１３０）。イメージ信号処理チップ４０によって処理された信号は、ディスプレイのためにディスプレイ装置に伝送することができる。
図１２は、本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図１２を参照すると、イメージセンサーモジュール１０Ｄは、ＰＣＢ２０、イメージセンサーチップ３０、イメージ信号処理チップ４０、複数のＴＳＶ３２を含む。
イメージセンサーチップ３０は、複数のＴＳＶ３２を通じてＰＣＢ２０に電気的に接続され、イメージ信号処理チップ４０は、ＰＣＢ２０内に内蔵される。複数のＴＳＶ３２は、複数のバンプ４２−１と電気的に接続されうる。したがって、イメージセンサーチップ３０から出力された信号は、複数のＴＳＶ３２と複数のバンプ４２−１とを通じてイメージ信号処理チップ４０に伝送することができるので、イメージ信号処理チップ４０は、イメージセンサーチップ３０から出力された信号を処理し、該処理された信号をディスプレイのためにディスプレイ装置に伝送しうる。
イメージ信号処理チップ４０で発生する熱による影響が、イメージセンサーチップ３０の内部に具現されたピクセルに伝達されることを防止するために、イメージ信号処理チップ４０の横縦比は、イメージセンサーチップ３０の横縦比の少なくとも２倍以上であり、イメージセンサーチップ３０に具現されたメタルラインの最小線幅は、イメージ信号処理チップ４０に具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
図１３は、本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図１３を参照すると、イメージセンサーモジュール１０Ｅは、ＰＣＢ２０、イメージセンサーチップ３０、イメージ信号処理チップ４０、及び複数のボンディングワイヤ３０−１を含む。
イメージセンサーチップ３０は、複数のボンディングワイヤ３０−１を通じてＰＣＢ２０に電気的に接続され、イメージ信号処理チップ４０は、ＰＣＢ２０内に内蔵される。イメージセンサーチップ３０から出力された信号は、複数のボンディングワイヤ３０−１と複数のバンプ４２−２とを通じてイメージ信号処理チップ４０に伝送することができるので、イメージ信号処理チップ４０は、イメージセンサーチップ３０から出力された信号を処理し、該処理された信号をディスプレイのためにディスプレイ装置に伝送しうる。
イメージ信号処理チップ４０で発生する熱による影響が、イメージセンサーチップ３０の内部に具現されたピクセルに伝達されることを防止するために、イメージ信号処理チップ４０の横縦比は、イメージセンサーチップ３０の横縦比の少なくとも２倍以上であり、イメージセンサーチップ３０に具現されたメタルラインの最小線幅は、イメージ信号処理チップ４０に具現されたメタルラインの最小線幅の少なくとも１．５倍以上である。
図１２または図１３は、イメージ信号処理チップ４０が、複数の層を含むＰＣＢ２０内に内蔵された（ｅｍｂｅｄｄｅｄ）形態の技術的思想を示す。したがって、イメージセンサーチップ３０から出力された信号は、如何なる電気的な接続手段を通じてもイメージ信号処理チップ４０に伝送することができれば良い。
図１２または図１３に示されたように、イメージ信号処理チップ４０は、レンズモジュールが接続されたＰＣＢ２０の下または横に内蔵されうる。
図１４は、本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図１４を参照すると、イメージセンサーモジュール１０Ｆは、ＰＣＢ２０、イメージセンサーチップ３０、イメージ信号処理チップ４０、及び複数のＴＳＶ３２−１、３２−２を含む。イメージセンサーチップ３０は、複数のＴＳＶ３２−１、３２−２を通じてＰＣＢ２０に内蔵されたイメージ信号処理チップ４０に接続されうる。イメージセンサーチップ３０は、イメージ信号処理チップ４０の上部に形成される。
図１５は、本発明のさらに他の実施形態によるイメージセンサーモジュールの概略的な構成図を示す。図１５を参照すると、イメージセンサーモジュール１０Ｇは、ＰＣＢ２０、イメージセンサーチップ３０、イメージ信号処理チップ４０、及び複数のボンディングワイヤ３０−１を含む。イメージセンサーチップ３０は、複数のボンディングワイヤ３０−１を通じてＰＣＢ２０に内蔵されたイメージ信号処理チップ４０に接続されうる。イメージセンサーチップ３０は、イメージ信号処理チップ４０の上部に形成される。
図１６は、図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージセンサーチップのブロック図の他の実施形態を示す。
図１６を参照すると、リアルタイムで（ｏｎ−ｔｈｅ−ｆｌｙ）デジタルズーム（ｄｉｇｉｔａｌ ｚｏｏｍ）を行うことができるイメージセンサーチップ３０は、デジタルズームのためのフレームバッファメモリ（ｆｒａｍｅ ｂｕｆｆｅｒ ｍｅｍｏｒｙ）を要しない。イメージセンサーチップ３０は、イメージ信号処理回路３１０、コントロールレジスタブロック（ｃｏｎｔｒｏｌ ｒｅｇｉｓｔｅｒ ｂｌｏｃｋ）３４０、タイミングジェネレーター（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）３５０、及びバッファ３６０を含みうる。実施形態によっては、ズームブロック３７０は、図１６に示されたように、イメージセンサーチップ３０の内部に具現されることもあり、図１、図２、図３、図１２、図１３、図１４、または図１５に示されたイメージ信号処理チップ４０の内部に具現可能である。
光学イメージに相応するデータ信号を出力することができるイメージ信号処理回路３１０は、アクティブピクセルアレイ１１０、ロードライバー３１５、アナログリードアウト回路３２０、及びアナログ−デジタルブロック３３０を含む。アクティブピクセルアレイ１１０は、図９を参照して説明したように、複数のピクセルを含む。前記複数のピクセルのそれぞれは、光感知素子と複数のトランジスタとを含む。
ロードライバー３１５は、タイミングジェネレーター３５０から出力された少なくとも一つの制御信号に応答して、前記複数のピクセルのうちからロー単位で配列された複数のピクセルを選択することができる。アナログリードアウト回路３２０は、コントロールレジスタブロック３４０またはタイミングジェネレーター３５０のうちの何れか一つから出力された少なくとも一つの制御信号に応答して、アクティブピクセルアレイ１１０からロー単位で出力されたピクセル信号を処理することができる。
ノイズ（ｎｏｉｓｅ）除去機能を行うことができるアナログリードアウト回路３２０は、アクティブピクセルアレイ１１０からロー単位で出力されるピクセル信号のそれぞれに相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ、ＣＤＳ）を行って、該相関二重サンプルされたピクセル信号のそれぞれを出力することができる。この際、アナログリードアウト回路３２０は、複数のＣＤＳ回路を含み、前記複数のＣＤＳ回路のそれぞれは、アクティブピクセルアレイ１１０の複数のカラムのそれぞれから出力されたピクセル信号に対してＣＤＳ動作を行うことができる。
アナログ−デジタルブロック３３０は、アナログリードアウト回路３２０から出力されたピクセル信号のそれぞれに、または相関二重サンプルされた信号のそれぞれに、アナログ−デジタル変換を行い、デジタル信号またはデータ信号をバッファ３６０に出力する。
コントロールレジスタブロック３４０は、外部、例えば、イメージ信号処理チップ４０から出力された情報（または、データ）によってタイミングジェネレーター３５０の動作、イメージ信号処理回路３１０の動作、またはバッファ３６０の動作のうちの何れか一つの動作を制御することができる。例えば、コントロールレジスタブロック３４０は、外部、例えば、イメージ信号処理チップ４０から出力されたデジタルズーム倍率情報ＲＳＶによって、タイミングジェネレーター３５０に具現されたレジスタ３５１の設定値を変更することができる。デジタルズーム倍率情報ＲＳＶは、デジタルズーム倍率を指示する情報である。
タイミングジェネレーター３５０は、コントロールレジスタブロック３４０から出力されたデジタルズーム倍率情報（ＲＳＶ、またはデジタルズーム倍率情報ＲＶＳに相応する情報）によって水平ブランク区間（ｈｏｒｉｚｏｎｔａｌ ｂｌａｎｋ ｐｅｒｉｏｄ）（長さ、または時間）が調節された第１水平同期信号Ｈｓｙｎｃ（以下、‘第１水平同期信号’と称する）、垂直ブランク区間（長さ、または時間）が調節された第１垂直同期信号Ｖｓｙｎｃ（以下、‘第１垂直同期信号’と称する）、及び第１データクロック信号ＤＣＬＫを生成することができる。本明細書では、外部、例えば、イメージ信号処理チップ４０またはＤＳＰから出力されたデジタルズーム倍率情報ＲＳＶとデジタルズーム倍率情報ＲＶＳに相応する情報とをデジタルズーム倍率情報ＲＶＳと総称して使う。
すなわち、タイミングジェネレーター３５０は、デジタルズーム倍率情報ＲＶＳによって第１水平同期信号Ｈｓｙｎｃの水平ブランク区間を調節すると同時に、フレームレート（ｆｒａｍｅ ｒａｔｅ）をデジタルズーム倍率と無関係に一定に維持させるために、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間を調節することができる。したがって、タイミングジェネレーター３５０は、垂直ブランク区間が調節された第１垂直同期信号Ｖｓｙｎｃ、水平ブランク区間が調節された第１水平同期信号Ｈｓｙｎｃ、及び第１データクロック信号ＤＣＬＫを出力することができる。
バッファ３６０は、コントロールレジスタブロック３４０の制御下でイメージ信号処理回路３１０のアナログ−デジタルブロック３３０から出力されたデータ信号、例えば、ズーム領域に該当するデータ信号をバッファリングして、該バッファリングされたデータ信号をズームブロック３７０に出力する。実施形態によっては、出力回路は、ロードライバー３１５、アナログリードアウト回路３２０、及びアナログ−デジタルブロック３３０を含む回路を意味し、ロードライバー３１５、アナログリードアウト回路３２０、アナログ−デジタルブロック３３０、及びバッファ３６０を含む回路を意味することもある。
リアルタイムデジタルズーム動作を行うことができるズームブロック３７０は、前記出力回路から出力されたズーム領域（例えば、デジタルズームのためのデータ信号の一部またはディスプレイ上でデジタルズームのために選択された領域）に該当するデータ信号（すなわち、全体領域に対するデータ信号ではない前記データ信号のうちからズーム倍率によって選択されたデータ信号）をデジタルズーム倍率ＲＳＶによって補間し、タイミングジェネレーター３５０から出力された第１水平同期信号Ｈｓｙｎｃ、第１垂直同期信号Ｖｓｙｎｃ、及び第１データクロック信号ＤＣＬＫを受信し、デジタルズーム倍率情報ＲＳＶによって第１水平同期信号Ｈｓｙｎｃの水平ブランク区間を再調節し、第２垂直同期信号Ｖｓｙｎｃａ、水平ブランク区間が再調節された第２水平同期信号Ｈｓｙｎｃａ、及び第２データクロック信号ＤＣＬＫａによって補間されたデータ信号ＤＡＴＡａを出力することができる。この際、第２垂直同期信号Ｖｓｙｎｃａは、第１垂直同期信号Ｖｓｙｎｃと同一の信号であり、第２データクロック信号ＤＣＬＫａは、第１データクロック信号ＤＣＬＫと同一の信号である。
実施形態によっては、ズームブロック３７０は、第１垂直同期信号Ｖｓｙｎｃと第１データクロック信号ＤＣＬＫとをバイパスすることができる。
図１７は、図１６に示されたイメージセンサーチップのタイミングジェネレーターのブロック図を示す。図１６と図１７とを参照すると、タイミングジェネレーター３５０は、レジスタ３５１、メインコントロールユニット３５３、アドレス発生器３５５、同期信号発生器３５７、及びコントロールユニット３５９を含む。
レジスタ３５１は、コントロールレジスタブロック３４０から出力されたデジタルズーム倍率情報ＲＳＶを受信して保存する。例えば、デジタルズーム倍率情報ＲＳＶは、１ビットまたはそれ以上のビットを含みうる。
メインコントロールユニット３５３は、レジスタ３５１に保存されたデジタルズーム倍率情報ＲＳＶによってアドレス発生器３５５の動作と同期信号発生器３５７の動作とを制御することができる。
アドレス発生器３５５は、メインコントロールユニット３５３の制御下でピクセルアレイ１１０に具現された複数のピクセルのうちからズーム領域に該当する複数のピクセルを選択するためのアドレスＸ＿ＡＤＤ、Ｙ＿ＡＤＤを出力することができる。したがって、イメージ信号処理回路３１０は、ローアドレスＸ＿ＡＤＤとカラムアドレスＹ＿ＡＤＤとによって、前記ズーム領域に該当する複数のピクセルのみを選択することができる。
同期信号発生器３５７は、メインコントロールユニット３５３の制御下で垂直同期信号の垂直ブランク区間と水平同期信号の水平ブランク区間とを同時に調節し、前記垂直ブランク区間が調節された第１垂直同期信号Ｖｓｙｎｃと前記水平ブランク区間が調節された第１水平同期信号Ｈｓｙｎｃとを生成することができる。もちろん、同期信号発生器３５７は、メインコントロールユニット２５３の制御下で第１データクロック信号ＤＣＬＫも生成することができる。
ここで、第１垂直同期信号Ｖｓｙｎｃは、フレーム（または、一フレームのデータ）の開始と終了とを定義する信号であり、第１水平同期信号Ｈｓｙｎｃは、ライン（または、一ラインのデータ）の開始と終了とを定義する信号であり、第１データクロック信号ＤＣＬＫは、ピクセルデータを伝送するために使われる信号である。
コントロールユニット３５９は、レジスタ３５１に保存されたデジタルズーム倍率情報ＲＳＶによってアクティブピクセルアレイ１１０のうちからズーム領域に該当するデータ信号を出力するように、出力回路の動作を制御することができる。実施形態によっては、コントロールユニット３５９は、アドレス発生器３５５によって発生したアドレスＸ＿ＡＤＤ、Ｙ＿ＡＤＤとデジタルズーム倍率情報ＲＳＶとによって、前記ズーム領域を選択し、該選択されたズーム領域に含まれた複数のピクセルから出力されたデータ信号が、バッファ３６０またはズームブロック３７０に伝送されることを制御することができる。
図１８は、図１６に示されたズームブロックのブロック図を示す。図１６から図１８を参照すると、実施形態によっては、イメージセンサーチップ３０とイメージ信号処理チップ４０とのうちの何れか一つに具現可能なズームブロック３７０は、インターポレータ（ｉｎｔｅｒｐｏｌａｔｏｒ）３７１と同期信号再生成器（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｓｉｇｎａｌ ｒｅ−ｇｅｎｅｒａｔｏｒ）３７３とを含みうる。
インターポレータ３７１は、バッファ３６０によってバッファリングされたズーム領域に該当するデータ信号ＤＡＴＡをデジタルズーム倍率情報ＲＳＶによって補間して、該補間されたデータ信号ＤＡＴＡａを生成することができる。
同期信号再生成器３７３は、タイミングジェネレーター３５０から出力された第１垂直同期信号Ｖｓｙｎｃ、第１水平同期信号Ｈｓｙｎｃ、及び第１データクロック信号ＤＣＬＫを受信し、デジタルズーム倍率情報ＲＳＶによって第１水平同期信号Ｈｓｙｎｃの水平ブランク区間を調節し、水平ブランク区間が調節された第２水平同期信号Ｈｓｙｎｃａを生成することができる。同期信号再生成器３７３は、第１垂直同期信号Ｖｓｙｎｃと実質的に同一の第２垂直同期信号Ｖｓｙｎｃａと第１データクロック信号ＤＣＬＫと実質的に同一の第２データクロック信号ＤＣＬＫａとを生成することができる。
インターポレータ３７１は、第２垂直同期信号Ｖｓｙｎｃａ、第２水平同期信号Ｈｓｙｎｃａ、及び第２データクロック信号ＤＣＬＫａによって補間されたデータＤＡＴＡａを出力することができる。
図１９は、図１６に示されたタイミングジェネレーターによって水平ブランク区間の長さと垂直ブランク区間の長さとが調節される前のフレームを示す。図１９を参照すると、一つのフレーム（または、イメージセンサーチップ３０から出力されるデータ信号を図式的に表現したもの）は、イメージ信号領域（または、アクティブ領域）Ａ１１、水平ブランク領域（または、非アクティブ（ｎｏｎ−ａｃｔｉｖｅ）領域）Ａ１２、及び垂直ブランク領域（または、非アクティブ領域）Ａ１３と定義されうる。
垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃが、第１レベル、例えば、ハイレベルを維持する間に（実施形態によっては、第２レベル、例えば、ローレベルを維持する間に）イメージ信号領域Ａ１１でのみデータ信号によるイメージがディスプレイされる。
図２０は、図１６に示されたタイミングジェネレーターによって水平ブランク区間の長さと垂直ブランク区間の長さとが調節された後のフレームを示す。図１９と図２０とを参照すると、デジタルズーム倍率が１より大きい時、第１水平同期信号Ｈｓｙｎｃのブランク区間は、ＨＢＩからＨＢＩ’に増加する（ＨＢＩ’＞ＨＢＩ）と同時に、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間は、ＶＢＩからＶＢＩ’に減少するということ（ＶＢＩ’＜ＶＢＩ）が分かる。
デジタルズーム倍率が増加するほど第１水平同期信号Ｈｓｙｎｃの水平ブランク区間は、ＨＢＩからＨＢＩ’に増加すると同時に、第１垂直同期信号Ｈｓｙｎｃの垂直ブランク区間は、ＶＢＩからＶＢＩ’に減少する。これにより、イメージの横長さは、ＩＨＩからＩＨＩ’に減少し、イメージの縦長さは、ＩＶＩからＩＶＩ’に減少する。
したがって、第１水平同期信号Ｈｓｙｎｃの水平ブランク区間が、ＨＢＩからＨＢＩ’に増加するにつれて、総横長さが、ＴＨＩからＴＨＩ’に増加しても、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間は、ＶＢＩからＶＢＩ’に減少するので、垂直ブランク領域Ａ２３は、一定に維持される。したがって、フレームレートは、デジタルズーム倍率に無関係に一定に維持される。すなわち、ズームブロック３７０は、デジタルズーム倍率に無関係にフレームレートを一定に維持するために、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間をリアルタイムで調節することができる効果がある。
図２１は、図１６に示されたタイミングジェネレーターによる垂直ブランク区間の調節方法を説明するためのタイミング図である。
図２１を参照すると、ＣＡＳＥIは、デジタルズーム倍率が１である時、第１垂直同期信号の波形を示す。ＣＡＳＥIIは、デジタルズーム倍率が２であり、第１水平同期信号の水平ブランク区間のみ増加させ、第１垂直同期信号の垂直ブランク区間を減少させていない時の第１垂直同期信号の波形を示す。
図１９から図２１を参照すると、第１水平同期信号Ｈｓｙｎｃの水平ブランク区間が増加する（ＨＢＩ＜ＨＢＩ’）につれて、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間が減少しなければ、総横長さＴＨＩ’が増加するにつれて、垂直ブランク領域Ａ２３が増加する。これは、フレームレートを減少させる原因となる。
したがって、図１６、図２０、及び図２１のＣＡＳＥIIIに示されたように、タイミングジェネレーター２５０は、第１水平同期信号Ｈｓｙｎｃの水平ブランク区間ＨＢＩ’を増加させると同時に、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間ＶＢＩ’を減少させる。したがって、デジタルズーム倍率に関係なく、タイミングジェネレーター３５０は、常に一定の第１垂直同期信号Ｖｓｙｎｃを生成することができる。
図２２は、図１６に示されたズームブロックの入力信号と出力信号との波形の一実施形態を示す。図２２は、デジタルズーム倍率が１である場合のズームブロック３７０の入力信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、及びＤＡＴＡの波形と出力信号Ｖｓｙｎｃａ、Ｈｓｙｎｃａ、及びＤＡＴＡａの波形とを示す。
図２３は、図１６に示されたズームブロックの入力信号と出力信号との波形の他の実施形態を示す。図２３は、デジタルズーム倍率が２である場合のズームブロック３７０の入力信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、及びＤＡＴＡの波形と出力信号Ｖｓｙｎｃａ、Ｈｓｙｎｃａ、及びＤＡＴＡａの波形とを示す。
図１６、図２０、図２２、及び図２３を参照すると、デジタルズーム倍率が２である時、タイミングジェネレーター３５０は、デジタルズーム倍率が２であることを表わすデジタルズーム倍率情報ＲＳＶによってフレームレートを一定に維持するために、第１垂直同期信号Ｖｓｙｎｃの垂直ブランク区間を減少させると同時に、第１水平同期信号Ｈｓｙｎｃの水平ブランク区間を増加させ、減少した垂直ブランク区間ＶＢＩ’を有する第１垂直同期信号Ｖｓｙｎｃと増加した水平ブランク区間ＨＢＩ’を有する第１水平同期信号Ｈｓｙｎｃとを出力する。
また、イメージ信号処理回路３１０は、デジタルズーム倍率情報ＲＳＶによってアクティブピクセルアレイ１１０のうちからズーム領域に該当するデータ信号ＤＡＴＡのみ第１垂直同期信号Ｖｓｙｎｃと第１水平同期信号Ｈｓｙｎｃとによって出力する。
図２４は、図２３に示された一部の波形を拡大した波形を示す。図１６、図２２、図２３、及び図２４を参照すると、ズームブロック３７０は、デジタルズーム倍率が２であることを表わすデジタルズーム倍率情報ＲＳＶによってデータ信号ＤＡＴＡを補間し、該補間されたデータＤＡＴＡａを生成する。
ズームブロック３７０は、デジタルズーム倍率情報ＲＳＶによって第１水平同期信号Ｈｓｙｎｃの水平ブランク区間を調節、例えば、減少させて調節された水平ブランク区間を有する第２水平同期信号Ｈｓｙｎｃａを生成する。
図２４に示されたように、ズームブロック３７０は、第１データ信号Ｈ１を補間して、該補間された第１データ信号Ｈ１’−１と補間された第１データ信号Ｈ１’−２とを生成し、第２水平同期信号Ｈｓｙｎｃａによって第１データ信号Ｈ１’−１と補間された第１データ信号Ｈ１’−２とを出力する。
また、ズームブロック３７０は、第２データ信号Ｈ２を補間して、該補間された第３データ信号Ｈ２’−１と補間された第４データ信号Ｈ２’−２とを生成し、第２水平同期信号Ｈｓｙｎｃａによって第３データ信号Ｈ２’−１と補間された第４データ信号Ｈ２’−２とを出力する。図２２と図２３とに示されたように、デジタルズーム倍率が増加するにつれて、補間されたデータ信号を出力するための第２水平同期信号Ｈｓｙｎｃａのトグリングの回数は増加する。
図２５は、露出時間を説明するための図である。
図２５を参照すると、イメージセンサーチップ３０から出力されるイメージが、図２５に示されたようなものである時、イメージの横長さＩＨＩと水平ブランク区間ＨＢＩは、ピクセル単位で、そして、イメージの縦長さＩＶＩと垂直ブランク区間ＶＢＩは、ライン単位で表現されうる。
ディスプレイ装置でディスプレイされるイメージの明るさは、前記ディスプレイ装置に具現された複数のピクセルのそれぞれの露出時間を設定する二つの値ｃｉｎｔｒ、ｃｉｎｔｃと定義される。ここで、ｃｉｎｔｒは、ラインの個数を定義し、ｃｉｎｔｃは、ピクセルの個数を定義する。したがって、露出時間は、（ｃｉｎｔｒ＊ＴＨＩ）＋ｃｉｎｔｃと決定される。
図１９、図２０、及び図２５を参照すると、デジタルズームのために、第１水平同期信号Ｈｓｙｎｃの水平ブランク区間ＨＢＩが増加すれば、総横長さＴＨＩも増加する。したがって、図２５を参照して説明された露出時間は変化する。したがって、デジタルズーム倍率に無関係にイメージの明るさを維持させるためには、図２５を参照して説明したｃｉｎｔｒとｃｉｎｔｃのそれぞれが、新たな値に変更されなければならない。
（ｃｉｎｔｒ＊ＴＨＩ）＋ｃｉｎｔｃ＝（ｃｉｎｔｒ’＊ＴＨＩ’）＋ｃｉｎｔｃ’
ここで、ｃｉｎｔｒ’とｃｉｎｔｃ’は、補間されたイメージに対するラインの個数とピクセルの個数とを表わす。ＴＨＩ’は、変更された総横長さを表わす。
図２６は、図１６に示されたイメージセンサーチップの動作を説明するためのフローチャートである。図１６から図２６を参照すると、タイミングジェネレーター３５０は、デジタルズーム倍率を表わすデジタルズーム倍率情報ＲＳＶを受信する（ステップＳ２１０）。
タイミングジェネレーター３５０は、デジタルズーム倍率情報ＲＳＶによって水平同期信号の水平ブランク区間と垂直同期信号の垂直ブランク区間とを同時に調節して、前記水平ブランク区間が調節された第１水平同期信号Ｈｓｙｎｃ、前記垂直ブランク区間が調節された第１垂直同期信号Ｖｓｙｎｃ、及び第１データクロック信号ＤＣＬＫを生成する（ステップＳ２２０）。
出力回路は、アクティブピクセルアレイ１１０から出力されたピクセル信号に相応するデータ信号のうちからズーム領域に該当するデータ信号をズーム倍率情報ＲＳＶによって選択し、第１垂直同期信号Ｖｓｙｎｃ、第１水平同期信号Ｈｓｙｎｃ、及び第１データクロック信号ＤＣＬＫによって、前記ズーム領域に該当するデータ信号ＤＡＴＡを出力する（ステップＳ２３０）。
ズームブロック３７０は、デジタルズーム倍率情報ＲＳＶによってバッファ３６０から出力されたズーム領域に該当するデータ信号ＤＡＴＡを補間して、該補間されたデータ信号ＤＡＴＡａを生成する。ズームブロック３７０は、デジタルズーム倍率情報ＲＳＶによって第１水平同期信号Ｈｓｙｎｃの水平ブランク区間を調節して、前記水平ブランク区間が調節された第２水平同期信号Ｈｓｙｎｃａを生成する。すなわち、図２２と図２３とを参照して説明したように、ズームブロック２７０は、補間されたデータ信号ＤＡＴＡａを処理するために、デジタルズーム倍率情報ＲＳＶによって第１水平同期信号Ｈｓｙｎｃのトグリングの回数とパルス幅とを制御することができる。
ズームブロック３７０は、第１垂直同期信号（Ｖｓｙｎｃ＝Ｖｓｙｎｃａ）、第２水平同期信号Ｈｓｙｎｃａ、及び第１データクロック信号（ＤＣＬＫ＝ＤＣＬＫａ）によって補間されたデータ信号ＤＡＴＡａを出力する。したがって、ズームブロック３７０は、バッファ２６０から出力されたズーム領域に該当するデータ信号ＤＡＴＡを補間して、リアルタイムでデジタルズーム動作を行うことができる（ステップＳ２４０）。
前述したように、図１６に示されたイメージセンサーチップ３０は、デジタルズーム動作を行うために、フレームバッファメモリを要しないので、前記フレームバッファメモリ、前記フレームバッファメモリの動作を制御するコントローラを除去することができ、イメージセンサーチップ３０のサイズを減少させることができる効果がある。
本発明は、イメージセンサーモジュール、それを含むパッケージ、及びカメラに使われる。
２０：ＰＣＢ
３０：イメージセンサーチップ
３０−１：第１ボンディングワイヤ
３２：第１ＴＳＶ
４０：イメージ信号処理チップ
４０−１：第２ボンディングワイヤ
４４：第２ＴＳＶ
５０：ホルダー
９０：タイミングコントローラ
１１０：アクティブピクセルアレイ
１１２：リードアウト回路
１６０：圧縮器

Claims (20)

  1. ＰＣＢ（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）と、
    レンズ及び前記レンズを支持するホルダーを含有すると共に前記ＰＣＢに機械的に接続されたレンズモジュールと、
    前記ＰＣＢの第１面に接するように実装され、前記ＰＣＢに電気的に接続されたイメージセンサーチップと、
    前記ＰＣＢの前記第１面に接するように実装され、前記ＰＣＢに電気的に接続されたイメージ信号処理チップと、を含み、
    前記イメージ信号処理チップのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）は、前記イメージセンサーチップのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）の少なくとも２倍以上であり、
    前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上であり、
    前記イメージ信号処理チップは、前記イメージセンサーチップから出力された電気信号を処理すると共に処理された信号をディスプレイ装置に出力するように構成される
    前記イメージセンサーチップと前記イメージ信号処理チップは、前記ホルダーの間に配置され、
    前記レンズが、前記イメージセンサーチップと前記イメージ信号処理チップとを共に全て覆う
    ことを特徴とするイメージセンサーモジュール。
  2. 前記イメージセンサーチップのアスペクト比は、１．０〜２．０であり、前記イメージ信号処理チップのアスペクト比は、３〜１０である
    ことを特徴とする請求項１に記載のイメージセンサーモジュール。
  3. 前記イメージセンサーチップは、
    ピクセルアレイと、
    デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、
    前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む
    ことを特徴とする請求項１に記載のイメージセンサーモジュール。
  4. 前記タイミングジェネレーターは、前記デジタルズーム倍率情報によって、前記水平ブランク区間を増加させると同時に、前記垂直ブランク区間を減少させる
    ことを特徴とする請求項３に記載のイメージセンサーモジュール。
  5. 前記イメージセンサーチップは、
    前記出力回路から出力された前記ズーム領域に該当する前記データ信号を受信して補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックをさらに含む
    ことを特徴とする請求項３に記載のイメージセンサーモジュール。
  6. 前記イメージ信号処理チップは、
    前記イメージセンサーチップの前記出力回路から出力された前記ズーム領域に該当する前記データ信号を受信して補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックを含む
    ことを特徴とする請求項３に記載のイメージセンサーモジュール。
  7. パッケージにおいて、
    ＰＣＢと、
    レンズ及び前記レンズを支持するホルダーを含有すると共に前記ＰＣＢに機械的に接続されたレンズモジュールと、
    前記ＰＣＢの第１面に接するように実装され、前記ＰＣＢに電気的に接続されたイメージセンサーチップと、
    前記ＰＣＢの前記第１面に接するように実装され、前記ＰＣＢに電気的に接続されたイメージ信号処理チップと、を含み、
    前記イメージ信号処理チップのアスペクト比は、前記イメージセンサーチップのアスペクト比の少なくとも２．０倍以上であり、
    前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上であり、前記パッケージのアスペクト比は、０．８〜１．２であり、
    前記イメージ信号処理チップは、前記イメージセンサーチップから出力された電気信号を処理すると共に処理された信号をディスプレイ装置に出力するように構成され、
    前記イメージセンサーチップと前記イメージ信号処理チップは、前記ホルダーの間に配置され、
    前記レンズが、前記イメージセンサーチップと前記イメージ信号処理チップとを共に全て覆う
    ことを特徴とするパッケージ。
  8. 前記イメージセンサーチップは、
    ピクセルアレイと、
    デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、
    前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む
    ことを特徴とする請求項７に記載のパッケージ。
  9. レンズ及び前記レンズを支持するホルダーを含有すると共にＰＣＢに機械的に接続されたレンズモジュールと、
    前記ＰＣＢに電気的に接続されたイメージセンサーチップとイメージ信号処理チップとを含むイメージセンサーモジュールと、を含み、
    前記イメージセンサーチップは、前記レンズを通過した光学信号を電気信号に変換し、
    前記イメージ信号処理チップは、前記イメージセンサーチップから出力された前記電気信号を処理すると共に処理された信号をディスプレイ装置に出力するように構成され、
    前記イメージ信号処理チップのアスペクト比は、前記イメージセンサーチップのアスペクト比の少なくとも２．０倍以上であり、
    前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上であり、
    前記イメージセンサーチップと前記イメージ信号処理チップは、前記ホルダーの間に配置され、
    前記レンズが、前記イメージセンサーチップと前記イメージ信号処理チップとを共に全て覆う
    ことを特徴とするカメラ。
  10. 前記イメージセンサーチップは、
    ピクセルアレイと、
    デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、
    前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む
    ことを特徴とする請求項９に記載のカメラ。
  11. ＰＣＢと、
    レンズ及び前記レンズを支持するホルダーを含有すると共に前記ＰＣＢに機械的に接続されたレンズモジュールと、
    前記ＰＣＢの第１面に接するように実装され、前記ＰＣＢに電気的に接続されたイメージセンサーチップと、
    前記ＰＣＢの内部に、前記イメージセンサーチップと重畳されないように、内蔵され、前記イメージセンサーチップから出力された信号を処理すると共に処理された信号をディスプレイ装置に出力するためのイメージ信号処理チップと、を含み、
    前記イメージセンサーチップと前記イメージ信号処理チップは、前記ホルダーの間に配置され、
    前記レンズが、前記イメージセンサーチップと前記イメージ信号処理チップとを共に全て覆う
    ことを特徴とするイメージセンサーモジュール。
  12. 前記イメージ信号処理チップのアスペクト比は、前記イメージセンサーチップのアスペクト比の少なくとも２倍以上であり、
    前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である
    ことを特徴とする請求項１１に記載のイメージセンサーモジュール。
  13. 前記イメージセンサーチップは、
    ピクセルアレイと、
    デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、
    前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含む
    ことを特徴とする請求項１１に記載のイメージセンサーモジュール。
  14. ピクセルアレイと、
    デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、
    前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、
    を含むイメージセンサーチップであって、
    前記イメージセンサーチップと、前記イメージセンサーチップから出力された電気信号を処理すると共に処理された信号をディスプレイ装置に出力するように構成されたイメージ信号処理チップは、レンズ及び前記レンズを支持するホルダーを含有すると共にＰＣＢに機械的に接続されたレンズモジュールの前記ホルダーの間に配置され、
    前記レンズが、前記イメージセンサーチップと前記イメージ信号処理チップとを共に全て覆い、
    前記イメージ信号処理チップのアスペクト比は、前記イメージセンサーチップのアスペクト比の少なくとも２倍以上であり、
    前記イメージセンサーチップに具現されたメタルラインの最小線幅は、前記イメージ信号処理チップに具現されたメタルラインの最小線幅の少なくとも１．５倍以上である
    ことを特徴とするイメージセンサーチップ。
  15. 前記タイミングジェネレーターは、前記デジタルズーム倍率情報によって、前記水平ブランク区間を増加させると同時に、前記垂直ブランク区間を減少させる
    ことを特徴とする請求項１４に記載のイメージセンサーチップ。
  16. 前記タイミングジェネレーターは、
    前記デジタルズーム倍率情報を保存するためのレジスタと、
    前記ピクセルアレイのうちから前記ズーム領域に該当するピクセルを選択するためのアドレスを出力するアドレス発生器と、
    前記第１水平同期信号と前記第１垂直同期信号とを生成するための同期信号発生器と、
    前記レジスタに保存された前記デジタルズーム倍率情報によって、前記アドレス発生器の動作と前記同期信号発生器の動作とを制御するためのメインコントロールユニットと、
    前記レジスタに保存された前記デジタルズーム倍率情報によって、前記ズーム領域に該当するデータ信号を出力するように、前記出力回路の動作を制御するためのコントロールユニットと、を含む
    ことを特徴とする請求項１４に記載のイメージセンサーチップ。
  17. 前記イメージセンサーチップは、
    前記出力回路から出力された前記ズーム領域に該当する前記データ信号を前記デジタルズーム倍率情報によって補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックをさらに含む
    ことを特徴とする請求項１４に記載のイメージセンサーチップ。
  18. 前記ズームブロックは、
    前記ズーム領域に該当する前記データ信号を前記デジタルズーム倍率情報によって補間して、前記補間されたデータ信号を生成するためのインターポレータと、
    前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とを生成するための同期信号再生成器と、を含み、
    前記インターポレータは、前記第１垂直同期信号と前記第２水平同期信号とによって、前記補間されたデータを出力する
    ことを特徴とする請求項１７に記載のイメージセンサーチップ。
  19. レンズ及び前記レンズを支持するホルダーを含有すると共にＰＣＢに機械的に接続されたレンズモジュールと、イメージセンサーチップと、イメージ信号処理チップとを含むイメージ処理システムにおいて、
    前記イメージ信号処理チップは、前記イメージセンサーチップから出力された電気信号を処理すると共に処理された信号をディスプレイ装置に出力するように構成され、
    前記イメージセンサーチップと前記イメージ信号処理チップは、前記ホルダーの間に配置され、
    前記レンズが、前記イメージセンサーチップと前記イメージ信号処理チップとを共に全て覆い、
    前記イメージセンサーチップは前記ＰＣＢの第１面に接するように実装され、前記イメージ信号処理チップは前記ＰＣＢの内部に、前記イメージセンサーチップと重畳されないように、内蔵され、
    前記イメージセンサーチップは、
    ピクセルアレイと、
    デジタルズーム倍率情報によって、水平ブランク区間が調節された第１水平同期信号と垂直ブランク区間が調節された第１垂直同期信号とを生成するためのタイミングジェネレーターと、
    前記第１垂直同期信号と前記第１水平同期信号とによって、前記ピクセルアレイから出力された信号に相応するデータ信号のうちからズーム領域に該当するデータ信号を出力するための出力回路と、を含み、
    前記イメージ信号処理チップは、
    前記出力回路から出力された前記ズーム領域に該当する前記データ信号を前記デジタルズーム倍率情報によって補間し、前記タイミングジェネレーターから出力された前記第１水平同期信号と前記第１垂直同期信号とを受信し、前記デジタルズーム倍率情報によって、前記第１水平同期信号の水平ブランク区間を調節し、前記第１垂直同期信号と水平ブランク区間が調節された第２水平同期信号とによって補間されたデータ信号を出力するためのズームブロックを含む
    ことを特徴とするイメージ処理システム。
  20. 前記タイミングジェネレーターは、
    前記デジタルズーム倍率情報を保存するためのレジスタと、
    前記ピクセルアレイのうちから前記ズーム領域に該当するピクセルを選択するためのアドレスを出力するアドレス発生器と、
    前記第１水平同期信号と前記第１垂直同期信号とを生成するための同期信号発生器と、
    前記レジスタに保存された前記デジタルズーム倍率情報によって、前記アドレス発生器の動作と前記同期信号発生器の動作とを制御するためのメインコントロールユニットと、
    前記レジスタに保存された前記デジタルズーム倍率情報によって、前記ズーム領域に該当するデータ信号を出力するように、前記出力回路の動作を制御するためのコントロールユニットと、を含む
    ことを特徴とする請求項１９に記載のイメージ処理システム。
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