KR101665560B1 - 이미지 센서 모듈과 이를 포함하는 장치들 - Google Patents

Abstract

이미지 센서 모듈이 개시된다. 상기 이미지 센서 모듈은 PCB와, 상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩과, 상기 PCB의 상기 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 신호 처리 칩을 포함한다. 상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2배 이상이고, 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

Description

이미지 센서 모듈과 이를 포함하는 장치들{Image sensor module and devices having image sensor module}

본 발명의 개념에 따른 실시 예는 이미지 센서 모듈에 관한 것으로, 특히 서로 다른 최소 선 폭을 갖는 CMOS 공정으로 제조된 이미지 센서 칩과 이미지 신호 처리 칩을 포함하는 이미지 센서 모듈, 이의 제조 방법, 및 상기 이미지 센서 모듈을 포함하는 이미지 처리 시스템에 관한 것이다.

일반적으로, 이미지 센서는 크게 CCD (Charge Couple Device) 이미지 센서와 CMOS 이미지 센서 (MOS image sensor)로 나눌 수 있다.

CMOS 이미지 센서는 CMOS 공정을 이용하여 광학 신호를 전기 신호로 변환시킨다. 상기 CMOS 이미지 센서는 CCD 이미지 센서에 비해 구동 방식이 간편하고, 픽셀로부터 출력되는 전기 신호를 처리하기 위한 회로를 CMOS 공정에 의하여 하나의 칩으로 집적할 수 있으므로 제품의 소형화가 가능하고, 상기 CMOS 공정을 사용하므로 제조 단가를 낮출 수 있으며, 전력 소모가 작다는 큰 장점이 있다.

이러한 공정상의 이점으로 인하여 최근에는 픽셀 어레이, 상기 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 ADC(analog digital converter), 및 상기 ADC로부터 출력되는 디지털 신호를 이미지 신호로 처리하기 위한 ISP(Image Signal Processor) 모두를 하나의 칩으로 집적하는 방식도 사용되고 있다.

그러나 CMOS 이미지 센서와 ISP를 동일한 기판을 사용하여 하나의 칩에 구현할 경우, 상기 ISP에서 생성된 디지털 노이즈가 상기 CMOS 이미지 센서에 영향을 끼칠 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 이미지 신호 처리 칩에서 생성된 디지털 노이즈가 이미지 센서 칩에 영향을 미치지 않도록 그리고 상기 이미지 신호 처리 칩의 고성능화 및 집적도를 향상시킬 수 있도록, 서로 다른 최소 선 폭을 갖는 CMOS 공정을 이용하여 각각 제조된 이미지 센서 칩과 이미지 신호 처리 칩을 포함하는 이미지 센서 모듈, 상기 이미지 센서 모듈 제조 방법, 및 상기 이미지 센서 모듈을 포함하는 이미지 처리 시스템을 제공하는 것이다.

본 발명의 실시 예에 따른 이미지 센서 모듈은 PCB (printed circuit board)와, 상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩과, 상기 PCB의 상기 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 신호 처리 칩을 포함하며, 상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2배 이상이고, 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

상기 이미지 센서 칩의 가로세로 비는 1.0~2.0이고, 상기 이미지 신호 처리 칩의 가로세로 비는 3~10이다.

실시 예에 따라, 상기 이미지 센서 모듈은 복수의 본딩 와이어들을 더 포함하고, 상기 이미지 센서 칩과 상기 이미지 신호 처리 칩 중에서 적어도 하나는 상기 복수의 본딩 와이어들을 통하여 상기 PCB에 전기적으로 접속된다.

다른 실시 예에 따라 상기 이미지 센서 모듈은 복수의 TSV(through silicon via)을 더 포함하고, 상기 이미지 센서 칩과 상기 이미지 신호 처리 칩 중에서 적어도 하나는 상기 복수의 TSV를 통하여 상기 PCB에 전기적으로 접속된다.

또 다른 실시 예에 따라 상기 이미지 센서 모듈은 복수의 솔더 범프들을 더 포함하고, 상기 이미지 센서 칩과 상기 이미지 신호 처리 칩 중에서 적어도 하나는 상기 복수의 솔더 범프들을 통하여 상기 PCB에 플립-칩(flip-chip)으로 본딩된다.

상기 이미지 센서 모듈은 상기 이미지 센서 칩을 상기 PCB의 상기 제1면에 전기적으로 접속하기 위한 복수의 본딩 와이어들과, 상기 이미지 신호 처리 칩을 상기 PCB의 상기 제1면에 플립-칩 본딩하기 위한 복수의 솔더 범프들을 더 포함한다.

상기 이미지 센서 칩은 픽셀 어레이와, 디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터와, 상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함한다.

상기 타이밍 제너레이터는 상기 디지털 줌 배율 정보에 따라 상기 수평 블랭크 구간을 증가시킴과 동시에 상기 수직 블랭크 구간을 감소시킨다.

실시 예에 따라 상기 이미지 센서 칩은 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 더 포함한다.

다른 실시 예에 따라 상기 이미지 신호 처리 칩은 상기 이미지 센서 칩의 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 포함한다.

본 발명의 실시 예에 따른 패키지는 PCB(printed circuit board)와, 상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩과, 상기 PCB의 상기 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 신호 처리 칩을 포함하며, 상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2.0배 이상이고, 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이고, 상기 패키지의 가로세로 비는 0.8~1.2이다.

본 발명의 실시 예에 따른 카메라는 렌즈와, PCB에 전기적으로 접속된 이미지 센서 칩과 이미지 신호 처리 칩을 포함하는 이미지 센서 모듈을 포함한다. 상기 이미지 센서 칩은 상기 렌즈를 통과한 광학 신호를 전기 신호로 변환하고, 상기 이미지 신호 처리 칩은 상기 이미지 센서 칩으로부터 출력된 상기 전기 신호를 처리하고, 상기 이미지 신호 처리 칩의 가로세로 비는 상기 이미지 센서 칩의 가로세로 비의 적어도 2.0배 이상이고, 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상인 카메라.

상기 이미지 센서 칩은 픽셀 어레이와, 디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터와, 상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함한다.

실시 예에 따라 상기 이미지 센서 칩은 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 더 포함한다.

다른 실시 예에 따라 상기 이미지 신호 처리 칩은 상기 이미지 센서 칩의 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 포함한다.

상기 이미지 센서 칩의 가로세로 비는 1.0~2.0이고, 상기 이미지 신호 처리 칩의 가로세로 비는 3~10이다. 상기 카메라는 이동 전화기(mobile phone 또는 cellular phone), 스마트 폰(smart phone), 웹 카메라(web camera), PDA(personal digital assistant), PC(personal computer), 이미지 스캐너(image scanner), 또는 넷-북(net bool), 노트-북 (note-book)의 일부로서 구현된다.

본 발명의 실시 예에 따른 이미지 센서 모듈 제조 방법은 제1 가로세로 비(α)를 갖고 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서 칩을 PCB(printed circuit board)에 전기적으로 접속하는 단계와, 제2 가로세로 비(β)를 갖고 상기 이미지 센서 칩으로부터 출력된 상기 전기 신호를 처리할 수 있는 이미지 신호 처리 칩을 상기 PCB에 전기적으로 접속하는 단계를 포함하며, 상기 제1 가로세로 비(α)는 1.0<α<2.0을 만족하고, 상기 제2 가로세로 비(β)는 3<β<10을 만족하며, 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

본 발명의 실시 예에 따른 카메라 제조 방법은 제1 가로세로 비(α)를 갖고 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서 칩을 PCB(printed circuit board)에 전기적으로 접속하는 단계와, 제2 가로세로 비(β)를 갖고 상기 이미지 센서 칩으로부터 출력된 상기 전기 신호를 처리할 수 있는 이미지 신호 처리 칩을 상기 PCB에 전기적으로 접속하는 단계와, 렌즈를 통과한 상기 광학 신호가 상기 이미지 센서 칩으로 입사될 수 있도록 상기 렌즈를 포함하는 렌즈 모듈을 상기 PCB에 고정하는 단계를 포함하며, 상기 제1 가로세로 비(α)는 1.0<α<2.0을 만족하고, 상기 제2 가로세로 비(β)는 3<β<10을 만족하며,상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

본 발명의 실시 예에 따른 이미지 센서 모듈은 PCB와, 상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩과, 상기 PCB의 내부에 임베디드되고, 상기 이미지 센서 칩으로부터 출력된 신호들을 처리하기 위한 이미지 신호 처리 칩을 포함한다.

실시 예에 따라 상기 이미지 센서 모듈은 상기 이미지 센서 칩과 상기 PCB를 전기적으로 접속하기 위한 복수의 본딩 와이어들과, 상기 PCB 내부에 임베디드되고 상기 이미지 신호 처리 칩에 접속된 복수의 범프들을 더 포함하고, 상기 이미지 신호 처리 칩은 상기 복수의 본딩 와이어들과 상기 복수의 범프들을 통하여 상기 이미지 센서 칩으로부터 출력된 상기 신호들을 처리한다.

다른 실시 예에 따라 상기 이미지 센서 모듈은 상기 이미지 센서 칩과 상기 PCB를 전기적으로 접속하기 위한 복수의 TSV들과, 상기 PCB 내부에 임베디드되고 상기 이미지 신호 처리 칩에 접속된 복수의 범프들을 더 포함하고, 상기 이미지 신호 처리 칩은 상기 복수의 TSV들과 상기 복수의 범프들을 통하여 상기 이미지 센서 칩으로부터 출력된 상기 신호들을 처리한다.

상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2배 이상이고, 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

본 발명의 실시 예에 따른 이미지 센서는 픽셀 어레이와, 디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터와, 상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함한다.

상기 타이밍 제너레이터는 상기 디지털 줌 배율 정보에 따라 상기 수평 블랭크 구간을 증가시킴과 동시에 상기 수직 블랭크 구간을 감소시킨다.

상기 타이밍 제너레이터는 상기 디지털 줌 배율 정보를 저장하기 위한 레지스터; 상기 픽셀 어레이 중에서 상기 줌 영역에 해당하는 픽셀들을 선택하기 위한 어드레스들을 출력하는 어드레스 발생기; 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 생성하기 위한 동기 신호 발생기; 상기 레지스터에 저장된 상기 디지털 줌 배율 정보에 따라 상기 어드레스 발생기의 동작과 상기 동기 신호 발생기의 동작을 제어하기 위한 메인 컨트롤 유닛; 및 상기 레지스터에 저장된 상기 디지털 줌 배율 정보에 따라 상기 줌 영역에 해당하는 데이터 신호들을 출력하도록 상기 출력 회로의 동작을 제어하기 위한 컨트롤 유닛을 포함한다.

상기 이미지 센서 칩은 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 상기 디지털 줌 배울 정보에 따라 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 더 포함한다.

상기 줌 블락은 상기 줌 영역에 해당하는 상기 데이터 신호들을 상기 디지털 줌 배울 정보에 따라 보간하여 상기 보간된 데이터 신호들을 생성하기 위한 인터폴레이터; 및 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호를 생성하기 위한 동기 신호 재-생성기를 포함하며, 상기 인터폴레이터는 상기 제1수직 동기 신호와 상기 제2수평 동기 신호에 따라 상기 보간된 데이터를 출력한다.

본 발명의 실시 예에 따른 이미지 센서 칩과 이미지 신호 처리 칩을 포함하는 이미지 처리 시스템에서, 이미지 센서 칩은 픽셀 어레이와, 디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터와, 상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함하며, 상기 이미지 신호 처리 칩은 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 상기 디지털 줌 배울 정보에 따라 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 포함한다.

본 발명의 실시 예에 따른 이미지 센서의 동작 방법은 디지털 줌 배율 정보를 수신하는 단계; 및 수신된 디지털 줌 배율 정보에 따라 수평 동기 신호의 수평 블랭크 구간과 수직 동기 신호의 수직 블랭크 구간을 동시에 조절하여 상기 수평 블랭크 구간이 조절된 제1수평 동기 신호와 상기 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하는 단계를 포함한다.

상기 이미지 센서의 동작 방법은 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들을 중에서 일부의 데이터 신호들을 상기 줌 배율 정보에 따라 선택하는 단계; 및 상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 일부의 데이터 신호들을 출력하는 단계를 더 포함한다.

상기 이미지 센서의 동작 방법은 상기 디지털 줌 배율 정보에 따라 상기 일부의 데이터 신호들을 보간하는 단계; 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하여 상기 수평 블랭크 구간이 조절된 제2수평 동기 신호를 생성하는 단계; 및 상기 제1수직 동기 신호와 상기 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하는 단계를 더 포함한다.

본 발명의 실시 예에 따른 서로 다른 최소 선 폭으로 구현된 서로 다른 칩으로서 구현된 이미지 센서 칩과 이미지 신호 처리 칩을 포함하는 이미지 센서 모듈은 상기 이미지 신호 처리 칩에서 발생한 디지털 노이즈가 상기 이미지 센서 칩에 영향을 미치는 것을 감소시키거나 차단할 수 있다.

또한, 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭을 상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭보다 작게 함으로써 상기 이미지 신호 처리 칩의 집적도를 향상시킬 수 있을 뿐만 아니라 상기 이미지 신호 처리 칩의 크기를 감소시킬 수 있다.

그리고, 이미지 센서 칩은 디지털 줌 동작을 수행하기 위하여 프레임 버퍼 메모리를 필요로 하지 않으므로, 상기 프레임 버퍼 메모리, 상기 프레임 버퍼 메모리의 동작을 제어하는 컨트롤러를 제거할 수 있으므로 상기 이미지 센서 칩의 사이즈를 감소시킬 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.
도 3은 본 발명의 또 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.
도 4는 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈의 평면도를 나타낸다.
도 5는 본 발명의 실시 예에 따른 카메라 제조 방법을 설명하기 위한 플로우 차트이다.
도 6은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈을 포함하는 이미지 처리 시스템의 일 실시 예를 나타낸다.
도 7은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈을 포함하는 이미지 처리 시스템의 다른 실시 예를 나타낸다.
도 8은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈의 이미지 센서 칩의 블록도의 일 실시 예를 나타낸다.
도 9는 도 8에 도시된 이미지 센서 칩의 상세 블록도를 나타낸다.
도 10은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈을 포함하는 이미지 처리 시스템의 또 다른 실시 예를 나타낸다.
도 11은 도 10에 도시된 이미지 처리 시스템의 동작을 설명하기 위한 플로우차트를 나타낸다.
도 12는 본 발명의 또 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.
도 13은 본 발명의 또 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.
도 14는 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 칩의 블락도를 다른 실시 예를 나타낸다.
도 15는 도 14에 도시된 이미지 센서 칩의 타이밍 제너레이터의 블락도를 나타낸다.
도 16은 도 14에 도시된 줌 블락의 블락도를 나타낸다.
도 17은 도 14에 도시된 타이밍 제너레이터에 의하여 수평 블랭크 구간의 길이와 수직 블랭크 구간의 길이가 조절되기 전의 프레임을 나타낸다.
도 18은 도 14에 도시된 타이밍 제너레이터에 의하여 수평 블랭크 구간의 길이와 수직 블랭크 구간의 길이가 조절된 후의 프레임을 나타낸다.
도 19는 도 14에 도시된 타이밍 제너레이터에 의한 수직 블랭크 구간 조절 방법을 설명하기 위한 타이밍 도이다.
도 20은 도 14에 도시된 줌 블락의 입력 신호들과 출력 신호들의 파형들을 일 실시 예를 나타낸다.
도 21은 도 14에 도시된 줌 블락의 입력 신호들과 출력 신호들의 파형들을 다른 실시 예를 나타낸다.
도 22는 도 21에 도시된 일부 파형들을 확대한 파형들을 나타낸다.
도 23은 노출 시간을 설명하기 위한 그림이다.
도 24는 도 14에 도시된 이미지 센서 칩의 동작을 설명하기 위한 플로우차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.

도 1을 참조하면, 카메라와 같은 이미지 처리 시스템에 사용될 수 있는 이미지 센서 모듈(또는 multi-chip module; 10A)은 PCB (printed circuit board; 20), 이미지 센서 칩(image sensor chip; 30), 및 이미지 신호 처리 칩(image signal processing chip; 40)을 포함한다. PCB(20)는 FPCB (Flexible Printed Circuit Board)일 수 있다.

이미지 센서 칩(30)과 이미지 신호 처리 칩(40)이 반도체 기판상에서 서로 분리되어 있으므로, 이미지 신호 처리 칩(40)에서 발생한 디지털 노이즈가 이미지 센서 칩(30)에 미치는 영향을 감소 또는 제거할 수 있다.

PCB(20)의 제1면(20-1)에 배치되고 PCB(20)에 전기적으로 접속된 이미지 센서 칩(30)은 광학 신호를 전기 신호로 변환할 수 있다.

이미지 센서 칩(30)은 입사된 광학 신호를 전기 신호로 변환할 수 있는 복수의 광전 변환 소자들이 형성된 광전 변환 영역, 상기 광전 변환 영역으로부터 출력된 상기 전기 신호를 컬럼 라인으로 전송할 수 있는 복수의 트랜지스터들이 형성된 트랜지스터 형성 영역, 및 상기 컬럼 라인으로부터 출력된 전기 신호를 처리하고 처리된 신호, 예컨대 디지털 신호를 출력 신호로서 이미지 신호 처리 칩(40)으로 출력할 수 있는 복수의 처리 회로들이 형성된 신호 처리 영역을 포함한다.

이미지 센서 칩(30)의 상기 광전 변환 영역, 상기 트랜지스터 형성 영역, 및 상기 신호 처리 영역은 미세 공정, 예컨대 130nm, 95nm, 65nm, 또는 그 이하의 CMOS 공정을 이용하여 형성될 수 있다.

PCB(20)의 제1면(20-1)에 배치되고 PCB(20)에 전기적으로 접속된 이미지 신호 처리 칩(40)은 ISP(image signal processor) 또는 DSP(digital signal processor)의 기능을 수행하며, 이미지 센서 칩(30)으로부터 출력된 전기 신호를 처리하고 처리된 신호를 디스플레이 장치로 출력할 수 있다.

이미지 신호 처리 칩(40)에 의하여 처리된 신호는 디스플레이 장치를 통하여 디스플레이될 수 있다. 상기 디스플레이 장치는 TFT-LCD, OLED, 또는 LED를 이용한 평판 디스플레이 장치일 수 있다.

이미지 신호 처리 칩(40)은 95nm, 65nm, 45nm, 32nm, 또는 그 이하의 CMOS 공정을 이용하여 형성될 수 있다.

이미지 센서 칩(30)에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 이미지 신호 처리 칩(40)에 구현된 메탈 라인의 최소 선 폭보다 적어도 1.5배 이상일 수 있다. 따라서, 이미지 신호 처리 칩(40)의 최소 선 폭을 이미지 센서 칩(30)의 최소 선 폭보다 작게 함으로써, 이미지 신호 처리 칩(40)의 집적도를 이미지 센서 칩(30)의 집적도보다 높일 수 있는 효과가 있다. 따라서, 이미지 신호 처리 칩(40)에 이미지 신호 처리 기능을 향상시킬 수 있는 회로들을 구현할 수 있으므로, 이미지 신호 처리 칩(40)의 고성능화가 가능하다.

예컨대, 이미지 센서 칩(30)이 90nm CMOS 공정을 이용하여 제조될 때, 이미지 신호 처리 칩(40)은 32nm CMOS 공정을 이용하여 제조될 수 있다. 다른 예로서, 이미지 센서 칩(30)이 90nm CMOS 공정을 이용하여 제조될 때, 이미지 신호 처리 칩(40)은 45nm CMOS 공정을 이용하여 제조될 수 있다. 여기서 90nm, 45nm와 32nm는 CMOS 공정을 사용하여 형성될 수 있는 메탈 라인의 최소 선 폭을 의미한다.

이미지 센서 모듈(10A)은 복수의 제1본딩 와이어들(30-1)과 복수의 제2본딩 와이어들(40-1)을 포함한다.

이미지 센서 칩(30)은 복수의 제1 본딩 와이어들(30-1)을 통하여 PCB(20)와 전기적으로 접속되고, 이미지 신호 처리 칩(40)은 복수의 제2 본딩 와이어들(40-1)을 통하여 PCB(20)와 전기적으로 접속된다.

이미지 센서 모듈(10A)은 PCB(20)에 기계적으로 접속된 렌즈 모듈을 더 포함한다. 상기 렌즈 모듈은 렌즈(52)를 지지할 수 있는 홀더(50)를 포함한다. 상기 렌즈 모듈은 렌즈(52)를 통과한 광학 신호가 이미지 센서 칩(30)에 구현된 픽셀 어레이(미 도시)로 정확하게 입사될 수 있는 위치에 구현된다. 이미지 센서 모듈(10A)과 상기 렌즈 모듈은 하나의 패키지로 패키징될 수 있다.

도 2는 본 발명의 다른 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다. 도 2를 참조하면, 이미지 센서 모듈(10B)은 PCB(20), 이미지 센서 칩 (30), 이미지 신호 처리 칩(40), 복수의 본딩 와이어들(30-1), 및 복수의 솔더 범프들(42)을 포함한다.

이미지 신호 처리 칩(40)은 PCB(20)의 제1면(20-1)에 형성된 복수의 솔더 범프들(42)을 통하여 플립-칩(flip-chip) 본딩될 수 있다.

도 2에서는 설명의 편의를 위하여, 이미지 센서 칩(30)은 복수의 제1 본딩 와이어들(30-1)을 통하여 PCB(20)와 전기적으로 접속되고, 이미지 신호 처리 칩 (40)은 복수의 솔더 범프들(42)을 통하여 플립-칩 본딩되는 것을 도시하나, 실시 예에 따라 이미지 센서 칩(30)과 이미지 신호 처리 칩(40) 중에서 적어도 하나는 PCB(20)의 제1면(20-1)에 형성된 복수의 솔더 범프들을 통하여 플립-칩 본딩될 수 있다.

도 3은 본 발명의 또 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다. 도 3을 참조하면, 이미지 센서 모듈(10C)은 PCB(20), 이미지 센서 칩 (30), 이미지 신호 처리 칩(40), 복수의 제1 TSV(through silicon via; 32), 및 복수의 제2 TSV(44)을 포함한다.

이미지 센서 칩(30)은 복수의 제1 TSV(32)를 통하여 PCB(20)에 전기적으로 접속되고, 이미지 신호 처리 칩(40)은 복수의 제2 TSV(44)를 통하여 PCB(20)에 전기적으로 접속된다. 따라서, 이미지 신호 처리 칩(40)은 이미지 센서 칩(30)으로부터 출력된 전기 신호를 처리하고 처리된 신호를 디스플레이 장치로 전송할 수 있다.

도 1부터 도 3에 도시된 실시 예에 따라, 이미지 센서 칩(30)은 복수의 본딩 와이더들, 복수의 범프들, 또는 복수의 TSV를 통하여 PCB(20)에 전기적으로 접속될 수 있고, 이미지 신호 처리 칩(40)은 복수의 본딩 와이더들, 복수의 범프들, 또는 복수의 TSV를 통하여 PCB(20)에 전기적으로 접속될 수 있다.

이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)은 렌즈 모듈을 포함하는 의미로서 또는 상기 렌즈 모듈을 제외한 의미로서 사용될 수 있다. 또한, 카메라와 같은 이미지 처리 시스템은 렌즈 모듈과 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)을 포함할 수 있다.

도 4는 도 1, 도 2, 또는 도 3에 도시된 이미지 센서 모듈의 평면도를 나타낸다. 도 4를 참조하면, 이미지 센서 모듈(10A, 10B, 또는 10C)을 의미할 수 있는 이미지 센서 모듈(22)은 각각이 PCB(20)에 전기적으로 접속된 이미지 센서 칩(30)과 이미지 신호 처리 칩(40)을 포함한다.

이미지 센서 칩(30)의 가로세로 비(aspect ratio; W1/H1)는 1~2이고, 이미지 신호 처리 칩(40)의 가로세로 비(W2/H2)는 3~10이고, 이미지 센서 모듈과 렌즈 모듈을 포함하는 패키지의 가로세로 비(W3/H3)는 0.8~1.2일 수 있다.

상기 패키지는 광학계에 기인하여 정방형에 가까운 가로세로 비, 예컨대 0.8~1.2를 가질 수 있다.

도 5는 본 발명의 실시 예에 따른 카메라 제조 방법을 설명하기 위한 플로우 차트이다. 제1최소 선 폭 CMOS 공정(예컨대, 90nm)을 이용하여 제1 가로세로 비, 예컨대 1~2를 갖는 이미지 센서 칩(30)이 제조된다(S10).

제2최소 선 폭 CMOS 공정(예컨대, 45nm, 또는 32)을 이용하여 제2 가로세로 비, 예컨대 3.0~10.0을 갖는 이미지 신호 처리 칩(30)이 제조된다(S20). S10과 S20은 서로 다른 CMOS 공정을 이용하므로 제조 순서는 변경될 수 있다.

즉, 제조 업자는 서로 다른 최소 선 폭을 갖는 CMOS 공정을 이용하여, 이미지 센서 칩(30)에 구현된 메탈 라인의 제1최소 선 폭이 이미지 신호 처리 칩(30)에 구현된 메탈 라인의 제1최소 선 폭보다 1.5배 이상이 될 수 있도록 각 칩을 구현할 수 있다.

이미지 센서 모듈 제조 업자는 제1 가로세로 비, 예컨대 1~2를 갖는 이미지 센서 칩(30)과 제2 가로세로 비, 예컨대 3.0~10.0을 갖는 이미지 신호 처리 칩(30) 중에서 어느 하나를 PCB(20)의 제1면(20-1)에 전기적으로 접속한다(S30).

상기 이미지 센서 모듈 제조 업자는 제1 가로세로 비, 예컨대 1~2를 갖는 이미지 센서 칩(30)과 제2 가로세로 비, 예컨대 3.0~10.0을 갖는 이미지 신호 처리 칩(30) 중에서 다른 하나를 PCB(20)의 제1면(20-1)에 전기적으로 접속한다 (S40).

상기 이미지 센서 모듈 제조 업자는 렌즈(52)를 통과한 광학 신호가 이미지 센서 칩(30)의 픽셀 어레이로 입사될 수 있도록 렌즈 모듈을 PCB(20)에 기계적으로 접속한다(S50).

도 6은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈을 포함하는 이미지 처리 시스템의 일 실시 예를 나타낸다.

이미지 처리 시스템은 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)을 포함하는 시스템으로서 이동 전화기, 화상 전화기, 또는 PDA(personal digital assistant)로 구현될 수 있다. 렌즈 모듈은 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)에 구현된 이미지 센서 칩(30)과 접속된다. 실시 예에 따라 렌즈 모듈과 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)은 하나의 패키지로 패키징(packaging)될 수 있다.

도 7은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈을 포함하는 이미지 처리 시스템의 다른 실시 예를 나타낸다.

이미지 처리 시스템은 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)을 포함하는 시스템으로서 PC, 노트북(notebook), 넷북(netbook), CCTV 시스템, 홈 오토메이션 시스템, 또는 인공 위상 시스템에 사용될 수 있다. 렌즈 모듈은 이미지 센서 모듈(10A, 10B, 또는 10C)에 구현된 이미지 센서 칩(30)과 접속된다.

도 8은 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 모듈의 이미지 센서 칩의 블록도의 일 실시 예를 나타낸다.

도 1부터 도 8을 참조하면, 이미지 센서 칩(30)은 타이밍 컨트롤러(90), 액티브 픽셀 어레이(110), 리드아웃 회로(112), 및 압축기(160)를 포함한다. 실시 예에 따라 타이밍 컨트롤러(90), 액티브 픽셀 어레이(110), 리드아웃 회로(112), 및 압축기(160)는 제1최소 선 폭을 갖는 메탈 라인을 포함할 수 있다.

타이밍 컨트롤러(90)는 액티브 픽셀 어레이(110)의 동작과 리드아웃 회로 (112)의 동작을 제어할 수 있는 제어 신호들을 생성한다.

액티브 픽셀 어레이(110)는 렌즈(52)를 통하여 입사된 광학 신호들을 픽셀 신호들 또는 베이어 신호들로 생성할 수 있는 복수의 픽셀들을 포함한다. 액티브 센서 어레이(110)의 가로세로 비는 4:3일 수 있고 HD(High-definition)급의 경우 16:9로 구현될 수 있다.

리드아웃 회로(112)는 액티브 픽셀 어레이(110)로부터 출력된 픽셀 신호들 또는 베이어 신호들을 베이어 디지털 신호들로 변환한다. 리드아웃 회로(112)로부터 출력되는 베이어 디지털 신호들은 어떠한 보정 처리도 되지 않은 신호들일 수 있다.

따라서, 본 실시 예에 따른 이미지 센서(30)는 액티브 픽셀 어레이(110)로부터 출력된 픽셀 신호들 또는 베이어 신호들에 대하여 보정 처리를 하기 위한 어떠한 회로 블록도 포함하지 않으므로, 본 실시 예에 따른 이미지 센서(30)의 레이아웃 면적은 상기 보정 처리를 위한 회로 블록들을 포함하는 종래의 이미지 센서의 레이아웃 면적에 비하여 상당히 줄어든다.

여기서 '보정 처리'라 함은 쉐이딩 보정(shading correction), BPC(bad pixel correction), 비닝(binning), 또는 디지털 이득 조절(digital gain adjusting) 중에서 적어도 하나를 포함한다.

상기 쉐이딩 보정은 이미지 센서 모듈(10A, 10B, 또는 10C)에 구현된 렌즈 (52)의 특성에 의하여 이미지 센서 칩(30)으로 입사되는 입사광의 강도가 이미지의 가장자리 근처에서 감소하는 것을 보상하는 것을 의미한다.

상기 BPC는 액티브 픽셀 어레이(110)에 구현된 픽셀들 중에서 데드 픽셀 (dead pixel)이나 열에 의하여 손상된 배드 픽셀(bad pixel)을 주위 픽셀들과 비교하여 보정하는 것을 의미한다.

상기 비닝은 샘플링되면서 버려지는 픽셀이 발생하므로, 상기 버려진 픽셀과 선택된 픽셀에 가중치를 주어 평균을 구하는 방법을 통하여 고주파 성분을 제거하여 화질을 개선하는 것을 의미한다.

상기 디지털 이득 조절은 저조도에서 노이즈를 최소화하는 수준에서 이득을 조절하여 시인성을 높이는 것을 의미한다.

리드아웃 회로(112)에 접속된 압축기(160)는 어떠한 보정 처리도 되지 않은 베이어 디지털 신호들을 압축하여 압축된 베이어 디지털 신호들을 출력 인터페이스로 전송한다. 실시 예에 따라 상기 출력 인터페이스는 직렬 인터페이스로 구현되거나 병렬 인터페이스로 구현될 수 있다.

실시 예에 따라, 리드아웃 회로(112)는 쉐이딩 보정된 신호, BPC 보정된 신호, 비닝 처리된 신호, 또는 디지털 이득 조절된 신호를 출력할 수 있다. 이때, 압축기(160)는 쉐이딩 보정된 신호, BPC 보정된 신호, 비닝 처리된 신호, 또는 디지털 이득 조절된 신호를 압축하여 압축된 신호를 출력 인터페이스로 전송할 수 있다.

도 9는 도 8에 도시된 이미지 센서 칩의 상세 블록도를 나타낸다.

도 8과 도 9를 참조하면, 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E)의 이미지 센서 칩(30)은 타이밍 컨트롤러(90), 픽셀 어레이(110), 수직 디코더/로우 드라이버(100), 액티브 로드 블락(120), 아날로그 리드아웃 회로(130), 데이터 출력 블락(140), 수평 디코더(150), 및 압축기(160)를 포함할 수 있다.

각 구성 요소(90, 100, 110, 120, 130, 140, 150, 및 160)의 메탈 라인의 최소 선 폭은 이미지 신호 처리 칩(40)에 구현된 메탈 라인의 최소 선 폭의 1.5배 이상으로 구현된다.

타이밍 컨트롤러(90)는 이미지 센서 칩(30)의 전반적인 동작을 제어하기 위한 복수의 제어 신호들을 생성한다.

픽셀 어레이(110)는 복수의 픽셀들을 포함한다. 상기 복수의 픽셀들은 다수의 컬러 픽셀들, 예컨대 적어도 하나의 레드 픽셀(red pixel), 적어도 하나의 그린 (green) 픽셀, 및 적어도 하나의 블루(blue) 픽셀을 포함할 수 있다.

이미지 센서 칩(30)이 3차원 이미지 센서로 구현될 경우, 상기 복수의 픽셀들은 상기 컬러 픽셀들 이외에 적어도 하나의 깊이 픽셀(depth pixel)을 더 포함할 수 있다. 상기 적어도 하나의 깊이 픽셀은 적외선 영역의 파장들에 상응하는 광 전하들을 생성할 수 있다.

픽셀 어레이(110)는 복수의 컬럼 라인들을 포함할 수 있다. 상기 복수의 컬럼 라인들 각각에는 컬럼 방향으로 배열된 복수의 픽셀들이 접속될 수 있다.

액티브 로드 블락(120)은 복수의 액티브 로드 회로들을 포함한다. 상기 복수의 액티브 로드 회로들 각각은 타이밍 컨트롤러(90)로부터 출력된 제어 신호(CTL1)에 응답하여 인에이블 또는 디스에이블될 수 있다.

여기서 인에이블되었다 함은 컬럼 라인에 접속된 픽셀이 픽셀 신호를 출력하기 위한 프로세싱을 수행할 수 있고 상기 픽셀로부터 출력된 픽셀 신호는 아날로그 리드아웃 회로(130)로 전송될 수 있는 상태를 의미한다.

이와 반대로, 디스에이블되었다 함은 컬럼 라인에 접속된 픽셀이 픽셀 신호를 출력하기 위한 프로세싱을 수행할 수 없을 뿐만 아니라 상기 픽셀로부터는 어떠한 픽셀 신호도 출력되지 않는 상태를 의미한다.

아날로그 리드아웃 회로(130)는 각 컬럼 라인으로부터 출력된 각 픽셀 신호 (PX1, PX2, ..., PXm)를 처리할 수 있는 신호 처리 회로이다.

실시 예에 따라, 아날로그 리드아웃 회로(130)는 복수의 CDS(correlated double sampling) 회로들을 포함할 수 있다. 상기 다수의 CDS 회로들 각각은 다수의 컬럼 라인들 각각에 접속되고, 각각의 컬럼 라인으로부터 출력된 픽셀 신호에 CDS를 수행하고 CDS된 픽셀 신호를 출력할 수 있다.

다른 실시 예에 따라, 아날로그 리드아웃 회로(130)는 복수의 아날로그-디지털 변환 회로들을 더 포함할 수 있다. 상기 다수의 아날로그-디지털 변환 회로들 각각은 상기 다수의 CDS 회로들 각각에 접속되어 CDS된 픽셀 신호를 디지털 신호로 변환할 수 있다.

데이터 출력 블락(140)은 아날로그 리드아웃 회로(130)로부터 출력된 각 출력 신호(D1, D2, ..., Dm)를 압축기(160)로 출력할 수 있다.

예컨대, 데이터 출력 블락(140)은 수평 디코더(150)로부터 출력된 컬럼 선택 신호들 (CSEL1, CSEL2, ..., CSELm) 각각에 응답하여 아날로그 리드아웃 회로(130)로부터 출력된 각 출력 신호(D1, D2, ..., Dm)를 압축기(160)로 출력할 수 있다.

컬럼 디코더라고도 불릴 수 있는 수평 디코더(150)는 타이밍 컨트롤러(90)로부터 출력된 컬럼 어드레스들(HDA)을 디코딩하고 디코딩 결과에 따라 컬럼 선택 신호들(CSEL1, CSEL2,..., CSELm)을 출력할 수 있다.

타이밍 컨트롤러(90)는 제어 신호들에 응답하여 수직 디코더/로우 드라이버 (100)의 동작을 제어하기 위한 제어 신호들(예컨대, 로우 어드레스들(VDA)을 포함), 아날로그 리드아웃 회로(130)의 동작을 제어하기 위한 적어도 하나의 제어 신호, 데이터 출력 블락(140)의 동작을 제어하기 위한 제어 신호들, 및 수평 디코더 (150)의 동작을 제어하기 위한 제어 신호들(예컨대, 컬럼 어드레스들(HDA)을 포함)생성한다.

리드 아웃 회로(112)는 구성 요소들(100, 120, 130, 140, 및 150)을 포함하는 회로를 의미할 수 있다.

압축기(160)는 리드 아웃 회로(112), 예컨대 데이터 출력 블록(140)으로부터 출력되는 픽셀 신호들 또는 베이어 디지털 신호들을 압축하여 압축된 베이어 디지털 신호들을 입출력 인터페이스를 통하여 이미지 신호 처리 칩(40)으로 전송할 수 있다. 데이터 출력 블록(140)으로부터 출력되는 픽셀 신호들 또는 베이어 디지털 신호들은 어떠한 보정 처리도 되지 않은 신호들이다.

도 10은 도 1, 도 2, 또는 도 3에 도시된 이미지 센서 모듈을 포함하는 이미지 처리 시스템의 또 다른 실시 예를 나타낸다. 이미지 처리 시스템(200)은 본 실시 예에 따른 이미지 센서 모듈(10A, 10B, 10C, 10D, 또는 10E, 총괄적으로 10)을 포함하는 이미지 처리 시스템을 의미한다.

이미지 처리 시스템(200)은 이미지 센서 모듈(10), 이미지 센서 모듈(10)의 동작을 제어할 수 있는 프로세서(220)를 포함한다. 이미지 처리 시스템(200)은 이미지 센서 모듈(10)에 의하여 처리된 데이터를 저장할 수 있는 메모리 장치(230)를 더 포함할 수 있다. 메모리 장치(230)는 비휘발성 메모리 장치로 구현될 수 있다.

이미지 처리 시스템(200)은 입출력 인터페이스(240)를 더 포함할 수 있다.

이미지 처리 시스템(200)은 프로세서(220)의 제어 하에 메모리 장치(230)에 저장된 데이터를 시스템 버스(210)와 입출력 인터페이스(240)를 통하여 외부로 전송할 수 있다. 입출력 인터페이스(240)는 디스플레이 장치일 수 있다. 입출력 인터페이스 (240)는 마우스, 키보드, 또는 터치 패드와 같은 입력 장치일 수 있다.

도 11은 도 10에 도시된 이미지 처리 시스템의 동작을 설명하기 위한 플로우차트를 나타낸다. 도 1부터 도 11을 참조하면, 이미지 센서 칩(30)의 액티브 픽셀 어레이(110)는 광학 신호들로부터 베이어 신호들을 생성한다(S110).

이미지 센서 칩(30)의 압축기(160)는 리드아웃 회로(112)로부터 출력된 신호들을 압축하여 압축된 신호들을 이미지 신호 처리 칩(40)으로 출력한다(S120). 리드아웃 회로(112)로부터 출력된 신호들은 보정 처리되지 않은 베이어 신호들일 수 있다. 이미지 신호 처리 칩(40)은 이미지 센서 칩(30)으로부터 출력된 압축된 신호들에 대하여 처리, 예컨대 인터폴레이션 또는 컬러 보정 중에서 적어도 하나를 수행한다(S130). 이미지 신호 처리 칩(40)에 의하여 처리된 신호들은 디스플레이를 위하여 디스플레이 장치로 전송될 수 있다.

도 12는 본 발명의 또 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다.

도 12를 참조하면, 이미지 센서 모듈(10D)은 PCB(20), 이미지 센서 칩(30), 이미지 신호 처리 칩(40), 복수의 TSV들(32)을 포함한다.

이미지 센서 칩(30)은 복수의 TSV들(32)을 통하여 PCB(20)에 전기적으로 접속되고, 이미지 신호 처리 칩(40)은 PCB(20) 내에 내장된다. 복수의 TSV들(32)은 복수의 범프들(42-1)과 전기적으로 접속될 수 있다. 따라서, 이미지 센서 칩(30)으로부터 출력된 신호들은 복수의 TSV들(32)과 복수의 범프들(42-1)을 통하여 이미지 신호 처리 칩(40)으로 전송될 수 있으므로, 이미지 신호 처리 칩(40)은 이미지 센서 칩(30)으로부터 출력된 신호들을 처리하고, 처리된 신호들을 디스플레이를 위하여 디스플레이 장치로 전송할 수 있다. 이미지 신호 처리 칩(40)에서 발행하는 열로 인한 영향이 이미지 센서 칩(30) 내부에 구현된 픽셀로 전달되는 것을 방지하기 위하여, 이미지 신호 처리 칩(40)의 가로세로 비는 이미지 센서 칩(30)의 가로세로 비의 적어도 2배 이상이고, 이미지 센서 칩(30)에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 이미지 신호 처리 칩(40)에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

도 13은 본 발명의 또 실시 예에 따른 이미지 센서 모듈의 개략적인 구성도를 나타낸다. 도 13을 참조하면, 이미지 센서 모듈(10E)은 PCB(20), 이미지 센서 칩(30), 이미지 신호 처리 칩(40), 및 복수의 본딩 와이어들(30-1)을 포함한다.

이미지 센서 칩(30)은 복수의 본딩 와이어들(30-1)을 통하여 PCB(20)에 전기적으로 접속되고, 이미지 신호 처리 칩(40)은 PCB(20) 내에 내장된다. 이미지 센서 칩(30)으로부터 출력된 신호들은 복수의 본딩 와이어들(30-1)과 복수의 범프들(42-2)을 통하여 이미지 신호 처리 칩(40)으로 전송될 수 있으므로, 이미지 신호 처리 칩(40)은 이미지 센서 칩(30)으로부터 출력된 신호들을 처리하고, 처리된 신호들을 디스플레이를 위하여 디스플레이 장치로 전송할 수 있다.

이미지 신호 처리 칩(40)에서 발행하는 열로 인한 영향이 이미지 센서 칩(30) 내부에 구현된 픽셀로 전달되는 것을 방지하기 위하여, 이미지 신호 처리 칩(40)의 가로세로 비는 이미지 센서 칩(30)의 가로세로 비의 적어도 2배 이상이고, 이미지 센서 칩(30)에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 이미지 신호 처리 칩(40)에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이다.

도 12 또는 도 13은 이미지 신호 처리 칩(40)이 복수의 층들을 포함하는 PCB(20) 내에 내장된(embedded) 형태의 기술적 사상을 나타낸다. 따라서, 이미지 센서 칩(30)으로부터 출력된 신호들은 어떠한 전기적인 접속 수단들을 통해서든 이미지 신호 처리 칩(40)으로 전송될 수만 있으면 된다.

도 12 또는 도 13에 도시된 바와 같이, 이미지 신호 처리 칩(40)은 렌즈 모듈이 접속된 PCB(20)의 아래 또는 옆에 임베디드될 수 있다.

도 14는 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 센서 칩의 블락도를 다른 실시 예를 나타낸다.

도 14를 참조하면, 실시간으로(on-the-fly) 디지털 줌(digital zoom)을 수행할 수 있는 이미지 센서 칩(30)은 디지털 줌을 위한 프레임 버퍼 메모리(frame buffer memory)를 필요로 하지 않는다. 이미지 센서 칩(30)은 이미지 신호 처리 회로(310), 컨트롤 레지스터 블락(340), 타이밍 제너레이터(350), 및 버퍼(360)를 포함할 수 있다. 실시 예에 따라 줌 블락(370)은 도 14에 도시된 바와 같이 이미지 센서 칩(30) 내부에 구현될 수도 있고, 도 1, 도 2, 도 3, 도 12, 또는 도 13에 도시된 이미지 신호 처리 칩(40) 내부에 구현될 수 있다.

광학 이미지에 상응하는 데이터 신호들을 출력할 수 있는 이미지 신호 처리 회로(310)는 액티브 픽셀 어레이(110), 로우 드라이버(315), 아날로그 리드아웃 회로(320), 및 아날로그-디지털 블락(330)을 포함한다.

액티브 픽셀 어레이(110)는 도 9를 참조하여 설명한 바와 같이 복수의 픽셀들을 포함한다. 상기 복수의 픽셀들 각각은 광 감지 소자와 복수의 트랜지스터들을 포함하다.

로우 드라이버(315)는 타이밍 제너레이터(350)로부터 출력된 적어도 하나의 제어 신호에 응답하여 상기 복수의 픽셀들 중에서 로우 단위로 배열된 복수의 픽셀들을 선택할 수 있다.

아날로그 리드아웃 회로(320)는 컨트롤 레지스터 블락(340) 또는 타이밍 제너레이터(350) 중에서 어느 하나로부터 출력된 적어도 하나의 제어 신호에 응답하여 액티브 픽셀 어레이(110)로부터 로우 단위로 출력된 픽셀 신호들을 처리할 수 있다.

노이즈 제거 기능을 수행할 수 있는 아날로그 리드아웃 회로(320)는 액티브 픽셀 어레이(110)로부터 로우 단위로 출력되는 픽셀 신호들 각각에 상관 이중 샘플링(correlated double sampling(CDS))을 수행하여 상관 이중 샘플된 픽셀 신호들 각각을 출력할 수 있다. 이때 아날로그 리드아웃 회로(320)는 복수의 CDS 회로들을 포함할 수 있고, 상기 복수의 CDS 회로들 각각은 액티브 픽셀 어레이(110)의 복수의 컬럼들 각각으로부터 출력된 픽셀 신호에 대하여 CDS 동작을 수행할 수 있다.

아날로그-디지털 블락(330)은 아날로그 리드아웃 회로(320)로부터 출력된 픽셀 신호들 각각에 또는 상관 이중 샘플된 신호들 각각에 아날로그-디지털 변환을 수행하고 디지털 신호들 또는 데이터 신호들을 버퍼(360)로 출력한다.

컨트롤 레지스터 블락(340)은 외부, 예컨대 이미지 신호 처리 칩(40)로부터 출력된 정보(또는, 데이터)에 따라 타이밍 제너레이터(350)의 동작, 이미지 신호 처리 회로(310)의 동작, 또는 버퍼(360)의 동작 중에서 어느 하나의 동작을 제어할 수 있다. 예컨대, 컨트롤 레지스터 블락(340)은 외부, 예컨대 이미지 신호 처리 칩 (40)으로부터 출력된 디지털 줌 배율 정보(RSV)에 따라 타이밍 제너레이터(350)에 구현된 레지스터(351)의 설정 값들을 변경할 수 있다. 디지털 줌 배율 정보(RSV)는 디지털 줌 배율을 지시하는 정보이다.

타이밍 제너레이터(350)는 컨트롤 레지스터 블락(340)으로부터 출력된 디지털 줌 배율 정보(RSV, 또는 디지털 줌 배율 정보(RVS)에 상응하는 정보)에 따라 수평 블랭크 구간(길이 또는 시간)이 조절된 제1수평 동기 신호(Hsync; 이하 '제1수평 동기 신호'라 한다), 수직 블랭크 구간(길이 또는 시간)이 조절된 제1수직 동기 신호(Vsync; 이하 '제1수직 동기 신호'라 한다), 및 제1데이터 클락 신호(DCLK)를 생성할 수 있다. 본 명세서에서는 외부, 예컨대 이미지 신호 처리 칩(40) 또는DSP (digital signal processor)로부터 출력된 디지털 줌 배율 정보(RSV)와 디지털 줌 배율 정보(RVS)에 상응하는 정보를 디지털 줌 배율 정보(RVS)로 총칭하여 사용하기로 한다.

즉, 타이밍 제너레이터(350)는 디지털 줌 배율 정보(RVS)에 따라 제1수평 동기 신호(Hsync)의 수평 블랭크 구간을 조절함과 동시에 프레임 레이트(frame rate)를 디지털 줌 배율과 무관하게 일정하게 유지시키기 위하여 제1수직 동기 신호 (Vsync)의 수직 블랭크 구간을 조절할 수 있다. 따라서 타이밍 제너레이터(350)는 수직 블랭크 구간이 조절된 제1수직 동기 신호(Vsync), 수평 블랭크 구간이 조절된 제1수평 동기 신호(Hsync), 및 제1데이터 클락 신호(DCLK)를 출력할 수 있다.

버퍼(360)는 컨트롤 레지스터 블락(340)의 제어하에 이미지 신호 처리 회로 (310)의 아날로그-디지털 블락(330)으로부터 출력된 데이터 신호들, 예컨대 줌 영역에 해당하는 데이터 신호들을 버퍼링하여 버퍼링된 데이터 신호들을 줌 블락 (370)으로 출력한다. 실시 예에 따라 출력 회로는 로우 드라이버(315), 아날로그 리드아웃 회로(320), 및 아날로그-디지털 블락(330)을 포함하는 회로를 의미할 수도 있고, 로우 드라이버(315), 아날로그 리드아웃 회로(320), 아날로그-디지털 블락(330), 및 버퍼(360)를 포함하는 회로를 의미할 수도 있다.

실시간 디지털 줌 동작을 수행할 수 있는 줌 블락(370)은 상기 출력 회로로부터 출력된 줌 영역(예컨대, 디지털 줌을 위한 데이터 신호들의 일부 또는 디스플레이 상에서 디지털 줌을 위하여 선택된 영역)에 해당하는 데이터 신호들(즉, 전체 영역에 대한 데이터 신호들이 아닌 상기 데이터 신호들 중에서 줌 배율에 따라 선택된 데이터 신호들)을 디지털 줌 배율(RSV)에 따라 보간하고, 타이밍 제너레이터 (350)로부터 출력된 제1수평 동기 신호(Hsync), 제1수직 동기 신호(Vsync), 및 제1데이터 클락 신호(DCLK)를 수신하고, 디지털 줌 배율 정보(RSV)에 따라 제1수평 동기 신호(Hsync)의 수평 블랭크 구간을 재조절하고, 제2수직 동기 신호(Vsynca), 수평 블랭크 구간이 재조절된 제2수평 동기 신호(Hsynca), 및 제2데이터 클락 신호 (DCLKa)에 따라 보간된 데이터 신호들(DATAa)을 출력할 수 있다. 이때, 제2수직 동기 신호(Vsynca)는 제1수직 동기 신호(Vsync)와 동일한 신호이고 제2데이터 클락 신호(DCLKa)는 제1데이터 클락 신호(DCLK)와 동일한 신호이다.

실시 예에 따라 줌 블락(370)은 제1수직 동기 신호(Vsync)와 제1데이터 클락 신호(DCLK)를 바이패스할 수 있다.

도 15는 도 14에 도시된 이미지 센서 칩의 타이밍 제너레이터의 블락도를 나타낸다. 도 14와 도 15를 참조하면, 타이밍 제너레이터(350)는 레지스터(351), 메인 컨트롤 유닛(353), 어드레스 발생기(355), 동기 신호 발생기(357), 및 컨트롤 유닛(359)을 포함한다.

레지스터(351)는 컨트롤 레지스터 블록(340)으로부터 출력된 디지털 줌 배율 정보(RSV)를 수신하여 저장한다. 예컨대, 디지털 줌 배율 정보(RSV)는 1비트 또는 그 이상의 비트들을 포함할 수 있다.

메인 컨트롤 유닛(353)은 레지스터(351)에 저장된 디지털 줌 배율 정보(RSV)에 따라 어드레스 발생기(355)의 동작과 동기 신호 발생기(357)의 동작을 제어할 수 있다.

어드레스 발생기(355)는 메인 컨트롤 유닛(353)의 제어하에 픽셀 어레이 (110)에 구현된 복수의 픽셀들 중에서 줌 영역에 해당하는 복수의 픽셀들을 선택하기 위한 어드레스들(X-ADD와 Y-ADD)을 출력할 수 있다. 따라서 이미지 신호 처리 회로(310)는 로우 어드레스들(X-ADD)과 컬럼 어드레스들(Y-ADD)에 따라 상기 줌 영역에 해당하는 복수의 픽셀들만을 선택할 수 있다.

동기 신호 발생기(357)는 메인 컨트롤 유닛(353)의 제어하에 수직 동기 신호의 수직 블랭크 구간과 수평 동기 신호의 수평 블랭크 구간을 동시에 조절하고, 상기 수직 블랭크 구간이 조절된 제1수직 동기 신호(Vsync)와 상기 수평 블랭크 구간이 조절된 제1수평 동기 신호(Hsync)를 생성할 수 있다. 물론, 동기 신호 발생기 (357)는 메인 컨트롤 유닛(253)의 제어하에 데이터 제1클락 신호(DCLK)도 생성할 수 있다.

여기서, 제1수직 동기 신호(Vsync)는 프레임(또는 한 프레임의 데이터)의 시작과 끝을 정의하는 신호이고, 제1수평 동기 신호(Hsync)는 라인(또는 한 라인 데이터)의 시작과 끝을 정의하는 신호이고, 제1데이터 클락 신호(DCLK)는 픽셀 데이터를 전송하기 위하여 사용되는 신호이다.

컨트롤 유닛(359)은 레지스터(351)에 저장된 디지털 줌 배율 정보(RSV)에 따라 액티브 픽셀 어레이(110) 중에서 줌 영역에 해당하는 데이터 신호들을 출력하도록 출력 회로의 동작을 제어할 수 있다. 실시 예에 따라 컨트롤 유닛(359)은 어드레스 발생기(355)에 의하여 발생된 어드레스들(X-ADD와 Y-ADD)과 디지털 줌 배율 정보(RSV)에 따라 상기 줌 영역을 선택하고 선택된 줌 영역에 포함된 복수의 픽셀들로부터 출력된 데이터 신호들이 버퍼(360) 또는 줌 블락(370)으로 전송되는 것을 제어할 수 있다.

도 16은 도 14에 도시된 줌 블락의 블락도를 나타낸다. 도 14부터 도 16을 참조하면, 실시 예에 따라 이미지 센서 칩(30)과 이미지 신호 처리 칩(40) 중에서 어느 하나에 구현될 수 있는 줌 블락(370)은 인터폴레이터(371)와 동기 신호 재-생성기(373)를 포함할 수 있다.

인터폴레이터(371)는 버퍼(360)에 의하여 버퍼링된 줌 영역에 해당하는 데이터 신호들(DATA)을 디지털 줌 배울 정보(RSV)에 따라 보간하여 보간된 데이터 신호들 (DATAa)을 생성할 수 있다.

동기 신호 재-생성기(373)는 타이밍 제너레이터(350)로부터 출력된 제1수직 동기 신호(Vsync), 제1수평 동기 신호(Hsync), 및 제1데이터 클락 신호(DCLK)를 수신하고, 디지털 줌 배율 정보(RSV)에 따라 제1수평 동기 신호(Hsync)의 수평 블랭크 구간을 조절하고, 수평 블랭크 구간이 조절된 제2수평 동기 신호(Hsynca)를 생성할 수 있다. 동기 신호 재-생성기(373)는 제1수직 동기 신호(Vsync)와 실질적으로 동일한 제2수직 동기 신호(Vsynca)와 제1데이터 클락 신호(DCLK)와 실질적으로 동일한 제2데이터 클락 신호(DCLKa)를 생성할 수 있다.

인터폴레이터(371)는 제2수직 동기 신호(Vsynca), 제2수평 동기 신호 (Hsynca), 및 제2데이터 클락 신호(DCLKa)에 따라 보간된 데이터(DATAa)를 출력할 수 있다.

도 17은 도 14에 도시된 타이밍 제너레이터에 의하여 수평 블랭크 구간의 길이와 수직 블랭크 구간의 길이가 조절되기 전의 프레임을 나타낸다. 도 17을 참조하면, 하나의 프레임(또는 이미지 센서 칩(30)으로부터 출력되는 데이터 신호들을 도식적으로 표현한 것)은 이미지 신호 영역(또는 액티브 영역; A11), 수평 블랭크 영역(또는 비액티브 영역; A12), 및 수직 블랭크 영역(또는 비액티브 영역; A13)으로 정의될 수 있다. 수직 동기 신호(Vsync)와 수평 동기 신호 (Hsync)가 제1레벨, 예컨대 하이 레벨을 유지하는 동안(실시 예에 따라 제2레벨, 예컨대 로우 레벨을 유지하는 동안) 이미지 신호 영역(A11)에서만 데이터 신호들에 따른 이미지가 디스플레이된다.

도 18은 도 14에 도시된 타이밍 제너레이터에 의하여 수평 블랭크 구간의 길이와 수직 블랭크 구간의 길이가 조절된 후의 프레임을 나타낸다. 도 17과 도 18을 참조하면, 디지털 줌 배율이 1보다 클 때, 제1수평 동기 신호(Hsync)의 블랭크 구간은 HBI로부터 HBI'로 증가함(HBI'>HBI)과 동시에 제1수직 동기 신호(Vsync)의 수직 블랭크 구간은 VBI로부터 VBI'로 감소함(VBI'<VBI)을 알 수 있다.

디지털 줌 배율이 증가할수록 제1수평 동기 신호(Hsync)의 수평 블랭크 구간은 HBI로부터 HBI'로 증가하는 동시에 제1수직 동기 신호(Hsync)의 수직 블랭크 구간은 VBI로부터 VBI'로 감소한다. 이에 따라 이미지 가로 길이는 IHI로부터 IHI'로 감소하고 이미지 세로 길이는 IVI로부터 IVI'로 감소한다.

따라서 제1수평 동기 신호(Hsync)의 수평 블랭크 구간이 HBI로부터 HBI'로 증가함에 따라 총 가로 길이가 THI로부터 THI'가 증가하더라도, 제1수직 동기 신호 (Vsync)의 수직 블랭크 구간은 VBI로부터 VBI'로 감소하므로, 수직 블랭크 영역 (A23)은 일정하게 유지된다. 따라서 프레임 레이트(frame rate)는 디지털 줌 배율에 무관하게 일정하게 유지된다. 즉, 줌 블락(370)은 디지털 줌 배율에 무관하게 프레임 레이트를 일정하게 유지하기 위하여 제1수직 동기 신호(Vsync)의 수직 블랭크 구간을 실시간으로 조절할 수 있는 효과가 있다.

도 19는 도 14에 도시된 타이밍 제너레이터에 의한 수직 블랭크 구간 조절 방법을 설명하기 위한 타이밍 도이다.

도 19를 참조하면, CASE I은 디지털 줌 배율이 1일 때 제1수직 동기 신호의 파형을 나타낸다. CASE Ⅱ는 디지털 줌 배율이 2이고 제1수평 동기 신호의 수평 블랭크 구간만 증가시키고 제1수직 동기 신호의 수직 블랭크 구간을 감소시키지 않았을 때의 제1수직 동기 신호의 파형을 나타낸다. 도 17부터 도 19를 참조하면, 제1수평 동기 신호(Hsync)의 수평 블랭크 구간이 증가함(HBI<HBI')에 따라 제1수직 동기 신호(Vsync)의 수직 블랭크 구간이 감소하지 않으면 총 가로 길이(THI')가 증가함에 따라 수직 블랭크 영역(A23)이 증가한다. 이는 프레임 레이트를 감소시키는 원인이 된다.

따라서, 도 14, 도 18, 및 도 19의 CASE Ⅲ에 도시된 바와 같이, 타이밍 제너레이터(250)는 제1수평 동기 신호(Hsync)의 수평 블랭크 구간(HBI')을 증가시킴과 동시에 제1수직 동기 신호(Vsync)의 수직 블랭크 구간(VBI')을 감소시킨다. 따라서, 디지털 줌 배율에 관계없이 타이밍 제너레이터(350)는 항상 일정한 제1수직 동기 신호(Vsync)를 생성할 수 있다.

도 20은 도 14에 도시된 줌 블락의 입력 신호들과 출력 신호들의 파형들을 일 실시 예를 나타낸다. 도 20은 디지털 줌 배율이 1인 경우의 줌 블락(370)의 입력 신호들(Vsync, Hsync, 및 DATA)의 파형들과 출력 신호들(Vsynca, Hsynca, 및 DATAa)의 파형들을 나타낸다.

도 21은 도 14에 도시된 줌 블락의 입력 신호들과 출력 신호들의 파형들을 다른 실시 예를 나타낸다. 도 21은 디지털 줌 배율이 2인 경우의 줌 블락(370)의 입력 신호들(Vsync, Hsync, 및 DATA)의 파형들과 출력 신호들(Vsynca, Hsynca, 및 DATAa)의 파형들을 나타낸다.

도 14, 도 18, 도 20, 및 도 21을 참조하면, 디지털 줌 배율이 2일 때, 타이밍 제너레이터(350)는 디지털 줌 배율이 2임을 나타내는 디지털 줌 배율 정보(RSV)에 따라 프레임 레이트를 일정하게 유지하기 위하여 제1수직 동기 신호(Vsync)의 수직 블랭크 구간을 감소시킴과 동시에 제1수평 동기 신호(Hsync)의 수평 블랭크 구간을 증가시키고, 감소된 수직 블랭크 구간(VBI')을 갖는 제1수직 동기 신호 (Vsync)와 증가된 수평 블랭크 구간(HBI')을 갖는 제1수평 동기 신호(Hsync)를 출력한다.

또한, 이미지 신호 처리 회로(310)는 디지털 줌 배율 정보(RSV)에 따라 액티브 픽셀 어레이(110) 중에서 줌 영역에 해당하는 데이터 신호들(DATA)만 제1수직 동기 신호(Vsync)와 제1수평 동기 신호(Hsync)에 따라 출력한다.

도 22는 도 21에 도시된 일부 파형들을 확대한 파형들을 나타낸다. 도 14, 도 20, 도 21, 및 도 22를 참조하면, 줌 블락(370)은 디지털 줌 배율이 2임을 나타내는 디지털 줌 배율 정보(RSV)에 따라 데이터 신호들(DATA)을 보간하고 보간된 데이터(DATAa)를 생성한다.

줌 블락(370)은 디지털 줌 배율 정보(RSV)에 따라 제1수평 동기 신호 (Hsync)의 수평 블랭크 구간을 조절, 예컨대 감소시키고 조절된 수평 블랭크 구간을 갖는 제2수평 동기 신호(Hsynca)를 생성한다. 도 22에 도시된 바와 같이 줌 블락(370)은 제1데이터 신호들(H1)을 보간하여 보간된 제1데이터 신호들(H1'-1)과 보간된 제1데이터 신호들(H1'-2)을 생성하고, 제2수평 동기 신호(Hsynca)에 따라 제1데이터 신호들(H1'-1)과 보간된 제1데이터 신호들(H1'-2)을 출력한다.

또한, 줌 블락(370)은 제2데이터 신호들(H2)을 보간하여 보간된 제3데이터 신호들(H2'-1)과 보간된 제4데이터 신호들(H2'-2)을 생성하고, 제2수평 동기 신호(Hsynca)에 따라 제3데이터 신호들(H2'-1)과 보간된 제4데이터 신호들(H2'-2)을 출력한다. 도 20과 도 21에 도시된 바와 같이 디지털 줌 배율이 증가함에 따라 보간된 데이터 신호들을 출력하기 위한 제2수평 동기 신호(Hsynca)의 토글링 회수는 증가한다.

도 23은 노출 시간을 설명하기 위한 그림이다.

도 23을 참조하면, 이미지 센서 칩(30)으로부터 출력되는 이미지가 도 23에 도시된 바와 같을 때, 이미지 가로 길이(IHI)와 수평 블랭크 구간(HBI)은 픽셀 단위로 그리고 이미지 세로 길이(IVI)와 수직 블랭크 구간(VBI)은 라인 단위로 표현될 수 있다.

디스플레이 장치에서 디스플레이되는 이미지의 밝기는 상기 디스플레이 장치에 구현된 복수의 픽셀들 각각의 노출 시간을 설정하는 두 개의 값들(cintr과 cintc)로 정의된다. 여기서 cintr는 라인들의 개수를 정의하고 cintc는 픽셀들의 개수를 정의한다. 따라서, 노출 시간은 (cintr* THI) + cintc로 결정된다.

도 17, 도 18, 및 도 23을 참조하면, 디지털 줌을 위하여 제1수평 동기 신호 (Hsync)의 수평 블랭크 구간(HBI)이 증가하면 총 가로 길이(THI)도 증가한다. 따라서, 도 23을 참조하여 설명된 노출 시간은 변화한다. 따라서 디지털 줌 배율에 무관하게 이미지의 밝기를 유지시키기 위해서는 도 23을 참조하여 설명한 cintr과 cintc 각각이 새로운 값으로 변경되어야 한다.

(cintr*THI) + cintc = (cintr'*THI') + cintc'

여기서, cintr'와 cintc'는 보간된 이미지에 대한 라인들의 개수와 픽셀들의 개수를 나타낸다. THI'는 변경된 총 가로 길이를 나타낸다.

도 24는 도 14에 도시된 이미지 센서 칩의 동작을 설명하기 위한 플로우차트이다. 도 14부터 도 24를 참조하면, 타이밍 제너레이터(350)는 디지털 줌 배율을 나타내는 디지털 줌 배율 정보(RSV)를 수신한다(S210).

타이밍 제너레이터(350)는 디지털 줌 배율 정보(RSV)에 따라 수평 동기 신호의 수평 블랭크 구간과 수직 동기 신호의 수직 블랭크 구간을 동시에 조절하여 상기 수평 블랭크 구간이 조절된 제1수평 동기 신호(Hsync), 상기 수직 블랭크 구간이 조절된 제1수직 동기 신호(Vsync), 및 제1데이터 클락 신호(DCLK)를 생성한다 (S220).

출력 회로는 액티브 픽셀 어레이(110)로부터 출력된 픽셀 신호들에 상응하는 데이터 신호들을 중에서 줌 영역에 해당하는 데이터 신호들을 줌 배율 정보(RSV)에 따라 선택하고, 제1수직 동기 신호(Vsync), 제1수평 동기 신호(Hsync), 및 제1데이터 클락 신호(DCLK)에 따라 상기 줌 영역에 해당하는 데이터 신호들(DATA)을 출력한다(S230).

줌 블락(370)은 디지털 줌 배율 정보(RSV)에 따라 버퍼(360)로부터 출력된 줌 영역에 해당하는 데이터 신호들(DATA)을 보간하여 보간된 데이터 신호들(DATAa)을 생성한다. 줌 블락(370)은 디지털 줌 배율 정보(RSV)에 따라 제1수평 동기 신호(Hsync)의 수평 블랭크 구간을 조절하여 상기 수평 블랭크 구간이 조절된 제2수평 동기 신호(Hsynca)를 생성한다. 즉, 도 20과 도 21을 참조하여 설명한 바와 같이 줌 블락(270)은 보간된 데이터 신호들 (DATAa)을 처리하기 위하여 디지털 줌 배율 정보(RSV)에 따라 제1수평 동기 신호(Hsync)의 토글링 회수와 펄스 폭을 제어할 수 있다.

줌 블락(370)은 제1수직 동기 신호(Vsync=Vsynca), 제2수평 동기 신호 (Hsynca), 및 제1데이터 클락 신호(DCLK=DCLKa)에 따라 보간된 데이터 신호들 (DATAa)을 출력한다. 따라서 줌 블락(370)은 버퍼(260)로부터 출력된 줌 영역에 해당하는 데이터 신호들(DATA)을 보간하여 실시간으로 디지털 줌 동작을 수행할 수 있다(S240). 상술한 바와 같이, 도 14에 도시된 이미지 센서 칩(30)은 디지털 줌 동작을 수행하기 위하여 프레임 버퍼 메모리를 필요로 하지 않으므로, 상기 프레임 버퍼 메모리, 상기 프레임 버퍼 메모리의 동작을 제어하는 컨트롤러를 제거할 수 있으므로 이미지 센서 칩(30)의 사이즈를 감소시킬 수 있는 효과가 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

20: PCB
30: 이미지 센서 칩
30-1: 제1본딩 와이어들
32: 제1TSV들
40: 이미지 신호 처리 칩
40-1: 제2본딩 와이어들
44: 제2TSV들
50: 홀더
90: 타이밍 컨트롤러
110: 액티브 픽셀 어레이
112: 리드아웃 회로
160: 압축기

Claims (42)

1. PCB (printed circuit board);
   상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩; 및
   상기 PCB의 상기 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 신호 처리 칩을 포함하며,
   상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2배 이상이고,
   상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상인 이미지 센서 모듈.
2. 제1항에 있어서,
   상기 이미지 센서 칩의 가로세로 비는 1.0~2.0이고,
   상기 이미지 신호 처리 칩의 가로세로 비는 3~10인 이미지 센서 모듈.
3. 제1항에 있어서, 상기 이미지 센서 모듈은,
   상기 이미지 센서 칩을 상기 PCB의 상기 제1면에 전기적으로 접속하기 위한 복수의 본딩 와이어들; 및
   상기 이미지 신호 처리 칩을 상기 PCB의 상기 제1면에 플립-칩 본딩하기 위한 복수의 솔더 범프들을 더 포함하는 이미지 센서 모듈.
4. 제1항에 있어서, 상기 이미지 센서 칩은,
   픽셀 어레이;
   디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터; 및
   상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함하는 이미지 센서 모듈.
5. 제4항에 있어서,
   상기 타이밍 제너레이터는 상기 디지털 줌 배율 정보에 따라 상기 수평 블랭크 구간을 증가시킴과 동시에 상기 수직 블랭크 구간을 감소시키는 이미지 센서 모듈.
6. 제4항에 있어서, 상기 이미지 센서 칩은,
   상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 더 포함하는 이미지 센서 모듈.
7. 제4항에 있어서, 상기 이미지 신호 처리 칩은,
   상기 이미지 센서 칩의 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 포함하는 이미지 센서 모듈.
8. 패키지에 있어서,
   PCB(printed circuit board);
   상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩; 및
   상기 PCB의 상기 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 신호 처리 칩을 포함하며,
   상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2.0배 이상이고,
   상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상이고,
   상기 패키지의 가로세로 비는 0.8~1.2인 패키지.
9. 제8항에 있어서, 상기 이미지 센서 칩은,
   픽셀 어레이;
   디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터; 및
   상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함하는 패키지.
10. 제9항에 있어서, 상기 이미지 센서 칩은,
    상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 더 포함하는 패키지.
11. 제9항에 있어서, 상기 이미지 신호 처리 칩은,
    상기 이미지 센서 칩의 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 포함하는 패키지.
12. 렌즈; 및
    PCB(printed circuit board)에 전기적으로 접속된 이미지 센서 칩과 이미지 신호 처리 칩을 포함하는 이미지 센서 모듈을 포함하며,
    상기 이미지 센서 칩은 상기 렌즈를 통과한 광학 신호를 전기 신호로 변환하고,
    상기 이미지 신호 처리 칩은 상기 이미지 센서 칩으로부터 출력된 상기 전기 신호를 처리하고,
    상기 이미지 신호 처리 칩의 가로세로 비(aspect ratio)는 상기 이미지 센서 칩의 가로세로 비의 적어도 2.0배 이상이고,
    상기 이미지 센서 칩에 구현된 메탈 라인의 최소 선 폭(minimum feature size)은 상기 이미지 신호 처리 칩에 구현된 메탈 라인의 최소 선 폭의 적어도 1.5배 이상인 카메라.
13. 제12항에 있어서, 상기 이미지 센서 칩은,
    픽셀 어레이;
    디지털 줌 배율 정보에 따라 수평 블랭크 구간이 조절된 제1수평 동기 신호와 수직 블랭크 구간이 조절된 제1수직 동기 신호를 생성하기 위한 타이밍 제너레이터; 및
    상기 제1수직 동기 신호와 상기 제1수평 동기 신호에 따라 상기 픽셀 어레이로부터 출력된 신호들에 상응하는 데이터 신호들 중에서 줌 영역에 해당하는 데이터 신호들을 출력하기 위한 출력 회로를 포함하는 카메라.
14. 제13항에 있어서, 상기 이미지 센서 칩은,
    상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 더 포함하는 카메라.
15. 제13항에 있어서, 상기 이미지 신호 처리 칩은,
    상기 이미지 센서 칩의 상기 출력 회로로부터 출력된 상기 줌 영역에 해당하는 상기 데이터 신호들을 수신하여 보간하고, 상기 타이밍 제너레이터로부터 출력된 상기 제1수평 동기 신호와 상기 제1수직 동기 신호를 수신하고, 상기 디지털 줌 배율 정보에 따라 상기 제1수평 동기 신호의 수평 블랭크 구간을 조절하고, 상기 제1수직 동기 신호와 수평 블랭크 구간이 조절된 제2수평 동기 신호에 따라 보간된 데이터 신호들을 출력하기 위한 줌 블락을 포함하는 카메라.
16. 제12항에 있어서,
    상기 이미지 센서 칩의 가로세로 비는 1.0~2.0이고,
    상기 이미지 신호 처리 칩의 가로세로 비는 3~10인 카메라.
17. 제12항에 있어서, 상기 이미지 센서 모듈은,
    상기 이미지 센서 칩을 상기 PCB의 제1면에 전기적으로 접속하기 위한 복수의 본딩 와이어들; 및
    상기 이미지 신호 처리 칩을 상기 PCB의 상기 제1면에 플립-칩 본딩하기 위한 복수의 솔더 범프들을 더 포함하는 카메라.
18. PCB(printed circuit board);
    상기 PCB의 제1면에 배치되고 상기 PCB에 전기적으로 접속된 이미지 센서 칩; 및
    상기 PCB의 내부에 임베디드되고, 상기 이미지 센서 칩으로부터 출력된 신호들을 처리하기 위한 이미지 신호 처리 칩을 포함하는 이미지 센서 모듈.
19. 제18항에 있어서, 상기 이미지 센서 모듈은,
    상기 이미지 센서 칩과 상기 PCB를 전기적으로 접속하기 위한 복수의 본딩 와이어들; 및
    상기 PCB 내부에 임베디드되고 상기 이미지 신호 처리 칩에 접속된 복수의 범프들을 더 포함하고,
    상기 이미지 신호 처리 칩은 상기 복수의 본딩 와이어들과 상기 복수의 범프들을 통하여 상기 이미지 센서 칩으로부터 출력된 상기 신호들을 처리하는 이미지 센서 모듈.
20. 제18항에 있어서, 상기 이미지 센서 모듈은,
    상기 이미지 센서 칩과 상기 PCB를 전기적으로 접속하기 위한 복수의 TSV들;
    상기 PCB 내부에 임베디드되고 상기 이미지 신호 처리 칩에 접속된 복수의 범프들을 더 포함하고,
    상기 이미지 신호 처리 칩은 상기 복수의 TSV들과 상기 복수의 범프들을 통하여 상기 이미지 센서 칩으로부터 출력된 상기 신호들을 처리하는 이미지 센서 모듈.
    
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